KR900005282A - 단일칩 마이크로 컴퓨터 - Google Patents

단일칩 마이크로 컴퓨터 Download PDF

Info

Publication number
KR900005282A
KR900005282A KR1019890013950A KR890013950A KR900005282A KR 900005282 A KR900005282 A KR 900005282A KR 1019890013950 A KR1019890013950 A KR 1019890013950A KR 890013950 A KR890013950 A KR 890013950A KR 900005282 A KR900005282 A KR 900005282A
Authority
KR
South Korea
Prior art keywords
input
processor
output
register
chip microcomputer
Prior art date
Application number
KR1019890013950A
Other languages
English (en)
Other versions
KR0136594B1 (ko
Inventor
데루미 사와세
요시무네 하기와라
히데오 나까무라
히로유끼 하또리
시로 바바
야스시 아까오
Original Assignee
미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미다 가쓰시게, 가부시끼가이샤 히다찌세이사꾸쇼 filed Critical 미다 가쓰시게
Publication of KR900005282A publication Critical patent/KR900005282A/ko
Application granted granted Critical
Publication of KR0136594B1 publication Critical patent/KR0136594B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
    • G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/24—Loading of the microprogram
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
    • G06F9/3895—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
    • G06F9/3897—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Quality & Reliability (AREA)
  • Microcomputers (AREA)

Abstract

내용 없음

Description

단일칩 마이크로 컴퓨터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 서브프로세서의 블록도.
제2도는 본 발명의 실시예의 단일칩 마이크로 컴퓨터의 전체 구성도.
제3도는 서브프로세서 및 프로그래머블 I/O의 1채널당의 상세한 구성도.
제4도는 마이크로 EPROM에 의해 지정되는 명령을 도시한 도면.

Claims (55)

  1. 반도체 기판상에 제1의 프로세서(10a)를 포함해서 구성된 단일칩 마이크로 컴퓨터(1)에 있어서, 상기 제1의 프로세서는 메모리 수단(11), 상기 메모리 수단에 저장된 정보에 응답해서 동작하는 연산회로(13), 상기 메모리수단에 어드레스를 부여하는 여러개의 어드레스 레지스터(AR0~AR7) 및 상기 어드레스 레지스터와 같은 수의 상태레지스터(SR0~SR7)을 포함하는 단일칩 마이크로 컴퓨터.
  2. 특허청구의 범위 제1항에 있어서, 상기 상태레지스터(SR0~SR7)은 상기 연산회로(13)의 연산결과에 의해 발생하는 제로정보 및 캐리정보중, 적어도 한쪽을 유지하는 단일칩 마이크로 컴퓨터.
  3. 특허청구의 범위 제2항에 있어서, 상기 메모리 수단(11)은 상기 연산회로의 마이크로 명령을 저정하는 단일칩 마이크로 컴퓨터.
  4. 특허청구의 범위 제2항에 있어서, 상기 메모리 수단(11)은 전기적으로 라이트 가능한 불휘발성 반도체 메모리 소자를 포함하는 리드전용 메모리인 단일칩 마이크로 컴퓨터.
  5. 특허청구의 범위 제4항에 있어서, 상기 제1의 프로세서(10)은 또 상기 여러개의 어드레스 레지스터 및 여러개의 상태레지스터에서 하나의 어드레스 레지스터와 여러개의 상태레지스터쌍을 선택하는 선택수단(14)를 가지며, 상기 선택수단(14)는 상기 불휘발성 반도체 메모리 소자에 라이트 된 정보에 응답해서 상기 선택을 실행하는 단일칩 마이크로 컴퓨터.
  6. 특허청구의 범위 제5항에 있어서, 상기 선택수단(14)는 논리어레이 구조(87,89)를 포함하는 단일칩 마이크로 컴퓨터.
  7. 특허청구의 범위 제5항에 있어서, 상기 선택수단(14)는 상기 어드레스 레지스터(AR0~AR7)에 선택적으로 어드레스 데이타를 부여하는 단일칩 마이크로 컴퓨터.
  8. 특허청구의 범위 제1항에 있어서, 상기 메모리 수단(11)과 상기 연산회로(13) 사이 및 상기 연산회로(13)과 상기 상태레지스터(SR0~SR7)의 사이에 각각 래치수단(103~111)을 가지며, 상기 제1의 프로세서는 파이프 라인제어되는 단일칩 마이크로 컴퓨터.
  9. 특허청구의 범위 제7항에 있어서, 상기 제1의 프로세서(10)은, 또 상기 선택수단(14)에 결합된 제어레지스터(125)를 가지며, 상기 선택수단(14)는 상기 제어레지스터(125)에 저장된 정보에 응답해서 상기 어드레스 레지스터(AR0~AR7)에 선택적으로 어드레스 데이타를 부여하는 단일칩 마이크로 컴퓨터.
  10. 특허청구의 범위 제5항에 있어서, 상기 제1의 프로세서(10)은, 상기 마이크로 컴퓨터의 외부에서의 신호를 받는 단자수단(67), 상기 단자수단(67)에서의 신호를 입력으로 해서 동작하고, 상기 선택수단(14)에 정보(100)을 전달하는 전달수단(99)를 가지며, 상기 선택수단(14)는 상기 정보(100)에 응답해서 하나의 어드레스 레지스터와 여러개의 상태레지스터쌍을 선택하는 단일칩 마이크로 컴퓨터.
  11. 특허청구의 범위 제10항에 있어서, 상기 단자수단(67)은 여러개의 단자(Ie0,Ie1,Ie2)를 가지며, 상기 전달수단(99)는 상기 여러개의 단자에서의 신호의 변화점을 검출하는 여러개의 검출수단(102)와 상기 검출된 여러개의 신호사이의 우선순위를 부여하는 수단(101)을 갖는 단일칩 마이크로 컴퓨터.
  12. 반도체 기판상에 제1의 프로세서(10a)를 포함해서 구성된 단일칩 마이크로 컴퓨터(1)에 있어서, 상기 제1의 프로세서는 마이크로 명령을 저장하는 메모리수단(11), 상기 메모리수단에 저장된 마이크로 명령에 응답해서 동작하는 연산회로(13), 상기 메모리 수단에 어드레스를 부여하는 여러개의 어드레스 레지스터(AR0~AR7) 및 상기 연산회로(13)의 연산결과에 의해 발생하는 제로정보 및 캐리정보중, 적어도 한쪽을 상기 마이크로 명령의 1스텝의 실행시간중 유지하는 수단을 갖는 단일칩 마이크로 컴퓨터.
  13. 특허청구의 범위 제12항에 있어서, 상기 메모리 수단(11)은 전기적으로 라이트 가능한 불휘발성 반도체 메모리 소자를 포함하는 리드전용 메모리인 단일칩 마이크로 컴퓨터.
  14. 반도체 기판상에 제1의 프로세서(10)을 내장하는 단일칩 마이크로 컴퓨터(1)에 있어서, 상기 제1의 프로세서는 마이크로 명령저장용 메모리(11), 상기 메모리에 저장된 정보를 해독하고 제어신호를 생성하는 제어수단(12) 및 상기 제어수단(12)에 의해서 제어되는 연산수단(13)을 가지며, 상기 연산수단(13)은 공통 입력모선에 접속되어 동시에 동작가능한 산술논리 연산회로(71)과 비교회로(CMP) 및 상기 산술논리 연산회로(71) 및 비교회로(CMP)에 접속된 선택수단(36)을 가지며, 상기 선택수단(36)은 상기 산술논리 연산회로(71)에서의 연산결과가 제로인 것을 나타내는 제로신호 및 상기 비교회로(CMP)에서의 비교결과가 일치한 것을 나타내는 일치신호를 택일적으로 선택해서 출력하는 수단인 단일칩 마이크로 컴퓨터.
  15. 특허청구의 범위 제14항에 있어서, 상기 제1의 프로세서는 또 상기 선택수단(36)의 출력신호에 응답해서 상기 마이크로 명령저장용 메모리(11)의 어드레스를 제어하는 수단(21)을 갖는 단일칩 마이크로 컴퓨터.
  16. 특허청구의 범위 제15항에 있어서, 상기 제1의 프로세서는 또 상기 선택수단(36)의 출력신호에 응답해서 상기 단자수단에 데이타를 출력하는 수단(18)을 갖는 단일칩 마이크로 컴퓨터.
  17. 특허청구의 범위 제16항에 있어서, 상기 제1의 프로세서는 또 상기 연산수단(13)의 연산결과의 정보를 저장하는 상태레지스터(SR0~SR7)을 가지며, 상기 선태수단(36)의 출력은 상기 상태레지스터에 저장되는 단일칩 마이크로 컴퓨터.
  18. 특허청구의 범위 제17항에 있어서, 상기 연산수단(13)은 또 제1의 레지스터(29) 및 제2의 레지스터(28)을 가지며, 상기 비교회로(CMP)는 상기 제1 및 제2의 레지스터에 저장된 데이타를 비교하는 수단이며, 상기 산술논리 연산회로(71)은 상기 제1의 레지스터에 저장된 데이타의 값을 증가하는 수단이고, 상기 제1 및 제2의 레지스터에 저장된 데이타의 비교의 결과가 일치하는 경우에는 일치를 나타내는 신호를 발생함과 동시에 상기 제1의 레지스터의 데이타를 클리어하고, 불일치한 경우에는 불일치를 나타내는 신호를 발생함과 동시에 상기 제1의 레지스터값을 증가하는 단일칩 마이크로 컴퓨터.
  19. 특허청구의 범위 제17항에 있어서, 상기 연산수단(13)은 또 제1의 레지스터(29) 및 제2의 레지스터(28)을 가지며, 상기 비교회로(CMP)는 상기 제1 및 제2의 레지스터에 저장된 데이타를 비교하는 수단이며, 상기 산술논리 연산회로(71)은 상기 제1의 레지스터에 저장된 데이타의 값을 증가하는 수단이고, 상기 제1 및 제2의 레지스터에 저장된 데이타의 비교의 결과가 일치하는 경우에는 일치를 나타내는 신호를 발생하고, 불일치한 경우에는 불일치를 나타내는 신호를 발생하며, 일치, 불일치의 어느 경우에도 상기 제1의 레지스터의 값을 증가하는 단일칩 마이크로 컴퓨터.
  20. 특허청구의 범위 제17항에 있어서, 상기 연산수단(13)은 또 제1의 레지스터(29) 및 제2의 레지스터(28)을 가지며, 상기 비교회로(CMP)는 상기 제1 및 제2의 레지스터에 저장된 데이타를 비교하는 수단이며, 상기 산술논리 연산회로(7)은 상기 제1의 레지스터에 저장된 데이타의 값을 감소하는 수단이고, 상기 감소결과, 상기 제1의 레지스터의 데이타의 값이 제로인 경우에 상기 제2의 레지스터의 데이타를 상기 제1의 레지스터로 전송하는 수단을 갖는 단일칩 마이크로 컴퓨터.
  21. 반도체 기판상에 제1의 프로세서(10)을 내장하는 단일칩 마이크로 컴퓨터(1)에 있어서, 상기 제1의 프로세서는 마이크로 명령을 저장하는 메모리(11), 상기 메모리에 저장된 정보를 해독하여 제어신호를 생성하는 제어수단(12), 상기 연산제어수단(12)에 의해서 제어되는 연산회로(26) 및 레지스터회로(R8~R10), 상기 연산회로(26)에 접속되는 버스수단(31), 상기 마이크로 컴퓨터의 외부에서의 신호를 받는 단자수단(300) 및 상기 단자수단(300)에서의 신호에 응답해서 동작하는 입력 제어수단(15,301)을 가지며, 상기 마이크로 명령은 그 1워드중에 연산제어정보, 레지스터 제어정보 및 입력제어정보를 가지며, 상기 제어수단(12)는 상기 연산제어정보에 응답해서 동작하는 연산제어회로(22), 상기 레지스터 제어정보에 응답해서 동작하는 레지스터 제어회로(23)을 가지며, 상기 입력제어수단(15,301)은 상기 입력제어 정보에 응답해서 상기 레지스터회로(R8~R11)을 상기 버스 수단(31)에 결합하는 단일칩 마이크로 컴퓨터.
  22. 특허청구의 범위 제21항에 있어서, 상기 레지스터회로는 여러개의 레지스터(R8~R11)로 구성되고, 상기 입력제어수단(15,301)은 상기 입력제어정보에 응답해서 상기 여러개의 레지스터(R8~R11)을 독립적으로 상기 버스수단(31)에 결합하는 단일칩 마이크로 컴퓨터.
  23. 반도체 기판상에 제1의 프로세서(10)을 내장하는 단일칩 마이크로 컴퓨터에 있어서, 상기 제1의 프로세서는 마이크로 명령을 저장하는 메모리(11), 상기 메모리에 저장된 정보를 해독하고, 제어신호를 생성하는 제어수단(12), 상기 제어수단(12)에 의해서 제어되는 연산회로(26) 및 레지스터회로(R0,R2,R4,R8)상기 연산회로(26)에 접속되는 버스수단(25), 상기 마이크로 컴퓨터의 외부로 신호를 출력하는 단자수단(245) 및 상기 단자수단(245)에서의 신호에 응답해서 동작하는 출력제어수단(15,241,244)를 가지며, 상기 마이크로 명령은 그 1워드중에 연산제어정보, 레지스터 제어정보 및 출력제어 정보를 가지며, 상기 제어수단(12)는 상기 연산제어정보에 응답해서 동작하는 연산제어회로(22), 상기 레지스터 제어정보에 응답해서 동작하는 레지스터 제어회로(23)을 가지며, 상기 출력제어수단(15,241,244)는 상기 출력제어 정보에 응답해서 상기 레지스터회로(R0,R2,R4,R8)에 저장된 데이타와 상기 버스수단(25)상의 데이타를 비교하여 상기 비교결과를 상기 단자수단으로 출력하는 단일칩 마이크로 컴퓨터.
  24. 특허청구의 범위 제23항에 있어서, 상기 레지스터회로는 여러개의 레지스터회로(R0,R2,R4,R8)로 구성되고, 상기 출력제어수단(15,241,244)는 상기 출력제어 정보에 응답해서 상기 여러개의 레지스터회로(R0,R2,R4,R8)에 저장된 데이타를 독립적으로 상기 버스수단(25)의 데이타와 비교하여 상기 비교결과를 독립적으로 상기 단자 수단으로 출력하는 단일칩 마이크로 컴퓨터.
  25. 반도체 기판상에 제1의 프로세서(10) 및 입출력수단(8)을 내장하는 단일칩 마이크로 컴퓨터에 있어서, 상기 제1의 프로세서는 마이크로 명령을 저장하는 메모리(11), 상기 마이크로 명령에 응답해서 명령을 실행하는 연산수단(13) 및 상기 메모리에 저장된 정보를 해독하고, 상기 입출력수단(8)을 제어하는 제어수단(12)를 가지며, 상기 입출력수단(8)은 비트단위로 지정할 수 있는 여러개의 입출력비트(130)으로 구성되고, 상기 마이크로 명령에 응답해서 상기 여러개의 입출력 비트중의 적어도 하나를 선택함과 동시에 상기 선택된 입출력 비트의 기능을 지정하는 수단(15)를 갖는 단일칩 마이크로 컴퓨터.
  26. 특허청구의 범위 제25항에 있어서, 상기 마이크로 명령의 제1의 정보(Pck)에 응답해서 제1의 입출력 비트가 선택됨과 동시에 상기 제1의 입출력 비트가 입력비트로써 지정되고, 상기 제1의 입출력 비트에서 입력되는 신호에 응답해서 상기 연산수단(13)의 명령의 실행을 무효로 하는 단일칩 마이크로 컴퓨터.
  27. 특허청구의 범위 제25항에 있어서, 상기 마이크로 명령의 제2의 정보(P0)에 응답해서 제2의 입출력 비트가 선택됨과 동시에 상기 제2의 입출력 비트가 입력비트로써 상기 제2의 입출력 비트에서 입력되는 신호를 상기 연산수단(13)의 캐리정보(Ci)로 하는 단일칩 마이크로 컴퓨터.
  28. 특허청구의 범위 제25항에 있어서, 상기 마이크로 명령의 제3의 정보(P1)에 응답해서 제3의 입출력 비트가 선택됨과 동시에 상기 제3의 입출력 비트가 출력비트로써 지정되고, 상기 연산수단(13)의 캐리정보(C) 및 제로정보(Z)의 적어도 한쪽에 응답하는 신호를 제3의 입출력 비트에서 출력하는 단일칩 마이크로 컴퓨터.
  29. 특허청구의 범위 제25항에 있어서, 상기 마이크로 명령의 제2의 정보(P0)에 응답해서 제2의 입출력비트가 선택됨과 동시에 상기 제2의 입출력 비트가 입력비트로써 지정되고, 상기 마이크로 명령의 제3의 정보(P1)에 응답해서 제3의 입출력 비트가 선택됨과 동시에 상기 제3의 입출력 비트가 출력비트로써 지정되고 상기 제2의 입출력 비트에서 입력되는 정보에 응답해서 상기 제3의 입출력 비트에서의 출력을 제어하는 단일칩 마이크로 컴퓨터.
  30. 특허청구의 범위 제25항에 있어서, 상기 제1의 프로세서는 또 상기 메모리에 저장된 정보에 응답해서 상기 연산회로(13)이 다음에 실행하는 명령이 저장되는 상기 마이크로 명령의 번지를 선택하는 수단(21)을 가지며, 상기 마이크로 명령의 제2의 정보(P0)에 응답해서 제2의 입출력 비트가 선택됨과 동시에 상기 제2의 입출력 비트가 입력비트로써 지정되고, 상기 선택되는 수단(21)은 상기 제2의 입출력 비트에서 입력되는 정보에 응답해서 상기 번지를 선택하는 단일칩 마이크로 컴퓨터.
  31. 특허청구의 범위 제1항 내지 제11항중 어느 한 항에 있어서, 상기 마이크로 컴퓨터는 또, 제2의 프로세서(10b)를 가지며, 상기 제1의 프로세서(10a)와 제2의 프로세서(10b)는 동일한 구성으로 되어 있는 단일칩 마이크로 컴퓨터.
  32. 특허청구의 범위 제31항에 있어서, 상기 제1 및 제2의 프로세서는 제1의 인터페이스수단(19)을 거쳐서 접속되는 단일칩 마이크로 컴퓨터.
  33. 특허청구의 범위 제32항에 있어서, 상기 제1의 인터페이스 수단(19)는 상기 제1 및 제2의 프로세서의 양쪽에서 액세스 가능한 여러비트의 세마포플래그(S) 구성되는 단일칩 마이크로 컴퓨터.
  34. 특허청구의 범위 제1항 내지 제11항중 어느 한 항에 있어서, 상기 마이크로 컴퓨터는 또, 제3의 프로세서(5)를 가지며, 상기 제3의 프로세서(5)는 CPU(2)를 가지며, 상기 CPU(2)는 공통버스(9)를 거쳐서 상기 제1의 프로세서(10a)에 결합되는 단일칩 마이크로 컴퓨터.
  35. 특허청구의 범위 제34항에 있어서, 상기 제1의 프로세서(10a)와 상기 제3의 프로세서(5)는 다른 명령세트를 갖는 단일칩 마이크로 컴퓨터.
  36. 특허청구의 범위 제34항에 있어서, 상기 제3의 프로세서(5)는 인터럽트 처리수단(2)를 가지며, 상기 제1의 프로세서(10a)는 인터럽트 허가요구수단(47,56)을 가지며, 상기 인터럽트 처리수단(2)와 상기 인터럽트 허가요구수단(47,56)이 결합되어 있는 단일칩 마이크로 컴퓨터.
  37. 특허청구의 범위 제34항에 있어서, 상기 제1의 프로세서(10a)는 또, 제2의 인터페이스수단(16) 및 제1의 프로세서 버스(46)을 가지며, 상기 제1의 프로세서 버스(46)은 제2의 인터페이스수단(16) 및 상기 공통버스(9)를 거쳐서 상기 제3의 프로세서(5)와 결합되는 단일칩 마이크로 컴퓨터.
  38. 특허청구의 범위 제37항에 있어서, 상기 제1의 프로세서 버스(46)은 상기 제3의 프로세서(5)에서 직접 액세스 가능한 버스인 단일칩 마이크로 컴퓨터.
  39. 특허청구의 범위 제34항에 있어서, 상기 공통버스(9)는 데이타 버스(DB) 및 어드레서 버스(AB)를 포함하고, 상기 제2의 인터페이스 수단(16)은 상기 제2의 프로세서(5)의 리드신호선(RD1), 라이트 신호선(WR1)에 접속되고, 상기 리드신호선(RD1), 라이트 신호선(WR1) 및 어드레스 버스(AB)의 신호에 응답해서 상기 제1의 프로세서(10a)와 상기 제3의 프로세서(5) 사이의 데이타 전송이 이루어지는 단일칩 마이크로 컴퓨터.
  40. 특허청구의 범위 제39항에 있어서, 상기 마이크로 컴퓨터(1)은 상기 공통버스(9)에 접속된 메모리 수단(3,4) 및 외부단자 접속수단(199)를 가지며, 상기 제1의 프로세서(10a)는 제2의 프로세서 버스(31)과 상기 제2의 프로세서(31), 상기 데이타 버스(DB) 및 상기 어드레스 버스(AB)에 접속된 메모리 액세스수단(53,54,48,49,RD2,WR2,BRQ,BAK,REF)를 가지며, 상기 메모리 액세스 수단은 상기 제1의 프로세서(10a)에 대해서 버스점유권 요구를 하는 요구수단(BRQ)를 가지며, 상기 제1의 프로세서(10a)의 리드전용 메모리(11)의 명령필드에 기술한 명령실행에 의해 상기 메모리수단(3,4) 및 외부단자 접속수단(199)를 액세스 하는 단일칩 마이크로 컴퓨터.
  41. 특허청구의 범위 제40항에 있어서, 상기 외부단자 접속수단(199)는 상기 마이크로 컴푸터(1)의 외부의 메모리에 접속되고, 상기 메모리 액세스 수단(53,54, …)은 상기 명령의 실행에 의해 상기 외부의 메모리를 액세스 하는 단일칩 마이크로 컴퓨터.
  42. 특허청구의 범위 제41항에 있어서, 상기 외부의 메모리는 다이나믹 랜덤액세스 메모리이며, 상기 메모리 액세스 수단(53,54, …)은 상기 명령의 실행에 의해 상기 다이나믹 랜덤액세스 메모리의 재생을 실행하는 단일칩 마이크로 컴퓨터.
  43. 특허청구의 범위 제25항에 있어서, 상기 마이크로 컴퓨터(1)은 또, 상기 제1의 프로세서(10a)와 공통버스(9)를 거쳐서 결합되는 제3의 프로세서(5) 및 상기 입출력비트(130)에 결합되는 단자수단(67)을 가지며, 상기 입출력비트(130)은 입력수단(131) 및 출력수단(132)를 가지며, 상기 입력수단(131)은 상기 단자수단(67) 및 상기 출력수단(132)에서의 신호를 선택적으로 입력으로 하고, 상기 공통버스(9) 및 상기 제1의 프로세서(10a)로 선택적으로 신호를 출력하는 수단이며, 상기 출력수단(132)는 상기 공통버스(9) 및 상기 제1의 프로세서(10a)에서의 신호를 선택적으로 그 입력으로 하고, 상기 단자수단(67) 및 상기 입력수단(131)로 선택적으로 신호를 출력하는 수단인 단일칩 마이크로 컴퓨터.
  44. 특허청구의 범위 제43항에 있어서, 상기 출력수단(132)는 상기 공통버스(9) 및 상기 제1의 프로세서(10a)의 어느 하나를 입력으로 해서 선택하는 제1의 스위치 수단(EPSW1), 상기 단자수단(67) 및 상기 입력수단(131)의 어느 하나를 출력으로 해서 선택하는 제2의 스위치 수단(EPSW2,3) 및 상기 단자수단(67) 또는 상기 입력수단(131)로의 출력기능을 설정하는 제3의 스위치 수단(EPSW2,161)을 갖는 단일칩 마이크로 컴퓨터.
  45. 특허청구의 범위 제44항에 있어서, 상기 제3의 스위치 수단(EPSW2,161)로 제어되는 출력기능은 입력된 신호를 제1의 래치수단(140)에 리드해서 출력하는 기능, 상기 공통버스(9)에서 입력된 신호를 제2의 래치수단에 래치하고 상기 제1의 프로세서 출력에 응답해서 상기 제2의 래치수단에서 제3의 래치수단으로 전송하고, 상기 제3의 래치수단의 출력을 출력하는 기능, 출력하고 있는 제4의 래치수단의 출력을 반전하는 기능 및 출력을 금지하는 기능의 어느 하나의 단일칩 마이크로 컴퓨터.
  46. 특허청구의 범위 제43항에 있어서, 상기 입력수단(131)은 상기 공통버스(9)로의 출력으로써 상기 단자수단(67) 및 상기 출력수단(132)의 어느 하나를 출력으로 해서 선택하는 제4의 스위치 수단(EPSW3,4), 상기 제1의 프로세서(10a)로의 출력으로써 상기 단자(67) 및 상기 출력수단(132)의 어느 하나를 출력으로 해서 선택하는 제5의 스위치 수단(EPSW4) 및 상기 단자수단(67)에서의 입력기능을 설정하는 제6의 스위치 수단(EPSW4,158)을 갖는 단일칩 마이크로 컴퓨터.
  47. 특허청구의 범위 제46항에 있어서, 상기 제6의 수단(EPSW4,158)로 설정되는 기능은 양에지 검출기능, 정에지 검출기능, 부에지 검출기능 및 외부단자 정보를 증폭기를 거쳐서 전달하는 기능의 어느 것인가 하나인 단일칩 마이크로 컴퓨터.
  48. 불휘발성 반도체 메모리 소자를 포함하는 불휘발성 스위치 회로(EPSW)에 있어서, 상기 스위치 회로는 각각의 드레인 전극을 접속하고, 공통의 게이트 배선에 의해 접속된 p채널 MOS 트랜지스터(165,166)과 n채널 MOS 트랜지스터(167,168)의 2개의 쌍을 가지며, 각각 서로의 쌍의 드레인 전극과 게이트 전극을 접속하고, 각각의 p채널 MOS 트랜지스터의 소스전극을 제1의 전원선(174)에 접속해서 되는 교차결합회로, 상기 각 트랜지스터쌍을 구성하는 n채널 MOS 트랜지스터의 적어도 한쪽의 소스전극과 제2의 전원선(175) 사이에 마련되고, 상기 불휘발성 반도체 메모리 소자(170)을 초함하는 불휘발성 반도체 메모리 회로(184)를 갖는 불휘발성 스위치 회로.
  49. 특허청구의 범위 제48항에 있어서, 상기 불휘발성 반도체 메모리 휘로(184)는 상기 트랜지스터쌍을 구성하는 n채널 MOS 트랜지스터(168)의 소스전극에 그 한쪽의 전극이 접속된 고내압 n채널 MOS 트랜지스터(168)과, 상기 고내압 n채널 MOS 트랜지스터(168)의 다른쪽의 전극과 상기 제2의 전원선에 접속된 상기 불휘발성 반도체 메모리 소자(170)을 가지며, 상기 불휘발성 스위치 회로는 또 상기 불휘발성 반도체 소자(170)으로의 라이트 회로(171)을 갖는 불휘발성 스위치 회로.
  50. 특허청구의 범위 제44항 내지 47항 중의 어느 한 항에 있어서, 상기 제1 내지 제6의 스위치 수단은 각각의 드레인 전극을 접속하고, 공통의 게이트 배선에 의해 접속된 p채널 MOS 트랜지스터(165,166)과 n채널 MOS 트랜지스터(167,168)의 2개의 쌍을 가지며, 각각 서로의 쌍의 드레인 전극과 게이트전극을 접속하고, 각각의 p채널 MOS 트랜지스터의 소스전극을 제1의 전원선(174)에 접속해서 되는 교차결합 회로, 상기 각 트랜지스터쌍을 구성하는 n채널 MOS 트랜지스터의 적어도 한쪽의 소스전극과 제2의 전원선(175) 사이에 마련되고, 상기 불휘발성 반도체 메모리 소자(170)을 포함하는 불휘발성 반도체 메모리 회로(184)를 갖는 단일칩 마이크로 컴퓨터.
  51. 특허청구의 범위 제31항에 있어서, 상기 마이크로 컴퓨터(1)은 또 제3의 프로세서(5)를 가지며, 상기 제1의 프로세서(10a)와 상기 제2의 프로세서(10b)는 제1의 인터페이스 수단(19)를 거쳐서 결합되고, 상기 제1 및 제2의 프로세서(10a,10b)와 상기 제3의 프로세서(5)는 제2의 인터페이스 수단(16)을 거쳐서 결합되는 단일칩 마이크로 컴퓨터.
  52. 반도체 기판상에 처리장치(6)을 포함해서 구성된 마이크로 컴퓨터(1)에 있어서, 상기 마이크로 컴퓨터(1)은 공통버스(9) 및 사이 공통버스(9)에 결합가능하며, 또한 그 내부로 전기적으로 라이트 가능한 불휘발성 반도체 메모리 소자를 포함해서 구성된 회로장치(4,11,14,7,8,199)를 가지며, 상기 마이크로 컴퓨터를 외부에서 부여되는 신호(209)에 응답해서 상기 처리장치(6)에 의한 명령실행 동작을 행하는 제1의 모드에서 상기 회로장치의 정보의 라이트가 가능한 제2의 모드로 전환하는 단일칩 마이크로 컴퓨터.
  53. 특허청구의 범위 제52항에 있어서, 상기 마이크로 컴퓨터는 상기 마이크로 컴퓨터의 외부에서 입력되는 불휘발성 반도체 메모리 소자의 선택신호(208)과 라이트 또는 리드를 지정하는 신호(209)를 받는 입출력수단(206)을 가지며, 상기 라이트 또는 리드데이타를 상기 입출력수단(206)을 거쳐서 전송되는 단일칩 마이크로 컴퓨터.
  54. 반도체 기판상에 제1의 프로세서(10), 상기 제1의 프로세서(10)에 접속된 공통버스(9) 및 상기 공통버스(9)에 접속된 입출력수단(206)을 포함해서 구성된 단입칩 마이크로 컴퓨터에 있어서, 상기 제1의 프로세서는 리드전용 메모리(11), 상기 리드용 메모리에 저장된 정보에 응답해서 동작하는 연산제어 회로(12,13) 및 상기 공통버스(9)와 상기 연산제어 회로(12,13)에 접속된 레지스터회로(210,211)을 가지며, 상기 입출력수단(206)을 거쳐서 입력되는 제어신호에 응답해서 상기 입출력수단(206)을 거쳐서 테스트 데이타를 상기 레지스터회로(210,211)로 전송하고, 상기 레지스터회로(210,211), 저장된 상기 테스트 데이타에 응답해서 상기 연산제어 회로를 동작시키는 단일칩 마이크로 컴퓨터.
  55. 특허청구의 범위 제54항에 있어서, 상기 리드전용 메모리(11)은 그 어드레스에 의해서 구분되는 제1 및 제2의 영역을 가지며, 상기 제1의 프로세서(6)은 상기 입출력수단(206)을 거쳐서 입력되는 제어신호에 응답해서 상기 제1 및 제2의 영역에 저장되는 마이크로 명령을 선택적으로 실행하는 단일칩 마이크로 컴퓨터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890013950A 1988-09-30 1989-09-28 단일칩 마이크로 컴퓨터 KR0136594B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63-244156 1988-09-30
JP24415688 1988-09-30

Publications (2)

Publication Number Publication Date
KR900005282A true KR900005282A (ko) 1990-04-13
KR0136594B1 KR0136594B1 (ko) 1998-10-01

Family

ID=17114596

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890013950A KR0136594B1 (ko) 1988-09-30 1989-09-28 단일칩 마이크로 컴퓨터

Country Status (5)

Country Link
US (1) US5426744A (ko)
EP (1) EP0361525B1 (ko)
KR (1) KR0136594B1 (ko)
DE (1) DE68927907T2 (ko)
HK (1) HK1003582A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326223B1 (ko) * 1999-02-27 2002-02-27 다니구찌 이찌로오, 기타오카 다카시 메모리와 프로세서가 동일 칩 상에 형성된 마이크로 컴퓨터
KR100445042B1 (ko) * 2001-04-25 2004-08-21 엔이씨 일렉트로닉스 가부시키가이샤 동적 번인 테스트 기능을 갖는 단일칩 마이크로컴퓨터 및이를 위한 동적 번인 테스트 방법

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5307464A (en) * 1989-12-07 1994-04-26 Hitachi, Ltd. Microprocessor and method for setting up its peripheral functions
JPH04195481A (ja) * 1990-11-28 1992-07-15 Hitachi Ltd シングルチツプマイクロコンピュータ及び多機能メモリ
US5396639A (en) * 1991-09-16 1995-03-07 Rohm Co., Ltd. One chip microcomputer having programmable I/O terminals programmed according to data stored in nonvolatile memory
JPH06150024A (ja) * 1992-11-10 1994-05-31 Nec Corp マイクロコンピュータ
FR2700402B1 (fr) * 1993-01-13 1995-04-07 Sgs Thomson Microelectronics Microcontrôleur à mémoire électriquement programmable multimode.
JP3904244B2 (ja) 1993-09-17 2007-04-11 株式会社ルネサステクノロジ シングル・チップ・データ処理装置
US5488612A (en) * 1993-10-04 1996-01-30 International Business Machines, Corporation Method and apparatus for field testing field programmable logic arrays
US6735683B2 (en) 1994-09-14 2004-05-11 Hitachi, Ltd. Single-chip microcomputer with hierarchical internal bus structure having data and address signal lines coupling CPU with other processing elements
TW247949B (en) * 1994-11-10 1995-05-21 Motorola Inc Data processor with transparent operation during a background mode and method therefor
JPH096633A (ja) * 1995-06-07 1997-01-10 Internatl Business Mach Corp <Ibm> データ処理システムに於ける高性能多重論理経路の動作用の方法とシステム
US5784313A (en) 1995-08-18 1998-07-21 Xilinx, Inc. Programmable logic device including configuration data or user data memory slices
US5701441A (en) * 1995-08-18 1997-12-23 Xilinx, Inc. Computer-implemented method of optimizing a design in a time multiplexed programmable logic device
US5761483A (en) * 1995-08-18 1998-06-02 Xilinx, Inc. Optimizing and operating a time multiplexed programmable logic device
US5838954A (en) * 1995-08-18 1998-11-17 Xilinx, Inc. Computer-implemented method of optimizing a time multiplexed programmable logic device
US5615167A (en) * 1995-09-08 1997-03-25 Digital Equipment Corporation Method for increasing system bandwidth through an on-chip address lock register
US5768562A (en) * 1995-09-26 1998-06-16 Altera Corporation Methods for implementing logic in auxiliary components associated with programmable logic array devices
JP3739797B2 (ja) * 1995-10-06 2006-01-25 パトリオット サイエンティフィック コーポレイション 縮小命令セット・コンピューター・マイクロプロセッサーの構造
US5970255A (en) * 1995-10-16 1999-10-19 Altera Corporation System for coupling programmable logic device to external circuitry which selects a logic standard and uses buffers to modify output and input signals accordingly
WO1997036245A1 (en) * 1996-03-25 1997-10-02 Advanced Micro Devices, Inc. Serial interface module and method
JPH1097385A (ja) * 1996-09-19 1998-04-14 Toshiba Corp ディスク記録再生装置及び同装置に適用するインターフェース制御装置
US5890199A (en) * 1996-10-21 1999-03-30 Ramtron International Corporation Data processor incorporating a ferroelectric memory array selectably configurable as read/write and read only memory
US6507898B1 (en) * 1997-04-30 2003-01-14 Canon Kabushiki Kaisha Reconfigurable data cache controller
US6674536B2 (en) 1997-04-30 2004-01-06 Canon Kabushiki Kaisha Multi-instruction stream processor
US6421817B1 (en) 1997-05-29 2002-07-16 Xilinx, Inc. System and method of computation in a programmable logic device using virtual instructions
US6047115A (en) * 1997-05-29 2000-04-04 Xilinx, Inc. Method for configuring FPGA memory planes for virtual hardware computation
US6223301B1 (en) * 1997-09-30 2001-04-24 Compaq Computer Corporation Fault tolerant memory
US6898101B1 (en) * 1997-12-16 2005-05-24 Cypress Semiconductor Corp. Microcontroller with programmable logic on a single chip
US6467009B1 (en) * 1998-10-14 2002-10-15 Triscend Corporation Configurable processor system unit
JP3871461B2 (ja) * 1999-02-02 2007-01-24 ローム株式会社 シーケンス制御用マイクロコントローラ
US6851047B1 (en) 1999-10-15 2005-02-01 Xilinx, Inc. Configuration in a configurable system on a chip
US6600959B1 (en) * 2000-02-04 2003-07-29 International Business Machines Corporation Method and apparatus for implementing microprocessor control logic using dynamic programmable logic arrays
US6912601B1 (en) 2000-06-28 2005-06-28 Cypress Semiconductor Corp. Method of programming PLDs using a wireless link
US6721840B1 (en) 2000-08-18 2004-04-13 Triscend Corporation Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory
DE10056198A1 (de) * 2000-11-13 2002-02-14 Infineon Technologies Ag Kommunikationssystem zum Austausch von Daten unter Verwendung eines zusätzlichen Prozessors
US6857110B1 (en) * 2001-01-30 2005-02-15 Stretch, Inc. Design methodology for merging programmable logic into a custom IC
US6725364B1 (en) 2001-03-08 2004-04-20 Xilinx, Inc. Configurable processor system
US7107374B1 (en) 2001-09-05 2006-09-12 Xilinx, Inc. Method for bus mastering for devices resident in configurable system logic
US6886092B1 (en) * 2001-11-19 2005-04-26 Xilinx, Inc. Custom code processing in PGA by providing instructions from fixed logic processor portion to programmable dedicated processor portion
DE10204344A1 (de) * 2002-02-01 2003-08-14 Systemonic Ag Konfigurierbares Bussystem
US7245527B2 (en) * 2005-05-16 2007-07-17 Freescale Semiconductor, Inc. Nonvolatile memory system using magneto-resistive random access memory (MRAM)
US7884672B1 (en) 2006-11-01 2011-02-08 Cypress Semiconductor Corporation Operational amplifier and method for amplifying a signal with shared compensation components
KR100961207B1 (ko) * 2008-10-02 2010-06-09 주식회사 하이닉스반도체 커맨드 생성회로 및 반도체 메모리 장치
US20100117242A1 (en) * 2008-11-10 2010-05-13 Miller Gary L Technique for packaging multiple integrated circuits

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881173A (en) * 1973-05-14 1975-04-29 Amdahl Corp Condition code determination and data processing
GB1468642A (en) * 1975-01-07 1977-03-30 Burroughs Corp Data processing systems
US4192007A (en) * 1978-05-30 1980-03-04 Lorain Products Corporation Programmable ringing generator
US4197579A (en) * 1978-06-06 1980-04-08 Xebec Systems Incorporated Multi-processor for simultaneously executing a plurality of programs in a time-interlaced manner
US4320453A (en) * 1978-11-02 1982-03-16 Digital House, Ltd. Dual sequencer microprocessor
US4794558A (en) * 1979-06-12 1988-12-27 Motorola, Inc. Microprocessor having self-programmed eprom
US4349870A (en) * 1979-09-05 1982-09-14 Motorola, Inc. Microcomputer with programmable multi-function port
US4339657A (en) * 1980-02-06 1982-07-13 International Business Machines Corporation Error logging for automatic apparatus
US4387444A (en) * 1980-07-07 1983-06-07 Hughes Aircraft Company Non-volatile semiconductor memory cells
JPS57117027A (en) * 1981-01-13 1982-07-21 Nec Corp Signal sending and receiving circuit
EP0086307B1 (en) * 1982-02-11 1997-02-26 Texas Instruments Incorporated Microcomputer system for digital signal processing
US4586127A (en) * 1982-11-03 1986-04-29 Burroughs Corp. Multiple control stores for a pipelined microcontroller
DE3241357A1 (de) * 1982-11-09 1984-05-10 Siemens AG, 1000 Berlin und 8000 München Vorrichtung zur mikrobefehls-bereitstellung fuer mindestens zwei unabhaengig arbeitende funktionseinheiten in einem integrierten, mikroprogrammierten elektronischen baustein und verfahren zu ihrem betrieb
US4578750A (en) * 1983-08-24 1986-03-25 Amdahl Corporation Code determination using half-adder based operand comparator
US4609986A (en) * 1984-06-14 1986-09-02 Altera Corporation Programmable logic array device using EPROM technology
JPS61285567A (ja) * 1985-08-06 1986-12-16 Minolta Camera Co Ltd ワンチツプマイクロコンピユ−タ
JPS6267800A (ja) * 1985-09-20 1987-03-27 Hitachi Ltd 半導体集積回路装置
JPS63175300A (ja) * 1987-01-16 1988-07-19 Hitachi Ltd 半導体集積回路装置
US5117498A (en) * 1988-08-19 1992-05-26 Motorola, Inc. Processer with flexible return from subroutine

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326223B1 (ko) * 1999-02-27 2002-02-27 다니구찌 이찌로오, 기타오카 다카시 메모리와 프로세서가 동일 칩 상에 형성된 마이크로 컴퓨터
KR100445042B1 (ko) * 2001-04-25 2004-08-21 엔이씨 일렉트로닉스 가부시키가이샤 동적 번인 테스트 기능을 갖는 단일칩 마이크로컴퓨터 및이를 위한 동적 번인 테스트 방법

Also Published As

Publication number Publication date
US5426744A (en) 1995-06-20
DE68927907T2 (de) 1997-10-09
EP0361525A2 (en) 1990-04-04
EP0361525B1 (en) 1997-03-26
EP0361525A3 (en) 1991-03-13
HK1003582A1 (en) 1998-10-30
KR0136594B1 (ko) 1998-10-01
DE68927907D1 (de) 1997-04-30

Similar Documents

Publication Publication Date Title
KR900005282A (ko) 단일칩 마이크로 컴퓨터
US4450519A (en) Psuedo-microprogramming in microprocessor in single-chip microprocessor with alternate IR loading from internal or external program memories
US5251304A (en) Integrated circuit microcontroller with on-chip memory and external bus interface and programmable mechanism for securing the contents of on-chip memory
KR970006598B1 (ko) 반도체 기억장치
JP3645294B2 (ja) 半導体メモリ装置の多重ビットテスト回路
EP0267613A2 (en) Micro processor capable of being connected with coprocessor
KR970005409B1 (ko) 반도체 집적회로 장치
US4718037A (en) Microcomputer containing EPROM with self-program capability
KR890005622A (ko) 단일칩 마이크로 컴퓨터
JP2549209B2 (ja) 半導体記憶装置
JP2650124B2 (ja) 半導体集積回路
US5247521A (en) Data processor
JPH0218498B2 (ko)
EP0026648A2 (en) Digital data transfer apparatus
US4802089A (en) Status flag handling in a digital data processing system
JP2723885B2 (ja) 半導体集積回路
US4513400A (en) Circuit for reading out address data applied to a memory in a one-chip microcomputer
KR960001987A (ko) 내부 및 외부 메모리 상황을 모니터하기 위한 겸용 터미널을 갖춘 데이타 프로세서
KR920008446B1 (ko) 마이크로 프로세서
KR880011656A (ko) 레지스터 회로
JPS6362778B2 (ko)
US5179678A (en) Address/control signal input circuit for a cache controller which clamps the address/control signals to predetermined logic level clamp signal is received
JPH08137823A (ja) エミュレータ専用ワンチップマイクロコンピュータ
JPS5835661A (ja) ワンチツプマイクロコンピユ−タ
US4817033A (en) Signal detecting circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030107

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee