KR860002826A - 메모리 디바이스 - Google Patents

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Abstract

내용 없음

Description

메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 디바이스의 제1실시예를 예시한 결선도.
제2도는 상기 메모리 디바이스의 기록회의 (D1)의 한 예를 도시한 결선도.
제3도는 본 발명을 설명하기 위한 여러 데이터의 관계도.
＊ 도면의 주요부분에 대한 부호의 설명
Di: 기록회로, I1게이트회로 Ji: 다 레벨 검출 회로
Li: 게이트회로 Qi: 인코우더
Ei: 리프레쉬 회로 R : 비교회로
Mij: 메모리 셀 Cj: 워어드 라인
Ai: 데이터 라인 Bi: 칼럼(column) 선택라인
Cj: 워어드 선택 신호 4 : 로우(row)디코우더
5, 7 : 디코우더 8 : FET
6 : 2진 데이터 입출력 회로 30 : 전원단자
31, 41, 51, 61 : 저항 71, 72, 73, 74 : 인버어터
101, 102, 103 : 클럭 신호 발생 회로 104 : 전원

Claims (16)

  1. m×n(여기서 m1 및 n1이고 m, n은 정수)개의 메모리 셀(M11~ M1m, M21∼M2n,… Mm1∼ Mmn)들과, m개의 데이터 라인(A1∼Am)들과, m개의 칼럼 선택 라인(B1∼Bm)들과, n개의 워어드 라인(C1∼Cm)들과, 기록 수단, 및 독출수단으로 구성하고; 기록 수단이, 칼럼 선택 라인(B1)으로 부터의 칼럼 선택신호에 의해 선택 될 때, 다수의 비트 들이 2진 데이터에 해당하는 q-레벨(여기서 q3이고 q는 정수임) 정보를 데이터 라인(A1)상에 제공하고; 메모리 셀(Mij)이, 워어드 라인 (Cj) (여기서 j=1,2,…, n)으로 부터의 워어드 선택 신호에 의해 선택될 때, 데이터 라인(A1)상에 제공된 q-레벨정보를 기억시키거나, 데이터라인(A1)상에 그것의 기억된 q-레벨 정보를 출력하고; 독출 수단이, 칼럼 선택 라인(B1)으로 부터의 칼럼 선택 신호에 의해 선택될 때, 데이터 라인(A1)상에 메모리 셀(Mij)로부터 제공된 q-레벨 정보에 해당하는 다수의 비트 들의 2진 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  2. 제1항에 있어서, 기록수단이 m개의 기록회로(D1∼Dm)들과, m개의 게이트 회로(I1∼Im)들로 구성하고, 게이트 회로(I1)가 칼럼 선택 라인(B1)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 기록회로(D1)가 선택된 게이트 회로(I1)를 통해 데이터 라인(A1)상의 다수의 비트들의 2진 데이터에 해당하는 q-레벨정보를 출력하는 것을 특징으로 하는 메모리 디바이스.
  3. 제1항에 있어서, 기록수단이 m개의 게이트회로(I1∼Im)들과 데이터라인(A1∼Am)들에 공통인 기록 회로로 구성하고, 게이트 회로(I1)가 칼럼 선택 라인(B1)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 기록회로는 선택된 게이트 회로(I1)를 통해 데이터 라인(A1) 상에 다수의 비트들의 2진 데이터에 해당하는 q-레벨정보를 출력하는 것을 특징으로 하는 메모리 디바이스.
  4. 제1항에 있어서, 독출수단이 m개의 다레벨검출회로(J1∼Jm)들과, m개의 게이트 회로(L1∼Lm)들과 m개의 인코우터(Q1∼Qm)들로 구성하고, 게이트 회로(L1)가 칼럼 선택 라인(B1)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 다 레벨 검출 회로(J1)가 메모리 셀(Mij)의 q-레벨 정보에 해당하는 감지 회로 출력을 인코우터(Q1)에 선택된 게이트 회로(L1)를 통해 제공하고, 인코우터(Q1)가 q-레벨 정보를 나타내는 다수 비트들의 2진 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스.
  5. 제4항에 있어서, 기록수단이 m개의 기록회로(D1∼Dm)들과, m개의 게이트 회로(I1∼Im)들로 구성하고, 게이트 회로(I1)가 칼럼 선택 라인(B1)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 기록 회로(D1)가 다수 비트들이 2진 데이터에 해당하는 q-레벨 정보를 데이터 라인(A1)상에 선택된 게이트 회로(I1)를 통해 제공하는 것을 특징으로 하는 메모리 디바이스.
  6. 제4항에 있어서, m개의 리프레쉬회로(E1∼Em)들을 더 포함하고, 리프레쉬 회로(E1)가 메모리 셀(Mij)에의 기록을 위하여 데이터 라인(A1)상에 다레벨 검출 회로(J1)로부터 감지 회로 출력 신호에 해당하는 q-레벨 정보를 제공하는 것을 특징으로 하는 메모리 디바이스.
  7. 제5항에 있어서, m개의 리프레쉬회로(E1∼Em)들을 더 포함하고, 리프레쉬 회로(E1)가 메모리 셀(Mij)에의 기록을 위하여 데이터 라인(A1)상에 다레벨 검출 회로(J1)로부터 감지 회로 출력 신호에 해당하는 q-레벨 정보를 제공하는 것을 특징으로 하는 메모리 디바이스.
  8. 제1항에 있어서, 독출수단이 m개의 다레벨검출회로(J1∼Jm)들과, m개의 게이트 회로(L1∼Lm)들과, 게이트 회로(L1∼Lm)들과, 게이트 회로(L1∼Lm)에 공동인 인코우터(Q)로 구성하고 : 게이트 회로(L1)가 칼럼 선택 라인(B1)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 다 레벨 검출 회로(J1)가 선택된 게이트 회로(L1)를 경유하여 인코우터(Q)에 메모리 셀(Mij)의 q-레벨 정보 출력에 해당하는 감지 회로 출력 신호를 제공하며, 인코우터(Q1)가 q-레벨 정보를 나타내는 다수 비트들의 2진 데이터를 제공하는 것을 특징으로 하는 메모리 디바이스.
  9. 제8항에 있어서, 기록수단이 m개의 게이트 회로(I1∼Im)들과 데이터 라인(A1∼Am)들에 공통인 기록 회로로 구성하고, 게이트 회로(I1)가 칼럼 선택 라인(B1)으로 부터의 칼럼 선택 신호에 의해 선택 될 때, 기록회로는 선택된 게이트 회로(I1)를 통해 데이터 라인(A1)상에 다수 비트들의 2진 데이터에 해당하는 q-레벨 정보를 출력하는 것을 특징으로 하는 메모리 디바이스.
  10. 제8항에 있어서, m개의 리프레쉬회로(E1∼Em)들을 더 포함하고, 리프레쉬 회로(E1)가 메모리 셀(Mij)에의 기록을 위하여 데이터 라인(A1)상에 다레벨 검출 회로(J1)로부터 감지 회로 출력 신호에 해당하는 q-레벨 정보를 제공하는 것을 특징으로 하는 메모리 디바이스.
  11. 제9항에 있어서, m개의 리프레쉬회로(E1∼Em)들을 더 포함하고, 리프레쉬 회로(E1)가 메모리 셀(Mij)에의 기록을 위하여 데이터 라인(A1)상에 다레벨 검출 회로(J1)로부터 감지 회로 출력 신호에 해당하는 q-레벨 정보를 제공하는 것을 특징으로 하는 메모리 디바이스.
  12. 제4, 6, 7, 8, 10 및 11항중 어느 하나에 있어서, 다레벨 검출회로(J1)가, 하나의 신호 입력 단자와 하나의 기준 입력 단자를 각각 가진, (q-1)개의 비교회로들을 구비하고 있고, (q-1)개의 비교회로들의 신호 입력 단자들은 선택된 메모리 셀(Mij)이 선택된 데이터 라인(A1)에 함께 연결되고, (q-1)개의 비교회로들의 기준 입력 단자들은 각각 (q-1) 종류의 기준 레벨 들이 공급되는 것을 특징으로 하는 메모리 디바이스.
  13. 제12항에 있어서, 비교회로들은 제1노우드에 연결된 그것의 드레인(또는 소오스)을 가진 제1MOS 트랜지스터와, 제1MOS 트랜지스터와 같은 전도형이고 제1노우드에 연결된 그것의 게이트를 가진 제2MOS 트랜지스터와, 제1노우드와 접지 사이에 연결된 제1커패시터와, 제1MOS 트랜지스터와 다른 전도형이고 제1MOS 트랜지스터의 드레인(또는 소오스)과 제1MOS 트랜지스터의 게이트와 제2노우드에 연결된 제2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 그것의 소오스(또는 드레인)를 가진 제3MOS 트랜지스터와, 제2노우드와 접지 사이에 연결된 제2커패시터와, 제2MOS 트랜지스터와 다른 전도형이고 제2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 그것의 소오스(또는 드레인)를 가진 제4MOS 트랜지스터로 구성하는 감지 회로로 형성되고; 전위치가 검출될 두 개의 입력 신호들이 제3및 제4MOS 트랜지스터들의 게이트들에 가해지고, 그리고 나서 제1 및 제2커패시터들에 축적된 전하들의 제1 및 제2트랜지스터들을 통하여 방전되는 감지회로로 각각 형성하는 것을 특징으로 하는 메모리 디바이스.
  14. 제4, 6, 7, 8, 10 및 11항중의 어느 하나에 있어서, 그 외에, 다레벨 검출회로들에 데이터 라인들을 선택적으로 연결하기 위한 셀렉터와, 각각이 데이터 라인에 연결되고 워어드 라인들로 부터의 워어드 선택 신호들에 의해 선택된 더미 셀들과, 데이터 라인들의 수는 2(q-1)×ℓ(여기서ℓ 〉1)이고 데이터 라인들이 (q-1) 쌍들의 두 개의 다른 데이터 라인들로 구성한 ℓ 그룹들로 분할됨), ℓ그룹의 데이터라인들에 해당하는 ℓ개의 감지 회로들을 포함하고; 각각의 감지 회로는 각각이 하나의 입력 단자와 하나의 기준 입력 단자를 가진(b-1)개의 비교회로들을 포함하고 있는(q-1)개의 다레벨 검출 회로로 형성되고; 셀렉터는 해당 감지 회로의 해당 다레벨 검출 회로의 모든 비교 회로들의 신호 입력 단자들에의 연결을 위하여 각각의 데이터 라인 쌍들의 데이터 라인들 중 하나를 선택하고, 해당감지 회로들의 다른 다레벨 검출 회로들에 속하는 모든 비교 회로들의 기준 입력 단자들에의 연결을 위하여 각각의 데이터라인 쌍들의 데이터 라인들 중의 다른 것을 선택하고, 다른 (q-1)개의 데이터 라인들이 각각 다른 기준 레벨들의 (q-1) 종류의 더미 셀들을 거기에 연결하고 있는 것을 특징으로 하는 메모리 디바이스.
  15. 제14항에 있어서, 비교회로들 각각은 제1노우드에 연결된 그것의 드레인(또는 소오스)을 가진 제1MOS 트랜지스터와, 제1MOS 트랜지스터와 같은 전도형이고 제1노우드에 연결된 그것의 게이트를 가진 제2MOS 트랜지스터와, 제1노우드와 접지 사이에 연결된 제1커패시터와, 제1MOS 트랜지스터와 다른 전도형이고 제1MOS 트랜지스터의 드레인(또는 소오스)과 제1MOS 트랜지스터의 게이트와 제2노우드에 연결된 제2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 그것의 소오스(또는 드레인)를 가진 제3MOS 트랜지스터와, 제2노우드와 접지 사이에 연결된 제2커패시터와, 제2MOS 트랜지스터와 다른 전도형이고 제2MOS 트랜지스터의 드레인(또는 소오스)에 연결된 그것의 소오스(또는 드레인)를 가진 제4MOS 트랜지스터로 구성하는 감지 회로로 각각 형성되고; 전위치가 검출될 두 개의 입력 신호들이 제3및 제4MOS 트랜지스터들의 게이트들에 가해지고, 그리고 나서 제1 및 제2커패시터들에 축적된 전하들 이 제1 및 제2트랜지스터들을 통하여 방전되는 감지회로로 각각 형성하는 것을 특징으로 하는 메모리 디바이스.
  16. 메모리 셀들을 선택하기 위하여 워어드 라인들과 q(여기서 q3) 종류의 정보 기억 상태들을 취할 수 있는, 집적 메모리 셀들을 거기에 연결한 데이터 라인들이 구비된 것으로, 워어드 라인들 중 지정된 하나에 연결된 메모리 셀들을 선택하기 위한 워어드 드라이버를 포함한 로우 디코우터와, 지정된 하나의 데이터라인을 선택하기 위한 셀렉터와, 선택된 데이터 라인들에의 접속을 위한 최소한 (q-1)2개의 비교회로들과, 데이터 라인들에서의 기준 레벨들을 발생을 위한 최소한 (q-1) 종류의 더미 셀들로 구성하고; 비교 회로들 각각이 하나의 신호 입력 단자와 하나의 기준 입력 단자를 가지고 있고, (q-1)개의 비교 회로들이 다레벨 검출회로를 형성하고, 감지 회로가 각각의 다레벨 검출회로의 (q-1)개의 비교 회로들의 신호 입력 단자들을 함께 연결하기 위한 (q-1)개의 공통 신호 입력 단자들과 다른 다레벨검출 회로에 속하는 (q-1)개의 비교회로들의 기준입력 단자들을 함께 연결하기 위한 (q-1)개의 공통 기준 입력단자들을 가지고 있으며, (q-1)개의 다레벨 검출회로들로 구성하고; (q-1) 이상의 메모리 셀들과 (q-1) 종류의 더미셀들이 워어드 드라이버를 포함한 로우 디코우더의 제어하에 동시에 선택되고, 선택된 메모리 셀들과 더미 셀들이 2(q-1)개의 다른 데이터 라인들에 연결되고, 선택된 메모리 셀들이 연결된 (q-1)개의 데이터 라인들이 셀렉터의 제어 하에 다른 공통 신호 입력단자들에 연결되고, 선택된 (q-1) 종류의 더미셀들이 연결된 (q-1)개의 데이터 라인들이 다른 공통 기준입력 단자들에 연결되는 것을 특징으로 하는 메모리 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053951A (en) * 1986-12-23 1991-10-01 Bull Hn Information Systems Inc. Segment descriptor unit for performing static and dynamic address translation operations
JP2534733B2 (ja) * 1987-10-09 1996-09-18 日本電気株式会社 不揮発性半導体記憶装置
JPH07105146B2 (ja) * 1988-07-29 1995-11-13 三菱電機株式会社 不揮発性記憶装置
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US6002614A (en) * 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
USRE40075E1 (en) 1992-07-22 2008-02-19 Mosaid Technologies, Incorporated Method of multi-level storage in DRAM and apparatus thereof
US5283761A (en) 1992-07-22 1994-02-01 Mosaid Technologies Incorporated Method of multi-level storage in DRAM
US5432735A (en) * 1993-07-08 1995-07-11 Dellusa, L.P. Ternary storage dynamic RAM
US5539690A (en) * 1994-06-02 1996-07-23 Intel Corporation Write verify schemes for flash memory with multilevel cells
US5515317A (en) * 1994-06-02 1996-05-07 Intel Corporation Addressing modes for a dynamic single bit per cell to multiple bit per cell memory
US5450363A (en) * 1994-06-02 1995-09-12 Intel Corporation Gray coding for a multilevel cell memory system
US5497354A (en) * 1994-06-02 1996-03-05 Intel Corporation Bit map addressing schemes for flash memory
WO1995034075A1 (en) * 1994-06-02 1995-12-14 Intel Corporation Sensing schemes for flash memory with multilevel cells
EP0763241B1 (en) * 1994-06-02 2001-10-17 Intel Corporation Dynamic single to multiple bit per cell memory
US5485422A (en) * 1994-06-02 1996-01-16 Intel Corporation Drain bias multiplexing for multiple bit flash cell
US5532955A (en) * 1994-12-30 1996-07-02 Mosaid Technologies Incorporated Method of multilevel dram sense and restore
US6353554B1 (en) 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5815434A (en) * 1995-09-29 1998-09-29 Intel Corporation Multiple writes per a single erase for a nonvolatile memory
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
US5815439A (en) * 1996-04-30 1998-09-29 Agate Semiconductor, Inc. Stabilization circuits and techniques for storage and retrieval of single or multiple digital bits per memory cell
WO1997048099A1 (en) * 1996-06-14 1997-12-18 Siemens Aktiengesellschaft A device and method for multi-level charge/storage and reading out
US5684736A (en) * 1996-06-17 1997-11-04 Nuram Technology, Inc. Multilevel memory cell sense amplifier system
US6857099B1 (en) 1996-09-18 2005-02-15 Nippon Steel Corporation Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program
US5870335A (en) 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US6487116B2 (en) 1997-03-06 2002-11-26 Silicon Storage Technology, Inc. Precision programming of nonvolatile memory cells
US6055204A (en) * 1997-04-29 2000-04-25 Texas Instruments Incorporated Circuits, systems, and methods for re-mapping memory column redundancy
US6279133B1 (en) 1997-12-31 2001-08-21 Kawasaki Steel Corporation Method and apparatus for significantly improving the reliability of multilevel memory architecture
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
WO2005078732A1 (en) * 2004-02-05 2005-08-25 Iota Technology, Inc. Electronic memory with tri-level cell pair
US7352619B2 (en) * 2004-02-05 2008-04-01 Iota Technology, Inc. Electronic memory with binary storage elements
US7724564B2 (en) * 2008-05-02 2010-05-25 Micron Technology, Inc. Capacitive divider sensing of memory cells
US11145358B2 (en) * 2018-08-31 2021-10-12 Micron Technology, Inc. Offsetting capacitance of a digit line coupled to storage memory cells coupled to a sense amplifier using offset memory cells
CN115309343B (zh) * 2022-10-09 2022-12-16 北京永洪商智科技有限公司 一种多级检测的数据存储方法及***

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5312239A (en) * 1976-07-20 1978-02-03 Matsushita Electric Ind Co Ltd Driving system for memory unit
JPS5235536A (en) * 1975-09-13 1977-03-18 Toshiba Corp Memory using charge cobination element
JPS6047666B2 (ja) * 1981-01-29 1985-10-23 富士通株式会社 半導体記憶装置の書込み方式
JPS58111183A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd ダイナミツクｒａｍ集積回路装置
EP0148488B1 (en) * 1983-12-23 1992-03-18 Hitachi, Ltd. Semiconductor memory having multiple level storage structure

Also Published As

Publication number Publication date
GB2166615B (en) 1989-05-17
GB8521920D0 (en) 1985-10-09
GB2166615A (en) 1986-05-08
DE3531580A1 (de) 1986-03-27
US4771404A (en) 1988-09-13
KR900000173B1 (ko) 1990-01-23

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