KR900001397B1 - 갈륨 비소 이종접합 전계효과 트랜지스터 - Google Patents
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Abstract
내용 없음.
Description
제1도는 일반적인 이종접합 전계효과 트랜지스터의 단면도.
제2a~d도는 본 발명 이종접합 전계효과 트랜지스터의 공정을 보인 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : GaAs 기판 2 : GaAs 버퍼층
3 : n-GaAs 활성층 4 : p-GaAs 확산층
5 : p-AlGaAs 층 6 : p-GaAs 캡층
7 : 소오스/드레인 전극 8 : 게이트 전극
본 발명은 재현성이 좋고 식각율의 차이가 현저하게 나타나는 p형 GaAs와 p형 AlGaAs의 이종접합(hetero junction)을 선택적으로 식각하여 형성된 갈륨비소 이종접합 전계효과 트랜지스터(이하 FET라 칭함)에 관한 것이다.
일반적인 FET는 쇼트키 장벽을 이용한 디플리이션형 및 엔핸스먼트형의 FET게이트 구조가 주종을 이루었으나, 쇼트키 금속의 열적 안정성이 문제가 되어 신뢰도 및 재현성이 떨어지는 경우가 많으며, 에너지 밴드갭이 아주 작은 것들은 쇼트키 접합에 적2 3 4 2
또한, 일반적인 이종접합 FET는 제1도에 도시한 바와 같은 n형 GaAs활성층(3)에 아연(Zn)을 확산하여 p형 GaAs확산층(4)을 형성하는 불순물 확산에 의한 PN접합을 형성 하였으나, n형 GaAs활성층(3)에서 아연(Zn)의 확산계수가 크기 때문에 SiO2-GaAs계 활성층(3)에서의 횡형 확산이 너무 커서 불순물을 원하는 부분에 정확하게 확산시키기가 어려워 재현성이 문제가 되었다.
본 발명은 상기와 같은 문제점을 감안하여 재현성이 좋고 현저한 식각율의 차이를 나타내는 p형 GaAs/p형 AlGaAs이종접합을 선택적 식각하여 형성된 이종접합 FET를 제작하고자 인출한 것으로 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제2a도에 도시한 도면에 표현된 바와 같이 반 절연성 GaAs기판(1)상에 GaAs버퍼층(2)을 2-3μm두께로 에피택시하고, 상기 GaAs버퍼층(2)상에 0.5μm두께로 n형 GaAs활성층(3)과 1.5μm두께의 p형 AlGaAs층(5) 및 0.8μm두께의 p형 GaAs캡층(6)을 에피택시하여 포토레지스트를 도포한 후, 게이트 전극이 위치할 부분을 제외한 부분을 노광과 현상을 거쳐 알카리-과산화수소계의 식각용액으로 제2b도에 도시한 바와같이 식각한 다음 염산과 인산식각용액에서 선택적 식각을 하면, p형 GaAs캡층(6)은 식각률이 낮으므로 p형 AlGaAs층(5)에 대한 마스킹 역할을 하게되고, p형 AlGaAs층(5)은 측면에서부터 식각되어 제2c도와 같이 셀프얼라인 구조로 식각되며, 이와 같은 상태에서 제2d도에 도시한 바와 같이 소오스/드레인 전극(7) 및 게이트 전극(8)을 형성하면 이종접합 FET가 형성된다.
이상에서와 같은 제법에 의하여 형성된 본 발명 이종접합 FET는 식각율이 현저한 차이를 나타내는 p형 GaAs와 p형 AlGaAs를 사용하여 제작되었으므로, 쇼트키 게이트 FET 보다도 낮은 누설전류와 높은 항복전압을 얻을 수 있어 열적 안정 및 신뢰도가 높고 재현성이 좋아 GaAs마이크로 웨이브 트랜지스터등에 사용될 수 있는 것이다.
Claims (1)
- 반 절연성 GaAs기판(1)상에 GaAs버퍼층(2)을 2-3μm두께로 에피택시하고, 상기 GaAs버퍼층(2)상에 0.5μm두께의 n형 GaAs활성층(3)과 1.5μm두께의 p형 AlGaAs층(5) 및 0.8μm두께의 p형 GaAs 캡층(6)을 에피택시하여 포토레지스터를 도포한 후 게이트 전극(8)이 위치할 부분을 제외한 부분은 식각한 다음, 상기 p형 AlGaAs층(5) 및 p형 GaAs캡층(6)의 식각율 차이를 이용하여 염산과 인산 식각용액으로 선택적 식각한 갈륨 비소 이종접합 전계효과 트랜지스터.
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