JP2576547B2 - Clock signal regeneration circuit - Google Patents
Clock signal regeneration circuitInfo
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- JP2576547B2 JP2576547B2 JP62301366A JP30136687A JP2576547B2 JP 2576547 B2 JP2576547 B2 JP 2576547B2 JP 62301366 A JP62301366 A JP 62301366A JP 30136687 A JP30136687 A JP 30136687A JP 2576547 B2 JP2576547 B2 JP 2576547B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、PLL（フェーズド・ロックド・ループ）動
作を行うクロック信号再生回路に関し、特に、入力信号
が間欠的に入力される場合に、入力信号が中断している
間にも変動の少ない出力クロックパルスが得られるクロ
ック信号再生回路に関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of the Invention The present invention relates to a clock signal recovery circuit that performs a PLL (Phase Locked Loop) operation, and more particularly, to a case where an input signal is intermittently input. The present invention relates to a clock signal reproducing circuit capable of obtaining an output clock pulse with little fluctuation even while a signal is interrupted.
B.従来の技術 従来、ディジタル信号を伝送あるいは記録・再生して
得られた信号（入力信号）からデータを読み取る際に、
ビット抜き出しのための、入力信号に対して同期のとれ
たクロック信号を得るにために、PLL（フェーズド・ロ
ックド・ループ）動作をするクロック信号再生回路が用
いられている。このクロック信号再生回路は、例えば、
本出願人が先に出願した特開昭63−302626号公報（特願
昭62−137730号）に記載されているように、入力信号の
エッジ（トランジェント）と、このクロック信号再生回
路内部で生成した出力クロックパルスとの時間的差ある
いは所謂位相誤差を、高速のマスタクロックの精度でカ
ウントして検出し、クロック信号再生回路内部からの出
力クロックパルスの位相を制御して上記入力信号のクロ
ック（ビットクロック）に同期させるものである。B. Conventional technology Conventionally, when reading data from a signal (input signal) obtained by transmitting or recording / reproducing a digital signal,
In order to obtain a clock signal synchronized with an input signal for extracting bits, a clock signal regeneration circuit that operates in a PLL (phased locked loop) is used. This clock signal regeneration circuit is, for example,
As described in Japanese Patent Application Laid-Open No. 63-302626 (Japanese Patent Application No. 62-137730) filed by the present applicant, an edge (transient) of an input signal and a signal generated inside the clock signal reproducing circuit are generated. A time difference or a so-called phase error from the output clock pulse is detected and counted with the accuracy of a high-speed master clock, and the phase of the output clock pulse from the inside of the clock signal reproducing circuit is controlled to control the clock of the input signal. Bit clock).
C.発明が解決しようとする問題点 ところで、上述のようなクロック信号再生回路におい
て、例えば回転磁気ヘッドを用いたディジタル・オーデ
ィオ・テープレコーダ等に適用される場合には、入力信
号が、第５図に示すように、間欠的に入力される。C. Problems to be Solved by the Invention By the way, in the clock signal reproducing circuit as described above, when applied to, for example, a digital audio tape recorder or the like using a rotating magnetic head, the input signal is the fifth signal. As shown in the figure, the input is intermittent.
このように入力信号が間欠的である場合には、第５図
中矢印ｂで示す、入力信号が中断されている間には、出
力クロックパルスの周波数はノイズ等の影響により次第
に変動してしまう。そして、入力信号の入力が再開され
ると、再び入力信号のエッジと、出力クロックパルスと
の所謂位相誤差が検出され、出力クロックパルスの位相
が制御されて入力信号のクロックに同期させられる。し
かし、出力クロックパルスの周波数は入力信号が中断し
ている間に変動してしまっているので、入力信号の入力
が再開したときには、出力クロックパルスと入力信号の
クロックとの同期がとれていない。すなわち、この同期
がとれるまでの、第５図中矢印ａで示す区間において
は、信号の読み取りができない。When the input signal is intermittent, the frequency of the output clock pulse gradually changes due to the influence of noise or the like while the input signal is interrupted, as indicated by an arrow b in FIG. . Then, when the input of the input signal is restarted, a so-called phase error between the edge of the input signal and the output clock pulse is detected again, and the phase of the output clock pulse is controlled and synchronized with the clock of the input signal. However, since the frequency of the output clock pulse fluctuates while the input signal is interrupted, when the input of the input signal is resumed, the output clock pulse and the clock of the input signal are not synchronized. That is, signals cannot be read in a section indicated by an arrow a in FIG. 5 until the synchronization is achieved.
また、早送り再生や逆転再生時の特殊操作モードによ
り得られた信号が入力されている状態から、通常の再生
信号が入力される状態となされたときにも同様の問題が
起こる。Further, the same problem occurs when the state where the signal obtained in the special operation mode at the time of the fast forward reproduction or the reverse reproduction is input to the state where the normal reproduction signal is input.
このような問題を解決するため、入力信号が入力され
ているかを検出（エンベロープ検出）するエンベロープ
検出回路を設け、入力信号が中断したことが検出された
ときには、出力クロックパルスを入力信号の中断の直前
の周波数に固定して出力することが考えられる。しかし
ながら、このような、エンベロープ検出回路と共に用い
るクロック信号再生回路においては、このエンベロープ
検出回路により上記出力クロックパルス発生回路を制御
するように構成する必要があり、回路構成が複雑化する
という問題がある。In order to solve such a problem, an envelope detection circuit for detecting whether an input signal is input (envelope detection) is provided, and when it is detected that the input signal is interrupted, an output clock pulse is output to interrupt the input signal. It is conceivable that the output is fixed at the immediately preceding frequency. However, in such a clock signal reproducing circuit used together with the envelope detection circuit, it is necessary to control the output clock pulse generation circuit by the envelope detection circuit, and there is a problem that the circuit configuration is complicated. .
また、このエンベロープ検出回路においては、正確に
入力信号の入力の有無を検出できるように調整すること
が困難で煩雑な作業となっている。Further, in this envelope detection circuit, it is difficult and complicated to perform adjustment so that the presence or absence of input of an input signal can be accurately detected.
そこで、本発明は、上述の実情に鑑みて提案されるも
のであって、エンベロープ検出回路等の別個の回路を用
いることなく、入力信号の入力が中断したときに、この
入力信号が入力されているときと同様の出力クロックパ
ルスが得られるクロック信号再生回路を提供することを
目的とする。Therefore, the present invention has been proposed in view of the above-described circumstances, and without using a separate circuit such as an envelope detection circuit, when the input signal is interrupted, the input signal is input. It is an object of the present invention to provide a clock signal reproducing circuit capable of obtaining the same output clock pulse as when the clock signal is generated.
D.課題を解決するための手段 上述の問題点を解決し上記目的を達成するため、本発
明に係るクロック信号再生回路は、位相誤差検出データ
と出力クロック周期データとに基づいてパルス周期デー
タを求め、このパルス周期データを所定周波数のマスタ
クロックによりカウントする毎に出力クロックパルスを
発生する出力クロックパルス発生回路と、この出力クロ
ックパルス発生回路からの出力クッロクパルスと入力信
号のエッジ検出信号との間の位相誤差を示す位相誤差検
出データを検出し、この位相誤差検出データを上記出力
クロックパルスの位相制御データとして上記出力パルス
発生回路に供給する位相誤差検出回路と、上記出力クロ
ックパルスの出力クッロク周期データを求め、この出力
クロック周期データを周期データ変動検出回路を介して
出力クロックパルス発生回路に送る出力クロック周期検
出回路とを備え、周期データ変動検出回路は、出力クロ
ック周期データの変動を検出すると共に、出力クロック
周期データを記憶するメモリ手段を有し、出力クロック
周期データの変動が検出されたときには、出力クロック
周期データの出力パルス発生回路への供給を遮断すると
共に、メモリ手段に記憶されている出力クロック周期デ
ータを上記出力クロックパルス発生回路に送るようにし
たものである。D. Means for Solving the Problems In order to solve the above problems and achieve the above object, the clock signal regeneration circuit according to the present invention converts pulse cycle data based on phase error detection data and output clock cycle data. And an output clock pulse generating circuit for generating an output clock pulse each time the pulse cycle data is counted by a master clock of a predetermined frequency, and an output clock pulse from the output clock pulse generating circuit and an edge detection signal of the input signal. A phase error detection circuit that detects phase error detection data indicating a phase error of the output clock pulse, and supplies the phase error detection data to the output pulse generation circuit as phase control data of the output clock pulse; and an output clock cycle of the output clock pulse. Data is obtained, and this output clock cycle data is used as a cycle data fluctuation detection circuit. An output clock cycle detection circuit that sends the output clock cycle data to the output clock pulse generation circuit via the output clock pulse generation circuit. When a change in the clock cycle data is detected, the supply of the output clock cycle data to the output pulse generation circuit is cut off, and the output clock cycle data stored in the memory means is sent to the output clock pulse generation circuit. It was done.
E.作用 本発明に係るクロック信号再生回路においては、入力
信号の中断等により出力クロック周期データが変動する
と、この変動が検出されて、変動した出力クロック周期
データの出力クロックパルス発生回路への供給が遮断さ
れると共に、変動する前に記憶された出力クロック周期
データが出力クロックパルス発生回路に供給されること
により、出力クロック周期データが変動する前と同様の
出力クロックパルスが出力される。E. Function In the clock signal regeneration circuit according to the present invention, when the output clock cycle data fluctuates due to interruption of the input signal or the like, the fluctuation is detected, and the changed output clock cycle data is supplied to the output clock pulse generation circuit. Is cut off, and the output clock cycle data stored before the fluctuation is supplied to the output clock pulse generation circuit, so that the same output clock pulse as before the fluctuation of the output clock cycle data is output.
F.実施例 以下、本発明の具体的な実施例を図面を参照しながら
説明する。F. Examples Hereinafter, specific examples of the present invention will be described with reference to the drawings.
本発明に係るクロック信号再生回路は、第１図に示す
ように、前述した従来のクロック信号再生回路と同様に
位相誤差検出回路10と出力クロックパルス発生回路20と
出力クロック周期検出回路30とを備え、さらに、周期デ
ータ変動検出回路40を備えて構成される。As shown in FIG. 1, the clock signal regeneration circuit according to the present invention includes a phase error detection circuit 10, an output clock pulse generation circuit 20, and an output clock cycle detection circuit 30 as in the above-described conventional clock signal regeneration circuit. And a periodic data change detection circuit 40.
このクロック信号再生回路において、位相誤差検出回
路10の第１の入力端子１には、例えば記録媒体から再生
され、波形等化をされた入力信号SINが供給されてい
る。この入力信号SINは、ビットクロック周波数fBTが所
定の周波数となっており、位相誤差検出回路10におい
て、ビットクロックの周期TBTの整数倍の間隔で入力信
号SINのエッジ（トランジェント）が得られる。そし
て、さらに位相誤差検出回路10において、入力信号SIN
のエッジと、出力クロックパルス発生回路20から位相誤
差検出回路10の第２の入力端子２に送られる最終的な出
力クロックパルスCKOUTから、位相誤差が検出される。
検出された位相誤差は、位相誤差検出データとして出力
クロックパルス発生回路20に送られる。In this clock recovery circuit, the first input terminal 1 of the phase error detection circuit 10, for example, reproduced from the recording medium, the input signal S IN that is waveform equalized is supplied. This input signal S IN has a predetermined bit clock frequency f BT , and the phase error detection circuit 10 generates an edge (transient) of the input signal S IN at intervals of an integral multiple of the bit clock period T BT. can get. Further, in the phase error detection circuit 10, the input signal S IN
And the final output clock pulse CK OUT sent from the output clock pulse generation circuit 20 to the second input terminal 2 of the phase error detection circuit 10, a phase error is detected.
The detected phase error is sent to the output clock pulse generation circuit 20 as phase error detection data.
この出力クロックパルス発生回路20の第１の入力端子
３には、周波数fMSの高速マスタクロックCKMSが供給さ
れている。そして、出力クロックパルス発生回路20は、
第２の入力端子４に供給される位相誤差検出データと、
第３の入力端子５に周期データ変動検出回路40を介して
出力クロック周期検出回路30から送られる出力クロック
周期データD0とからパルス周期データを生成する。そし
て、このパルス周期データが示す数だけマスタクロック
CKOUTをカウントする毎に最終的な出力クロックパルスC
KOUTを発生して出力する。The first input terminal 3 of the output clock pulse generating circuit 20, a high speed master clock CK MS frequency f MS is supplied. Then, the output clock pulse generation circuit 20
Phase error detection data supplied to the second input terminal 4,
Generating a pulse cycle data from the output clock period data D 0 Metropolitan sent from output clock cycle detection circuit 30 via the period data change detection circuit 40 to the third input terminal 5. Then, the number of master clocks indicated by the pulse period data
Each time CK OUT is counted, the final output clock pulse C
Generates K OUT and outputs.
また、出力クロック周期検出回路30の第１の入力端子
６にはマスタクロックCKMSが供給され、第２の入力端子
７には出力クロックパルスCKOUTが供給される。この出
力クロック周期検出回路30は、マスタクロックCKMSと出
力クロックパルスCKOUTとから、出力クロックCKOUTの周
期TOUTを検出する。この周期TOUTは、例えば、出力クロ
ックパルスCKOUTのパルス間（１周期内）のマスタクロ
ックCKMSのパルス数をカウントすることにより検出でき
る。この検出された周期TOUTは、出力クロック周期D0と
して、１ワード毎に周期データ変動検出回路40に送られ
る。出力クロック周期データの１ワードは、出力クロッ
クパルスの１パルスあるいは所定の数パルス、若しくは
所定時間に対応している。Further, the first input terminal 6 of the output clock cycle detection circuit 30 master clock CK MS is supplied to the second input terminal 7 outputs the clock pulse CK OUT is supplied. The output clock cycle detection circuit 30 detects a cycle T OUT of the output clock CK OUT from the master clock CK MS and the output clock pulse CK OUT . This cycle T OUT can be detected, for example, by counting the number of pulses of the master clock CK MS between the pulses of the output clock pulse CK OUT (within one cycle). The detected period TOUT as an output clock period D 0, periodically transmitted data fluctuation detection circuit 40 for each word. One word of the output clock cycle data corresponds to one output clock pulse, a predetermined number of pulses, or a predetermined time.
上述の周期データ変動検出回路40は、出力クロック周
期データD0の変動を検出する変動検出部41と、この変動
検出部に制御される切換え手段42及び出力クロック周期
データD0を記憶するメモリ手段43とからなる。そして、
出力クロック周期データD0の変動が検出されたときに
は、切換え手段42を制御することにより出力クロック周
期データD0の出力クロックパルス発生回路20への供給を
遮断すると共に、メモリ手段43に記憶されている出力ク
ロック周期データD1を出力クロックパルス発生回路20へ
送るように構成されている。Above cycle data fluctuation detection circuit 40, the output clock with period data D variation detection unit 41 for detecting a variation of 0, memory means for storing the switching means 42 and the output clock period data D 0 is controlled to the variation detecting unit Consists of 43. And
When a change in the output clock cycle data D 0 is detected, the switching means 42 is controlled to cut off the supply of the output clock cycle data D 0 to the output clock pulse generation circuit 20 and to store the output clock cycle data D 0 in the memory means 43. The output clock cycle data D 1 is sent to the output clock pulse generation circuit 20.
すなわち、この周期データ変動検出回路40において
は、第２図に示すように、出力クロック周期検出回路30
から送られた上記出力クロック周期データD0は、変動検
出部41、切換え手段42及びメモリ手段43に入力される。That is, in the periodic data variation detecting circuit 40, as shown in FIG.
The output clock period data D 0 sent from the fluctuation detecting unit 41, is input to the switching means 42 and memory means 43.
そして、切換え手段42は、変動検出部41に制御される
ことにより、出力クロック周期検出回路30から供給され
る出力クロック周期データD1とメモリ手段43に記憶され
ている出力クロック周期データD1とのいずれか一方を選
択して出力クロックパルス発生回路20に供給するように
制御する。Then, the switching means 42, by being controlled by the fluctuation detection unit 41, and the output clock period data D 1 stored in the output clock period data D 1 and the memory unit 43 which is supplied from the output clock cycle detection circuit 30 Is controlled so that either one of them is selected and supplied to the output clock pulse generation circuit 20.
また、メモリ手段43においては、出力クロック周期検
出回路から送られる出力クロック周期データD0は、第１
のラッチ回路44、第２のラッチ回路45及び第１の比較器
46の第１の入力端子46aに入力される。第２のラッチ回
路45は、出力クロック周期データD0の１ワード毎に発生
する、第２図中Ｐで示す制御パルスにより制御されて出
力クロック周期データD0をラッチする。そのため、第２
のラッチ回路45の出力信号は、出力クロック周期検出回
路30から供給される出力クロック周期データD0に対して
１ワード遅延した出力クロック周期データであり、この
信号は第１の比較器46の第２の入力端子46bに入力され
る。この第１の比較器46は、第１の入力端子46aに入力
される出力クロック周期データD0と、第２の入力端子46
bに入力される１ワード遅延した出力クロック周期デー
タを比較し、これら２つの信号、すなわち連続する２ワ
ードの出力クロック周期データD0等しいときには、“H"
レベルを出力し、異なるときには“L"レベルを出力す
る。この第１の比較器46の出力信号は、４ビットラッチ
回路47とアンドゲート48に送られる。この４ビットラッ
チ回路47は、第２図中Ｐで示す上記制御パルスにより制
御されて第１の比較器46の出力信号を順次ラッチし、出
力する。この４ビットラッチ回路47の４つの出力信号
は、アンドゲート48に送られる。このアンドゲート48
は、入力される５つの信号が全て“H"レベルのときに
“H"レベルを出力する。このアンドゲート48の出力信号
は、第１のラッチ回路44の制御端子に送られ“H"レベル
のときに、第１のラッチ回路44が出力クロック周期検出
回路30から供給される出力クロック周期データD0をラッ
チするように制御する。したがって、第１の比較器46の
出力信号が“H"レベルとなることが５回連続するとき、
すなわち、連続する６ワードの出力クロック周期データ
D0が等しいときに、アンドゲート48の出力信号が“H"レ
ベルとなり、第１のラッチ回路44が出力クロック周期デ
ータD0をラッチする。そして、第１のラッチ回路44の出
力信号は、切換え手段42に送られる。In the memory means 43, the output clock period data D 0 to be sent from the output clock period detection circuit includes first
Latch circuit 44, second latch circuit 45, and first comparator
The signal is input to the first input terminal 46a. The second latch circuit 45 latches the output clock cycle data D 0 under the control of a control pulse indicated by P in FIG. 2 which is generated for each word of the output clock cycle data D 0 . Therefore, the second
The output signal of the latch circuit 45 is the output clock period data of one word delay the output clock period data D 0 supplied from the output clock period detection circuit 30, this signal first of the first comparator 46 2 is input to the input terminal 46b. The first comparator 46 is configured to output the output clock cycle data D 0 input to the first input terminal 46 a and the second input terminal 46
The output clock cycle data delayed by one word input to b is compared, and when these two signals, that is, the output clock cycle data D 0 of two consecutive words are equal, “H” is output.
The level is output, and if different, an “L” level is output. The output signal of the first comparator 46 is sent to a 4-bit latch circuit 47 and an AND gate 48. The 4-bit latch circuit 47 is controlled by the control pulse indicated by P in FIG. 2 to sequentially latch and output the output signal of the first comparator 46. The four output signals of the 4-bit latch circuit 47 are sent to an AND gate 48. This and gate 48
Outputs an "H" level when all five input signals are at an "H" level. The output signal of the AND gate 48 is sent to the control terminal of the first latch circuit 44, and when the signal is at “H” level, the first latch circuit 44 outputs the output clock cycle data supplied from the output clock cycle detection circuit 30. control to latch the D 0. Therefore, when the output signal of the first comparator 46 goes to the “H” level for five consecutive times,
That is, output clock cycle data of 6 consecutive words
When D 0 is equal, the output signal of the AND gate 48 becomes “H” level, and the first latch circuit 44 latches the output clock cycle data D 0 . Then, the output signal of the first latch circuit 44 is sent to the switching means 42.
さらに、変動検出部41においては、出力クロック周期
データD0は、第３のラッチ回路49と第２の比較器50の第
１の入力端子50aに入力される。そして、第３のラッチ
回路49の出力信号は、第４のラッチ回路51と第２の比較
器50の第２の入力端子50bに入力される。第４のラッチ
回路51の出力信号は、第２の比較器50の第３の入力端子
50cに入力される。第３及び第４のラッチ回路49,51は、
第２図中Ｐで示す上記制御パルスにより制御されて出力
クロック周期データD0をラッチする。すなわち、第３の
ラッチ回路49の出力信号は、入力される出力クロック周
期データD0に対して１ワード遅延した出力クロック周期
データであり、第４のラッチ回路51の出力信号は、第３
のラッチ回路49の出力信号よりもさらに１ワード遅延し
た出力クロック周期データである。また、第２の比較器
50は、入力される３つの信号、すなわち連続する３ワー
ドの出力クロック周期データD0を比較し、これら３つの
信号のうちの２つが等しい場合に“H"レベルを出力し、
３つの信号の全てが互いに異なる場合には“L"レベルを
出力する。この第２の比較器50の出力信号は、切換え手
段42を制御する。第２の比較器50の出力信号が“H"レベ
ルのときには、切換え手段42は、出力クロック周期検出
回路30から送られた出力クロック周期データD0を出力ク
ロックパルス発生回路20に送るように制御される。そし
て、第２の比較器50の出力信号が“L"レベルのときに
は、切換え手段42は、メモリ手段43の第１のラッチ回路
44から切換え手段42に送られた出力クロック周期データ
D1が出力クロックパルス発生回路20に送られるように制
御される。Further, in the variation detecting section 41, the output clock period data D 0 is input to the third latch circuit 49 to a first input terminal 50a of the second comparator 50. Then, the output signal of the third latch circuit 49 is input to the fourth latch circuit 51 and the second input terminal 50b of the second comparator 50. The output signal of the fourth latch circuit 51 is supplied to the third input terminal of the second comparator 50.
Entered in 50c. The third and fourth latch circuits 49 and 51 include:
Is controlled by the control pulse shown in FIG. 2 in P latches the output clock period data D 0 in. That is, the output signal of the third latch circuit 49 is the output clock period data of one word delay the output clock period data D 0 to be input, the output signal of the fourth latch circuit 51, the third
The output clock cycle data is further delayed by one word from the output signal of the latch circuit 49 of FIG. Also, the second comparator
50 compares three input signals, that is, three consecutive words of output clock period data D 0 , and outputs an “H” level when two of these three signals are equal;
When all three signals are different from each other, an “L” level is output. The output signal of the second comparator 50 controls the switching means 42. When the output signal of the second comparator 50 is at the “H” level, the switching means 42 controls the output clock cycle data D 0 sent from the output clock cycle detection circuit 30 to be sent to the output clock pulse generation circuit 20. Is done. When the output signal of the second comparator 50 is at the "L" level, the switching means 42 is connected to the first latch circuit of the memory means 43.
Output clock cycle data sent from 44 to switching means 42
D 1 is controlled to be sent to the output clock pulse generator 20.
上述のように構成された本発明に係るクロック信号再
生回路において、上記入力信号SIN及びマスタクロックC
KMSが供給され、出力クロックパルス発生回路20が出力
クロックパルスCKOUTを出力しているとき、この出力ク
ロックパルスCKOUTと入力信号SINのエッジとが位相誤差
検出回路10により比較されて、位相誤差検出データが生
成され、また、出力クロックパルスCKOUTとマスタクロ
ックCKMSとが出力クロック周期検出回路30により比較さ
れて出力クロック周期データＤが生成される。出力クロ
ックパルス発生回路20は、位相誤差検出データ及び出力
クロック周期D0に基づいてパルス周期データを生成し、
このパルス周期データをマスタクロックCKMSによりカウ
ントして、すなわち、たとえばデューティ50％の出力ク
ロックパルスを出力する場合には、マスタクロックCKMS
のパルス周期データの1/2分ハイレベルとなり、同期が
パルス周期データと成ると共に、位相誤差検出データが
０となるような位相の出力クロックパルスCKOUTを出力
する。In the clock signal recovery circuit according to the present invention configured as described above, the input signal S IN and the master clock C
K MS is supplied, when the output clock pulse generating circuit 20 outputs the output clock pulse CK OUT, and an edge of the output clock pulse CK OUT and the input signal S IN is compared by the phase error detection circuit 10, The phase error detection data is generated, and the output clock pulse CK OUT and the master clock CK MS are compared by the output clock cycle detection circuit 30 to generate the output clock cycle data D. Output clock pulse generating circuit 20 generates the pulse period data based on the phase error detection data and output clock period D 0,
The pulse period data by counting the master clock CK MS, i.e., for example, when outputting the output clock pulses of 50% duty, the master clock CK MS
Of to 1/2 minute high-level pulse cycle data, the synchronization is made with the pulse cycle data, the phase error detection data and outputs an output clock pulse CK OUT 0 and becomes such a phase.
そして、入力信号SINが中断すると、第３図中矢印Ｂ
で示す区間に示すように、位相誤差検出回路10の第１の
入力端子１には不規則なノイズが入力され、この入力信
号のエッジも不規則な周期となる。このような不規則な
周期のエッジに基づいて位相誤差検出データが生成され
ると、出力クロックパルスの周期TOUTが変動して出力ク
ロック周期データD0が変動を始める。このように変動し
た出力クロック周期データD0に基づいてパルス周期デー
タを生成すると、出力クロックパルスCKOUTは、例えば
第３図中CKBで示すように、一定の周波数を維持できな
くなる。Then, when the input signal S IN is interrupted, the arrow B in FIG.
As shown in the section indicated by, irregular noise is input to the first input terminal 1 of the phase error detection circuit 10, and the edges of this input signal also have irregular periods. When the phase error detection data is generated based on the edge of such irregular periods, the period T OUT of the output clock pulse to change the output clock period data D 0 start variation. Thus to generate a pulse cycle data on the basis of the output clock period data D 0 that varies, the output clock pulse CK OUT, for example as shown in FIG. 3 CK B, it can not be maintained constant frequency.
このとき、第４図に示すように、出力クロック周期検
出回路30の出力する出力クロック周期データD0が、第４
図中t1,t2,t3で示すように、出力クロック周期データの
３ワードに亘って異なるデータとなると、周期データ変
動検出回路40の変動検出部41が切換え手段41を制御し、
メモリ手段43の記憶している出力クロック周期データD1
を出力クロックパルス発生回路20に送るようにする。こ
のメモリ手段43が記憶している出力クロック周期データ
D1は、出力クロック周期データD0が６ワードに亘って等
しいときに第１のラッチ回路44によりラッチされたデー
タである。At this time, as shown in FIG. 4, the output clock period data D 0 output by the output clock cycle detection circuit 30, a fourth
As shown by t 1 , t 2 , and t 3 in the figure, when the output clock cycle data has different data over three words, the change detection unit 41 of the cycle data change detection circuit 40 controls the switching unit 41,
The output clock cycle data D 1 stored in the memory means 43
To the output clock pulse generation circuit 20. The output clock cycle data stored in the memory means 43
D 1 is the output clock period data D 0 is the data latched by the first latch circuit 44 when equal over 6 words.
そして、位相誤差検出回路10の第１の入力端子１にノ
イズが入力され続けると、位相誤差検出データが変動し
続け、そのため、出力クロック周期データD0も変動を続
ける。したがって、出力クロックパルス発生回路20に
は、メモリ手段43からの出力クロック周期データD1が送
られ続ける。そのため、出力クロックパルスCKOUTは、
略一定の周波数により出力される。位相誤差検出データ
が偶然に零となると、第４図中t4及びt5に示すように、
出力クロック周期データD0が２ワードに亘って等しくな
り、変動検出部41により切換え手段42が制御されて出力
クロック周期検出回路30からの出力クロック周期データ
D0が出力クロックパルス発生回路20に送られるようにな
る。このとき、出力クロックパルスCKOUTの周期は変動
するが、この変動により、第４図中t6に示すように、出
力クロック周期データD0が変動するので、第４図中t7で
示すように、再びメモリ手段43に記憶された出力クロッ
ク周期データD1が出力クロックパルス発生回路20に送ら
れるようになる。この上記メモリ手段43に記憶されてい
る出力クロック周期データD1は、出力クロック周期デー
タD0が６ワードに亘って等しいときだけに更新されるの
で、第４図中t1に示す出力クロック周期データD1と等し
いデータである。When the noise to a first input terminal 1 of the phase error detection circuit 10 continuously inputs the phase error detection data continues to change, therefore, also continue to change the output clock period data D 0. Accordingly, the output clock pulse generating circuit 20, the output clock period data D 1 of the from the memory means 43 is continuously fed. Therefore, the output clock pulse CK OUT is
Output at a substantially constant frequency. When the phase error detection data accidentally becomes zero, as shown at t 4 and t 5 in FIG.
The output clock cycle data D 0 becomes equal over two words, and the switching means 42 is controlled by the fluctuation detection unit 41 to output the output clock cycle data from the output clock cycle detection circuit 30.
D 0 is to be sent to the output clock pulse generator 20. At this time, the period of the output clock pulse CK OUT varies, this variation, as shown in FIG. 4 in t 6, the output clock period data D 0 is varied, as shown in FIG. 4 in t 7 in, so that the output clock period data D 1 stored in the memory unit 43 again sent to the output clock pulse generator 20. Output clock period data D 1 stored in the said memory means 43, the output clock period data D 0 is updated only when equal over the 6 words, the output clock period shown in FIG. 4 in t 1 of equal data to the data D 1.
このように、入力信号S1が中断して位相誤差検出回路
10の第１の入力端子１にノイズが入力されているときに
も、中断発生前の位相において、出力クロックパルスCK
OUTは、メモリ手段43から供給される出力クロック周期
データD1に基づいて出力されるので、略一定の周波数が
維持される。Thus, the phase error detection circuit input signal S 1 is interrupted
Also, when noise is being input to the first input terminal 1 of the output clock pulse CK in the phase before the occurrence of the interruption.
OUT Since the output based on the output clock period data D 1 supplied from the memory unit 43, a substantially constant frequency is maintained.
そして、入力信号SINの入力が再開されると、位相誤
差検出回路10により、入力信号SINのエッジと出力クロ
ックパルスCKOUTとの間の位相誤差が検出される。この
とき、出力クロックパルスCKOUTは、入力信号SINのビッ
トクロック周波数fBTの整数倍の周波数に近い周波数と
なっているため、入力信号SINの読取りが可能である。
そして、位相誤差を検出した位相誤差検出データが出力
クロックパルス発生回路20へ送られることにより、出力
クロックパルスCKOUTの位相が制御されて入力信号SINの
ビットクロックに同期させられる。When the input of the input signal S IN is resumed, the phase error detection circuit 10, the phase error between the edge of the input signal S IN and the output clock pulse CK OUT is detected. In this case, the output clock pulse CK OUT is, since a frequency close to an integer multiple of the frequency of the bit clock frequency f BT of the input signal S IN, and it is possible to read the input signal S IN.
Then, the phase error detection data that has detected the phase error is sent to the output clock pulse generation circuit 20, whereby the phase of the output clock pulse CK OUT is controlled and synchronized with the bit clock of the input signal S IN .
出力クロックパルスCKOUTと入力信号SINとの位相が同
期したときに、出力クロック周期データD0が、第４図中
t8に示すように、メモリ手段43に記憶されている出力ク
ロック周期データD1に等しくなる。出力クロック周期検
出回路30の出力する出力クロック周期データD0の３ワー
ドに亘るうちの２ワードが等しいデータとなると、変動
検出部41が切換え手段42を制御し、出力クロック周期デ
ータD0を出力クロックパルス発生回路20へ送るようにす
る。また、出力クロック周期データD0が６ワードに亘っ
て等しいデータとなると、メモリ手段43が出力クロック
周期データD0を記憶する。When the phase of the output clock pulse CK OUT and the phase of the input signal S IN are synchronized, the output clock cycle data D 0 is
As shown in t 8, it becomes equal to the output clock period data D 1 stored in the memory unit 43. If two words of over three words of output clock period data D 0 output from the output clock cycle detection circuit 30 is equal to the data, the variation detecting section 41 controls the switching unit 42, outputs an output clock period data D 0 It is sent to the clock pulse generation circuit 20. Further, the output clock period data D 0 is becomes equal data over a 6 words, the memory means 43 stores the output clock period data D 0.
なお、上述の実施例においては、周期データ変動検出
回路40の変動検出部41による出力クロック周期データD0
の変動の検出は、出力クロック周期データD0の３ワード
に亘るデータの比較により行っているが、この比較の対
象となるワード数は上述の実施例に限定されず、適宜に
変更することができる。その場合には、比較の対象とな
るワード数に対応した入力端子を有する比較器と、この
比較器の入力端子に対応するラッチ回路とから、上述の
実施例におけると同様の変動検出部を構成すればよい。In the above-described embodiment, the output clock cycle data D 0 by the change detection unit 41 of the cycle data change detection circuit 40 is used.
Detection of the change, is performed by comparing data over the three words of output clock period data D 0, the number of words to be the comparison is not limited to the embodiments described above, it is modified into it can. In this case, a comparator having an input terminal corresponding to the number of words to be compared and a latch circuit corresponding to the input terminal of the comparator constitute a fluctuation detecting unit similar to that in the above-described embodiment. do it.
また、上述の実施例においては、周期データ変動検出
回路40のメモリ手段43による出力クロック周期データD0
の記憶の更新は、出力クロック周期データD0の６ワード
に亘るデータの比較により行っているが、この比較の対
象となるワード数は上述の実施例に限定されず、適宜に
変更することができる。その場合には、上述の実施例に
おける４ビットラッチ回路に換えて、比較の対象となる
ワード数に対応したビット数のラッチ回路を用い、この
ラッチ回路に対応するアンドゲートを用いて、上述の実
施例におけると同様のメモリ手段を構成すればよい。In the above-described embodiment, the output clock cycle data D 0 by the memory means 43 of the cycle data fluctuation detection circuit 40 is used.
Updating storage of, is performed by comparing data over the 6 words of the output clock period data D 0, the number of words to be the comparison is not limited to the embodiments described above, it is modified into it can. In that case, instead of the 4-bit latch circuit in the above-described embodiment, a latch circuit having the number of bits corresponding to the number of words to be compared is used, and the AND gate corresponding to the latch circuit is used. What is necessary is just to comprise the memory means similar to an Example.
さらに、出力クロック周期データD0同士の比較は、全
く同一であることをもって等しいデータとするようにし
てもよいが、ある所定の範囲内の誤差であれば等しいデ
ータとして扱うようにしてもよい。Moreover, comparison between the output clock period data D 0 is may be equal data have to be exactly the same, may be treated as equal data if the error within a predetermined range.
G.発明の効果 上述のように、本発明に係るクロック信号再生回路に
おいては、入力信号の中断等により出力クロック周期デ
ータが変動すると、この変動が検出されて、変動した出
力クロック周期データの出力クロックパルス発生回路へ
の供給が遮断されると共に、変動する前に記憶された出
力クロック周期データが上記出力クロックパルス発生回
路に供給される。G. Effects of the Invention As described above, in the clock signal regeneration circuit according to the present invention, when the output clock cycle data fluctuates due to interruption of the input signal or the like, the fluctuation is detected, and the output of the fluctuated output clock cycle data is output. The supply to the clock pulse generation circuit is cut off, and the output clock cycle data stored before the change is supplied to the output clock pulse generation circuit.
そのため、入力信号が中断している間においても、出
力クロック周期データが変動する前と同様の出力クロッ
クパルスが出力される。Therefore, even while the input signal is suspended, the same output clock pulse as before the output clock cycle data fluctuates is output.
すなわち、本発明は、エンベロープ検出回路等の別個
の回路を用いることなく、入力信号の入力が中断したと
きに、この入力信号が入力されているときと同様に、出
力パルス周期データの変動が少ない正確な出力クロック
パルスが得られるクロック信号再生回路を提供するもの
である。That is, according to the present invention, when the input signal is interrupted without using a separate circuit such as an envelope detection circuit, the fluctuation of the output pulse cycle data is small as in the case where the input signal is input. An object of the present invention is to provide a clock signal reproducing circuit capable of obtaining an accurate output clock pulse.
このような本発明に係るクロック信号再生回路をディ
ジタル信号の記録及び／又は再生装置に適用すれば、再
生信号が中断した状態や、所謂早送り再生や逆転再生等
の特殊再生モードから通常の再生モードへ復帰する際
に、出力クロックパルスの再生信号のビットクロックへ
の同期が迅速に行われるため、ディジタル信号の読取り
が正確に行われる。特に、例えばディジタル・オーディ
オ・テープレコーダ（DAT）のように、再生信号が間欠
的に得られる装置に用いて有用である。When such a clock signal reproducing circuit according to the present invention is applied to a digital signal recording and / or reproducing apparatus, a state in which a reproduced signal is interrupted or a special reproduction mode such as so-called fast-forward reproduction or reverse reproduction is changed to a normal reproduction mode. At the time of returning to the above, the synchronization of the output clock pulse with the reproduction clock signal and the bit clock is performed quickly, so that the digital signal can be read accurately. In particular, it is useful for use in a device such as a digital audio tape recorder (DAT) in which reproduced signals are obtained intermittently.
第１図は本発明に係るクロック信号再生回路の構成を示
すブロック図であり、第２図は上記クロック信号再生回
路を構成する周期データ変動検出回路の構成を示すブロ
ック図であり、第３図は上記クロック信号再生回路にお
いて入力信号が中断した場合の出力クロックパルスの状
態を概略的に示すタイムチャートであり、第４図は上記
クロック信号再生回路において入力信号が中断した場合
の出力クロック周期データの変動を示すグラフである。 第５図は従来のクロック信号再生回路において入力信号
が中断した場合の出力クロックパルスの周波数の変動を
示すグラフである。 10……位相誤差検出回路 20……出力クロックパルス発生回路 30……出力クロック周期検出回路 40……周期データ変動検出回路 41……変動検出部 42……切換え手段 43……メモリ手段FIG. 1 is a block diagram showing a configuration of a clock signal regeneration circuit according to the present invention, and FIG. 2 is a block diagram showing a configuration of a periodic data fluctuation detection circuit constituting the clock signal regeneration circuit. FIG. 4 is a time chart schematically showing a state of an output clock pulse when an input signal is interrupted in the clock signal regeneration circuit. FIG. 4 is a timing chart showing output clock cycle data when an input signal is interrupted in the clock signal regeneration circuit. 5 is a graph showing the fluctuation of the data. FIG. 5 is a graph showing a change in frequency of an output clock pulse when an input signal is interrupted in a conventional clock signal reproducing circuit. 10 phase error detection circuit 20 output clock pulse generation circuit 30 output clock cycle detection circuit 40 cycle data variation detection circuit 41 variation variation detection unit 42 switching means 43 memory means
Claims (1)
ータとに基づいてパルス周期データを求め、このパルス
周期データを所定周波数のマスタクロックによりカウン
トする毎に出力クロックパルスを発生する出力クロック
パルス発生回路と、 上記出力クロックパルス発生回路からの出力クッロクパ
ルスと入力信号のエッジ検出信号との間の位相誤差を示
す位相誤差検出データを検出し、この位相誤差検出デー
タを上記出力クロックパルスの位相制御データとして上
記出力パルス発生回路に供給する位相誤差検出回路と、 上記出力クロックパルスの出力クッロク周期データを求
め、この出力クロック周期データを周期データ変動検出
回路を介して上記出力クロックパルス発生回路に送る出
力クロック周期検出回路とを備え、 上記周期データ変動検出回路は、上記出力クロック周期
データの変動を検出すると共に、上記出力クロック周期
データを記憶するメモリ手段を有し、上記出力クロック
周期データの変動が検出されたときには、上記出力クロ
ック周期データの上記出力パルス発生回路への供給を遮
断すると共に、上記メモリ手段に記憶されている出力ク
ロック周期データを上記出力クロックパルス発生回路に
送るようにしたことを特徴とするクロック信号再生回
路。An output clock pulse generating circuit for obtaining pulse cycle data based on phase error detection data and output clock cycle data, and generating an output clock pulse each time the pulse cycle data is counted by a master clock having a predetermined frequency. And detecting phase error detection data indicating a phase error between an output clock pulse from the output clock pulse generation circuit and an edge detection signal of the input signal, and using the phase error detection data as phase control data of the output clock pulse. A phase error detection circuit to be supplied to the output pulse generation circuit; and an output clock for obtaining output clock cycle data of the output clock pulse and transmitting the output clock cycle data to the output clock pulse generation circuit via a cycle data variation detection circuit. A period detection circuit; The motion detection circuit has a memory means for detecting a change in the output clock cycle data and storing the output clock cycle data. When a change in the output clock cycle data is detected, the motion detection circuit detects the change in the output clock cycle data. A clock signal reproducing circuit, wherein supply to the output pulse generating circuit is cut off and output clock cycle data stored in the memory means is sent to the output clock pulse generating circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62301366A JP2576547B2 (en) | 1987-11-28 | 1987-11-28 | Clock signal regeneration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62301366A JP2576547B2 (en) | 1987-11-28 | 1987-11-28 | Clock signal regeneration circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143419A JPH01143419A (en) | 1989-06-06 |
| JP2576547B2 true JP2576547B2 (en) | 1997-01-29 |
Family
ID=17896000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62301366A Expired - Fee Related JP2576547B2 (en) | 1987-11-28 | 1987-11-28 | Clock signal regeneration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576547B2 (en) |
-
1987
- 1987-11-28 JP JP62301366A patent/JP2576547B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01143419A (en) | 1989-06-06 |
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