JPH0311013B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、電子編集機能を有するビデオテープ
レコーダー（以下、VTRと呼ぶ）等の磁気記録
再生装置に係り、該装置のキヤプスタンモータに
位相サーボをかけるデジタルサーボ回路に関す
る。[Detailed Description of the Invention] (a) Industrial Application Field The present invention relates to a magnetic recording and reproducing device such as a video tape recorder (hereinafter referred to as VTR) having an electronic editing function, and relates to a capstan motor of the device. Concerning a digital servo circuit that applies phase servo to .

(ロ) 従来技術 一般に、VTRにおける編集作業は、信号の記
録を一旦停止した後に、所望の信号を再び記録す
る動作の繰返しであり、停止する前に記録した信
号と、後に記録した信号とのつなぎ目が不連続に
なると、画ゆれやカラーロツク外れ等の再生画面
の乱れを生ずる。(B) Prior Art In general, editing work on a VTR involves repeating the operation of once recording a signal and then recording the desired signal again, and the signal recorded before the recording is stopped and the signal recorded after the recording is stopped. If the seam becomes discontinuous, it will cause disturbances in the playback screen, such as image shaking and color lock loss.

このような欠点を除くため、従来は、編集作業
で映像信号の記録を一旦停止したとき、先ず、ビ
デオテープを必要量だけ巻き戻し、つなぎ録り待
機状態としていた。そして、次に待機状態を解除
して記録操作を行なうときは、再生状態とし、再
生コントロール信号と新しく記録しようとする映
像信号の垂直同期信号とのキヤプスタン位相サー
ボループを構成すると共に、キヤプスタンモータ
の回転速度に対応する周波数信号（以下、FG信
号と呼ぶ）を分周するFG分周カウンタを、再生
コントロール信号でリセツトすることにより、
FG分周信号と再生コントロール信号の概略の位
相合わせを行なつていた。そして、再生状態から
記録状態に切換えた後は、FG分周信号と新しく
記録しようとする映像信号の垂直同期信号との位
相サーボループを構成し、キヤプスタンモータの
位相制御を行つていた。 In order to eliminate such drawbacks, conventionally, when recording of video signals is temporarily stopped during editing work, the videotape is first rewound by the necessary amount, and the videotape is put into a standby state for splicing recording. The next time you cancel the standby state and perform a recording operation, you enter the playback state and configure a capstan phase servo loop between the playback control signal and the vertical synchronization signal of the video signal to be newly recorded. By resetting the FG frequency division counter, which divides the frequency signal (hereinafter referred to as FG signal) corresponding to the rotational speed of the motor, with the playback control signal,
Rough phase matching was performed between the FG frequency division signal and the playback control signal. After switching from the playback state to the recording state, a phase servo loop is formed between the FG frequency division signal and the vertical synchronization signal of the video signal to be newly recorded, and the phase of the capstan motor is controlled. .

ところが、このようにFG分周カウンタを再生
コントロール信号でリセツトする従来回路では、
正確に位相合わせを行なうことは不可能であり、
時には、最大FG信号の周期だけ位相ずれを生ず
る場合があり、従つて、編集時の画像の乱れを確
実には防止し得なかつた。 However, in the conventional circuit that resets the FG frequency division counter using the playback control signal,
Accurate phase alignment is impossible,
Sometimes, a phase shift occurs by the period of the maximum FG signal, and therefore, image disturbance during editing cannot be reliably prevented.

(ハ) 発明の目的 本発明は、つなぎ録りにおいて、つなぎ目での
信号の不連続を確実に防止することにより、再生
画面の乱れを防止することを目的としたものであ
り、更にはIC化に最適なデジタルサーボ回路を
提供することを目的とするものである。(c) Purpose of the Invention The present invention aims to prevent disturbances in the playback screen by reliably preventing discontinuity of signals at joints during splice recording, and furthermore, it is an object of the present invention to The aim is to provide an optimal digital servo circuit for

(ニ) 発明の構成 本発明は、つなぎ録りモードの再生状態におい
て、再生した制御信号に基づいてキヤプスタンモ
ータの位相制御を行なう磁気記録再生装置におい
て、新たに記録しようとする映像信号の垂直同期
信号とキヤプスタンモータの回転速度又は回転位
置に対応した周波数信号又は回転位置信号との位
相差に相当する期間、クロツクパルスをカウント
する位相差検出カウンタと、該位相差検出カウン
タで得られる位相差データに関連するデータがプ
リセツトされ前記クロツクパルスをカウントする
プリセツタブルカウンタと、該プリセツタブルカ
ウンタの内容が所定値になつたことを検出する検
出回路とを具備し、前記再生状態から記録状態に
切り換えた後は、前記検出回路の出力信号と前記
周波数信号又は回転位置信号との位相サーボルー
プを構成したものである。(d) Structure of the Invention The present invention provides a magnetic recording/reproducing device that controls the phase of a capstan motor based on a reproduced control signal in a playback state in a splice recording mode. A phase difference detection counter that counts clock pulses for a period corresponding to the phase difference between the vertical synchronization signal and the frequency signal or rotational position signal corresponding to the rotational speed or rotational position of the capstan motor; A presettable counter in which data related to phase difference data is preset and counts the clock pulses, and a detection circuit that detects when the contents of the presettable counter reach a predetermined value, After switching to the state, a phase servo loop is formed between the output signal of the detection circuit and the frequency signal or rotational position signal.

(ホ) 実施例 第１図は、本発明の実施例を示すブロツク図で
あり、１はビデオヘツド２の回転駆動を行なうド
ラムモータ、３はビデオテープ４を移送するため
のキヤプスタン、５はキヤプスタンを回転駆動す
るキヤプスタンモータであり、ドラムモータ１及
びキヤプスタンモータ５を各々制御するドラムサ
ーボ系とキヤプスタンサーボ系は、各々、速度サ
ーボ系と位相サーボ系より構成されている。(e) Embodiment FIG. 1 is a block diagram showing an embodiment of the present invention, in which 1 is a drum motor for rotating a video head 2, 3 is a capstan for transporting a video tape 4, and 5 is a capstan. The drum servo system and the capstan servo system that control the drum motor 1 and the capstan motor 5 respectively are composed of a speed servo system and a phase servo system.

ドラムモータ１及びキヤプスタンモータ５に
は、各々、周波数発電機６，７が取りつけられて
おり、この周波数発電機から回転速度に対応する
周波数信号即ちFG信号を得ている。又、ビデオ
ヘツト２の回転位置を検出するため、パルスジエ
ネレータ８を用いており、このパルスジエネレー
タから回転位置に対応する回転位置信号（以下、
PG信号と呼ぶ）を得ている。 Frequency generators 6 and 7 are attached to the drum motor 1 and the capstan motor 5, respectively, and a frequency signal corresponding to the rotational speed, that is, an FG signal, is obtained from the frequency generators. Further, in order to detect the rotational position of the video head 2, a pulse generator 8 is used, and a rotational position signal (hereinafter referred to as
PG signal).

そこで、先ず速度サーボ系について説明する
と、ドラム速度サーボ系は、増幅整形回路９、ド
ラム速度比較器１０、パルス幅変調回路１１及び
ローパスフイルタ１２より構成され、ローパスフ
イルタ１２から得られる速度誤差は、ローパスフ
イルタ１３からの位相誤差と加算され、幅増器１
４で増幅されてドラムモータ駆動回路１５に加え
られる。即ち、ドラムFG信号DFGに基づきドラ
ムモータ１の速度制御が行なわれる。又、キヤプ
スタン速度サーボ系も同様に、増幅整形回路１
６、キヤプスタン速度比較器１７、パルス幅変調
回路１８及びローパスフイルタ１９より構成さ
れ、ローパスフイルタ２０から得られる速度誤差
は、ローパスフイルタ２１からの位相誤差と加算
され、幅増器２２で幅増されてキヤプスタン駆動
回路２３に加えられる。即ち、キヤプスタンFG
信号CFGに基づきキヤプスタンモータ５の速度
制御が行なわれる。 First, the speed servo system will be explained. The drum speed servo system is composed of an amplification shaping circuit 9, a drum speed comparator 10, a pulse width modulation circuit 11, and a low-pass filter 12. The speed error obtained from the low-pass filter 12 is as follows. It is added to the phase error from the low-pass filter 13, and the width amplifier 1
4 is amplified and applied to the drum motor drive circuit 15. That is, the speed of the drum motor 1 is controlled based on the drum FG signal DFG. Similarly, the capstan speed servo system also uses the amplification shaping circuit 1.
6. Comprised of a capstan speed comparator 17, a pulse width modulation circuit 18, and a low-pass filter 19, the speed error obtained from the low-pass filter 20 is added to the phase error from the low-pass filter 21, and the width is amplified by the width amplifier 22. and is added to the capstan drive circuit 23. That is, capstan FG
The speed of the capstan motor 5 is controlled based on the signal CFG.

次に位相サーボ系について説明するが、先ず録
画モードの動作について説明する。この場合、ス
イツチ２４，２５，２６はｂ側に接続される。 Next, the phase servo system will be explained, but first, the operation in the recording mode will be explained. In this case, switches 24, 25, and 26 are connected to the b side.

端子２７に入力された映像信号は、垂直同期分
離回路２８で垂直同期信号V_Dのみ取り出され、
分周器２９で1/2に分周された分周垂直同期信号
１／２V_Dが、スイツチ２４及び２５を介して、ドラ
ム位相比較器３０及びキヤプスタン位相比較器３
１に入力される。増幅整形回路３２を通つたドラ
ムPG信号DPGは、ヘツドスイツチイング信号発
生回路３３で遅延され且つデユーテイが約50％に
されて、ビデオヘツドを切換えるためのヘツドス
イツチング信号RFSWとなり、ドラム位相比較
器３０に供給される。ドラム位相比較器３０は、
比較カウンタを備えており、端子I₁に入力された
信号でデジタル的に台形波信号を作成し、端子I₂
に入力された信号の立ち下がりで台形波信号の傾
斜中心をサンプリングする構成であり、ドラムサ
ーボ系では、ヘツドスイツチイング信号RFSW
の位相が分周垂直同期信号1/2V_Dの位相より所定
値αだけ前になるように設定している。 From the video signal input to the terminal 27, only the vertical synchronization signal _VD is extracted by the vertical synchronization separation circuit 28.
The frequency-divided vertical synchronizing signal 1/2V _D whose frequency has been divided into 1/2 by the frequency divider 29 is transmitted to the drum phase comparator 30 and the capstan phase comparator 3 via the switches 24 and 25.
1 is input. The drum PG signal DPG that has passed through the amplification and shaping circuit 32 is delayed by the head switching signal generation circuit 33 and has a duty of about 50% to become the head switching signal RFSW for switching the video head, which is then output to the drum phase comparator. 30. The drum phase comparator 30 is
It is equipped with a comparison counter, which digitally creates a trapezoidal wave signal with the signal input to terminal I ₁ , and outputs it to terminal I _2.
The configuration is such that the slope center of the trapezoidal wave signal is sampled at the falling edge of the signal input to the drum servo system.
The phase of the frequency-divided vertical synchronizing signal 1/2V _D is set to be ahead of the phase of the divided vertical synchronizing signal 1/2V D by a predetermined value α.

一方、増幅整形回路１６を通つたキヤプスタン
FG信号CFGは、分周回路３４で分周され、スイ
ツチ２６を介して、キヤプスタン位相比較器３１
に入力されるので、キヤプスタンFG分周信号FG
３０と分周垂直同期信号1/2V_Dの位相サーボルー
プが構成される。そして、このキヤプスタンサー
ボ系では、比較器３１に入力される一方の信号と
他方の信号の反転信号の位相が一致するよう制御
される。尚、キヤプスタン位相比較器３１は、ド
ラム位相比較器３０とほぼ同様、内部に比較カウ
ンタを備えており、端子I₁に入力された信号でデ
ジタル的に台形波信号を作成し、端子I₂に入力さ
れた信号の立ち上がりで台形波信号の傾斜中心を
サンプリングする構成になつている。又、３５及
び３６はパルス幅変調回路であり、その出力はロ
ーパスフイルタ１３及び２０で、各々アナログ信
号に変換される。 On the other hand, the capstan that passes through the amplification shaping circuit 16
The FG signal CFG is frequency-divided by the frequency dividing circuit 34 and sent to the capstan phase comparator 31 via the switch 26.
Since it is input to the capstan FG divided signal FG
30 and a phase servo loop of the frequency-divided vertical synchronization signal 1/2V _D is constructed. This capstan servo system is controlled so that the phases of one signal input to the comparator 31 and the inverted signal of the other signal match. The capstan phase comparator 31 is equipped with an internal comparison counter, similar to the drum phase comparator 30, and digitally creates a trapezoidal wave signal using the signal input to the terminal _I1 , and outputs the trapezoidal wave signal to the terminal _I2 . The configuration is such that the slope center of the trapezoidal wave signal is sampled at the rising edge of the input signal. Further, 35 and 36 are pulse width modulation circuits, the outputs of which are converted into analog signals by low-pass filters 13 and 20, respectively.

ところで、録画モードでは、スイツチ３７はＲ
側に接続されており、分周垂直同期信号1/2V_D
は、反転アンプ３８で反転増幅され、コントロー
ル信号としてスイツチ３７を介して、コントロー
ルヘツド３９によりビデオテープ４に記録され
る。 By the way, in the recording mode, the switch 37 is set to R.
connected to the divided vertical sync signal 1/2V _D
is inverted and amplified by an inverting amplifier 38, and recorded on the video tape 4 by a control head 39 via a switch 37 as a control signal.

再生モードでは、スイツチ２４，２５，２６及
び４０は全てａ側に接続される。 In playback mode, switches 24, 25, 26 and 40 are all connected to side a.

この場合、ドラム位相比較器３０の端子I₂への
入力信号は、分周垂直同期信号1/2V_Dから、基準
信号発生回路４１より発生する基準信号REF３
０に切換えられるので、ヘツドスイツチイング信
号RFSWの位相が基準信号REF３０の位相より
所定値αだけ前になるように位相制御される。一
方、キヤプスタン位相比較器３１の端子I₁には、
基準信号REF３０が入力され、端子I₂には、コン
トロールヘツド３９で再生され、増幅器４２で幅
増され、更に、整形回路４３で整形された再生コ
ントロール信号CTLが、分周回路４４及びトラ
ツキング遅延回路４５を通つて入力されるため、
基準信号REF３０と再生コントロール信号の分
周遅延信号CTL３０Ｄの反転信号との位相が一
致するように、位相制御される。 In this case, the input signal to the terminal _I2 of the drum phase comparator 30 is the reference signal REF3 generated from the reference signal generation circuit 41 from the divided vertical synchronization signal 1/2V _D.
Since the head switching signal RFSW is switched to 0, the phase of the head switching signal RFSW is controlled to be ahead of the phase of the reference signal REF30 by a predetermined value α. On the other hand, at terminal _I1 of the capstan phase comparator 31,
A reference signal REF30 is inputted to a terminal _I2 , and a reproduced control signal CTL, which is reproduced by a control head 39, amplified by an amplifier 42, and further shaped by a shaping circuit 43, is sent to a frequency dividing circuit 44 and a tracking delay circuit. 45, so
The phase is controlled so that the reference signal REF30 and the inverted signal of the frequency-divided delay signal CTL30D of the reproduction control signal match in phase.

ところで、第１図において、４６は編集動作の
制御を行なう編集制御部、４７は分周垂直同期信
号1/2V_DとキヤプスタンFG分周信号とを入力し、
両信号の位相差△θを検出して、この位相差だけ
分周垂直同期信号1/2V_Dを遅延させた遅延分周垂
直同期信号1/2V_D＋△θを発生する編集回路、４
８はシステム制御部４９に従いモードの制御を行
なうモード制御部であり、スイツチ２４，２５，
２６，３７，４０はこのモード制御部により切換
えが制御される。 By the way, in FIG. 1, numeral 46 is an editing control section for controlling editing operations, 47 is an input section for inputting a frequency-divided vertical synchronizing signal 1/2V _D and a capstan FG frequency-divided signal;
an editing circuit that detects a phase difference △θ between both signals and generates a delayed frequency-divided vertical synchronization signal 1/2V _D +△θ that delays the frequency-divided vertical synchronization signal 1/2V _D by this phase difference; 4
8 is a mode control unit that controls the mode according to the system control unit 49, and switches 24, 25,
The switching of 26, 37, and 40 is controlled by this mode control section.

第２図及び第３図は、各々、編集制御部４６及
び編集回路４７の具体回路図であり、第２図にお
いて、５０はキヤプスタンFG分周信号をカウン
トする編集カウンタ、５１及び５２は立ち上がり
検出回路、５３は編集カウンタ５０の内容が全て
「１」になつたことを検出する検出回路、５４は
編集カウンタ５０の内容が、各々、第１、第２、
第３の所定値になつたことを検出する検出回路５
５，５６，５７と、ANDゲート５８，５９，６
０より構成される所定値検出回路、６１，６２，
６３はRSフリツプフロツプである。尚、本実施
例では、編集カウンタ５０を６ビツトで構成し、
第１、第２、第３の所定値を、各々「38」、「48」、
「50」としている。 2 and 3 are specific circuit diagrams of the editing control section 46 and the editing circuit 47, respectively. In FIG. 2, 50 is an editing counter that counts the capstan FG frequency division signal, and 51 and 52 are rising detection A circuit 53 is a detection circuit for detecting that the contents of the edit counter 50 have become all "1", and a circuit 54 is a detection circuit for detecting that the contents of the edit counter 50 have become "1", respectively.
Detection circuit 5 that detects that the third predetermined value has been reached
5, 56, 57 and AND gates 58, 59, 6
0 predetermined value detection circuit 61, 62,
63 is an RS flip-flop. In this embodiment, the editing counter 50 is composed of 6 bits,
The first, second, and third predetermined values are "38", "48", and
It is set as "50".

又、第３図において、６４はクロツクパルス
ED−CLKをカウントするプリセツタブルカウン
タ、６５はプリセツタブルカウンタの内容をラツ
チするラツチ回路、６６は信号ZEROとラツチ回
路６５の各ビツト出力を入力する複数のNORゲ
ート６６ａ，６６ｂ，…６６ｇより構成されるプ
リセツトデータ発生回路、６７はプリセツタブル
カウンタ６４の内容が全て「１」になつたことを
検出する検出回路、６８及び６９は各種のパルス
信号を発生するパルス発生回路、７０はパルス発
生回路６８の出力ZEROをANDゲート７１を介
してカウントするカウンタ、７２はカウンタ７０
が全て「１」になつたことを検出する検出回路で
ある。尚、プリセツタブルカウンタ６４及びカウ
ンタ７０のビツト数は、本実施例では各々、７ビ
ツト及び３ビツトである。 Also, in Fig. 3, 64 is a clock pulse.
A presettable counter that counts ED-CLK, 65 a latch circuit that latches the contents of the presettable counter, and 66 a plurality of NOR gates 66a, 66b, . . . 66g that input the signal ZERO and each bit output of the latch circuit 65. 67 is a detection circuit that detects that the contents of the presettable counter 64 have become all "1"; 68 and 69 are pulse generation circuits that generate various pulse signals; 70 is a counter that counts the output ZERO of the pulse generation circuit 68 via an AND gate 71, and 72 is a counter 70.
This is a detection circuit that detects that all of the values become "1". In this embodiment, the number of bits of the presettable counter 64 and the counter 70 are 7 bits and 3 bits, respectively.

第４図〜第６図は、第２図及び第３図の編集制
御部及び編集回路の動作を示すタイミングチヤー
ト、第７図は、第１図の実施例における編集動作
を示すタイミングチヤートであり、以下、これら
のタイミングチヤートを参照しながら、本実施に
おける編集動作、即ち、つなぎ録り動作について
説明する。 4 to 6 are timing charts showing the operation of the editing control section and editing circuit in FIGS. 2 and 3, and FIG. 7 is a timing chart showing the editing operation in the embodiment shown in FIG. 1. Hereinafter, the editing operation, that is, the splicing operation in this embodiment will be explained with reference to these timing charts.

録画動作中、編集ポーズボタン７３が押圧され
ると、システム制御部４９から駆動信号RD及び
回転方向切換信号Ｆ／Ｒがリールモータ駆動回路
７４に与えられ、リールモータ７５が逆方向に回
転駆動されると共に、回転方向切換信号Ｆ／Ｒに
よりキヤプスタンモータ５も逆方向に制御され、
ビデオテープ４の巻戻しが開始される。更に、シ
ステム制御部４９からの指令に基づき、モード制
御部４８からの信号CTL−Ｐ／Ｒは第７図ヌの
如く「Ｌ」から「Ｈ」となり、録画モードから再
生モードに切換えられ、スイツチ３７はＲ側から
Ｐ側に切換えられる。又、スイツチ２５はａ側
に、スイツチ２６はｂ側に接続される。これと同
時に、モード制御部４８から編集制御部４６に入
力される信号EDIT−Ｐは、第７図イ及び第４図
イの如く「Ｌ」から「Ｈ」になる。 During the recording operation, when the edit pause button 73 is pressed, the system control unit 49 supplies the drive signal RD and rotation direction switching signal F/R to the reel motor drive circuit 74, and the reel motor 75 is rotated in the opposite direction. At the same time, the capstan motor 5 is also controlled in the opposite direction by the rotation direction switching signal F/R.
Rewinding of the videotape 4 is started. Furthermore, based on the command from the system control section 49, the signal CTL-P/R from the mode control section 48 changes from "L" to "H" as shown in FIG. 37 is switched from the R side to the P side. Further, the switch 25 is connected to the a side, and the switch 26 is connected to the b side. At the same time, the signal EDIT-P input from the mode control section 48 to the editing control section 46 changes from "L" to "H" as shown in FIG. 7A and FIG. 4A.

編集制御部４６では、第４図に示すように、信
号EDIT−Ｐが立ち上がると、ORゲート７６を
介して編集カウンタ５０はリセツトされ、その
後、巻き戻し動作中のキヤプスタンFG分周信号
FG３０をNORゲート７７を介してカウントし、
その内容EDIT−CTRがアツプする。そして、編
集カウンタ５０の内容が「38」、「48」にアツプす
ると、検出回路５５，５６の出力が「Ｈ」とな
り、信号△θ−ENA及びＥ−RECが「Ｈ」とな
るが、信号EDIT−Ｒが「Ｌ」なので、ANDゲ
ート７８，７９，８０の各出力△θ−CTL、PH
２、PH１は「Ｌ」のままとなる。ところが、更
にカウントが進み、その内容が「50」となると、
検出回路５７の出力が「Ｈ」となつて、信号Ｍ−
STOPが「Ｈ」となり、このため、ANDゲート
８１の出力PH０は「Ｌ」から「Ｈ」に立ち上が
る。信号PH０が「Ｈ」になると、モード制御部
４８はシステム制御部４９にその旨を伝え、シス
テム制御部４９は、リールモータ駆動回路７４を
制御して、リールモータ７５の回転を停止させ
る。これと同時に、モード制御部４８は、第７図
チの如く、信号CSTOPを「Ｈ」とし、スイツチ
８２及び８３をオンして、キヤプスタンモータ５
の回転も停止させる。このように、信号PH０が
「Ｈ」となると、巻き戻し動作（第７図Ａ）が終
了し、つなぎ録り待機状態（第７図Ｂ）となる。
尚、編集カウンタ５０は、その内容が全て「１」
になると、検出回路５３の出力が「Ｈ」となるた
め、NORゲート７７により、カウントが停止す
る。 In the editing control section 46, as shown in FIG. 4, when the signal EDIT-P rises, the editing counter 50 is reset via the OR gate 76, and then the capstan FG frequency division signal during the rewinding operation is reset.
Count FG30 through NOR gate 77,
The contents EDIT-CTR will be up. Then, when the contents of the editing counter 50 increase to "38" and "48", the outputs of the detection circuits 55 and 56 become "H", and the signals Δθ-ENA and E-REC become "H". Since EDIT-R is "L", each output △θ-CTL, PH of AND gates 78, 79, 80
2. PH1 remains "L". However, when the count progresses further and the content reaches "50",
The output of the detection circuit 57 becomes "H" and the signal M-
STOP becomes "H", and therefore the output PH0 of the AND gate 81 rises from "L" to "H". When the signal PH0 becomes "H", the mode control section 48 notifies the system control section 49 of this fact, and the system control section 49 controls the reel motor drive circuit 74 to stop the rotation of the reel motor 75. At the same time, the mode control section 48 sets the signal CSTOP to "H" and turns on the switches 82 and 83, as shown in FIG.
Also stops the rotation of. In this way, when the signal PH0 becomes "H", the rewinding operation (FIG. 7A) is completed and the continuous recording standby state (FIG. 7B) is entered.
Note that the contents of the editing counter 50 are all "1".
When this happens, the output of the detection circuit 53 becomes "H", so the NOR gate 77 stops counting.

次に新しい映像信号を記録するため、編集ポー
ズボタン７３を再び押圧し、待機状態を解除する
と、回転方向切換信号Ｆ／Ｒによりキヤプスタン
モータ５は回転方向が正方向に制御されると共
に、信号EDIT−Ｐが「Ｌ」となり、代わつて信
号EDIT−Ｒが「Ｈ」となる。このため、編集制
御部４６では、ANDゲート８１の出力信号PH
０が「Ｌ」となり、ANDゲート８０の出力信号
PH１が「Ｈ」となる。信号PH１が「Ｈ」とな
ると、スイツチ２５及び４０はｂ側に、スイツチ
２６はａ側に接続され、分周垂直同期信号1/2V_D
と再生コントロール信号CTLによるキヤプスタ
ン位相サーボループが構成され、1/2V_DとCTLの
反転信号との位相が一致するように、位相合わせ
が行なわれる。そして、この位相合わせの期間
に、第３図の編集回路４７では以下に示す動作に
より、分周垂直同期信号1/2V_Dとキヤプスタン
FG分周信号FG３０との位相差△θが検出され
る。 Next, in order to record a new video signal, the edit pause button 73 is pressed again to cancel the standby state, and the rotation direction of the capstan motor 5 is controlled in the forward direction by the rotation direction switching signal F/R. The signal EDIT-P becomes "L" and the signal EDIT-R becomes "H" instead. Therefore, in the editing control section 46, the output signal PH of the AND gate 81 is
0 becomes “L” and the output signal of AND gate 80
PH1 becomes "H". When the signal PH1 becomes "H", the switches 25 and 40 are connected to the b side, and the switch 26 is connected to the a side, and the frequency-divided vertical synchronizing signal 1/2V _D
A capstan phase servo loop is constructed using the reproduction control signal CTL and the phase adjustment is performed so that the phases of 1/2V _D and the inverted signal of CTL match. During this phase matching period, the editing circuit 47 in FIG. 3 uses the divided vertical synchronizing signal 1/2V _D and the capstan
A phase difference Δθ with the FG frequency division signal FG30 is detected.

そこで、編集回路４７の動作を、第５図及び第
６図を参照しながら説明する。 Therefore, the operation of the editing circuit 47 will be explained with reference to FIGS. 5 and 6.

第３図において、エクスクルーシブNORゲー
ト（以下、EX−NORゲートと呼ぶ）８４の一方
の入力である信号PH２は「Ｌ」なので、その出
力２１2_Dとしては分周垂直同期信号1/2
V_Dの反転信号が出力され、この反転信号がパル
ス発生回路６８のデータ入力端子DATAに入力
される。一方、パルス発生回路６９のデータ入力
端子DATAには、キヤプスタンFG分周信号が入
力されており、これら両パルス発生回路６８，６
９のクロツク入力端子φには、クロツクパルス
ED−CLKが印加されている。このため、信号
PH１が「Ｈ」になると、第６図に示すように、
分周垂直同期信号1/2V_Dの立ち下がりで一定期
間、ANDゲート８５から信号ZEROが「Ｈ」と
なり、信号ZEROが「Ｈ」の間にクロツクパルス
１周期分のプリセツト信号PEが出力される。信
号ZEROが「Ｈ」になると、プリセツトデータ発
生回路６６の出力は全て「０」となり、このデー
タ「０」がプリセツト信号PEにより、プリセツ
タブルカウンタ６４にプリセツトされる。即ち、
分周垂直同期信号1/2V_Dの立ち下がりでプリセツ
タブルカウンタ６４はリセツトされ、その後、ク
ロツクパルスED−CLKをカウントしてその内容
△θDET−CTRがアツプする。そして、キヤプ
スタンFG分周信号FG３０が立ち上がると、パル
ス発生回路６９の出力信号CL−INHは、一定期
間「Ｈ」となり、この間にラツチパルスLPが出
力されるので、キヤプスタンFG分周信号FG３０
の立ち上がり時におけるプリセツタブルカウンタ
６４の内容△θがラツチ回路６５にラツチされ
る。このように、分周垂直同期信号1/2V_Dとキヤ
プスタンFG分周信号FG３０との位相差を示す位
相差データ△θがプリセツタブルカウンタ６４で
検出され、ラツチされる。尚、パルス発生回路６
８は、信号PH１及びPH２を入力するNORゲー
ト８６の出力により、リセツトされるので、両信
号のいずれか一方が「Ｈ」のときのみ出力パルス
を発生する。 In FIG. 3, the signal PH2, which is one input of the exclusive NOR gate (hereinafter referred to as EX-NOR gate) 84, is "L", so its output _212D is the frequency-divided vertical synchronizing signal 1/2.
An inverted signal of V _D is output, and this inverted signal is input to the data input terminal DATA of the pulse generation circuit 68. On the other hand, the capstan FG frequency division signal is input to the data input terminal DATA of the pulse generation circuit 69, and both of these pulse generation circuits 68, 6
The clock input terminal φ of 9 has a clock pulse.
ED-CLK is applied. For this reason, the signal
When PH1 becomes "H", as shown in Figure 6,
At the fall of the frequency-divided vertical synchronization signal 1/2V _D , the signal ZERO from the AND gate 85 becomes "H" for a certain period of time, and while the signal ZERO is "H", the preset signal PE for one period of the clock pulse is output. When the signal ZERO becomes "H", all outputs of the preset data generation circuit 66 become "0", and this data "0" is preset in the presettable counter 64 by the preset signal PE. That is,
The presettable counter 64 is reset at the falling edge of the frequency-divided vertical synchronizing signal 1/ _2VD , and then the clock pulse ED-CLK is counted and its content ΔθDET-CTR is increased. Then, when the capstan FG frequency division signal FG30 rises, the output signal CL-INH of the pulse generation circuit 69 becomes "H" for a certain period of time, and the latch pulse LP is output during this period, so that the capstan FG frequency division signal FG30
The content Δθ of the presettable counter 64 at the time of rising is latched by the latch circuit 65. In this way, the phase difference data Δθ indicating the phase difference between the frequency-divided vertical synchronizing signal 1/2V _D and the capstan FG frequency-divided signal FG30 is detected by the presettable counter 64 and latched. In addition, the pulse generation circuit 6
8 is reset by the output of the NOR gate 86 which inputs the signals PH1 and PH2, so it generates an output pulse only when either one of the two signals is "H".

ところで、信号PH１が「Ｈ」である位相合わ
せ期間（第７図Ｃ）でも巻戻し期間（第７図Ａ）
と同様に、第５図に示すように、編集カウンタ５
０は初期リセツトされた後、その内容EDIT−
CTRがアツプして行く。そして、内容が「38」
になると、信号△θ−ENAが「Ｈ」となり、こ
の期間では、信号EDIT−Ｒが「Ｈ」なので、
ANDゲート７８の出力信号△θ−CTLも「Ｈ」
となる。信号△θ−CTLが「Ｈ」になると、第
３図に示す編集回路４７のカウンタ７０はリセツ
トが解除され、ANDゲート７１を介して、信号
ZEROをカウントし始める。その後、カウントが
進みカウンタ７０の内容△θ−CTL−CTRが
「７」になると、検出回路７２の出力が「Ｈ」と
なり、ANDゲート７１によりカウントが阻止さ
れ、又、パルス発生回路６９がリセツトされる。
このため、以後ラツチパルスLPは出力されなく
なる。従つて、カウンタ７０の内容が「６」のと
き、即ち、編集カウンタ６４の内容が38＋６＝44
のときに、プリセツタブルカウンタ６４で検出さ
れた位相差データ△θが、以後、ラツチ回路６５
にラツチされたままとなる。 By the way, even during the phase matching period (FIG. 7C) when the signal PH1 is "H", there is no rewinding period (FIG. 7A).
Similarly, as shown in FIG.
0 is initial reset, its contents EDIT-
CTR is increasing. And the content is "38"
Then, the signal △θ-ENA becomes "H", and during this period, the signal EDIT-R is "H", so
The output signal △θ−CTL of AND gate 78 is also “H”
becomes. When the signal Δθ-CTL becomes "H", the reset of the counter 70 of the editing circuit 47 shown in FIG.
Start counting ZERO. Thereafter, when the count progresses and the content △θ-CTL-CTR of the counter 70 becomes "7", the output of the detection circuit 72 becomes "H", the count is blocked by the AND gate 71, and the pulse generation circuit 69 is reset. be done.
Therefore, the latch pulse LP will no longer be output. Therefore, when the content of the counter 70 is "6", that is, the content of the edit counter 64 is 38+6=44.
At this time, the phase difference data Δθ detected by the presettable counter 64 is thereafter transferred to the latch circuit 65.
remains latched.

その後、編集カウンタ５０の内容が更にアツプ
し「48」になると、信号Ｅ−RECが出力され、
これにより、編集制御部４６のRSフリツプフロ
ツプ６２はセツトされ、ANDゲート８０の出力
信号PH１は「Ｌ」となり、ANDゲート７９の
出力信号PH２は「Ｈ」となる。すると、編集回
路４７においては、ANDゲート８５の出力信号
ZEROが常に「Ｌ」となるため、プリセツトデー
タ発生回路６６の各ビツト出力は、ラツチ回路６
５の各ビツト出力の反転信号となる。即ち、再生
状態の位相合わせ期間（第７図Ｃ）で検出した位
相差データ△θの補数データ△となる。ここ
で、信号PH２が「Ｈ」となると、EX−ORゲー
ト８４は、入力信号1/2V_Dをそのまま出力するの
で、第６図に示すように、プリセツト信号PEは、
分周垂直同期信号1/2V_Dの立ち上がりで発生し、
これにより、プリセツタブルカウンタ６４には、
補数データ△がプリセツトされる。プリセツタ
ブルカウンタ６４はクロツクパルスED−CLKを
カウントし、その内容△θDET−CTRがアツプ
するが、補数データ△がプリセツトされた後、
位相差データ△θに相当する数のクロツクパルス
ED−CLKをカウントすると、その内容は2⁷−１、
即ち、全ビツト「１」になる。このため、検出回
路６７の出力信号は「Ｈ」に立ち上がり、クロツ
クパルスED−CLKの次の立ち上がりで、Ｄフリ
ツプフロツプ８５の出力信号1/2V_D＋△θが、第
６図に示すように、クロツクパルスの１クロツク
分だけ「Ｈ」となる。即ち、Ｄフリツプフロツプ
８５からは、分周垂直同期信号1/2V_Dを、1/2V_D
とFG３０との位相差だけ遅延させた遅延分周垂
直同期信号1/2V_D＋△θが発生する。 After that, when the contents of the editing counter 50 further increase and reach "48", the signal E-REC is output.
As a result, the RS flip-flop 62 of the editing control section 46 is set, the output signal PH1 of the AND gate 80 becomes "L", and the output signal PH2 of the AND gate 79 becomes "H". Then, in the editing circuit 47, the output signal of the AND gate 85
Since ZERO is always "L", each bit output of the preset data generation circuit 66 is output to the latch circuit 6.
This is an inverted signal of each bit output of 5. That is, the data is the complement data Δ of the phase difference data Δθ detected during the phase matching period in the reproduction state (FIG. 7C). Here, when the signal PH2 becomes "H", the EX-OR gate 84 outputs the input signal 1/2V _D as it is, so as shown in FIG. 6, the preset signal PE becomes
Occurs at the rising edge of the divided vertical synchronization signal 1/2V _D ,
As a result, the presettable counter 64 has the following information:
Complement data △ is preset. The presettable counter 64 counts the clock pulse ED-CLK, and its contents △θDET-CTR rises, but after the complement data △ is preset,
The number of clock pulses corresponding to the phase difference data △θ
When counting ED−CLK, its contents are 2 ⁷ −1,
That is, all bits become "1". Therefore, the output signal of the detection circuit 67 rises to "H", and at the next rise of the clock pulse ED-CLK, the output signal 1/2V _D +△θ of the D flip-flop 85 changes to the clock pulse ED-CLK as shown in FIG. It becomes "H" for one clock. That is, from the D flip-flop 85, the divided vertical synchronizing signal 1/2V _D is converted to 1/2V _D
A delayed frequency-divided vertical synchronizing signal 1/2V _D +Δθ is generated, which is delayed by the phase difference between FG30 and FG30.

ところで、第１図において、信号PH２が
「Ｈ」になると、モード制御部４６は、各スイツ
チを制御し、スイツチ２５をＣ側に、そして、ス
イツチ２６をｂ側に接続する。又、信号CTL−
Ｐ／Ｒを「Ｈ」にして再生モードから録画モード
に切換え、スイツチ３７をＲ側に接続し、分周垂
直同期信号1/2V_Dの反転信号をコントロール信号
として、コントロールヘツド３９に供給する。こ
のため、第７図Ｄで示す録画期間では、遅延分周
垂直同期信号1/2V_D＋△θとキヤプスタンFG分
周信号FG３０とのキヤプスタン位相サーボルー
プが構成され、1/2V_D＋△θの反転信号とFG３
０の位相が一致するように位相制御される。即
ち、再生状態である位相合わせ期間（第７図Ｃ）
では、分周垂直同期信号1/2V_Dの反転信号と再生
コントロール信号CTLとの位相が一致するよう
に位相サーボがかけられ、このときの分周垂直同
期信号1/2V_DとキヤプスタンFG分周信号FG３０
との関係を保持するように、録画期間（第７図
Ｄ）では、上述の如く位相サーボがかけられるの
で、前に記録した映像信号の垂直同期信号と新し
く記録する映像信号の垂直同期信号は、つなぎ目
において位相の乱れなく連続することとなる。つ
まり、ビデオテープ４には、再生状態で再生され
たコントロール信号に連続して、位相乱れなく新
しいコントロール信号が記録されることとなる。
従つて、再生時には、つなぎ目における画像の乱
れが防止されることとなる。 By the way, in FIG. 1, when the signal PH2 becomes "H", the mode control unit 46 controls each switch and connects the switch 25 to the C side and the switch 26 to the B side. Also, the signal CTL−
P/R is set to "H" to switch from the playback mode to the recording mode, the switch 37 is connected to the R side, and the inverted signal of the frequency-divided vertical synchronizing signal 1/2V _D is supplied to the control head 39 as a control signal. Therefore, in the recording period shown in FIG. 7D, a capstan phase servo loop is formed between the delayed frequency-divided vertical synchronizing signal 1/2V _D +△θ and the capstan FG frequency-divided signal FG30, and 1/2V _D +△θ inverted signal and FG3
The phase is controlled so that the phases of 0 match. That is, the phase matching period (FIG. 7C) in the reproducing state
In this case, a phase servo is applied so that the phase of the inverted signal of the divided vertical synchronization signal 1/2V _D and the playback control signal CTL match, and at this time the divided vertical synchronization signal 1/2V _D and the capstan FG division Signal FG30
During the recording period (Fig. 7D), the phase servo is applied as described above so as to maintain the relationship between , will be continuous without any phase disturbance at the joint. In other words, a new control signal is recorded on the video tape 4 without any phase disturbance, following the control signal reproduced in the reproduction state.
Therefore, during playback, image disturbances at the joints are prevented.

尚、第７図ヘcompは、キヤプスタン位相比較
器３１中の比較カウンタによる台形波信号を示す
波形であり、録画動作への切換時は前の状態が一
時ホールドされる。 Incidentally, comp in FIG. 7 is a waveform representing a trapezoidal wave signal generated by a comparison counter in the capstan phase comparator 31, and the previous state is temporarily held when switching to recording operation.

以上、キヤプスタン位相サーボ系を中心に説明
したが、編集動作におけるドラム位相サーボ系
は、録画モード時と全く同一の動作を行なう。 The explanation above has focused on the capstan phase servo system, but the drum phase servo system in the editing operation performs exactly the same operation as in the recording mode.

ところで、８mmVTRにおいては、一般に、制
御信号としてコントロール信号は用いられず、４
種類のパイロツト信号が用いられる。即ち、この
パイロツト信号を各映像トラツクに映像信号と共
に周波数多重記録しており、再生時には、これら
のパイロツト信号に基づき、ATF（Automatic
track following、又は、Automatic track
finding）回路で、キヤプスタンモータに位相サ
ーボをかけることができる。そこで、第１図の本
実施例において、コントロール信号の記録及び再
生系を取り除き、上記ATF回路を付加すると共
に、キヤプスタン位相サーボループのローパスフ
イルタ２０の後に、ATF回路とローパスフイル
タ２０の出力のいずれかを選択できる切換スイツ
チを設け、この切換スイツチをモード制御部４８
からの信号CTL−Ｐ／Ｒで制御すれば、位相合
わせ期間（第７図Ｃ）で、ATF回路によりキヤ
プスタンの位相制御が行なわれる点を除けば、本
実施例とほぼ同様の動作により、つなぎ目での垂
直同期信号の位相乱れを防止できる。即ち、本発
明は、コントロール信号を用いない８mmVTRに
おいても適用可能である。 By the way, in an 8mm VTR, a control signal is generally not used as a control signal;
Different types of pilot signals are used. That is, this pilot signal is frequency-multiplexed and recorded together with the video signal on each video track, and during playback, ATF (Automatic
track following or automatic track
finding) circuit, it is possible to apply a phase servo to the capstan motor. Therefore, in the present embodiment shown in FIG. 1, the control signal recording and reproducing system is removed and the above-mentioned ATF circuit is added. A changeover switch is provided that allows selection of the mode control section 48.
If controlled by the signal CTL-P/R from , the joint will be fixed by almost the same operation as in this embodiment, except that the phase of the capstan is controlled by the ATF circuit during the phase adjustment period (Fig. 7C). It is possible to prevent phase disturbances in the vertical synchronization signal. That is, the present invention is also applicable to 8mm VTRs that do not use control signals.

尚、本実施例においては、キヤプスタンモータ
の回転速度に対応した周波数信号であるFG信号
を用いたが、その代わりに、回転位置に対応した
回転位置信号であるPG信号あるいはこのPG信号
より得られるヘツドスイツチング信号を用いて
も、同様のキヤプスタン位相サーボを行なうこと
ができる。 In this embodiment, the FG signal, which is a frequency signal corresponding to the rotational speed of the capstan motor, was used, but instead, the PG signal, which is a rotational position signal corresponding to the rotational position, or the PG signal, which is a rotational position signal corresponding to the rotational position, was used. Similar capstan phase servo can be performed using the obtained head switching signal.

(ヘ) 発明の効果 本発明による磁気記録再生装置のデジタルサー
ボ回路は、新たに記録しようとする映像信号の垂
直同期信号とキヤプスタンモータの回転速度に対
応した周波数信号との位相差に相当する期間、ク
ロツクパルスをカウントする位相差検出カウンタ
と、該位相差検出カウンタで得られる位相差デー
タに関するデータがプリセツトされ前記クロツク
パルスをカウントするプリセツタブルカウンタ
と、該プリセツタブルカウンタの内容が所定値に
なつたことを検出する検出回路とを備えているの
で、垂直同期信号とキヤプスタンモータの回転速
度に対応した周波数信号との位相差を正確に検出
できると共に、その位相差だけ遅延させた遅延垂
直同期信号をより正確に発生することができる。
又、編集時の記録状態においては、検出回路の出
力信号と周波数信号との位相サーボループを構成
するようにしたので、確実に位相差を保持するこ
とができ、従つて、再生画面の乱れを確実に防止
できる。(F) Effects of the Invention The digital servo circuit of the magnetic recording/reproducing device according to the present invention has a phase difference corresponding to the vertical synchronization signal of the video signal to be newly recorded and the frequency signal corresponding to the rotational speed of the capstan motor. During this period, a phase difference detection counter that counts clock pulses, a presettable counter that is preset with data related to the phase difference data obtained by the phase difference detection counter, and a presettable counter that counts the clock pulses, and the contents of the presettable counter that are set to a predetermined value. Since it is equipped with a detection circuit that detects when the rotation speed of the capstan motor has changed, it is possible to accurately detect the phase difference between the vertical synchronization signal and the frequency signal corresponding to the rotation speed of the capstan motor. A delayed vertical synchronization signal can be generated more accurately.
In addition, in the recording state during editing, a phase servo loop is formed between the output signal of the detection circuit and the frequency signal, so the phase difference can be maintained reliably, thereby preventing disturbances in the playback screen. It can definitely be prevented.

更に、前述の如く、カウンタ、プリセツタブル
カウンタ、検出回路を用いた構成であるので、デ
ジタル技術で処理が行なえ、従つてIC化には最
適である。 Furthermore, as described above, since the configuration uses a counter, a presettable counter, and a detection circuit, processing can be performed using digital technology, and is therefore ideal for IC implementation.

又、検出カウンタとプリセツタブルカウンタを
同一のカウンタで構成できるので、回路構成が簡
単となる。 Furthermore, since the detection counter and the presettable counter can be configured by the same counter, the circuit configuration is simplified.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の一実施例を示すブロツク
図、第２図は編集制御部の具体回路図、第３図は
編集回路の具体回路図、第４〜第６図は編集制御
部及び編集回路の動作を示すタイミングチヤー
ト、第７図は第１図の実施例の編集動作を説明す
るためのタイミングチヤートである。 主な図番の説明、１……ドラムモータ、４……
ビデオテープ、５……キヤプスタンモータ、９，
１６，３２，４３……整形回路、１０……ドラム
速度比較器、１１，１８，３５，３６……パルス
幅変調回路、１２，１３，１９，２０……ローパ
スフイルタ、１５……ドラム駆動回路、１７……
キヤプスタン速度比較器、２３……キヤプスタン
駆動回路、３０……ドラム位相比較器、３１……
キヤプスタン位相比較器、４１……基準信号発生
回路、４６……編集制御部、４７……編集回路、
４８……モード制御部、４９……システム制御
部、５０……編集カウンタ、５３……検出回路、
５４……所定値検出回路、６４……プリセツタブ
ルカウンタ、６５……ラツチ回路、６６……プリ
セツトデータ発生回路、６７……検出回路、６８
……パルス発生回路、６９……パルス発生回路、
７０……カウンタ、７３……編集ポーズボタン、
７５……リールモータ。 FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a specific circuit diagram of the editing control section, FIG. 3 is a specific circuit diagram of the editing circuit, and FIGS. 7 is a timing chart showing the operation of the editing circuit. FIG. 7 is a timing chart for explaining the editing operation of the embodiment shown in FIG. Explanation of main drawing numbers, 1...Drum motor, 4...
Videotape, 5...Capstan motor, 9,
16, 32, 43... Shaping circuit, 10... Drum speed comparator, 11, 18, 35, 36... Pulse width modulation circuit, 12, 13, 19, 20... Low pass filter, 15... Drum drive circuit , 17...
Capstan speed comparator, 23... Capstan drive circuit, 30... Drum phase comparator, 31...
capstan phase comparator, 41... reference signal generation circuit, 46... editing control section, 47... editing circuit,
48...Mode control unit, 49...System control unit, 50...Editing counter, 53...Detection circuit,
54... Predetermined value detection circuit, 64... Presettable counter, 65... Latch circuit, 66... Preset data generation circuit, 67... Detection circuit, 68
...Pulse generation circuit, 69...Pulse generation circuit,
70...Counter, 73...Edit pause button,
75...Reel motor.

Claims (1)

【特許請求の範囲】 １ つなぎ録りモードの再生状態において、再生
した制御信号に基づいてキヤプスタンモータの位
相制御を行う磁気記録再生装置において、 キヤプスタンモータの回転速度又は回転位置に
対応した周波数信号又は回転位置信号をカウント
し、該カウント値が所定値になつたとき制御信号
を出力する編集制御回路と、 新たに記録しようとする映像信号の垂直同期信
号に基ずいてクロツクパルスのカウントを開始
し、前記キヤプスタンモータの回転速度又は回転
位置に対応した周波数信号又は回転位置信号に基
ずいてカウントを停止することにより、前記垂直
同期信号と前記キヤプスタンモータの回転速度又
は回転位置に対応した周波数信号又は回転位置信
号の位相差に相当する計数値を得る位相差カウン
タと、 前記位相差に相当する計数値を保持するラツチ
回路と、 前記編集制御回路の制御信号に基ずいて前記ラ
ツチ回路に保持された位相差に相当する計数値が
プリセツトされ、前記垂直同期信号に基ずいてク
ロツクパルスのカウントを開始するプリセツタブ
ルカウンタと、 該プリセツタブルカウンタが前記位相差に相当
する計数値をカウントしたことを検出する検出回
路を備え、 前記編集制御回路の制御出力により前記再生状
態から記録状態に切り替え、前記検出回路の出力
信号と前記周波数信号又は回転位置信号との位相
サーボループを構成し、前記キヤプスタンモータ
の位相制御を行うようにしたことを特徴とする磁
気記録再生装置のデジタルサーボ回路。 ２ 特許請求の範囲第１項において、前記位相差
検出カウンタと前記プリセツタブルカウンタを同
一のカウンタで構成したことを特徴とする磁気記
録再生装置のデジタルサーボ回路。[Scope of Claims] 1. In a magnetic recording and reproducing device that controls the phase of a capstan motor based on a reproduced control signal in a playback state in continuous recording mode, the magnetic recording and reproducing device controls the phase of a capstan motor based on a control signal that corresponds to the rotational speed or rotational position of the capstan motor. an editing control circuit that counts frequency signals or rotational position signals and outputs a control signal when the count value reaches a predetermined value; and an editing control circuit that counts clock pulses based on the vertical synchronization signal of the video signal to be newly recorded. and stops counting based on a frequency signal or a rotational position signal corresponding to the rotational speed or rotational position of the capstan motor, thereby controlling the vertical synchronization signal and the rotational speed or rotation of the capstan motor. a phase difference counter that obtains a count value corresponding to a phase difference between a frequency signal or a rotational position signal corresponding to a position; a latch circuit that holds a count value corresponding to the phase difference; and a latch circuit that holds a count value corresponding to the phase difference; a presettable counter that is preset with a count value corresponding to the phase difference held in the latch circuit and starts counting clock pulses based on the vertical synchronization signal; a detection circuit that detects that a count value has been counted; the control output of the editing control circuit switches the playback state to the recording state, and a phase servo control between the output signal of the detection circuit and the frequency signal or rotational position signal is provided. A digital servo circuit for a magnetic recording/reproducing device, comprising a loop and controlling the phase of the capstan motor. 2. The digital servo circuit for a magnetic recording/reproducing device according to claim 1, wherein the phase difference detection counter and the presettable counter are configured as the same counter.