KR870002564Y1 - Clock generating circuit - Google Patents

Abstract

내용 없음.No content.

Description

디지탈 신호 재생시의 클럭 발생회로Clock generation circuit during digital signal reproduction

제 1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제 2도는 본 고안 회로도의 각부 파형도.2 is a waveform diagram of each part of the present invention circuit diagram.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 비교기 2 : 단안정멀티 바이브 레이터1: Comparator 2: Monostable Multivibrator

3,5 : 카운터 4 : 플립플롭3,5 counter 4: flip-flop

6 : 지연회로 7 : 램6 delay circuit 7 RAM

8 : 쉬프트 레지스터8: shift register

본 고안은 디지탈 신호 재생시의 클럭 발생회로에 관한 것이다.The present invention relates to a clock generation circuit at the time of digital signal reproduction.

테이프 및 디스크로부터 디지탈 신호를 재생시킬때에는 테이프의 텐션이나 헤드의 접속 여부에 따라 지터(Jitter) 잡음이 발생하게 되고 기록할때의 클럭신호와 동일한 펄스로 재생할때에는 지터 잡음에 의하여 원상태 신호를 재생하기가 어려운 것이었다.When playing digital signals from tapes and discs, jitter noise occurs depending on the tension of the tape or whether the heads are connected.When playing with the same pulse as the clock signal during recording, the jitter noise reproduces the original signal. Was difficult.

본 고안의 목적은 재생시 재생 신호로부터 재생펄스를 만들어 데이타를 읽도록 함으로써 데이타의 손실 및 지터 잡음을 방지할 수 있는 디지탈 신호 재생시의 클럭 발생회로를 제공하고자 하는 것으로 헤드로부터 인가되는 상태신호를 비교기 및 단 안정 멀티 바이브레이터를 통하여 카운터에서 재생펄스를 공급하도록 구성시킨 후 플립플롭의 지연된 상태 신호가 인가될때에 쉬프트 레지스터에 인가된 상태신호가 램에 공급되게 구성시켜 된 것이다.An object of the present invention is to provide a clock generation circuit during digital signal reproduction that can prevent data loss and jitter noise by making a reproduction pulse from a reproduction signal during reproduction to prevent data loss and jitter noise. And supplying the regeneration pulse from the counter through the monostable multivibrator and supplying the RAM with the status signal applied to the shift register when the delayed status signal of the flip-flop is applied.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to the accompanying drawings.

헤드로부터 인가되는 상태신호가 저항(R₁)을 통하여 비교기(1)의 단자(-)에 인가되게 구성하고 타측단자(+)에는 전원(VCC)이 저항(R₂)(R₃)으로 분배돼어 기준전압과 비교되도록 구성시킨후 플립플롭(4)의 셋트단자(S)와 저항(R₅) 및 콘덴서(C₁)로 펄스폭이 설정되는 단안정 멀티바이브레이터(2)에 인가되게 구성시켜 카운터(3)의 리셋트 단자(R)에 인가되게 하여 재생 신호로부터 재생펄스를 공급하도록 구성하고 카운터(3)에서 카운터(5) 및 쉬프트 레지스터(8)에 인가되게 구성하여 일정한 비트의 데이타 신호를 지연회로(6)의 펄스가 인가될때마다 램(7)에 공급하도록 구성시켜 된 것이다.The state signal applied from the head is applied to the terminal (-) of the comparator 1 through the resistor R ₁ , and the power supply VCC is distributed to the resistor R ₂ (R ₃ ) to the other terminal (+). It is configured to be compared with the reference voltage, and configured to be applied to the monostable multivibrator 2 in which the pulse width is set by the set terminal S, the resistor R ₅ and the capacitor C ₁ of the flip-flop 4. Configured to be applied to the reset terminal R of the counter 3 to supply a reproduction pulse from the reproduction signal, and configured to be applied to the counter 5 and the shift register 8 at the counter 3 so as to provide a constant bit data signal. Is supplied to the RAM 7 whenever a pulse of the delay circuit 6 is applied.

테이프나 디스크로부터 재생된 신호가 제2(a)도와 같을 때 비교기(1)는 저항(R₂)(R₃)으로 분배된 기준전압보다 작은 펄스신호를 증폭하여 반전시켜 제2(b)도와 같은 펄스를 얻는다.When the signal reproduced from the tape or disk is equal to the second (a) degree, the comparator 1 amplifies and inverts the pulse signal smaller than the reference voltage divided by the resistors R ₂ and R ₃ to invert the second (b) degree. Get the same pulse.

그리고 이 상태신호는 라이징에지(rising edge)에서 단안정 멀티 바이브레이터(2)를 트리거시켜 제2(c)도와 같은 클럭펄스를 만들어 카운터(3)의 리셋트 단자(R)에 입력시키면 주회로의 카운터 신호(CK)가 카운터 단자(CK)에 입력될 때마다 카운터 펄스가 발생하는 것으로 이클럭 펄스 제2(d)도는 리드시의 데이타 클럭이 된다.This state signal triggers the monostable multivibrator 2 at the rising edge to generate a clock pulse as shown in FIG. 2 (c) and inputs it to the reset terminal R of the counter 3. Whenever the counter signal CK is inputted to the counter terminal CK, a counter pulse is generated, which is the data clock at the time of the second clock pulse (d).

즉 카운터(3)에 인가되는 클럭은 녹음시 데이타 클럭이 동일한 것이나 단안정 멀티 바이브레이터(2)의 리셋트 신호에 의하여 재생 신호시 종속하는 카운터 펄스가 발생되는 것이다. 제2(d)도 그리고 제2(b)도의 상태신호가 플립플롭(4)의 셋트단자(S)에 입력되어 카운터(3)의 클럭펄스가 인가될때마다 셋트시키고 카운터(3)에서 제2(d)도와 같은 재생클럭에 의하여 제2(b)도와 같은 셋트된 플립플롭(4)의 출력은 제2(d)도의 라이징 에지때에 입력단자(D)가 접지되어 있으므로 저전위 상태가 제2(e)도와 같이 출력되고 게이트로 구성된 지연회로(6)를 통하여 점선과 같이 지연하게 된다.In other words, the clock applied to the counter 3 has the same data clock at the time of recording, but a counter pulse that is dependent upon the reproduction signal is generated by the reset signal of the monostable multivibrator 2. The state signals of Figs. 2 (d) and 2 (b) are input to the set terminal S of the flip-flop 4 and set whenever the clock pulse of the counter 3 is applied. The output of the flip-flop 4 set as shown in FIG. 2 (b) by the regeneration clock as shown in (d) has a low potential state because the input terminal D is grounded at the rising edge of FIG. The delay is performed as shown by the dotted line through the delay circuit 6 which is output as shown in FIG.

따라서 지연된 클럭신호가 쉬프트 레지스터(8)의 입력단자(D)에 인가되어 카운터(5)의 클럭과 같이 일정한 비트(N비트)만큼 입력될때 카운터(5)에서 펄스(a)를 받아 램(7)에 쉬프트 레지스터(8)에 실린 정보 신호를 기록하게 되는 것이다.Therefore, when the delayed clock signal is applied to the input terminal D of the shift register 8 and inputted by a predetermined bit (N bits) such as the clock of the counter 5, the counter 5 receives the pulse a and the RAM 7 ), The information signal carried in the shift register 8 is recorded.

즉, 본 고안은 비교기(1)의 기준 전압으로 단안정 멀티 바이브레이터(2)를 통하여 카운터(3)에 인가시켜 재생 펄스신호를 얻고 재생 펄스와 플립플롭(4)에 인가되는 셋트신호로서 출력되는 신호를 지연시켜 쉬프트 레지스터(8)에 인가시키므로 지터에 의한 잡음이 발생될때에 이에 따라 재생펄스 제2(d)도가 같이 가변되도록 하고 쉬프트 레지스트(8)의 출력은 항상 플립플롭(4)의 지연된 펄스가 인가시켜 램(7)에 공급하도록 한 것으로 비교기(1)에서 기준전압 이하의 상태신호만을 출력시키므로 잡음 신호등은 제거시킬 수가 있으며 카운터(3)의 리셋트 단자(R)에는 재생신호가 비교기 및 단안정 멀티 바이브레이터(2)를 통하여 인가되도록 함으로써 항상 재생 신호에 따른 재생 펄스를 공급하므로써 지터 잡음(시간축으로 뒤틀림)에 의한 영상을 전혀 받지 않은 효과가 있으며That is, the present invention obtains a reproduction pulse signal by applying the reference voltage of the comparator 1 to the counter 3 through the monostable multivibrator 2, and outputs it as a set signal applied to the reproduction pulse and the flip-flop 4. Since the signal is delayed and applied to the shift register 8, when the noise caused by jitter is generated, the regeneration pulse second (d) is also varied accordingly, and the output of the shift resist 8 is always delayed of the flip-flop 4. A pulse is applied to supply the RAM 7. The comparator 1 only outputs a status signal below the reference voltage, so that the noise signal and the like can be eliminated. And a monostable multi-vibrator 2 to supply a reproduction pulse according to a reproduction signal at all times, thereby not receiving any image due to jitter noise (twisting in the time axis). And the effect

카운터(5)와 쉬프트 레지스터(8)가 동시에 구동하여 램(7)에 정보를 저장할 때에는 플립플롭의 상태신호를 지연시켜 쉬프트 레지스터의 입력단자에 인가되도록 함으로써 제2(e)도와 같이 점선만큼 지연된 펄스에서 제2(f)도와 같은 디지탈 상태신호로 공급하는 것으로 재생시 재생 신호로부터 재생펄스를 만들어 데이타를 읽도록 함으로써 데이타의 손실 및 지터 잡음을 방지할 수 있는 디지탈 신호 재생시의 클럭 발생회로를 제공할 수가 있는 것이다.When the counter 5 and the shift register 8 are simultaneously driven to store information in the RAM 7, the delayed state signal of the flip-flop is delayed and applied to the input terminal of the shift register, thereby being delayed by a dotted line as shown in FIG. It provides a clock generation circuit during digital signal reproduction, which can prevent data loss and jitter noise by supplying a pulse from the pulse to the digital state signal as shown in FIG. You can do it.

Claims (1)

헤드로부터 인가되는 상태신호는 비교기(1)를 통하여 단안정 멀티 바이브레이터(2) 및 플립플롭(4)의 셋트 단자(S)에 인가되게 구성하고 단 안정 멀티 바이브레이터(2)의 출력으로 카운터(3)의 재생펄스를 카운터(5) 및 쉬프트 레지스터(8)에 인가되게 구성한 후 플립플롭(4)의 출력이 지연회로(6)를 통하여 쉬프트 레지스터(8)에서 인가되어 램(7)에 데이타 신호를 공급되게 구성시킨 디지탈 신호 재생시의 클럭 발생회로.The state signal applied from the head is configured to be applied to the set terminal S of the monostable multivibrator 2 and the flip-flop 4 through the comparator 1 and to the output of the monostable multivibrator 2 as a counter 3. The output pulse of the flip-flop 4 is applied from the shift register 8 through the delay circuit 6, and then the data signal is transmitted to the RAM 7 A clock generation circuit during digital signal reproduction configured to supply.