KR890002782A - 데이타 처리 회로용 교차 메모리 - Google Patents
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Abstract
내용없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 이중 디지탈치 합산 즉 먼저 행의 디지탈치 합산을 수행하고 다음에 열의 디지탈치 합산을수행하는 종래의 가능한 회로구조를 나타낸 도면. 제 2도는 레지스터 및 메모리 입출력간의 서로 다른 두가지의 접속형태를 갖는 본 발명에 따른 메모리를 구성하는 레지스터 회로망을 개략적으로 나타낸 도면. 제 3도는 인접한 레지스터들 사이에 접속되는 본 발명에 따른 레지스터 회로망의 기본 구조를 나타낸 도면.
Claims (4)
- nxn개의 데이타군을 행단위로 수신하는 n개의 입력(E0내지 En-1) 및 연속적인 열에 따라서 모인 데이타 즉 데이타 정방행열의 nxn개의 데이타이고 전기신호의 형태로 전송되고 처리되는 데이타를 출력시키는 n개의 출력(S0) 내지 Sn-1)으로 구성되는 교차 메모리에 있어서, 행과 열에 따라서 배열된 nxn개의 레지스터(REG(i,j))즉 각각 하나의 멀티플렉서와 접속되고 행에서의 위치는 i로 열에서의 위치는 j로 표시되는 레지스터 및 nxn개의 멀티플렉서(MUX(i,j))즉 레지스터 (REG(i,j-1))의 출력에 접속되는 제 1입력과 레지스터(REG(i+1-J))의 출력에 접속되는 제 2입력과 레지스터(REG(i,j))의 입력에 접속되고 메모리에 제 1동작단계(a)에서 제 1입력의 상태를 전송하며 제 2단계(b)에서 제 2입력의 상태를 추가 전송하는 출력을 갖는 멀티플렉서(MUX(i,j)로 이루어진 회로망으로 추가 구성되고, 상기 회로망의 최초 행열 및 최종 행열의 레지스터와 멀티플렉서의 접속은 다음과 같이 즉 가. 최고열(계수 : 0)의 멀티플렉서의 제 1입력은 각각 메모리의 각 입력에 접속되고, 나. 최종열(계수 : n-1)의 레지스터의 출력은 제 1단계에서 단혀지고 제 2단계에서 개방되는 각 스위치를 통하여 메모리의 각 출력에 각각 접속되며, 다. 최초행 (계수 :0)의 각 레지스터의 출력은 제 1단계에서 개방되고 제 2단계에서 닫혀지는 스위치를 통하여 메모리의 출력에 접속되고, 라. 최종행 (계수 : n-1)의 각 멀티플렉서의 제 2입력은 메모리의 각 입력에 접속되어 이루어짐을 특징으로하는 교차 메모리.
- 제 1항에 있어서, 각 레지스터는 새로운 데이타로 주기적으로 충전되고 메모리에 유입되는 새로운 데이타의 도입 주파수와 일치하는 주기(T)내에서 이전에 기록된 데이타는 클리어되며, 메모리에 유입되는 새로운 데이타의 도입 주파수와 일치하는 주기(T)내에서 이전에 기록된 데이타는 클리어되며, 메모리의 제 1 및 제 2동작단계는 nxT의 주기동안 계속됨을 특징으로 하는 메모리.
- 제 1항에 있어서, 각 레지스터는 종속접속된 p개의 기본 레지스터의 m개의 병렬 세트로 구성되고, 각기본 레지스터는 한개의 데이타비트를 저장할 수 있고 새로운 비트를 수신하고 전송하기 위하여 주기적으로 동작되며, 주기는 T/P이고 여기서 T는 메모리에 유입되는 새로운 데이타의 도이주기이며, 레지스터(REG(i,j))의 입력은 m개의 도체 버스로 구성됨을 특징으로 하는 메모리.
- 전기 신호의 형태로 전송된 nxn개의 데이타를 갖는 한 블록에서 행합산 결과의 데이타 열합산에 뒤따르는 데이타 행합산을 수행하는 디지탈 데이타 처리 회로에 있어서, 행합산 용으로 처리되는 데이타를 수신하고 그 출력은 메모리의 입력에 접속되는 제 1연산자(CTL) 및 열합산 용으로서 입력이 메모리의 출력에 접속되는 제 2연산자(CTC)로 구성됨을 특징으로 하는 디지탈 데이타 처리회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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