KR960700476A - 프레임 버퍼용 출력 스위칭 회로의 구조(architecture of output switching circuitry for frame buffer) - Google Patents

프레임 버퍼용 출력 스위칭 회로의 구조(architecture of output switching circuitry for frame buffer)

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KR960700476A KR1019950702654A KR19950702654A KR960700476A KR 960700476 A KR960700476 A KR 960700476A KR 1019950702654 A KR1019950702654 A KR 1019950702654A KR 19950702654 A KR19950702654 A KR 19950702654A KR 960700476 A KR960700476 A KR 960700476A
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Abstract

메모리셀의 다수의 어레이 플레인, 액세스될 각각의 어레이 플레인에서 메모리셀의 행을 선택하는 행 디코딩회로, 액세스될 각각의 어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩회로, 각각의 어레이 플레인의 메모리 셀의 열에 결합되는 다수의 비트선, 메모리셀의 열에 접속되고 어레이 플레인의 열의 메모리셀에 액세스를 제공하는 열선택 스위치와 비트선 감지증폭기를 포함하는 각각의 비트선, 비트선에서 열선택 스위치중 특별한 하나를 폐쇄함으로써 어레이 플레인에서 선택된 다수의 비트선에 적합하게 접속되는 다수의 출력감지증폭기, 각각의 어레이 플레인에 결합된 다수의 출력감지증폭기로부터 데이터 버스까지 출력신호를 제공하는 제1장치와, 각각의 어레이 플레인에 결합된 다수의 출력감지증폭기로 부터 시프트 레지스터까지 출력신호를 제공하는 제2장치를 구비한 프레임 버퍼를 실현하는 것이다.

Description

프레임 버퍼용 출력 스위칭 회로의 구조 (ARCHITECTURE OF OUTPUT SWITCHING CIRCUITRY FOR FRAME BUFFER)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 포함될 수 있는 컴퓨터 시스템을 예시하는 블럭도.
제4도는 본 발명에 따른 배열을 예시하는 블럭도.
제5도는 본 발명의 바람직한 실시예를 보여주는 회로도이다.

Claims (20)

  1. (a)메모리셀의 어레이 플레인, (b)어레이 플레인에서 메모리셀의 행을 선택하는 행 디코딩 회로, (c)어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩 회로, (d)어레이 플레인의 메모리셀의 열에 결합되는다수의 비트선, (e)메모리셀의 열에 접속되고 어레이 플레인의 열의 메모리셀에 액세스를 제공하는 열 선택스위치와 비트선 감지증폭기를 포함하는 각각의 비트선, (f)비트선에서 열 선택스위치중 특별한 하나를 폐쇄함으로써 어레이 플레인에서 선택된 다수의 비트선에 접속되도록 어댑트된 다수의 출력감지증폭기, (g)어레이 플레인에 결합된 다수의 출력 감지증폭기로부터 데이터 버스까지 출력신호를 제공하는 제1스위칭회로, 및 (h)어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 시프트 레지스터까지 출력신호를 제공하는 제2스위칭회로를 구비한 것을 특징으로 하는 프레임 버퍼.
  2. 제1항에 있어서, 출력시프트 레지스터를 추가로 구비하고, 상기 출력 시프트 레지스터는 화소 데이터를 어레이 플레인으로부터 기억하는 다수의 스테이지를 포함하며, 스테이지의 수는 어레이 플레인에서 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 프레임 버퍼.
  3. 제2항에 있어서, 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 출력감지 증폭기의 수의 배수인 것을 특징으로 하는 프레임 버퍼.
  4. 제2항에 있어서, 출력시프트 레지스터의 화소데이터를 기억하는 스데이즈의 수는 64개인 것을 특징으로하는 프레임 버퍼.
  5. 제1항에 있어서, 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 데이터 버스까지 출력신호를 제공하는 제1스위칭 회로는 어레이 플레인의 각 열로부터 데이터 버스의 컨덕터까지 개개의 비트를 전달하는 멀티플렉싱 수단을 구비한 것을 특징으로 하는 프레임 버퍼.
  6. 제1항에 있어서, 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 시프트레지스터까지 출력신호를 제공하는 제2스위칭 회로는 다수의 열로부터 각각의 어레이 플레인이 동시에 위치하는 다수의 시프트 레지스터까지 전달하는 다수의 전달 게이트를 포함한 것을 특징으로 하는 프레임 버퍼.
  7. 제1항에 있어서, 다수의 어레이 플레인과, 행 디코딩회로, 열 디코딩회로, 비트선, 출력감지증폭기, 제1스위칭회로와, 다수의 어레이 플레인 각각에 결합된 제2스위칭회로를 구비한 것을 특징으로 하는 프레임 버퍼.
  8. 제7항에 있어서, 출력시프트 레지스터를 추가로 구비하고, 상기 출력 시프트 레지스터는 화소 데이터를 어레이 플레인으로부터 기억하는 각각의 어레이 플레인에 결합된 다수의 스테이지를 포함하며, 스테이지의 수는 어레이 플레인에서 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 프레임 버퍼.
  9. 중앙처리장치, 주 메모리, 데이터 버스를 포함한 버스시스템 출력 표시장치 및, 버스 시스템과 출력표시장치를 연결한 프레임 버퍼를 구비하는 컴퓨터 시스템에 있어서; 상기 프레임 버퍼는 (a)메모리셀의 어레이플레인, (b)어레이 플레인에서 메모리셀의 행을 선택하는 행 디코딩 회로, (c)어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩 회로, (d)어레이 플레인의 메모리셀의 열에 결합되는 다수의 비트선, (e)메모리셀의 열에 접속되고 어레이 플레인의 열의 메모리셀에 액세스를 제공하는 열 선택스위치와 비트선 감지증폭기를 포함하는 각각의 비트선, (f)비트선에서 열 선택스위치중 특별한 하나를 폐쇄함으로써 어레이 플레인에서 선택된 다수의 비트선에 접속되도톡 어댑트된 다수의 출력감지증폭기, (g)각각의 어레이 플레인에 결합된 다수의 출력 감지증폭기로부터 데이터 버스까지 출력신호를 제공하는 제1스위칭회로와, (h)각각의 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 시프트레지스터까지 출력신호를 제공하는 제2수단을 구비한 것을 특징으로 하는 컴퓨터 시스템.
  10. 제9항에 있어서, 출력시프트 레지스터를 추가로 구비하고, 상기 출력 시프트 레지스터는 화소 뎨이터를 어레이 플레인으로부터 기억하는 다수의 스테이지를 포함하며, 스테이지의 수는 어레이 플레인에서 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 프레임 버퍼.
  11. 제10항에 있어서, 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 출력감지 증폭기의 수의 배수인 것을 특징으로 하는 컴퓨터 시스템.
  12. 제10항에 있어서. 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 64개인 것을 특징으로하는 컴퓨터 시스템.
  13. 제9항에 있어서, 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 데이터 버스까지 출력신호를 제공하는 제1스위칭 회로는 어레이 플레인의 각 열로부터 데이터 버스의 컨덕터까지 개개의 비트를 전달하는 멀티플렉싱 수단을 구비한 것을 특징으로 하는 컴퓨터 시스템.
  14. 제9항에 있어서. 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 시프트 레지스터까지 출력신호를 제공하는 제2스위칭 회로는 다수의 열로부터 각각의 어레이 플레인이 동시에 위치하는 다수의 시프트 레지스터까지 전달하는 다수의 전달 케이트를 포함한 것을 특징으로 하는 컴퓨터 시스템.
  15. 제9항에 있어서. 다수의 어레이 플레인과 행 디코딩회로, 열 디코딩회로, 비트선, 출력감지증폭기, 제1스위칭회로와, 다수의 어레이 플레인 각각에 결합된 제2스위칭 회로를 구비한 것을 특징으로 하는 특징으로하는 컴퓨터 시스템.
  16. 제15항에 있어서, 출력시프트 레지스터를 추가로 구비하고, 상기 출력 시프트 레지스터는 화소 데이터를 어레이 플레인으로부터 기억하는 각각의 어레이 플레인에 결합된 다수의 스테이지를 포함하며, 스테이지의 수는 어레이 플레인에서 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 컴퓨터 시스템.
  17. (a)행과 열로 배열된 메모리셀의 어레이 플레인, (b)어레이 플레인에서 메모리셀의 행을 선택하는 행디코딩 회로, (c)어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩 회로, (d)메모리셀과 어레이 플레인의 열을 결합하는 비트선 감지증폭기를 각각 갖는 다수의 이트선, (e)어레이 플레인의 열의 메모리셀에 액세스를 제공하는 열 선택스위치를 포함하는 각각의 비트선, (f)비트선에서 열 선택스위치중 특별한 하나를 폐쇄함으로써 어레이 플레인에서 선택된 다수의 비트선에 접속되도록 어댑트된 다수의 출력감지증폭기와, (g)어레이플레인에서 다수의 출력 감지증폭기로부터 출력신호를 수신하도록 접속되고, 화소데이터를 어레이 플레인으로부터 기억하는 다수의 스테이지를 포함한 출력 시프트 레지스터를 구비한 것을 특징으로 하는 프레임 버퍼.
  18. 제17항에 있어서, 출력시프트 레지스터는 어레이 플레인과 별개로 위치되고 출력 시프트 레지스터의 스테이지의 수는 어레이 플레인의 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 프레임 버퍼.
  19. 제18항에 있어서. 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 출력감지 증폭기 수의 배수인 것을 특징으로 하는 프레임 버퍼.
  20. 제17항에 있어서, 다수의 어레이 플레인과, 행 디코딩회로, 열 디코딩회로, 비트선, 및 다수의 어레이 플레인 각각에 결합된 출력감지 증폭기를 구비한 것을 특징으로 하는 프레임 버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950702654A 1993-10-29 1994-10-27 프레임버퍼용출력스위칭회로의구조 KR100346357B1 (ko)

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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995012191A1 (en) * 1993-10-29 1995-05-04 Sun Microsystems, Inc. Method for increasing the rate of scrolling in a frame buffer
EP0681279B1 (en) 1994-05-03 2001-07-18 Sun Microsystems, Inc. Frame buffer random access memory and system
US5694143A (en) 1994-06-02 1997-12-02 Accelerix Limited Single chip frame buffer and graphics accelerator
JPH10502181A (ja) 1994-06-20 1998-02-24 ネオマジック・コーポレイション メモリインタフェースのないグラフィックスコントローラ集積回路
JPH10509819A (ja) * 1994-10-14 1998-09-22 シリコン グラフィックス インク． インターリーブされるキャッシュメモリアレイのインデッキシングとマルチプレキシング
JP3008843B2 (ja) * 1996-02-28 2000-02-14 日本電気株式会社 半導体記憶装置
US6985388B2 (en) * 2001-09-17 2006-01-10 Sandisk Corporation Dynamic column block selection
US7170802B2 (en) * 2003-12-31 2007-01-30 Sandisk Corporation Flexible and area efficient column redundancy for non-volatile memories
US7447066B2 (en) * 2005-11-08 2008-11-04 Sandisk Corporation Memory with retargetable memory cell redundancy
US8027195B2 (en) * 2009-06-05 2011-09-27 SanDisk Technologies, Inc. Folding data stored in binary format into multi-state format within non-volatile memory devices
US8102705B2 (en) 2009-06-05 2012-01-24 Sandisk Technologies Inc. Structure and method for shuffling data within non-volatile memory devices
US7974124B2 (en) * 2009-06-24 2011-07-05 Sandisk Corporation Pointer based column selection techniques in non-volatile memories
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US8144512B2 (en) 2009-12-18 2012-03-27 Sandisk Technologies Inc. Data transfer flows for on-chip folding
US8468294B2 (en) 2009-12-18 2013-06-18 Sandisk Technologies Inc. Non-volatile memory with multi-gear control using on-chip folding of data
US8725935B2 (en) 2009-12-18 2014-05-13 Sandisk Technologies Inc. Balanced performance for on-chip folding of non-volatile memories
US9342446B2 (en) 2011-03-29 2016-05-17 SanDisk Technologies, Inc. Non-volatile memory system allowing reverse eviction of data updates to non-volatile binary cache
US8842473B2 (en) 2012-03-15 2014-09-23 Sandisk Technologies Inc. Techniques for accessing column selecting shift register with skipped entries in non-volatile memories
US8681548B2 (en) 2012-05-03 2014-03-25 Sandisk Technologies Inc. Column redundancy circuitry for non-volatile memory
US9076506B2 (en) 2012-09-28 2015-07-07 Sandisk Technologies Inc. Variable rate parallel to serial shift register
US9490035B2 (en) 2012-09-28 2016-11-08 SanDisk Technologies, Inc. Centralized variable rate serializer and deserializer for bad column management
US8897080B2 (en) 2012-09-28 2014-11-25 Sandisk Technologies Inc. Variable rate serial to parallel shift register
US9934872B2 (en) 2014-10-30 2018-04-03 Sandisk Technologies Llc Erase stress and delta erase loop count methods for various fail modes in non-volatile memory
US9224502B1 (en) 2015-01-14 2015-12-29 Sandisk Technologies Inc. Techniques for detection and treating memory hole to local interconnect marginality defects
US10032524B2 (en) 2015-02-09 2018-07-24 Sandisk Technologies Llc Techniques for determining local interconnect defects
US9269446B1 (en) 2015-04-08 2016-02-23 Sandisk Technologies Inc. Methods to improve programming of slow cells
US9564219B2 (en) 2015-04-08 2017-02-07 Sandisk Technologies Llc Current based detection and recording of memory hole-interconnect spacing defects
KR102084348B1 (ko) 2019-02-26 2020-03-03 임정엽 사각유지밴드를 가지는 컨테이너 백의 측면벽부 제작방법
KR102144570B1 (ko) 2019-12-24 2020-08-13 민인순 폼핏라이너가 구비된 컨테이너백 제조방법 및 이의 제조방법에 의해 제조된 컨테이너백
KR102083772B1 (ko) 2020-01-04 2020-03-02 임정엽 융착부가 형성된 사각유지밴드를 가지는 컨테이너 백의 측면벽부
KR102083771B1 (ko) 2020-01-04 2020-03-02 임정엽 열실링부와 재봉부를 갖는 컨테이너 백의 측면벽부
KR102084380B1 (ko) 2020-01-04 2020-03-03 임정엽 사각유지밴드를 가지는 컨테이너 백의 측면벽부 제작방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4747081A (en) * 1983-12-30 1988-05-24 Texas Instruments Incorporated Video display system using memory with parallel and serial access employing serial shift registers selected by column address
US5170157A (en) * 1986-05-20 1992-12-08 Takatoshi Ishii Memory device for an image display apparatus having a serial port and independently operable data registers
JPS62287497A (ja) * 1986-06-06 1987-12-14 Fujitsu Ltd 半導体記憶装置
KR960001106B1 (ko) * 1986-12-17 1996-01-18 가부시기가이샤 히다찌세이사꾸쇼 반도체 메모리
US5249159A (en) * 1987-05-27 1993-09-28 Hitachi, Ltd. Semiconductor memory
US5042013A (en) * 1987-05-27 1991-08-20 Hitachi, Ltd. Semiconductor memory
US5280448A (en) * 1987-11-18 1994-01-18 Sony Corporation Dynamic memory with group bit lines and associated bit line group selector
US5023838A (en) * 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
US4984214A (en) * 1989-12-05 1991-01-08 International Business Machines Corporation Multiplexed serial register architecture for VRAM
JPH04216392A (ja) * 1990-12-18 1992-08-06 Mitsubishi Electric Corp ブロックライト機能を備える半導体記憶装置

Also Published As

Publication number Publication date
US5442748A (en) 1995-08-15
KR100346357B1 (ko) 2002-12-18
WO1995012163A1 (en) 1995-05-04
JPH09506447A (ja) 1997-06-24
EP0677189A4 (en) 1999-08-11
EP0677189A1 (en) 1995-10-18

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