JP2994390B2 - データ処理回路のための転置メモリ - Google Patents
データ処理回路のための転置メモリInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデイジタル信号処理用の、より特定すれば、
ｎ×ｎデイジタル値マトリックスのデイジタル値×（i,
j）を、先ず行で、次いで列で、２重に重みをつけて加
算するデータ処理回路のための交差メモリに関する。
ｎ×ｎデイジタル値マトリックスのデイジタル値×（i,
j）を、先ず行で、次いで列で、２重に重みをつけて加
算するデータ処理回路のための交差メモリに関する。
［従来の技術］ ｉがマトリックスの行指標であり、ｊが列指標である
係数×（i,j）から、下記によって、ｕは行指標であ
り、ｖは列指標である係数Ｃ（u,v）のマトリックスを
発生しようとする。
係数×（i,j）から、下記によって、ｕは行指標であ
り、ｖは列指標である係数Ｃ（u,v）のマトリックスを
発生しようとする。
すなわち、デイジタル値×（i,j）を表わす入力電気
信号から、係数Ci（ｖ）を表わすｎ×ｎの信号が発生さ
れる。各係数Ci（ｖ）は係数ｆ（j,v）で乗算した行ｉ
の値×（i,j）重みつき和，を表わす。ｖは０からｎ−
１まで変化する列係数を表わし、指標ｉの各行に対して
ｎ個の係数Ci（ｖ）がある。
信号から、係数Ci（ｖ）を表わすｎ×ｎの信号が発生さ
れる。各係数Ci（ｖ）は係数ｆ（j,v）で乗算した行ｉ
の値×（i,j）重みつき和，を表わす。ｖは０からｎ−
１まで変化する列係数を表わし、指標ｉの各行に対して
ｎ個の係数Ci（ｖ）がある。
この演算は行変換と称される。
係数Ci（ｖ）を表わすｎ×ｎの信号から、係数Ｃ（u,
v）を表わすｎ×ｎの信号が発生される。各係数Ｃ（u,
v）は、係数ｇ（i,u）で乗算した、列ｖの値Ci（ｖ）の
重みつき和である。ｕは０からｎ−１まで変化する行指
標を表わし、そしてｎの係数が指標ｖの各列に対して備
えられる。この演算は列変換である。この種類のデイジ
タル処理は特に、係数ｆ（j,v）およびｇ（i,u）がcos
（2i＋１）ｕπ/2nとなっている余弦変換と称される変
換を実行するために特に利用される。これらの変換は信
号のデイジタル送信において情報の圧縮を実行するの
に、より特定すれば映像のデイジタル伝送に、有用であ
る。
v）を表わすｎ×ｎの信号が発生される。各係数Ｃ（u,
v）は、係数ｇ（i,u）で乗算した、列ｖの値Ci（ｖ）の
重みつき和である。ｕは０からｎ−１まで変化する行指
標を表わし、そしてｎの係数が指標ｖの各列に対して備
えられる。この演算は列変換である。この種類のデイジ
タル処理は特に、係数ｆ（j,v）およびｇ（i,u）がcos
（2i＋１）ｕπ/2nとなっている余弦変換と称される変
換を実行するために特に利用される。これらの変換は信
号のデイジタル送信において情報の圧縮を実行するの
に、より特定すれば映像のデイジタル伝送に、有用であ
る。
この種の変換を実行させる集積回路構成は比較的複雑
であるが、その理由はそれらが実時間処理を可能にしな
ければならない、すなわち、処理しようとするデイジタ
ルデータの流れは回路の入力において割当てられ、そし
て出力において処理されたデータの流れは、入力におけ
る流れと同様に速くなければならないからである。もち
ろん、この流れは急速であり、例えば、画像のデイジタ
ル伝送に対して、20マイクロ秒より少ない時間内に、16
×16デイジタル値（256画素）のブロックが処理できる
ように望まれる。256値の連続するブロックは20マイク
ロ秒の範囲での周期性で、回路の入力に到着する。
であるが、その理由はそれらが実時間処理を可能にしな
ければならない、すなわち、処理しようとするデイジタ
ルデータの流れは回路の入力において割当てられ、そし
て出力において処理されたデータの流れは、入力におけ
る流れと同様に速くなければならないからである。もち
ろん、この流れは急速であり、例えば、画像のデイジタ
ル伝送に対して、20マイクロ秒より少ない時間内に、16
×16デイジタル値（256画素）のブロックが処理できる
ように望まれる。256値の連続するブロックは20マイク
ロ秒の範囲での周期性で、回路の入力に到着する。
第１図は比較的簡単な集積回路構成のブロック図を示
し、これは同じ集積回路チップにおいて、ｎ×ｎのデイ
ジタル値×（i,j）のブロックの、ｎ×ｎの係数Ｃ（u,
v）のブロックへの全変換を実行するために設計するこ
とができる。
し、これは同じ集積回路チップにおいて、ｎ×ｎのデイ
ジタル値×（i,j）のブロックの、ｎ×ｎの係数Ｃ（u,
v）のブロックへの全変換を実行するために設計するこ
とができる。
この図では、行加算を行なう第１演算装置CTL,列加算
を行なう第２演算装置CTC,係数Ci（ｖ）を表わす値を記
憶する２つのメモリMEM1とMEM2,および一方では演算装
置CTLとメモリMEM1とMEM2との間に、そして他方ではこ
れらのメモリと演算装置CTCとの間において接続路を設
立する２つの作動回路AIGIとAIG2が使用されている。全
セットはシーケンサSEQによって制御される。
を行なう第２演算装置CTC,係数Ci（ｖ）を表わす値を記
憶する２つのメモリMEM1とMEM2,および一方では演算装
置CTLとメモリMEM1とMEM2との間に、そして他方ではこ
れらのメモリと演算装置CTCとの間において接続路を設
立する２つの作動回路AIGIとAIG2が使用されている。全
セットはシーケンサSEQによって制御される。
処理しようとするｎ×ｎのデータ×（i,j）の１ブロ
ックは入力バスＥによって行変換演算装置CTLに供給さ
れ、この演算装置CTLはｎ×ｎのデイジタル係数のC
i（ｖ）を表わすｎ×ｎのデイジタルデータとを与え
る。これらのデータはメモリMEM1（ｎ×ｎのワードから
成るメモリ）のｎ×ｎのアドレスに格納される。ｎ×ｎ
のデータのブロックを処理する速度は、例えば、20マイ
クロ秒ごとに１ブロックである。例えば、データ×（i,
j）は74＋１秒ごとに到着する（ｎ×ｎ＝256である）。
ックは入力バスＥによって行変換演算装置CTLに供給さ
れ、この演算装置CTLはｎ×ｎのデイジタル係数のC
i（ｖ）を表わすｎ×ｎのデイジタルデータとを与え
る。これらのデータはメモリMEM1（ｎ×ｎのワードから
成るメモリ）のｎ×ｎのアドレスに格納される。ｎ×ｎ
のデータのブロックを処理する速度は、例えば、20マイ
クロ秒ごとに１ブロックである。例えば、データ×（i,
j）は74＋１秒ごとに到着する（ｎ×ｎ＝256である）。
ｎ×ｎの値×（i,j）の次のブロックを処理するため
に、回路CTLは連続する値×（i,j）を受信しそして行変
換を実行する。しかし、次いでシーケンサSEQは作動回
路AIG1を制御して、結果Ci（ｖ）を第２メモリMEM2に格
納する。その間、メモリMEM1に以前に記録されたデータ
は、処理すべき入力デイジタル値として、作動回路AIG2
によって、列変換回路CTCに与えられ、この回路はその
出力で係数Ｃ（u,v）を発生する。
に、回路CTLは連続する値×（i,j）を受信しそして行変
換を実行する。しかし、次いでシーケンサSEQは作動回
路AIG1を制御して、結果Ci（ｖ）を第２メモリMEM2に格
納する。その間、メモリMEM1に以前に記録されたデータ
は、処理すべき入力デイジタル値として、作動回路AIG2
によって、列変換回路CTCに与えられ、この回路はその
出力で係数Ｃ（u,v）を発生する。
次に、ｎ×ｎの係数Ci（ｖ）の１ブロックがメモリの
１つに、交互に記憶され、一方、前の時間周期中に他方
のメモリに記録された係数Ci（ｖ）の１ブロックは処理
される。
１つに、交互に記憶され、一方、前の時間周期中に他方
のメモリに記録された係数Ci（ｖ）の１ブロックは処理
される。
［発明が解決しようとする課題］ 上記構成はまとまっているが、各メモリがｎ×ｎのデ
ータCi（ｖ）を記憶することのできる２つのメモリを必
要とする。係数Ci（ｖ）について列変換を実行すること
を可能にするには、同じ列ｖの全係数Ci（ｖ）が記憶さ
れねばならないことをはっきり理解せねばならない。
ータCi（ｖ）を記憶することのできる２つのメモリを必
要とする。係数Ci（ｖ）について列変換を実行すること
を可能にするには、同じ列ｖの全係数Ci（ｖ）が記憶さ
れねばならないことをはっきり理解せねばならない。
しかし、これらの係数Ci（ｖ）は回路CTLから１行ず
つ到着して、１列ずつではないので、このことは実際に
は、マトリックスの全係数Ci（ｖ）が回路CTLから到着
した場合のみ、列変換が開始できるということを意味す
る。第１図に示される構成が交互に動作する２つのメモ
リを使用する理由はこれにある。さらに、データC
i（ｖ）が１つのメモリに１行ずつ記録される場合（ｉ
は行指数）、それらは次の時間周期には１列ずつ、読出
されねばならない（ｖは列指数）ということが理解され
ねばならない。
つ到着して、１列ずつではないので、このことは実際に
は、マトリックスの全係数Ci（ｖ）が回路CTLから到着
した場合のみ、列変換が開始できるということを意味す
る。第１図に示される構成が交互に動作する２つのメモ
リを使用する理由はこれにある。さらに、データC
i（ｖ）が１つのメモリに１行ずつ記録される場合（ｉ
は行指数）、それらは次の時間周期には１列ずつ、読出
されねばならない（ｖは列指数）ということが理解され
ねばならない。
さらに、この構成がデイジタルデータを処理する演算
装置CTCおよびCTLと共に使用される場合、そのビットは
直列で（あるいは部分的に直列で）伝送されていて、並
列だけで伝送されるのではなく、従って演算装置とメモ
リの間に直列／並列および並列／直列変換器をも設けね
ばならないが、それは従来のSRAMあるいはDRAMメモリ
が、並列形式でそのビットが供給されるデータを処理で
きるだけだからである。しかし、しばしば興味あること
てあるがデータが４ビット以上になるとすぐ、直列ある
いは直列／並列ビットを処理する演算装置CTCおよびCTL
に導入することもある。
装置CTCおよびCTLと共に使用される場合、そのビットは
直列で（あるいは部分的に直列で）伝送されていて、並
列だけで伝送されるのではなく、従って演算装置とメモ
リの間に直列／並列および並列／直列変換器をも設けね
ばならないが、それは従来のSRAMあるいはDRAMメモリ
が、並列形式でそのビットが供給されるデータを処理で
きるだけだからである。しかし、しばしば興味あること
てあるがデータが４ビット以上になるとすぐ、直列ある
いは直列／並列ビットを処理する演算装置CTCおよびCTL
に導入することもある。
本発明は、上記問題点を解決し、１行ずつまとめられ
たデータを受信し、また、１列ずつまとめられたデータ
を出力することを可能にする新規の転置メモリ構成を提
供することを目的とする。
たデータを受信し、また、１列ずつまとめられたデータ
を出力することを可能にする新規の転置メモリ構成を提
供することを目的とする。
［課題を解決するための手段］ 本発明によるメモリは１行ずつまとめられたｎ個のデ
ータを受信するｎ個の入力および、１列ずつまとめられ
たデータを与えるｎ個の出力を有しており、データはデ
ータ方形マトリックスのｎ×ｎのデータであり、又、デ
ータは電気信号の形で送信され、処理される。メモリは
行と列に従って配置されたレジスタとマルチプレクサネ
ットワークを備えており、各レジスタはマルチプレクサ
と連結している。行ｉおよび列ｊの交差点におけるレジ
スタはREG（i,j）と称され、対応するマルチプレクサは
MUX（i,j）と称され、そしてマルチプレクサMUX（i,j）
は第１入力がレジスタREG（i,j−１）の出力に接続さ
れ、第２入力はレジスタREG（ｉ＋1,j）の出力に接続さ
れ、そして１出力はレジスタREG（i,j）の入力に接続さ
れていて、マルチプレクサ出力はメモリの第１動作位相
中、第１入力の状態を伝送し、そして第２位相中、第２
入力の状態を伝送する。回路網の最初と最後の行と列に
対する接続は以下の通りである。
ータを受信するｎ個の入力および、１列ずつまとめられ
たデータを与えるｎ個の出力を有しており、データはデ
ータ方形マトリックスのｎ×ｎのデータであり、又、デ
ータは電気信号の形で送信され、処理される。メモリは
行と列に従って配置されたレジスタとマルチプレクサネ
ットワークを備えており、各レジスタはマルチプレクサ
と連結している。行ｉおよび列ｊの交差点におけるレジ
スタはREG（i,j）と称され、対応するマルチプレクサは
MUX（i,j）と称され、そしてマルチプレクサMUX（i,j）
は第１入力がレジスタREG（i,j−１）の出力に接続さ
れ、第２入力はレジスタREG（ｉ＋1,j）の出力に接続さ
れ、そして１出力はレジスタREG（i,j）の入力に接続さ
れていて、マルチプレクサ出力はメモリの第１動作位相
中、第１入力の状態を伝送し、そして第２位相中、第２
入力の状態を伝送する。回路網の最初と最後の行と列に
対する接続は以下の通りである。
ａ）第１列（ランク０）マルチプレクサの第１入力はそ
れぞれ、メモリの各自の入力に接続している。
れぞれ、メモリの各自の入力に接続している。
ｂ）最後の列（ランクｎ−１）のレジスタの出力はそれ
ぞれ、各自のスイッチによって各自のメモリ出力に接続
されており、このスイッチは第１位相中は閉じているが
第２位相中は開いている。
ぞれ、各自のスイッチによって各自のメモリ出力に接続
されており、このスイッチは第１位相中は閉じているが
第２位相中は開いている。
ｃ）第１行（ランク０）の各レジスタの出力は、第１位
相中は開きとそして第２位相中は閉じているスイッチに
よって、各自のメモリ出力に接続されている。
相中は開きとそして第２位相中は閉じているスイッチに
よって、各自のメモリ出力に接続されている。
ｄ）最後の行（ランクｎ−１）の各マルチプレクサの第
２入力は各自のメモリ入力に接続している。
２入力は各自のメモリ入力に接続している。
［作用］ 各レジスタには周期的に新データが充填されそして以
前に記録されたデータは取除かれる。時間周期Ｔは新デ
ータをメモリに導入する周波数に対応する。メモリ第１
のと第２の動作位相は、すなわち、スイッチを閉じ、か
つ開き、そしてマルチプレクサを切換える第１と第２の
位相であって、ｎ×Ｔに等しい各自の持続時間を有して
いる。
前に記録されたデータは取除かれる。時間周期Ｔは新デ
ータをメモリに導入する周波数に対応する。メモリ第１
のと第２の動作位相は、すなわち、スイッチを閉じ、か
つ開き、そしてマルチプレクサを切換える第１と第２の
位相であって、ｎ×Ｔに等しい各自の持続時間を有して
いる。
この種類のメモリは、各々が幾つかのデータビットを
並列で格納するレジスタ、ならびに各々が各データのビ
ットと同数の記録素子を並列に有するレジスタと共に使
用することができる。この場合、並列ビットの形で伝送
されるデータを上記演算子で処理するならば、CTLおよ
びCTCの如き２つの演算装置間でメモリを直接に使用す
ることができる。
並列で格納するレジスタ、ならびに各々が各データのビ
ットと同数の記録素子を並列に有するレジスタと共に使
用することができる。この場合、並列ビットの形で伝送
されるデータを上記演算子で処理するならば、CTLおよ
びCTCの如き２つの演算装置間でメモリを直接に使用す
ることができる。
演算装置が、直列および並列の両方で、伝送されてい
るデータを（例えば、各データは８つの連続するステッ
プで２本の電線を介して伝送された16ビットから構成さ
れる）、あるいは１本の電線で直列ですべてが伝送され
ているデータを（例えば、16の連続するステップで１本
の電線によって16ビットデータが伝送される）処理する
時はいつでも、本発明は特に有利である。
るデータを（例えば、各データは８つの連続するステッ
プで２本の電線を介して伝送された16ビットから構成さ
れる）、あるいは１本の電線で直列ですべてが伝送され
ているデータを（例えば、16の連続するステップで１本
の電線によって16ビットデータが伝送される）処理する
時はいつでも、本発明は特に有利である。
この場合、各レジスタはその入力と出力間に種々の連
続する位置を有するシフトレジスタである。入力と出力
間の連続する位置の数は、処理しようするデータの直列
ビットの数Ｐに等しい。レジスタは時間周期ｔ＝T/Pで
操作される。データがｍ並列ビットおよびＰ直列ビット
の形で、より一般に利用できる場合（すなわち、各デー
タはＰステップのｍ導線で伝送され、各データに対する
総ビット数はｍ×Ｐである）、その際には、各シフトレ
ジスタは各々がｍ導線のうちの１つの導線のビットを受
信するｍ個の並列レジスタから成り、各マルチプレクサ
はまた、各々が特定の導線に連結するｍ個の第１入力,m
個の第２入力およびｍ個の出力から成っている。
続する位置を有するシフトレジスタである。入力と出力
間の連続する位置の数は、処理しようするデータの直列
ビットの数Ｐに等しい。レジスタは時間周期ｔ＝T/Pで
操作される。データがｍ並列ビットおよびＰ直列ビット
の形で、より一般に利用できる場合（すなわち、各デー
タはＰステップのｍ導線で伝送され、各データに対する
総ビット数はｍ×Ｐである）、その際には、各シフトレ
ジスタは各々がｍ導線のうちの１つの導線のビットを受
信するｍ個の並列レジスタから成り、各マルチプレクサ
はまた、各々が特定の導線に連結するｍ個の第１入力,m
個の第２入力およびｍ個の出力から成っている。
従って、第１図に示されるデータ処理回路は、上記演
算装置が直列のあるいは部分的に直列のデータを処理す
る場合出さえ、演算装置CTCが、発明による単一の転置
メモリを介して演算装置CTLと接続している、より簡単
な構成と置換することができる。さらに、このメモリに
よって、直列あるいは直列／並列形式のデータが上記演
算装置において処理される場合はいつでも、直列／並列
および並列／直列変換器の使用を避けることができる。
算装置が直列のあるいは部分的に直列のデータを処理す
る場合出さえ、演算装置CTCが、発明による単一の転置
メモリを介して演算装置CTLと接続している、より簡単
な構成と置換することができる。さらに、このメモリに
よって、直列あるいは直列／並列形式のデータが上記演
算装置において処理される場合はいつでも、直列／並列
および並列／直列変換器の使用を避けることができる。
［実施例］ 発明をより良好に理解するために、第２図で、行と列
に従って配置された簡素化回路網が示されるが、これは
ｎ＝４とする、ｎ×ｎのデイジタルデータマトリックス
を記憶するように設計されている。この回路網は、各々
がｎ×Ｔの持続時間をもつ２つの連続する動作位相に対
応する２つの接続構成に従って示されており、ここで、
Ｔは連続するデータを回路網に導入する期間である。以
後、この位相はそれぞれ、位相ａおよび位相ｂと称され
る。
に従って配置された簡素化回路網が示されるが、これは
ｎ＝４とする、ｎ×ｎのデイジタルデータマトリックス
を記憶するように設計されている。この回路網は、各々
がｎ×Ｔの持続時間をもつ２つの連続する動作位相に対
応する２つの接続構成に従って示されており、ここで、
Ｔは連続するデータを回路網に導入する期間である。以
後、この位相はそれぞれ、位相ａおよび位相ｂと称され
る。
第２図の最上部には、第１位相（位相ａ）に対応する
第１構成が示される。図の最上部には、第２位相（位相
ｂ）に対応する第２構成が示される。
第１構成が示される。図の最上部には、第２位相（位相
ｂ）に対応する第２構成が示される。
回路網はｎの入力,E0,E1,E2,E3およびその出力S0,S1,
S2,S3を備えている。それはなお、ｎ×ｎのレジスタを
備えているが、その各々はｎ×ｎデータマトリックスか
ら１デイジタルデータを記憶することができるが、この
マトリックスはｎ＝４として次のように構成される。
S2,S3を備えている。それはなお、ｎ×ｎのレジスタを
備えているが、その各々はｎ×ｎデータマトリックスか
ら１デイジタルデータを記憶することができるが、この
マトリックスはｎ＝４として次のように構成される。
C0（０） C0（１） C0（２） C0（３） C1（０） C1（１） C1（２） C1（３） C2（０） C2（１） C2（２） C2（３） C3（０） C3（１） C3（２） C3（３） レジスタは、ｉがレジスタの行番号であり、ｊがその
列番号である基準REG（i,j）で呼ばれる。従って、第１
行はレジスタREG（0,0）,REG（0,1）,REG（0,2）,REG
（0,3）から成り、第２行はレジスタREG（1,0）,REG
（1,1）等々からなる。
列番号である基準REG（i,j）で呼ばれる。従って、第１
行はレジスタREG（0,0）,REG（0,1）,REG（0,2）,REG
（0,3）から成り、第２行はレジスタREG（1,0）,REG
（1,1）等々からなる。
第１動作位相（ａ）において、回路網の入力E0からE3
は第１列の個々のレジスタの入力と接続され、又、回路
網の出力S0からS3は最後の列レジスタの出力と接合され
る。さらに、第１列以外の列の各レジスタの入力は、同
じ行の前の列のレジスタの出力と接続される。上述のマ
トリックスブロックのデータは、１行ずつ、入力E0から
E3に連続して供給される、すなわち、第１時間周期Ｔの
間、入力は第１行の４データを受信し、次いで、次の周
期の間、第２行のそれらを受信する、等である。
は第１列の個々のレジスタの入力と接続され、又、回路
網の出力S0からS3は最後の列レジスタの出力と接合され
る。さらに、第１列以外の列の各レジスタの入力は、同
じ行の前の列のレジスタの出力と接続される。上述のマ
トリックスブロックのデータは、１行ずつ、入力E0から
E3に連続して供給される、すなわち、第１時間周期Ｔの
間、入力は第１行の４データを受信し、次いで、次の周
期の間、第２行のそれらを受信する、等である。
ｎ×Ｔの時間周期の後、回路網は全データを含むこと
になる。その場合、これらのデータはレジスタ回路網の
内部で下記の構成となる。
になる。その場合、これらのデータはレジスタ回路網の
内部で下記の構成となる。
C3（０） C2（０） C1（０） C0（０） C3（１） C2（１） C1（１） C0（１） C3（２） C2（２） C1（２） C0（２） C3（３） C2（３） C1（３） C0（３） 第２動作位相（ｂ）では、持続時間はやはりｎ×Ｔで
あるが、レジスタ回路網内部の相互接続構成は変化し
て、第２図の下方で示されるものになる。入力E0,E1,E
2,E3は最後の行のレジスタの入力と接続し、そして出力
S0,S1,S2,S3は第１行のレジスタの出力と接続する。さ
らに、最後のものを除く、各行の各レジスタの入力は同
じ列の次の行のレジスタの出力と接続する。
あるが、レジスタ回路網内部の相互接続構成は変化し
て、第２図の下方で示されるものになる。入力E0,E1,E
2,E3は最後の行のレジスタの入力と接続し、そして出力
S0,S1,S2,S3は第１行のレジスタの出力と接続する。さ
らに、最後のものを除く、各行の各レジスタの入力は同
じ列の次の行のレジスタの出力と接続する。
従って、ｎの時間周期Ｔのこの第２位相の間、レジス
タ回路網には一方では新データが負荷され（別のｎ×ｎ
データマトリックスブロック）、そして他方では、以前
に記憶したデータをシフトアウトするであろう。
タ回路網には一方では新データが負荷され（別のｎ×ｎ
データマトリックスブロック）、そして他方では、以前
に記憶したデータをシフトアウトするであろう。
しかし、シフトアウト動作は第１行のレジスタによっ
て実行され、又、データは他の行から第１行に向かって
上向きに漸次，移動し、その結果、出て行くデータは先
ず下記のものであり、 C3（０） C2（０） C1（０） C0（０） 次に下記のデータである、 C3（１） C2（１） C1（１） C0（１）等々。
て実行され、又、データは他の行から第１行に向かって
上向きに漸次，移動し、その結果、出て行くデータは先
ず下記のものであり、 C3（０） C2（０） C1（０） C0（０） 次に下記のデータである、 C3（１） C2（１） C1（１） C0（１）等々。
すなわち、第１位相中、マトリックスブロックのデー
タは１行ずつ導入されたが、それらは１列ずつ取出され
る。
タは１行ずつ導入されたが、それらは１列ずつ取出され
る。
同様に、この第２位相中、前のように、データを再び
１行ずつ入れるが、データはレジスタ回路網の最後の行
を通って到着すると、１行から前の行へ、上向きに「垂
直方向に」漸次、移動する（第１位相では、１列から次
の列へ、データは「水平方向に」移動したが）。
１行ずつ入れるが、データはレジスタ回路網の最後の行
を通って到着すると、１行から前の行へ、上向きに「垂
直方向に」漸次、移動する（第１位相では、１列から次
の列へ、データは「水平方向に」移動したが）。
その結果、レジスタ回路網におけるデータ構成は、第
２位相の終りには下記ようになる。
２位相の終りには下記ようになる。
Ｃ′０（３） Ｃ′０（２） Ｃ′０（１） Ｃ′０
（０） Ｃ′１（３） Ｃ′１（２） Ｃ′１（１） Ｃ′１
（０） Ｃ′２（３） Ｃ′２（２） Ｃ′２（１） Ｃ′２
（０） Ｃ′３（３） Ｃ′３（２） Ｃ′３（１） Ｃ′３
（０） ダッシュマークは新データブロックに関することを表
わす。
（０） Ｃ′１（３） Ｃ′１（２） Ｃ′１（１） Ｃ′１
（０） Ｃ′２（３） Ｃ′２（２） Ｃ′２（１） Ｃ′２
（０） Ｃ′３（３） Ｃ′３（２） Ｃ′３（１） Ｃ′３
（０） ダッシュマークは新データブロックに関することを表
わす。
次いで、第１位相ａが再び始まる。すなわち、第２図
の上部で示される接続構成に再び入るのであって、デー
タは水平方向で取出される。従って最初に出て行くデー
タは次のものであり、 Ｃ′０（０） Ｃ′１（０） Ｃ′２（０） Ｃ′３
（０）次いで Ｃ′０（１） Ｃ′１（１） Ｃ′２（１） Ｃ′３
（１）さらに、云い換えると、第２位相中に１行ずつ導
入されたデータは、新しい第１位相中に、１列ずつ復元
させる。
の上部で示される接続構成に再び入るのであって、デー
タは水平方向で取出される。従って最初に出て行くデー
タは次のものであり、 Ｃ′０（０） Ｃ′１（０） Ｃ′２（０） Ｃ′３
（０）次いで Ｃ′０（１） Ｃ′１（１） Ｃ′２（１） Ｃ′３
（１）さらに、云い換えると、第２位相中に１行ずつ導
入されたデータは、新しい第１位相中に、１列ずつ復元
させる。
第２図は、回路網の２つの択一的構成におけるレジス
タ接続を象徴する図にすぎないが、第３図は、これまで
に明らかにした処理操作を得ることを可能とする回路網
の正確な構成を示す。
タ接続を象徴する図にすぎないが、第３図は、これまで
に明らかにした処理操作を得ることを可能とする回路網
の正確な構成を示す。
第３図では、相互接続を説明するために、レジスタ回
路網の少数の隣接するセルが示されている。回路網全体
でくり返される基本パターンは破線で囲まれている。
路網の少数の隣接するセルが示されている。回路網全体
でくり返される基本パターンは破線で囲まれている。
マルチプレクサMUX（i,j）は、ｉ行とｊ行に対応する
各レジスタREG（i,j）に連結する。
各レジスタREG（i,j）に連結する。
行指標ｉは０からｎ−１まで変化し、列指標ｊも０か
らｎ−１まで変化する。
らｎ−１まで変化する。
各レジスタは１入力と１出力を備え、そして時間周期
Ｔ内に、その入力に到着する１つの新データを記憶す
る。
Ｔ内に、その入力に到着する１つの新データを記憶す
る。
各マルチプレクサは１つの第１入力と、１つの第２入
力および１つの出力を備えている。それは第１位相（位
相ａ）中、その第１入力にある信号を、又、反対に、第
２位相（位相ｂ）中はその第２入力にある信号を、その
出力において発生する。従って、それはメモリの２つの
動作位相を表わす2n×Ｔの時間周期を有する論理信号に
よって制御される。
力および１つの出力を備えている。それは第１位相（位
相ａ）中、その第１入力にある信号を、又、反対に、第
２位相（位相ｂ）中はその第２入力にある信号を、その
出力において発生する。従って、それはメモリの２つの
動作位相を表わす2n×Ｔの時間周期を有する論理信号に
よって制御される。
レジスタおよびマルチプレクサの実施態様は後に明ら
かにされるが、それらの構造は受信されるデータの種類
に依存するものであるということは予め云えるものであ
る。
かにされるが、それらの構造は受信されるデータの種類
に依存するものであるということは予め云えるものであ
る。
ａ）データが並列のｍビットの形で供給される場合、レ
ジスタおよびマルチプレクサの入力と出力はｍ本の導線
から成るバスである。各レジスタは並列でｍケのセルを
持っている。
ジスタおよびマルチプレクサの入力と出力はｍ本の導線
から成るバスである。各レジスタは並列でｍケのセルを
持っている。
ｂ）データが直列のＰビットの形で供給される場合、入
力と出力はいつでも、周期ｔ＝T/Pを有する規則的リズ
ムでこれらのビットを伝送する単一導線を備えている。
レジスタは周期ｔ＝T/Pで作動されるＰの連続する位置
を持つシフトレジスタであり、そしてレジスタ入力に導
入される各データビットは、時間周期Ｔの後、出力が再
び見出される。
力と出力はいつでも、周期ｔ＝T/Pを有する規則的リズ
ムでこれらのビットを伝送する単一導線を備えている。
レジスタは周期ｔ＝T/Pで作動されるＰの連続する位置
を持つシフトレジスタであり、そしてレジスタ入力に導
入される各データビットは、時間周期Ｔの後、出力が再
び見出される。
ｃ）データが直列／並列の複式で処理される場合、構成
も複式になる。データがｍ個の導線の各々に直列のＰビ
ットを備えている場合、レジスタおよびマルチプレクサ
の入力と出力はｍ個の導線のバスであり、そしてレジス
タは数組のｍ個の並列動作シフトレジスタであって、各
シフトレジスタはＰ個の連続する位置を備えそして周期
ｔ＝T/Pで動作する。
も複式になる。データがｍ個の導線の各々に直列のＰビ
ットを備えている場合、レジスタおよびマルチプレクサ
の入力と出力はｍ個の導線のバスであり、そしてレジス
タは数組のｍ個の並列動作シフトレジスタであって、各
シフトレジスタはＰ個の連続する位置を備えそして周期
ｔ＝T/Pで動作する。
この発明はｂ）とｃ）の場合に特に興味深い点を有す
る。
る。
第３図では、回路網全体でくり返される接続構成が次
のようになることが明らかである。すなわち、行ｉと列
ｊのマルチプレクサMUX（i,j）の第１入力はレジスタRE
G（i,j−１）、すなわち、同じｉにおけるすぐ下のラン
クを有する列のレジスタの出力と接続している。マルチ
プレクサの第２入力はレジスタREG（ｉ＋1,j）、すなわ
ち、同じ列ｊの次の行のレジスタの出力と接続してい
る。
のようになることが明らかである。すなわち、行ｉと列
ｊのマルチプレクサMUX（i,j）の第１入力はレジスタRE
G（i,j−１）、すなわち、同じｉにおけるすぐ下のラン
クを有する列のレジスタの出力と接続している。マルチ
プレクサの第２入力はレジスタREG（ｉ＋1,j）、すなわ
ち、同じ列ｊの次の行のレジスタの出力と接続してい
る。
該マルチプレクサの出力はレジスタREG（i,j）の入力
に接続している。
に接続している。
この相互接続構成は全回路網においてくり返される
が、もちろん、回路網の末端、すなわち最初と最後の行
と列は別である。
が、もちろん、回路網の末端、すなわち最初と最後の行
と列は別である。
第４図は、これらの最初と最後の行と列の間、および
回路網の入力と出力の間の接続を示す。
回路網の入力と出力の間の接続を示す。
これらの接続は、マルチプレクサと同じ周期性ｎ×Ｔ
で作動するスイッチによって実行されるので、回路網は
この同じ周期内で、第２図の上方に示された構成から第
２図の下方に示される構成へ有効に切換わる。
で作動するスイッチによって実行されるので、回路網は
この同じ周期内で、第２図の上方に示された構成から第
２図の下方に示される構成へ有効に切換わる。
接続は以下の通りである。
第１列（ランク０）の全マルチプレクサはその第１入
力をメモリの各自の入力に接続されている。マルチプレ
クサMUX（0,0）の第１入力は入力E0に接続され、マルチ
プレクサMUX（1,0）の入力は入力E1に接続され、マルチ
プレクサMUX（ｎ−ｊ−1,0）の入力は入力Ｅ（ｎ−ｊ−
１）に接続され、等々である。
力をメモリの各自の入力に接続されている。マルチプレ
クサMUX（0,0）の第１入力は入力E0に接続され、マルチ
プレクサMUX（1,0）の入力は入力E1に接続され、マルチ
プレクサMUX（ｎ−ｊ−1,0）の入力は入力Ｅ（ｎ−ｊ−
１）に接続され、等々である。
第１行（ランク０）の各レジスタの出力は、第１位相
ａの間は開きそして第２位相ｂの間は閉じている各自の
スイッチによって、メモリの各自の出力と接続される。
レジスタREG（0,0）の出力は１スイッチにって出力Ｓ
（ｎ−１）と接続される。レジスタREG（0,j）の出力は
出力Ｓ（ｎ−ｊ−１）と接続される。レジスタREG（0,n
−１）の出力は出力S0と接続される。
ａの間は開きそして第２位相ｂの間は閉じている各自の
スイッチによって、メモリの各自の出力と接続される。
レジスタREG（0,0）の出力は１スイッチにって出力Ｓ
（ｎ−１）と接続される。レジスタREG（0,j）の出力は
出力Ｓ（ｎ−ｊ−１）と接続される。レジスタREG（0,n
−１）の出力は出力S0と接続される。
最後の列（ランクｎ−１）の各レジスタの出力は、第
１位相ａの間は閉じそして第１位相ｂの間は開いている
各自のスイッチによって、１つのメモリ出力と接続され
る。従ってレジスタREG（0,n−１）の出力は出力S0と接
続し、レジスタREG（1,n−１）の出力は出力S1と接続
し、等々である。
１位相ａの間は閉じそして第１位相ｂの間は開いている
各自のスイッチによって、１つのメモリ出力と接続され
る。従ってレジスタREG（0,n−１）の出力は出力S0と接
続し、レジスタREG（1,n−１）の出力は出力S1と接続
し、等々である。
最後に、最後の行（ランクｎ−１）の各マルチプレク
サの第２入力は各自のメモリ入力と接続している。マル
チプレクサMUX（ｎ−1,0）の第２入力は入力Ｅ（ｎ−
１）と接続し、マルチプレクサMUX（ｎ−1,j）の入力は
入力Ｅ（ｎ−ｊ−１）と接続し、マルチプレクサMUX
（ｎ−1,n−１）の入力は入力E0と接続している。第２
マルチプレクサ入力は、位相ａの間、その出力と接続し
ていることを考慮すべきである。
サの第２入力は各自のメモリ入力と接続している。マル
チプレクサMUX（ｎ−1,0）の第２入力は入力Ｅ（ｎ−
１）と接続し、マルチプレクサMUX（ｎ−1,j）の入力は
入力Ｅ（ｎ−ｊ−１）と接続し、マルチプレクサMUX
（ｎ−1,n−１）の入力は入力E0と接続している。第２
マルチプレクサ入力は、位相ａの間、その出力と接続し
ていることを考慮すべきである。
第３図および第４図に関連して明らかにされた回路は
ｎ×ｎデータの単一メモリを構成し、この場合、ｎ×ｎ
データのブロックは１行ずつ導入され、そして新データ
ブロックが１行ずつ導入される間、このデータは１列ず
つ再配置される。
ｎ×ｎデータの単一メモリを構成し、この場合、ｎ×ｎ
データのブロックは１行ずつ導入され、そして新データ
ブロックが１行ずつ導入される間、このデータは１列ず
つ再配置される。
その結果、第５図で示されるデイジタルデータ処理回
路構成を実行することができる。それは第１図で示され
た２メモリ構成よりずっと簡単であり、さらに演算装置
CTCとCTLが直列型のデータを処理する場合はいつでも、
非常に有利である。
路構成を実行することができる。それは第１図で示され
た２メモリ構成よりずっと簡単であり、さらに演算装置
CTCとCTLが直列型のデータを処理する場合はいつでも、
非常に有利である。
以下の図では、このメモリの望ましい実施態様を、デ
ータが直列／並列形式で到着する一般の場合について説
明する。この場合データがｍ個の導線バスに、Ｐ直列ビ
ットで到着することが認められるであろう。
ータが直列／並列形式で到着する一般の場合について説
明する。この場合データがｍ個の導線バスに、Ｐ直列ビ
ットで到着することが認められるであろう。
データビットを記憶するために使用され得る基本レジ
スタが第６図に示されている。
スタが第６図に示されている。
それは、縦続接続された２つの同一段から成り、そし
て周期ｔ＝T/Pをもった４つのクロック信号によって制
御される。これらの信号は第７図で示される。それらは
周期T/Pを有するクロックCLKから発射される。信号K1と
Q1は第１レジスタ段を制御し、信号K2とQ2は第２段を制
御する。
て周期ｔ＝T/Pをもった４つのクロック信号によって制
御される。これらの信号は第７図で示される。それらは
周期T/Pを有するクロックCLKから発射される。信号K1と
Q1は第１レジスタ段を制御し、信号K2とQ2は第２段を制
御する。
K1は信号CLKとほぼ同一であり、K2は単にCLKを反転さ
せることによって得られる。Q1は低論理レベルはK1の高
論理レベルへの遷移に続き、そしてQ2の下方への遷移に
関して遅延して高レベルに向って遷移する。Q2はK2とQ1
に関して、Q1がK1とQ2に関して持っていると同じ関係を
持っている。
せることによって得られる。Q1は低論理レベルはK1の高
論理レベルへの遷移に続き、そしてQ2の下方への遷移に
関して遅延して高レベルに向って遷移する。Q2はK2とQ1
に関して、Q1がK1とQ2に関して持っていると同じ関係を
持っている。
第６図に示される基本レジスタの各段は、段の入力と
インバータの入力間に直列になっている第1Nチヤネルト
ランジスタから成る。このトランジスタは信号Q1によっ
て制御される（第２段では信号Q2である）。インバータ
の出力は、一方では、電圧源Vddとインバータの入力の
間に組入れられたＰチヤンネルトランジスタのゲート
に、そして他方では、Ｎチヤンネルトランジスタのゲー
トにループバックされている。この後者のトランジスタ
はアース端子Vssとインバータ入力に接続し、かつ信号K
1（あるいは第２段では信号K2）によって制御される別
のＮチャンネルトランジスタとの間で直列に置かれてい
る。
インバータの入力間に直列になっている第1Nチヤネルト
ランジスタから成る。このトランジスタは信号Q1によっ
て制御される（第２段では信号Q2である）。インバータ
の出力は、一方では、電圧源Vddとインバータの入力の
間に組入れられたＰチヤンネルトランジスタのゲート
に、そして他方では、Ｎチヤンネルトランジスタのゲー
トにループバックされている。この後者のトランジスタ
はアース端子Vssとインバータ入力に接続し、かつ信号K
1（あるいは第２段では信号K2）によって制御される別
のＮチャンネルトランジスタとの間で直列に置かれてい
る。
第８図は、T/Pの周期をもった対称クロック信号CLKか
ら信号K1,Q1,K2,Q2を発生させる９個のインバータと２
個のNORゲートを備える回路を示す。
ら信号K1,Q1,K2,Q2を発生させる９個のインバータと２
個のNORゲートを備える回路を示す。
第９図はレジスタREG（i,j）の実用的実施態様であっ
て、データがｍ個の並列導線のバス上のＰ個の直列ビッ
トから成る、ｍ×Ｐの基本レジスタから成る。第９図の
各長方形は１ビットを記憶する基本レジスタを示す、す
なわち、１長方形は第６図に示される２段回路に対応す
る。
て、データがｍ個の並列導線のバス上のＰ個の直列ビッ
トから成る、ｍ×Ｐの基本レジスタから成る。第９図の
各長方形は１ビットを記憶する基本レジスタを示す、す
なわち、１長方形は第６図に示される２段回路に対応す
る。
レジスタREG（i,j）の入力はｍ本の導線バスによって
実行されるが、各導線は縦続接続されたＰ個の基本レジ
スタの各セットの入力に到着する。ここは各々が入力バ
スの導線に対応するｍケの並列セットがある。縦続の各
セットの最後のレジスタの出力はレジスタREG（i,j）の
出力導線を構成する。レジスタREG（i,j）の総出力はｍ
個の並列セットの出力導線によって構成されるｍ本の導
線から成るバスである。
実行されるが、各導線は縦続接続されたＰ個の基本レジ
スタの各セットの入力に到着する。ここは各々が入力バ
スの導線に対応するｍケの並列セットがある。縦続の各
セットの最後のレジスタの出力はレジスタREG（i,j）の
出力導線を構成する。レジスタREG（i,j）の総出力はｍ
個の並列セットの出力導線によって構成されるｍ本の導
線から成るバスである。
レジスタREG（i,j）ならびにメモリの他のレジスタの
すべての基本レジスタは同じ信号K1,Q1,K2,Q2によって
制御される。
すべての基本レジスタは同じ信号K1,Q1,K2,Q2によって
制御される。
この場合、マルチプレクサは、ｍ本の導線のバスによ
って構成される第１入力,m本の導線のバスによって構成
される第２入力、およびｍ本の導線のバスによって構成
される１出力を備えており、出力バスは、位相ａの間は
第１入力のバスに、又、位相ｂの間は第２入力のバスに
接続している。
って構成される第１入力,m本の導線のバスによって構成
される第２入力、およびｍ本の導線のバスによって構成
される１出力を備えており、出力バスは、位相ａの間は
第１入力のバスに、又、位相ｂの間は第２入力のバスに
接続している。
［発明の効果］ 以上詳述したように本発明によれば従来必要とした２
つのメモリ、これらメモリと演算装置CTCおよびCTL間の
作動回路を、単一メモリブロックで置換することができ
る。さらに、このメモリによって、直列，あるいは直列
／並列形式のデータが上記演算子において処理される場
合はいつでも、直列／並列および並列／直列変換器の使
用を避けることができるなどの効果がある。
つのメモリ、これらメモリと演算装置CTCおよびCTL間の
作動回路を、単一メモリブロックで置換することができ
る。さらに、このメモリによって、直列，あるいは直列
／並列形式のデータが上記演算子において処理される場
合はいつでも、直列／並列および並列／直列変換器の使
用を避けることができるなどの効果がある。
第１図は、まず行で、次の列で二重デイジタル値加算を
実行することができる回路構成図、第２図は、レジスタ
とメモリ入力および出力との間に２つの異なる接続構成
をもった、本発明によるメモリを組立てるレジスタ回路
網を記号的に示したブロック図、第３図は、隣接のレジ
スタ間で接続する、本発明によるレジスタ回路網の基本
構成図、第４図はメモリ入力と出力ならびにレジスタ回
路網の最初と最後の行および列間の相互接続を示す結続
図、第５図は本発明によるメモリを使用するデータ処理
回路を示すブロック図、第６図は単一データビットを記
憶する基本レジスタを示す回路図、第７図は、第６図に
示された基本レジスタ制御信号のタイムチャート、第８
図は、第６図に示された制御信号の基本レジスタをセッ
トする回路を示す結線図、第９図は本発明によるメモリ
を構成する回路網のレジスタREG（i,j）を示すブロック
図である。 MEM……本発明の転置メモリ、MUX（i,j）……マルチプ
レクサ、REG（i,j）……レジスタ。
実行することができる回路構成図、第２図は、レジスタ
とメモリ入力および出力との間に２つの異なる接続構成
をもった、本発明によるメモリを組立てるレジスタ回路
網を記号的に示したブロック図、第３図は、隣接のレジ
スタ間で接続する、本発明によるレジスタ回路網の基本
構成図、第４図はメモリ入力と出力ならびにレジスタ回
路網の最初と最後の行および列間の相互接続を示す結続
図、第５図は本発明によるメモリを使用するデータ処理
回路を示すブロック図、第６図は単一データビットを記
憶する基本レジスタを示す回路図、第７図は、第６図に
示された基本レジスタ制御信号のタイムチャート、第８
図は、第６図に示された制御信号の基本レジスタをセッ
トする回路を示す結線図、第９図は本発明によるメモリ
を構成する回路網のレジスタREG（i,j）を示すブロック
図である。 MEM……本発明の転置メモリ、MUX（i,j）……マルチプ
レクサ、REG（i,j）……レジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/16
Claims (4)
- 【請求項１】各データが並列ｍビット、直列Ｐビットの
ｍ×Ｐビット（ｍ、Ｐ、は何れも２以上の整数）の複数
のデータにより構成されるｎ×ｎ個のデータグループを
１行ずつ受信するｎ入力と、連続する列に従ってまとめ
られたデータを出力するｎ出力を備える転置メモリであ
って、データはデータ正方形マトリックスのｎ×ｎデー
タであり、電気信号の形で送信され、処理されるが、前
記メモリはなお、縦横に配置されたｎ×ｎ個のレジスタ
と、ｎ×ｎ個のマルチプレクサから成る回路網を備え
て、各レジスタは１マルチプレクサと連結し、行ｉにお
けるその場所と列ｊにおけるその場所によって指示さ
れ、上記マルチプレクサは第１入力が同じ行で前列のレ
ジスタの出力に接続され、第２入力が次の行で同列のレ
ジスタの出力に接続され、又、出力が上記レジスタの入
力に接続されており、マルチプレクサの出力はメモリの
第１動作位相の間、第１入力の状態を伝送し、さらに第
２位相の間、第２入力の状態を伝送し、上記回路網の最
初と最後の行と列のレジスタおよびマルチプレクサの接
続は、 ａ）第１列のマルチプレクサの第１入力はそれぞれ、メ
モリの各自の入力に接続されている、 ｂ）最後の列のレジスタの出力はそれぞれ、各自のスイ
ッチによってメモリの各自の出力に接続し、該スイッチ
は第１位相中に閉じ、又、第２位相中は開いている、 ｃ）第１行の各レジスタの出力は、第１位相中は開き、
第２位相中は閉じているスイッチによって、メモリの各
自の出力に接続している、 ｄ）最後の行のマルチプレクサの第２入力はメモリの各
自の入力に接続している、のようになっていることを特
徴とするデータ処理回路のための転置メモリ。 - 【請求項２】請求項１記載のメモリにおいて、各レジス
タには周期的に新データが充填され、かつ、メモリに新
データを導入する頻度に対応する時間周期Ｔ内に、前に
記録されたデータが取除かれ、上記メモリの第１と第２
動作位相は、各々、時間ｎ×Ｔの期間、継続することを
特徴とするデータ処理回路のための転置メモリ。 - 【請求項３】請求項２記載のメモリにおいて、上記各レ
ジスタは縦続接続されたＰ個の基本レジスタのｍ個の並
列セットから構成され、各基本レジスタは１データビッ
トを記憶することができ、かつ新ビットを受信し、送信
するために周期的に動作し、該周期はＴが新データをメ
モリに導入する時間周期である場合、周期T/Pであり、
或るレジスタの入力はｍケの導線のバスによって構成さ
れ、そしてその出力はｍ個の導線の別のバスによって構
成され、さらにマルチプレクサの入力と出力もまた、ｍ
個の導線のバスによって構成される、ことを特徴とする
データ処理回路のための転置メモリ。 - 【請求項４】電気信号の形で送信されるｎ×ｎデータの
１ブロックにおいて、データの行加算を実行し、次いで
該行加算の結果のデータの列加算を実行するデイジタル
データ処理回路であって、処理しようとするデータを受
信する。行加算のための第１演算装置を備えており、該
第１演算装置の出力は、請求項１記載のメモリの入力に
接続しており、該メモリの出力は列加算のための第２演
算装置の入力に接続している，ことを特徴とするデイジ
タルデータ処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR87/09458 | 1987-07-03 | ||
| FR8709458A FR2617621B1 (fr) | 1987-07-03 | 1987-07-03 | Memoire de transposition pour circuit de traitement de donnees |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01258066A JPH01258066A (ja) | 1989-10-16 |
| JP2994390B2 true JP2994390B2 (ja) | 1999-12-27 |
Family
ID=9352847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158233A Expired - Fee Related JP2994390B2 (ja) | 1987-07-03 | 1988-06-28 | データ処理回路のための転置メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4903231A (ja) |
| EP (1) | EP0298002B1 (ja) |
| JP (1) | JP2994390B2 (ja) |
| KR (1) | KR890002782A (ja) |
| DE (1) | DE3871442D1 (ja) |
| FR (1) | FR2617621B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2657739B1 (fr) * | 1990-01-26 | 1992-05-07 | Sgc Thomson Microelectronics Sa | Serialiseur/deserialiseur. |
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