KR890001092A - 반도체 메모리 장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 반도체 메모리 소자의 일반적 배열을 도시하는 평면도.
제2도는 주변 회로가 있는 셀 배열의 개략적인 블록 다이어그램.
제3도는 다이나믹 메모리 셀의 개략적인 회로.
Claims (5)
- 반도체 장치로서, 행 및 열로 배열된 다수의 메모리 셀을 갖는 적어도 하나 이상의 메모리 배열을 구비하며, 상기 메모리 셀 각각은 저장 캐패시터 및 전계효과 트랜지스터를 포함하며, 상기 열의 상기 배열의 양주변을 따라 두 외부열과는 다른 내부열의 메모리 셀의 저장 캐패시터는 제1용량을 가지며, 상기 두 외부열내의 메모리 셀의 저장 캐패시터는 상기 제1용량보다 큰 제2용량을 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제1용량에 대한 상기 제2용량의 비는 1.2 내지 2의 범위내에 있는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 다수의 워드 라인은 상기 메모리 어레이의 상기 행에 배열되며 다수의 비트 라인은 상기 열에 배열되는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 제2캐패시터는 상기 행의 방향으로 상기 캐패시터의 폭보다 큰 폭을 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치로서, 행으로 배열된 워드라인, 열로 배열된 비트라인, 행 및 열로 배열되며 워드라인 및 비트 라인에 결합된 다수의 메모리셀을 갖는 메모리셀 배열 및 상기 한 워드라인을 동작식으로 선택하도록 상기 메모리 셀 배열의 외부에 배열된 주변회로를 구비하며, 상기 메모리셀 각각은 저장 캐패시터와, 이 저장 캐패시터와 상기 비트 라인중 한 라인간에 결합된 전달장치와, 한 워드라인에 결합된 제어전극을 가지며, 상기 배열의 양측을 따라 상기 두열이 아닌 내부열내의 메모리 셀의 저장 캐패시터는 제1용량을 가지며, 상기 두 측열내의 메모리 셀의 저장 캐패시터는 상기 제1용량보다 큰 제2용량을 갖는 것을 특징으로 하는 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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