KR880014564A - 메모리 장치용 출력 버퍼 제어회로 - Google Patents

메모리 장치용 출력 버퍼 제어회로 Download PDF

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KR880014564A
KR880014564A KR1019880006171A KR880006171A KR880014564A KR 880014564 A KR880014564 A KR 880014564A KR 1019880006171 A KR1019880006171 A KR 1019880006171A KR 880006171 A KR880006171 A KR 880006171A KR 880014564 A KR880014564 A KR 880014564A
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output buffer
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control circuit
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KR1019880006171A
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미츠오 이소베
아키라 아오노
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아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바마이콤 엔지니어링 가부시키가이샤
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Abstract

내용 없음

Description

메모리 장치용 출력 버퍼 제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 어드레스 변화에 응답하는 일반적인 스태틱형 RAM의 출력 버퍼 제어회로를 도시해 놓은 블록도, 제2(a)도 내지 제2(C)도는 제1도에 도시된 출력 버퍼 제어회로의 동작을 설명하기 위한 타이밍 챠트, 제3도는 메모리 칩의 칩활성신호에 응답하는 일반적인 스태틱형 RAM의 출력 버퍼 제어회로를 도시해 놓은 블록도.

Claims (10)

  1. 어드레스 입력의 변화를 검지해 주는 어드레스 변화 검지회로(1)의 검지출력(E1) 및 메모리셀(7)로부터 데이터 독출 완료 시점을 검지해 주는 독출 검지회로(2)의 검지출력(E2)에 의해 출력상태(E5)가 제어되는 스위칭회로(4)(5)와, 상기 메모리셀(7)로부터 독출 데이터(D3)를 출력(D6)하기 위한 출력 버퍼(6)를 구성해서, 상기 스위칭회로(4)(5)의 출력을 이용해서 활성/비활성 상태로 제어해 주도록 된 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  2. 제1항에 있어서, 상기 독출 검지회로(2)가 메모리셀어레이의 비트선쌍의 전위차를 검지해서 증폭해 주는 1쌍의 감지증폭기(21)(22)와, 이 1쌍의 감지증폭기(21)(22)의 서로 역상의 출력단(D)(D)에 접속되는 1쌍의 감지선(SL)(SL) 상호간에 접속되는 감지선 이겔라이즈용 트랜지스터(23) 및, 상기 1쌍의 감지선(SL)(SL)에 입력이 접속되어 상기 검지출력(E2)을 출력해 주는 배타적 노아게이트(24)로 이루어진 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  3. 제1항에 있어서, 상기 스위칭회로(4)(5)는 어드레스 변화 검지회로(1)의 검지출력(E1)이 활성화(하이레벨)될 때 셋트되고 상기 독출 검지회로(2)의 검지출력(E2)이 활성화될 때 활성(하이상태)리셋트되는 RS플립플롭(4)으로 이루어진 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  4. 제3항에 있어서, 상기 RS플립플롭(4)의 출력(E4)과 출력 활성신호(OE), 기록 활성신호(WE) 및 칩 활성신호(CE)의 논리처리를 행하는 출력 제어회로(5)에 의해 상기 RS플립플롭(4)이 셋트 상태일 때에는 상기 출력버퍼(6)를 비활성 상태로 제어하고 상기 RS플립플롭(4)이 리셋트 상태일 때에는 상기 출력 버퍼를 비활성 상태로 제어하며, 상기 출력 활성신호(OE)와 기록 활성신호(WE) 및 칩활성신호(CE)가 소정의 신호레벨(하이레벨)이라면 상기 출력 버퍼(6)를 활성 상태로 제어하도록 구성된 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  5. 제3항에 있어서, 상기 독출 검지회로(2)가 메모리셀어레이의 비트선쌍의 전위치를 검지해서 증폭해주는 1쌍의 감지증폭기(21)(22)와, 이 1쌍의 감지증폭기(21)(22)의 서로 역상의 출력단(D)(D)에 접속되는 1쌍의 감지선(SL)(SL) 상호간에 접속되는 감지선 이겔라이즈용 트랜지스터(23) 및, 상기 1쌍의 감지선(SL)(SL)에 입력이 접속되어 상기 검지출력(E2)을 출력해 주는 배타적 노아게이트(24)로 이루어진 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  6. 메모리의 활성/비활성을 제어하기 위한 칩활성신호(CE ; E10) 및 메모리셀(7)로부터 데이터 독출 완료시점을 검지해 주는 독출 검지회로(2)의 검지출력(E2)에 의해 출력상태(E5)가 제어되는 스위칭회로(4)(5)와, 상기 메모리셀(7)로부터 독출 데이터(D3)를 출력(D6)하기 위한 출력 버퍼(6)을 구성해서, 상기 스위칭회로(4)(5)의 출력을 이용해서 활성/비활성 상태로 제어해 주도록 된 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  7. 제6항에 있어서, 상기 독출 검지회로(2)가 메모리셀어레이의 비트선쌍의 전위차를 검지해서 증폭해 주는 1쌍의 감지증폭기(21)(22)와, 이 1쌍의 감지증폭기(21)(22)의 서로 역상의 출력단(D)(D)에 접속되는 1쌍의 감지선(SL)(SL) 상호간에 접속되는 감지선 이겔라이즈용 트랜지스터(23) 및, 상기 1쌍의 감지선(SL)(SL)에 입력이 접속되어 상기 검지출력(E2)을 출력해 주는 배타적 노아게이트(24)로 이루어진 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  8. 제6항에 있어서, 상기 스위칭회로(4)(5)는 어드레스 변화 검지회로(1)의 검지출력(E1)이 활성화(하이레벨)될 때 셋트되고 상기 독출 검지회로(2)의 검지출력(E2)이 활성화될 때 활성(하이상태) 리셋트 되는 RS플립플롭(4)으로 이루어진 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  9. 제8항에 있어서, 상기 RS플립플롭(4)의 출력(E4)과 출력 활성신호(OE) 및 기록 활성신호(WE)의 논리처리를 행하는 출력 제어회로(5)에 의해 상기 RS플립플롭(4)이 셋트 상태일 때에는 상기 출력 버퍼(6)를 비활성 상태로 제어하고 상기 RS플립플롭(4)이 리셋트 상태일 때에는 상기 출력 버퍼(6)를 비활성 상태로 제어하며, 상기 출력 활성신호(OE)와 기록 활성신호(WE)가 소정의 신호레벨(하이레벨)이라면 상기 출력 버퍼(6)를 활성 상태로 제어하도록 구성된 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
  10. 제8항에 있어서, 상기 독출 검지회로(2)가 메모리셀어레이의 비트선쌍의 전위차를 검지해서 증폭해 주는 1쌍의 감지증폭기(21)(22)와, 이 쌍의 감지증폭기(21)(22)의 서로 역상의 출력단(D)(D)에 접속되는 1쌍의 감지선(SL)(SL) 상호간에 접속되는 감지선 이/라이즈용 트랜지스터(23) 및, 상기 1쌍의 감지선(SL)(SL)에 입력이 접속되어 상기 검지출력(E2)을 출력해 주는 배타적 노아케이트(24)로 이루어진 것을 특징으로 하는 메모리 장치용 출력 버퍼 제어회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880006171A 1987-05-26 1988-05-26 메모리 장치용 출력 버퍼 제어회로 KR880014564A (ko)

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