KR20240080191A - 디스플레이 장치 - Google Patents

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KR20240080191A
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김기욱
김광민
나지수
변민우
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 일변에 내측으로 인입된 트렌치부를 구비하며, 상기 트렌치부를 사이에 두고 배치되어 화상을 표시하는 제1표시영역 및 제2표시영역을 포함하는 표시영역 및 상기 표시영역 주변의 주변영역을 포함하는 기판; 상기 표시영역에 배치된 박막트랜지스터 및 디스플레이 소자; 상기 주변영역 상에서 상기 트렌치부와 인접하게 배치된 내장 회로부; 상기 제1표시영역에 배치된 제1배선 및 상기 제2표시영역에 배치된 제2배선; 상기 제1배선 및 상기 제2배선을 연결하며, 상기 내장 회로부와 중첩 배치된 연결배선;을 구비한, 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로, 보다 상세하게는 디스플레이 영역이 변형되어도 고품질의 화상이 구현될 수 있는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 디스플레이 장치는 표시영역과 주변영역으로 구획된 기판을 포함한다. 상기 표시영역에는 스캔 라인과 데이터 라인이 상호 절연되어 형성되고, 상기 스캔 라인 및 상기 데이터 라인이 교차하여 상기 표시영역에 다수의 화소 영역이 정의된다. 또한, 상기 표시영역에는 상기 화소 영역들 각각에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극이 구비된다. 또한, 상기 표시영역에는 상기 화소 영역들에 공통으로 구비되는 대향전극이 구비된다. 주변영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
이러한 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치가 다양하게 활용됨에 따라 디스플레이 장치의 형태를 설계하는데 있어서, 이미지를 제공하는 표시영역의 형상에 대한 설계가 다양해지고 있다.
본 발명의 실시예들은 고품질의 화상을 구현하는 디스플레이 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 일변에 내측으로 인입된 트렌치부를 구비하며, 상기 트렌치부를 사이에 두고 배치되어 화상을 표시하는 제1표시영역 및 제2표시영역을 포함하는 표시영역 및 상기 표시영역 주변의 주변영역을 포함하는 기판; 상기 표시영역에 배치된 박막트랜지스터 및 디스플레이 소자; 상기 주변영역 상에서 상기 트렌치부와 인접하게 배치된 내장 회로부; 상기 제1표시영역에 배치된 제1배선 및 상기 제2표시영역에 배치된 제2배선; 상기 제1배선 및 상기 제2배선을 연결하며, 상기 내장 회로부와 중첩 배치된 연결배선;을 구비한, 디스플레이 장치를 제공한다.
일 실시예에 있어서, 상기 내장 회로부는 적어도 하나의 주변 박막트랜지스터를 포함하는 복수의 스테이지를 포함하며, 상기 연결배선은 상기 적어도 하나의 주변 박막트랜지스터와 중첩될 수 있다.
일 실시예에 있어서, 상기 내장 회로부와 연결되어 상기 표시영역으로 연장된 스캔선;을 더 포함하며, 상기 스캔선은 상기 연결배선과 다른 층에서 상기 연결배선과 교차될 수 있다.
일 실시예에 있어서, 상기 연결배선은 서로 인접한 제1연결배선 및 제2연결배선을 포함하며, 상기 내장 회로부와 비중첩된 영역에서의 제1연결배선 및 제2연결배선의 최단거리는 상기 내장회로부와 중첩된 영역에서의 제1연결배선 및 제2연결배선의 최단거리 보다 클 수 있다.
일 실시예에 있어서, 상기 연결배선은 서로 인접한 제1연결배선 및 제2연결배선을 포함하며, 상기 내장회로부와 중첩된 영역에서의 제1연결배선 및 제2연결배선은 만곡될 수 있다.
일 실시예에 있어서, 상기 내장회로부와 중첩된 영역에서의 제1연결배선 및 제2연결배선의 만곡된 정도는 서로 다를 수 있다.
일 실시예에 있어서, 상기 기판은 상기 트렌치부가 배치된 제1변, 및 상기 제1변과 교차하며 상기 제1변의 길이보다 긴 제2변을 포함하며, 상기 주변영역에서 상기 제2변에 인접하게 배치되며 상기 제1배선에 제어 신호를 전달하는 패드부;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1배선 및 상기 제2배선을 덮는 무기 보호층 및 평탄화층;을 더 포함하며, 상기 연결배선은 상기 평탄화층 상에 배치되어, 상기 평탄화층 및 상기 무기 보호층을 관통하는 제1컨택홀 및 제2컨택홀을 통해서 각각 상기 제1배선 및 상기 제2배선과 연결될 수 있다.
일 실시예에 있어서, 상기 표시영역의 일 변에 대응되도록 배치된 제1전원전압선; 및 상기 표시영역의 적어도 일부를 둘러싸도록 배치된 제2전원전압선;을 더 포함하며, 상기 내장회로부는 상기 표시영역 및 상기 제2전원전압선 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 제2전원전압선은 상기 제1배선과 동일한 층에 배치된 제1층, 및 상기 연결배선과 동일 물질로 구비된 제2층이 적층되어 구비될 수 있다.
일 실시예에 있어서, 상기 디스플레이 소자는 화소전극, 중간층, 및 대향전극으로 구비되며, 상기 제2전원전압선 상부에는 상기 화소전극과 동일한 물질로 구비된 도전층이 배치되고, 상기 대향전극은 상기 주변영역까지 연장되어, 상기 도전층을 매개로 상기 제2전원전압선과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 기판과 상기 박막트랜지스터 사이에서, 상기 박막트랜지스터와 절연층을 사이에 두고 중첩배치된 하부 도전층;을 더 포함하며, 상기 연결배선은 상기 하부 도전층과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 연결배선은 상기 절연층을 관통하는 컨택홀을 통해서 상기 제1배선과 연결될 수 있다.
일 실시예에 있어서, 상기 표시영역을 밀봉하는 것으로, 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함하는 박막봉지층; 및 상기 주변영역에 배치되어 상기 기판으로 부터 돌출된 댐부;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시영역을 밀봉하는 것으로, 상기 기판과 대향되도록 배치된 밀봉기판; 및 상기 주변영역을 둘러싸도록 배치되어, 상기 기판과 상기 밀봉기판을 접합하는 밀봉부재;를 더 포함할 수 있다.
본 발명의 다른 실시예는, 제1변에 내측으로 인입된 트렌치부를 구비하며, 상기 트렌치부를 사이에 두고 배치되어 화상을 표시하는 제1표시영역 및 제2표시영역을 포함하는 표시영역 및 상기 표시영역 주변의 주변영역을 포함하는 기판; 상기 표시영역에 배치된 박막트랜지스터 및 디스플레이 소자; 상기 주변영역 상에서 상기 트렌치부와 인접하게 배치되며, 적어도 하나의 주변 박막트랜지스터를 포함하는 제1내장 회로부; 상기 제1변과 교차하는 제2변에 배치되며, 제어부가 실장되는 패드부; 상기 제1표시영역에 배치된 제1배선 및 상기 제2표시영역에 배치된 제2배선; 및 상기 제1배선 및 상기 제2배선을 연결하며, 상기 내장 회로부와 중첩 배치된 연결배선;을 구비한, 디스플레이 장치를 제공한다.
일 실시예에 있어서, 상기 제2변의 길이는 상기 제1변의 길이보다 길 수 있다.
일 실시예에 있어서, 상기 기판의 상기 제1변의 반대측에 배치된 제3변에 인접하게 배치된 제2내장회로부;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 연결배선은 상기 적어도 하나의 주변 박막트랜지스터와 중첩 배치될 수 있다.
일 실시예에 있어서, 상기 연결배선의 적어도 일부는 상기 트렌치부의 형상을 따라 만곡될 수 있다.
본 발명의 실시예들에 따르면, 트렌치부에 인접하게 내장 회로부를 구비하고, 상기 내장 회로부와 연결배선을 중첩 배치시킴으로써 고품질의 이미지를 제공하는 동시에 주변영역을 줄일 수 있는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예예 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도들이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 확대한 평면도로, 도 1의 A 부분에 대응된다.
도 4는 도 3의 B 부분을 확대한 평면도이다.
도 5는 도 3의 I-I'선 및 II-II'선을 따라 취한 단면도이다.
도 6은 도 4의 III-III'을 따라 취한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 디스플레이 장치의 단면도이다.
도 8a 및 도 8b은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
디스플레이 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal DisPLay), 전기영동 표시 장치(Electrophoretic DisPLay), 유기 발광 표시 장치(Organic Light Emitting DisPLay), 무기 EL 표시 장치(Inorganic Light Emitting DisPLay), 전계 방출 표시 장치(Field Emission DisPLay), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter DisPLay), 플라즈마 표시 장치(PLasma DisPLay), 음극선관 표시 장치(Cathode Ray DisPLay) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 디스플레이 장치의 기판(100)은 제1변(100a)에 기판(100)의 내측으로 인입된 트렌치부(TH)를 가진다. 트렌치부(TH)는 기판(100)의 상면과 하면을 관통하여 제거된 영역인 관통부로도 이해될 수 있다. 상기 트렌치부(TH)는 U자 형태 또는 다각형의 일부의 형태가 제거된 형상으로 구비될 수 있는 등 다양한 변형이 가능하다. 트렌치부(TH)에는 카메라, 스피커, 센서 등이 배치된 모듈이 배치될 수 있다.
기판(100) 상에는 표시영역(DA) 및 표시영역(DA) 주변의 주변영역(PA)이 구획된다. 표시영역(DA)은 메인영역(DAm), 제1표시영역(DA1), 및 제2표시영역(DA2)을 구비할 수 있다. 제1표시영역(DA1) 및 제2표시영역(DA2)은 메인영역(DAm)으로부터 제1방향으로 돌출되어 구비되며, 제1표시영역(DA1)과 제2표시영역(DA2)은 제2방향을 따라 소정의 간격으로 이격되어 배치될 수 있다. 달리 표현하면, 제1표시영역(DA1)과 제2표시영역(DA2)은 트렌치부(TH)를 중심으로 각각 상측과 하측에 배치될 수 있다. 주변영역(PA)은 표시영역(DA)의 외곽을 둘러싸며 배치된다.
기판(100)은 상기 트렌치부(TH)가 구비된 제1변(100a), 제1변(100a)과 교차하는 방향으로 배치된 제2변(100b), 제1변(100a)으로부터 표시영역(DA)의 반대측에 배치된 제3변(100c), 및 제2변(100b)으로부터 표시영역(DA)의 반대측에 배치된 제4변(100d)을 포함한다. 기판(100)의 제1변(100a) 및 제3변(100c)의 길이는 제2변(100b) 및 제4변(100d)의 길이에 비해서 짧게 구비될 수 있다.
표시영역(DA)에는 제1방향으로 연장된 스캔선(SL)과, 제1방향과 교차하는 제2방향으로 연장된 데이터선(DL)에 연결된 화소(P)들을 포함한다. 각 화소(P)는 제2방향으로 연장된 구동전압선(PL)과도 연결될 수 있다. 본 명세서에서, 배선이 '제1방향 또는 제2방향으로 연장된다'는 의미는 직선 형상으로 연장되는 것 뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선 형상으로 연장되는 것도 포함한다.
각 화소(P)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기발광소자(organic light emitting diode)를 포함할 수 있다. 또한, 각 화소(P)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다. 표시영역(DA)은 화소(P)들에서 방출되는 빛을 통해 소정의 이미지를 제공한다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색 또는 백색 중 어느 하나의 색상의 빛을 방출하는 부화소를 나타낸다. 화소(P)들은 스트라이프 구조, 펜타일 구조 등 다양한 형태로 배열될 수 있다.
주변영역(PA)은 화소(P)들이 배치되지 않은 영역으로, 이미지를 제공하지 않는다. 주변영역(PA)에는 서로 다른 전원전압을 인가하는 제1전원전압선(10), 제2전원전압선(20)이 배치될 수 있다. 또한, 주변영역(PA)에는 제1내장회로부(30), 제2내장회로부(40), 및 패드부(50)가 배치될 수 있다.
제1전원전압선(10)은 주변영역(PA)에서 표시영역(DA)의 일변에 대응되도록 배치될 수 있으며, 제1전원전압선(10)에는 표시영역(DA)에 배치된 복수의 화소(P)들에게 구동전압을 전달하는 복수의 구동전압선(PL)들이 연결될 수 있다. 한편, 제1전원전압선(10)은 패드부(50)의 제1단자(52)와 연결될 수 있다.
제2전원전압선(20)은 주변영역(PA)에서 표시영역(DA)을 부분적으로 둘러싸도록 배치될 수 있다. 트렌치부(TH)와 인접하게 배치된 제2전원전압선(20)은 트렌치부(TH)의 형상에 따라 만곡되어 형성될 수 있다. 제2전원전압선(20)은 제1전원전압선(10)과 인접한 표시영역(DA)의 어느 하나의 변을 제외한 나머지 변들을 따라 연장될 수 있다. 제2전원전압선(20)은 패드부(50)의 제2단자(53)와 연결될 수 있다.
제1내장회로부(30)는 기판(100)의 제1변(100a), 즉, 트렌치부(TH)에 인접하게 배치되며, 표시영역(DA)과 제2전원전압선(20) 사이에 배치될 수 있다. 제1내장회로부(30)는 트렌치부(TH)의 형상에 따라 만곡되어 형성될 수 있다. 또는, 제1내장회로부(30)는 표시영역(DA)의 형상에 따라 만곡되어 형성될 수 있다. 즉, 제1내장회로부(30)는 제1방향으로 돌출된 제1표시영역(DA1) 및 제2표시영역(DA2)의 형상 및 표시영역(DA)의 일 코너가 라운드된 형상 등을 따라 만곡되어 배치될 수 있다.
제1내장회로부(30)는 스캔 구동부를 포함할 수 있다. 즉, 제1내장회로부(30)는 표시영역(DA)의 화소들(P)에게 제공하는 스캔 신호를 생성할 수 있다.
제2내장회로부(40)은 기판(100)의 제3변(100c)에 인접하게 배치될 수 있다. 제2내장회로부(40)는 스캔 구동부를 포함할 수 있다. 즉, 제2내장회로부(40)는 표시영역(DA)의 화소들(P)에게 제공하는 스캔 신호를 생성할 수 있다.
제1내장회로부(30) 및 제2내장회로부(40)는 표시영역(DA)의 양측에 배치되며, 듀얼 스캐닝할 수 있다. 예컨대, 제1내장회로부(30)는 표시영역(DA)에 구비된 화소들(P) 중 일부 화소들(P)에 스캔 신호를 생성하여 전달하고, 제2내장회로부(40)는 표시영역(DA)에 구비된 화소들(P) 중 나머지 화소들(P)에 스캔 신호를 생성하여 전달할 수 있다. 제1내장회로부(30) 및 제2내장회로부(40)는 동기 처리된 클럭 신호에 의해 동기화될 수 있다.
제1내장회로부(30) 및 제2내장회로부(40)는 각각 발광 구동부를 더 포함할 수 있다. 발광 구동부는 발광 제어 신호를 생성할 수 있다. 일부 실시예에서, 제1내장회로부(30)는 스캔 구동부로 구성되고, 제2내장회로부는 발광 구동부로 형성될 수 있다. 한편, 제2내장회로부(40)는 생략될 수 있다. 제1내장회로부(30) 및/또는 제2내장회로부(40)는 패드부의 제3단자(54)와 연결될 수 있다.
패드부(50)는 기판(100)의 긴 변인 제2변(100b) 또는 제4변(100d)에 인접하게 배치될 수 있다. 즉, 도면에서는 패드부(50)가 제2변(100b)에 배치된 경우를 도시하고 있으나, 패드부(50)는 제4변(100d)에 배치될 수 있다.
패드부(50)는 복수의 단자(51, 52, 53, 54)들을 포함한다. 패드부(50)는 절연층에 의해 덮이지 않고 노출되어, 드라이버 IC 칩 등과 같은 제어부(70)를 포함하는 플렉서블 인쇄회로기판과 같은 연성 필름(60)과 연결될 수 있다. 도 1에는 제어부(70)가 연성 필름(60)을 통해 연결된 COF(Chip on Film)의 타입을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로 제어부(70)는 기판(100)의 패드부(50) 상에 직접 배치되는 COP(Chip on Panel)타입일 수 있다.
제어부(70)는 외부에서 전달되는 복수의 영상 신호를 복수의 영상 데이터 신호로 변경하고, 변경된 신호를 단자(51)를 통해 표시영역(DA)으로 전달한다. 또한, 제어부는 수직동기신호, 수평동기신호, 및 클럭신호를 전달받아 상기 제1내장회로부(30) 및 제2내장회로부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 단자(54)를 통해 각각에 전달할 수 있다. 제어부는 단자(52, 53)을 통해 제1전원전압선(10) 및 제2전원전압선(20) 각각에 서로 다른 전압을 전달할 수 있다.
제1전원전압선(10)은 각 화소(P)에 제1전원전압(ELVDD)을 제공하고, 제2전원전압선(20)은 각 화소(P)에 제2전원전압(ELVSS)을 제공할 수 있다. 예컨대, 제1전원전압(ELVDD)은 제1전원전압선(10)과 연결된 구동전압선(PL)을 통해 각 화소(P)에 제공될 수 있다. 제2전원전압(ELVSS)은 각 화소(P)에 구비된 유기발광소자의 캐소드와 주변영역(PA)에서 접속할 수 있다.
본 실시예에서, 패드부(50)는 트렌치부(TH)가 형성된 기판의 제1변(100a) 보다 상대적으로 긴 길이를 갖는 제2변(100b) 또는 제4변(100d)에 배치될 수 있다. 패드부(50)는 제어부(70)에서 생성된 데이터 신호를 전달해야하는 바, 스캔-온-타임(Scan on Time)을 고려했을 때, 기판(100)의 긴 변에 배치되는 것이 고해상도 구현에 있어서 유리할 수 있다. 이 경우, 기판(100)의 제1표시영역(DA1) 및 제2표시영역(DA2)에 데이터 신호를 전달하기 위한 데이터선은 그 일부가 트렌치부(TH)에 인접한 주변영역(PA)에 배치될 수 있으며, 이에 따라 주변영역(PA)의 사이즈가 확대될 수 있다.
본 실시예에서는 제1표시영역(DA1)의 데이터선 및 제2표시영역(DA2)의 데이터선을 별도로 구비하고, 이들을 브릿지로 연결하는 연결배선을 제1내장회로부(30)과 중첩되도록 배치되도록 함에 따라 주변영역(PA)의 사이즈를 축소하고 있다. 이에 대한 보다 상세한 내용에 대해서는 후술하도록 한다.
도 2a 및 도 2b는 본 발명의 일 실시예예 따른 표시 장치의 어느 하나의 화소의 등가회로도들이다.
도 2a를 참조하면, 각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광소자(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2a에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 화소회로(PC)는 구동 및 스위칭 박막트랜지스터(T1, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 제1발광 제어 박막트랜지스터(T5), 제2발광 제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 2b에서는, 각 화소(P) 마다 신호선들(SLn, SLn-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SLn, SLn-1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압선(VL)은 이웃하는 화소들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인전극은 제2발광 제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광소자(OLED)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극은 스캔선(SL)과 연결되고, 소스전극은 데이터선(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 제1발광 제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 제1스캔 신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 스캔선(SLn)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극과 연결되어 있으면서 제2발광 제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 박막트랜지스터(T4)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 제1스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막트랜지스터(T4)의 게이트전극은 이전 스캔선(SLn-1)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SLn-1)을 통해 전달받은 제2스캔 신호(Sn-1)에 따라 턴 온 되어 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제1발광 제어 박막트랜지스터(T5)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 제1발광 제어 박막트랜지스터(T5)의 소스전극은 구동전압선(PL)과 연결될 수 있다. 제1발광 제어 박막트랜지스터(T5)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극 및 스위칭 박막트랜지스터(T2)의 드레인전극과 연결되어 있다.
제2발광 제어 박막트랜지스터(T6)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 제2발광 제어 박막트랜지스터(T6)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극 및 보상 박막트랜지스터(T3)의 소스전극과 연결될 수 있다. 제2발광 제어 박막트랜지스터(T6)의 드레인전극은 유기발광소자(OLED)의 화소전극과 전기적으로 연결될 수 있다. 제1발광 제어 박막트랜지스터(T5) 및 제2발광 제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 제1전원전압(ELVDD)이 유기발광소자(OLED)에 전달되며, 유기발광소자(OLED)에 구동 전류가 흐르게 된다.
제2초기화 박막트랜지스터(T7)의 게이트전극은 이전 스캔선(SLn-1)에 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 소스전극은 유기발광소자(OLED)의 화소전극과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)는 이전 스캔선(SLn-1)을 통해 전달받은 제2스캔 신호(Sn-1)에 따라 턴 온 되어 유기발광소자(OLED)의 화소전극을 초기화시킬 수 있다.
도 2b에서는, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 이전 스캔선(SLn-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4)는 이전 스캔선인 이전 스캔선(SLn-1)에 연결되어 제2스캔신호(Sn-1)에 따라 구동하고, 제2초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 해당 스캔선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트전극, 보상 박막트랜지스터(T3)의 드레인전극 및, 제1초기화 박막트랜지스터(T4)의 소스전극에 함께 연결될 수 있다.
유기발광소자(OLED)의 대향전극(예컨대, 캐소드)은 제2전원전압(ELVSS, 또는 공통전원전압)을 제공받는다. 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
화소회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
이하, 도 3 내지 도 5를 참조하며, 본 발명의 실시예에 따른 디스플레이 장치에 대해서 상세히 살펴보도록 한다.
도 3은 본 발명의 일 실시예에 따른 일부를 확대한 평면도로, 도 1의 A 부분에 대응된다. 도 4는 도 3의 B 부분을 확대한 평면도이다.
도 3 및 도 4를 참조하면, 본 실시예에 따른 디스플레이 장치는 일변에 내측으로 인입된 트렌치부(TH)를 구비한 기판(100), 상기 트렌치부(TH)와 인접하게 배치된 제1내장회로부(30), 제1표시영역(DA1)에 배치된 제1배선(DL1), 제2표시영역(DA2)에 배치된 제2배선(DL2), 상기 제1배선(DL1)과 제2배선(DL2)을 연결하며, 상기 제1내장회로부(30)와 중첩 배치된 연결배선(CL)을 구비한다.
제1내장회로부(30)는 기판(100)의 제1변(100a), 즉, 트렌치부(TH)에 인접하게 배치되며, 표시영역(DA)과 제2전원전압선(20) 사이에 배치될 수 있다. 제1내장회로부(30)는 트렌치부(TH)의 형상에 따라 만곡되어 형성될 수 있다. 또는, 제1내장회로부(30)는 표시영역(DA)의 형상에 따라 만곡되어 형성될 수 있다. 즉, 제1내장회로부(30)는 제1방향으로 돌출된 제1표시영역(DA1) 및 제2표시영역(DA2)의 형상, 또는 표시영역(DA)의 일 코너가 라운드된 형상 등을 따라 만곡되어 배치될 수 있다.
제1내장회로부(30)는 스캔 구동부를 포함할 수 있다. 즉, 제1내장회로부(30)는 표시영역(DA)의 화소들(P)에게 제공하는 스캔 신호를 생성할 수 있다. 제1내장회로부(30)는 도 4에서 도시한 바와 같이, 순차적으로 제어신호(예컨대, 스캔신호 또는 발광 제어 신호)를 출력하는 다수의 스테이지들(31)을 포함할 수 있다. 스테이지(31)는 적어도 하나의 박막트랜지스터 및/또는 커패시터를 포함할 수 있다. 스테이지(31)에서 생성된 제어신호는 스캔선들(SL)을 통해 표시영역(DA)의 화소들(P)에 전달될 수 있다. 즉, 스캔선들(SL)은 제1내장회로부(30)와 연결되어 상기 표시영역(DA)으로 연장될 수 있다. 스캔선들(SL)은 연결배선들(CL)과 다른 층에 배치되며, 상기 연결배선들(CL)과 교차하며 형성될 수 있다. 본 명세서에서, 하나의 스테이지(31)는 하나의 제어 신호를 생성하는 단위를 일컫는다.
제1배선(DL1)은 제1표시영역(DA1) 상에서 제2방향을 따라 연장되며, 제1표시영역(DA1)에 배치된 화소들(P)에 데이터 신호를 전달하는 데이터선으로 기능할 수 있다. 즉, 제1배선(DL1)의 끝단은 패드부(50, 도 1 참조)의 단자와 전기적으로 연결되어 제어부(70)로 부터 공급되는 데이터 신호를 전달 받을 수 있다.
제2배선(DL2)은 제2표시영역(DA2) 상에서 제2방향을 따라 연장되며, 제2표시영역(DA2)에 배치된 화소들(P)에 데이터 신호를 전달하는 데이터선으로 기능할 수 있다. 제2배선(DL2)은 제1배선(DL1)과 연결배선(CL)을 통해 연결되어 제1배선(DL1)에서 전달되는 데이터 신호를 제2표시영역(DA2)의 화소들(P)에 전달할 수 있다.
그러나, 본 발명은 이에 한정되지 않는다. 일부 실시예에서, 제1배선(DL1) 및 제2배선(DL2)은 구동전압선으로 기능할 수 있다. 일부 실시예에서, 제1배선(DL1) 및 제2배선(DL2)는 스캔 신호를 전달하는 스캔선으로 기능할 수 있다.
제1배선(DL1) 및 제2배선(DL2)은 트렌치부(TH)를 사이에 두고 이격되어 배치될 수 있다. 연결배선(CL)은 이러한 제1배선(DL1) 및 제2배선(DL2)를 연결한다. 연결배선(CL)은 트렌치부(TH)에 인접한 주변영역(PA)에 배치되어 트렌치부(TH)의 형상에 따라 만곡되어 구비될 수 있다. 또는, 표시영역(DA)의 형상에 따라 만곡되어 구비될 수 있다.
연결배선(CL)은 제1배선(DL1) 및 제2배선(DL2)와 다른 층에 구비되어, 제1배선(DL1) 및 제2배선(DL2)을 브릿지 연결할 수 있다. 즉, 연결배선(CL)의 일단은 제1배선(DL1)과 제1컨택홀(CNT1)을 통해 연결되며, 연결배선(CL)의 타단은 제2배선(DL2)과 제2컨택홀(CNT2)을 통해 연결될 수 있다.
제1배선(DL1)은 복수로 구비되며, 서로 인접한 제1a배선(DL1a) 및 제1b배선(DL1b)을 포함할 수 있다. 제2배선(DL2)은 복수로 구비되며, 서로 인접한 제2a배선(DL2a) 및 제2b배선(DL2b)을 포함할 수 있다. 제1a배선(DL1a) 및 제2a배선(DL2a)은 제1연결배선(CLa)으로 연결되며, 제1b배선(DL1b) 및 제2b배선(DL2b)은 제2연결배선(CLb)으로 연결될 수 있다. 제1연결배선(CLa) 및 제2연결배선(CLb)이 만곡된 형상은 서로 상이할 수 있다. 예컨대, 표시영역(DA)에 더 인접한 제1연결배선(CLa)의 만곡된 정도가 제2연결배선(CLb)에 비해서 크게 구비될 수 있다.
연결배선(CL)은 제1내장회로부(30)와 적어도 일부 중첩되어 배치된다. 연결배선(CL)은 제1내장회로부(30)와 다른 층에 구비되어, 제1내장회로부(30)에 포함된 스테이지(31)와 중첩되어 배치될 수 있다. 또한, 연결배선(CL)은 스테이지(31)에 포함된 박막트랜지스터 또는 커패시터와 중첩되어 배치될 수 있다.
도 4를 참조하면, 연결배선(CL)의 일부는 제1내장회로부(30)와 중첩하지 않는 영역에서는 제2방향으로 직선으로 연장되며, 제1내장회로부(30)와 중첩하는 영역부터 트렌치부(TH)의 형상을 따라 만곡되어 형성될 수 있다. 제1내장회로부(30)와 중첩하지 않는 영역에서, 인접한 제1연결배선(CLa)과 제2연결배선(CLb)의 최단거리(d1)는 제1내장회로부(30)와 중첩하는 영역에서의 최단거리(d2)에 비해 크게 구비될 수 있다.
또한, 제1내장회로부(30)에 포함된 하나의 스테이지(31)에 대응하여 복수의 연결배선(CL)이 중첩되도록 배치될 수 있다. 하나의 스테이지(31) 내부에는 복수의 박막트랜지스터가 포함될 수 있다.
이러한 연결배선들(CL)과 제1내장회로부(30) 사이의 배치관계에 의해서, 주변영역(PA)의 데드 스페이스(dead space)를 최소화할 수 있다.
이하, 도 5 및 도 6을 참조하여 본 발명의 실시예에 따른 디스플레이 장치의 적층구조를 설명하도록 한다. 도 5는 도 3의 I-I'선 및 II-II'선을 따라 취한 단면도이며, 도 6은 도 4의 III-III'을 따라 취한 단면도이다.
도 5를 참조하면, 표시영역(DA)에는 화소(P)가 배치되며, 트렌치부(TH)에 인접한 주변영역(PA)에는 제1내장회로부(30) 및 상기 제1내장회로부(30)와 중첩된 연결배선들(CL)이 배치되고 있다.
우선, 표시영역(DA)을 살펴보면, 기판(100) 상에 버퍼층(101)이 배치되고, 버퍼층(101) 상에 구동 및 스위칭 박막트랜지스터(T1, T2) 및 스토리지 커패시터(Cst)가 배치된다.
기판(100)은 글라스재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재와 같은 다양한 재료를 포함할 수 있다. 기판(100)이 플라스틱재로 형성된 경우에는 글라스재로 형성된 경우 보다 가요성을 향상시킬 수 있다. 기판(100)상에는 불순물이 침투하는 것을 방지하기 위해 형성된 산화규소(SiOx) 및/또는 질화규소(SiNx) 등으로 형성된 버퍼층(101)이 구비될 수 있다.
구동 박막트랜지스터(T1)는 구동 반도체층(A1) 및 구동 게이트전극(G1)을 포함하고, 스위칭 박막트랜지스터(T2)는 스위칭 반도체층(A2) 및 스위칭 게이트전극(G2)을 포함한다. 구동 반도체층(A1) 및 구동 게이트전극(G1) 사이, 그리고 스위칭 반도체층(A2) 및 스위칭 게이트전극(G2) 사이에는 제1게이트절연층(103)이 배치된다. 제1게이트절연층(103)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiON) 등의 무기 절연물을 포함할 수 있다.
구동 반도체층(A1) 및 스위칭 반도체층(A2)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A1, A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 구동 반도체층(A1)은 구동 게이트전극(G1)과 중첩하며 불순물이 도핑되지 않은 구동 채널영역, 및 구동 채널영역의 양 옆의 불순물이 도핑된 구동 소스영역 및 구동 드레인영역을 포함한다. 구동 소스영역 및 구동 드레인영역에는 각각 구동 소스전극(S1) 및 구동 드레인전극(D1)이 연결될 수 있다. 구동 반도체층(A1) 및 스위칭 반도체층(A2)은 단층 또는 다층으로 구비될 수 있다.
스위칭 반도체층(A2) 스위칭 게이트전극(G2)과 중첩하고 불순물이 도핑되지 않은 스위칭 채널영역, 및 스위칭 채널영역의 양 옆의 불순물이 도핑된 스위칭 소스영역과 스위칭 드레인영역을 포함할 수 있다. 스위칭 소스영역 및 스위칭 드레인영역에는 각각 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)이 연결될 수 있다.
구동 및 스위칭 게이트전극(G1, G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 단층 또는 다층으로 이루어질 수 있다. 일 예로, 구동 및 스위칭 게이트전극(G1, G2)은 Mo의 단층일 수 있다.
소스전극(S1, S2) 및 드레인전극(D1, D2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S1, S2)과 드레인전극(D1, D2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
일부 실시예에서, 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)와 중첩되게 배치될 수 있다. 이 경우, 스토리지 커패시터(Cst) 및 구동 박막트랜지스터(T1)의 면적을 증가시킬 수 있으며, 고품질의 이미지를 제공할 수 있다. 예를 들어, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)일 수 있다. 제2스토리지 축전판(CE2)은 제1스토리지 축전판(CE1)과의 사이에 제2게이트절연층(105)을 개재한 채, 제1스토리지 축전판(CE1)과 중첩할 수 있다. 제2게이트절연층(105)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiON) 등의 무기 절연물을 포함할 수 있다.
구동 및 스위칭 박막트랜지스터(T1, T2) 및 스토리지 커패시터(Cst)는 층간절연층(107)으로 커버될 수 있다. 층간절연층(107)은 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기 절연물을 포함할 수 있다. 층간절연층(107) 상에는 데이터선(DL) 및 구동전압선(PL)이 배치될 수 있다. 데이터선(DL)은 층간절연층(107)을 관통하는 컨택홀을 통해 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(A2)과 접속한다. 상기 데이터선(DL)은 스위칭 소스전극(S2)의 역할을 할 수 있다. 한편, 구동 소스전극(S1), 구동 드레인전극(D1), 스위칭 소스전극(S2), 및 스위칭 드레인전극(D2)은 층간절연층(107) 상에 배치될 수 있으며, 층간절연층(107)을 관통하는 컨택홀을 통해 구동 반도체층(A1) 또는 스위칭 반도체층(A2)과 접속할 수 있다.
이러한, 구동전압선(PL), 데이터선(DL), 구동 소스전극(S1), 구동 드레인전극(D1), 스위칭 소스전극(S2), 및 스위칭 드레인전극(D2)는 무기 보호층(PVX)으로 커버될 수 있다.
무기 보호층(PVX)은 질화규소(SiNx)과 산화규소(SiOx)의 단일막 또는 다층막일 수 있다. 무기 보호층(PVX)은 비표시영역(NDA)에서 노출된 일부 배선들을 커버하여 보호할 수 있다. 기판(100)의 일부 영역(예컨대 주변영역의 일부)에는 데이터선(DL) 또는 구동전압선(PL)과 동일한 공정에서 함께 형성된 배선들 및/또는 도전층이 노출될 수 있다. 상기 배선들 및/또는 도전층의 노출된 부분은 후술할 화소전극(310)의 패터닝시 사용되는 에천트에 의해 손상될 수 있는데, 본 실시예에서와 같이 무기 보호층(PVX)이 데이터선(DL) 및 데이터선(DL)과 함께 형성된 배선들의 적어도 일부를 커버하므로 배선들 및/또는 도전층이 화소전극(310)의 패터닝 공정에서 손상되는 것을 방지할 수 있다.
제1평탄화층(109) 및 제2평탄화층(111)은 평탄화 절연층으로, 유기물을 포함할 수 있다. 유기물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또는, 제1평탄화층(109) 및 제2평탄화층(111)은 산질화규소(SiON), 산화규소(SiOx) 및/또는 질화규소(SiNx)와 같은 무기물을 포함할 수 있다. 일부 실시예에서, 제1평탄화층(109) 및 제2평탄화층(111)은 화학적 기계적 폴리싱에 의해서 그 상부가 평탄화될 수 있다.
제1평탄화층(109) 상부에는 추가 구동전압선(PL')이 배치될 수 있다. 추가 구동 전압선(PL')은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금 중 적어도 어느 하나를 포함하는 단일막 또는 다층막일 수 있다. 일 실시예로, 추가 구동전압선(PL')은 Ti/Al/Ti의 3층막일 수 있다. 추가 구동전압선(PL')은 제1평탄화층(109)에 형성된 컨택홀(미도시)을 통해 구동전압선(PL)에 접속되어 저항을 감소시킬 수 있다.
제2평탄화층(111) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자(OLED)가 위치할 수 있다.
화소전극(310) 상에는 화소정의막(113)이 배치될 수 있다. 화소정의막(113)은 화소전극(310)을 노출하는 개구를 가짐으로써 화소의 발광 영역을 정의하는 역할을 한다. 또한, 화소정의막(113)은 화소전극(310)의 가장자리와 대향전극(330) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(113)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는, 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(320)의 구조는 전술한 바에 한정되는 것은 아니고, 다양한 구조를 가질 수 있다. 예컨대, 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수개의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 표시영역(DA) 상부에 배치되며, 표시영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(330)은 복수개의 유기발광소자(OLED)들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 대향전극(330)은 주변영역(PA)으로 연장되어 제2전원전압선(20)과 연결될 수 있다.
주변영역(PA)에는 제1내장회로부(30)가 배치되며, 제1내장회로부(30)는 적어도 하나의 주변 박막트랜지스터(TC)를 포함할 수 있다.
주변 박막트랜지스터(TC)는 주변 반도체층(AC) 및 주변 게이트전극(AC)을 포함한다. 주변 반도체층(AC) 및 주변 게이트전극(GC) 사이에는 제1게이트절연층(103)이 배치된다. 제1게이트절연층(103)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiON) 등의 무기 절연물을 포함할 수 있다. 주변 반도체층(AC)은 구동 반도체층(A1) 및 스위칭 반도체층(A2)와 동일한 층에 배치될 수 있다.
주변 반도체층(AC)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 주변 반도체층(AC)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 주변 반도체층(AC)은 주변 게이트전극(GC)과 중첩하며 불순물이 도핑되지 않은 주변 채널영역, 및 주변 채널영역의 양 옆의 불순물이 도핑된 주변 소스영역 및 주변 드레인영역을 포함한다. 주변 소스영역 및 주변 드레인영역에는 각각 주변 소스전극(SC) 및 주변 드레인전극(DC)이 연결될 수 있다. 주변 반도체층(AC)은 단층 또는 다층 구조일 수 있다.
주변 게이트전극(GC)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 단층 또는 다층으로 이루어질 수 있다. 일 예로, 주변 게이트전극(GC)은 Mo의 단층일 수 있다. 주변 게이트전극(GC)은 구동 및 스위칭 게이트전극(G1, G2)와 동일한 층에 동일 물질로 구비될 수 있다.
스캔선(SL)은 주변 게이트전극(GC)과 동일한 층에 동일 물질로 구비될 수 있다. 스캔선(SL)은 제1내장회로부(30)에서 생성된 신호를 표시영역(DA)에 전달하는 역할을 할 수 있다.
주변 게이트전극(GC)은 제2게이트절연층(105) 및 층간절연층(107)으로 커버될 수 있다. 주변 소스전극(SC) 및 주변 드레인전극(DC)는 층간절연층(107) 상에 배치되어, 층간절연층(107), 제2게이트절연층(105), 및 제1게이트절연층(103)을 관통하는 컨택홀을 통해 주변 반도체층(AC)와 접속할 수 있다. 이러한, 주변 게이트전극(GC)은 무기 보호층(PVX)으로 커버될 수 있다. 무기 보호층(PVX) 상부에는 제1평탄화층(109)이 배치된다.
주변영역(PA)에서, 제1평탄화층(109) 상에는 복수의 연결배선(CL)이 제1내장회로부(30)과 중첩되어 배치된다. 복수의 연결배선(CL)은 주변 박막트랜지스터(TC)와 중첩되어 배치될 수 있다. 연결배선(CL) 중 일부 영역은 제1내장회로부(30)와 중첩되지 않을 수 있다. 복수의 연결배선(CL)은 추가 구동전압선(PL')과 동일층에 동일한 물질로 구비될 수 있다. 복수의 연결배선(CL)은 제2평탄화층(111)으로 커버될 수 있다. 일부 실시예에서, 제2평탄화층(111)은 제1평탄화층(109)의 측면을 덮도록 배치될 수 있다. 그러나, 이에 한정되지 않는다. 제2평탄화층(111)은 제1평탄화층(109)의 상부에만 배치되어, 제1평탄화층(109)과 제2평탄화층(111)은 끝부분에서 계단 형상으로 구비될 수 있다.
한편, 주변영역(PA)에는 기판(100)의 가장자리에 인접하도록 제2전원전압선(20)이 배치될 수 있다. 제1내장회로부(30)는 표시영역(PA) 및 제2전원전압선(20) 사이에 배치될 수 있다. 제2전원전압선(20)은 데이터선(DL), 구동전압선(PL), 소스전극(S1, S2, SC), 또는 드레인전극(D1, D2, DC)과 동일층에 동일한 물질로 구비될 수 있다. 제2전원전압선(20)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2전원전압선(20)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제2전원전압선(20)은 대향전극(330)과 연결되어, 대향전극(330)에 제2전원전압(ELVSS)을 전달할 수 있다. 대향전극(330)은 복수의 화소에 일체로 구비되어 그 일단이 제2전원전압선(20)과 연결될 수 있다. 도면에서는 대향전극(330)과 제2전원전압선(20)이 직접적으로 컨택되고 있는 것으로 도시하고 있으나, 이에 한정되지 않는다. 예컨대, 대향전극(330)과 제2전원전압선(20) 사이에는 도전층이 구비되어, 도전층을 매개로 대향전극(330)과 제2전원전압선(20)이 연결될 수 있다.
도 6을 참조하면, 제1배선(DL1)과 연결배선(CL)은 다른 층에 구비되어 제1컨택홀(CNT1)을 통해 연결될 수 있다.
제1배선(DL1)은 층간절연층(107) 상에 배치될 수 있다. 제1배선(DL1)은 데이터선(DL), 구동전압선(PL), 소스전극(S1, S2), 및/또는 드레인전극(D1, D2)과 동일한 층에 동일 물질로 구비될 수 있다. 연결배선(CL)은 제1평탄화층(109) 상에 배치되어, 제1평탄화층(109) 및 무기보호층(PVX)을 관통하는 제1컨택홀(CNT)을 통해 제1배선(DL1)과 연결될 수 있다. 연결배선(CL)은 제2평탄화층(111)에 의해 덮여질 수 있다.
본 발명의 실시예에 따른 디스플레이 장치는, 기판(100)의 긴 변에 패드부(50)를 배치시키고 기판(100)의 트렌치부(TH)에 인접하게 제1내장회로부(30)를 배치시키고 있는 바, 고품질의 이미지를 구현하는데 유리할 수 있다. 또한, 제1내장회로부(30)와 연결배선(CL)을 중첩 배치시킴으로써 주변영역(PA)의 데드 스페이스를 축소할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다. 도 7에 있어서, 도 5와 동일한 참조부호는 동일 부재를 나타내는 바, 이들의 중복설명은 생략한다.
도 7을 참조하면, 디스플레이 장치의 표시영역(DA)에는 박막트랜지스터(T1, T2) 및 디스플레이 소자인 유기발광소자(OLED)가 배치되며, 기판(100)의 트렌치부(TH)에 인접한 주변영역(PA)에는 제1내장회로부(30) 및 상기 제1내장회로부(30)와 중첩되어 배치된 연결배선들(CL)이 배치된다.
제1내장회로부(30)는 적어도 하나의 주변 박막트랜지스터(TC)를 포함하며, 상기 연결배선들(CL)은 주변 박막트랜지스터(TC)와 적어도 일부 중첩한다. 연결배선(CL)은 표시영역(DA)의 박막트랜지스터(T1, T2) 및 주변영역(PA)의 주변 박막트랜지스터(TC)를 덮는 제1평탄화층(109) 상에 배치되어, 데이터 신호 또는 구동전압을 전달할 수 있다.
본 실시예에서, 제2전원전압선(20)은 표시영역(DA)에 배치된 데이터선(DL), 소스전극(S1, S2), 드레인전극(D1, D2)와 동일한 층에 동일 물질로 구비된 제1층(20a) 및 상기 연결배선(CL)과 동일한 층에 동일 물질로 구비된 제2층(20b)로 적층되어 구비될 수 있다. 제2전원전압선(20)을 이중층으로 구비함에 따라, 제2전원전압선(20)의 비저항이 낮아질 수 있다. 이에 따라, 제2전원전압선(20)의 전압강하가 최소화될 수 있다. 또한, 제2전원전압선(20)의 폭을 축소할 수 있어 주변영역(PA)의 사이즈를 줄일 수 있다.
본 실시예에서, 제2전원전압선(20)과 대향전극(330) 사이에는 화소전극(310)과 동일물질로 구비된 도전층(311)이 배치될 수 있다. 상기 도전층(311)은 제2평탄화층(113) 상부에서부터 제2평탄화층(113)의 측면을 따라 연장되어 제2전원전압선(20)과 컨택할 수 있다. 대향전극(330)은 상기 도전층(311)과 컨택되어, 제2전원전압선(20)과 전기적으로 연결될 수 있다.
본 실시예에 따른 디스플레이 장치는 기판(100)의 트렌치부(TH)에 인접하게 제1내장회로부(30)를 배치시키고 제1내장회로부(30)와 연결배선(CL)을 중첩 배치시킴으로써 고품질의 이미지를 구현하는 동시에 주변영역(PA)의 데드 스페이스를 축소할 수 있다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다. 도 8a 및 도 8b에 있어서, 도 5 및 도 6와 동일한 참조부호는 동일 부재를 나타내는 바, 이들의 중복설명은 생략한다.
도 8a 및 도 8b을 참조하면, 디스플레이 장치의 표시영역(DA)에는 박막트랜지스터(T1, T2) 및 디스플레이 소자인 유기발광소자(OLED)가 배치되며, 기판(100)의 트렌치부(TH)에 인접한 주변영역(PA)에는 제1내장회로부(30) 및 상기 제1내장회로부(30)와 중첩되어 배치된 연결배선들(CL')이 배치된다.
제1내장회로부(30)는 적어도 하나의 주변 박막트랜지스터(TC)를 포함하며, 상기 연결배선들(CL')은 주변 박막트랜지스터(TC)와 적어도 일부 중첩한다. 연결배선(CL')은 주변영역(PA)의 주변 박막트랜지스터(TC) 하부에 배치되어, 데이터 신호 또는 구동전압을 전달할 수 있다.
본 실시예에서, 표시영역(DA)에 배치된 반도체층(A1, A2) 하부에서 상기 반도체층(A1, A2) 대응되도록 배치된 하부 금속층(M1, M2)이 더 배치될 수 있다. 하부 금속층(M1, M2)은 기판(100)과 반도체층(A1, A2) 사이에 배치되어, 반도체층(A1, A2)으로 입사될 수 있는 광을 차단하는 기능을 할 수 있다. 하부 금속층(M1, M2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다.
하부 금속층(M1, M2)은 버퍼층(101) 상에 배치될 수 있다. 하부 금속층(M1, M2)과 반도체층(A1, A2) 사이에는 절연층(101')이 배치된다. 절연층(101')은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
반도체층(A1, A2)은 광에 의해 그 특성이 변화될 수 있는 바, 이러한 반도체층(A1, A2)의 특성 변화는 박막트랜지스터(T1, T2)의 특성 변화로 이어질 수 있다. 본 실시예에서는 하부 금속층(M1, M2)을 도입하여 박막 트랜지스터(T1, T2)의 특성이 외부 광에 의해서 변화하지 않고 안정화될 수 있다.
일부 실시예에서, 하부 금속층(M1, M2)에는 전압이 인가될 수 있다. 예컨대, 하부 금속층(M1, M2)에는 구동 전압이 인가될 수 있으며, 박막트랜지스터의 소스전극(S1, S2), 드레인전극(D1, D2), 또는 게이트전극(G1, G2)와 연결되어 그들과 연동된 전압이 인가될 수 있다. 이에 따라, 박막트랜지스터(T1, T2)의 특성의 안정화를 도모할 수 있다.
본 실시예에서, 연결배선(CL')은 상기 하부 금속층(M1, M2)와 동일한 층에 동일 물질로 구비될 수 있다. 연결배선(CL')은 제1내장회로부(30)에 포함된 주변 박막트랜지스터(TC)와 절연층(101')을 사이에 두고 배치될 수 있다. 연결배선(CL')은 제1내장회로부(30)에 하부에 배치되는 바, 제1배선(DL1)은 층간절연층(107), 제2게이트절연층(105), 제1게이트절연층(103), 및 절연층(101')을 관통하는 컨택홀(CNT1')을 통해서 연결배선(CL')과 컨택될 수 있다.
본 실시예에 따른 디스플레이 장치는 기판(100)의 트렌치부(TH)에 인접하게 제1내장회로부(30)를 배치시키고 제1내장회로부(30)와 연결배선(CL)을 중첩 배치시킴으로써 고품질의 이미지를 구현하는 동시에 주변영역(PA)의 데드 스페이스를 축소할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다. 도 9에 있어서, 도 5와 동일한 참조부호는 동일 부재를 나타내는 바, 이들의 중복설명은 생략한다.
도 9를 참조하면, 디스플레이 장치의 표시영역(DA)에는 박막트랜지스터(T1, T2) 및 디스플레이 소자인 유기발광소자(OLED)가 배치되며, 기판(100)의 트렌치부(TH)에 인접한 주변영역(PA)에는 제1내장회로부(30) 및 상기 제1내장회로부(30)와 중첩되어 배치된 연결배선들(CL)이 배치된다.
제1내장회로부(30)는 적어도 하나의 주변 박막트랜지스터(TC)를 포함하며, 상기 연결배선들(CL)은 주변 박막트랜지스터(TC)와 적어도 일부 중첩한다. 연결배선(CL)은 주변영역(PA)의 주변 박막트랜지스터(TC) 하부에 배치되어, 데이터 신호 또는 구동전압을 전달할 수 있다.
본 실시예에서, 디스플레이 장치는 디스플레이 소자를 외부로부터의 수분이나 산소 등에 의해 손상되는 것을 방지하기 위해서, 표시영역(DA)를 밀봉하는 박막봉지층(400)을 더 포함할 수 있다.
박막봉지층(400)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 박막봉지층(400)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 박막봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함할 수 있다.
제1무기봉지층(410)은 대향전극(330)을 덮으며, 산화규소, 질화규소, 및/또는트라이산질화규소 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1무기봉지층(410)과 대향전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 제1무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(420)은 이러한 제1무기봉지층(410)을 덮으며, 제1무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(420)은 표시영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 유기봉지층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(430)은 유기봉지층(420)을 덮으며, 산화규소, 질화규소, 및/또는트라이산질화규소 등을 포함할 수 있다.
박막봉지층(400)은 전술한 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 표시영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다. 도시되지는 않았으나, 박막봉지층(400) 상에는 투광성 접착제를 통해 편광판이 배치될 수 있다. 편광판은 외광반사를 줄이기 위한 구조로, 편광판 대신에, 블랙매트릭스와 칼라필터를 포함하는 층이 사용될 수 있다.
한편, 본 실시예에서 주변영역(PA)에는 댐부(120)이 배치될 수 있다. 댐부(120)는 제2평탄화층(111) 및 화소정의막(113)과 이격되어 배치되며, 박막봉지층(400)의 유기봉지층(420)의 형성시 유기물이 기판(100)의 에지로 흐르는 것을 방지하는 역할을 할 수 있다. 댐부(120)가 복수 개 구비되어 있는 경우, 복수의 댐은 서로 이격되어 배치될 수 있다.
댐부(120)는 단일층 또는 다층구조로 형성될 수 있다. 도시된 바와 같이, 댐부(120)는 제1층(120a), 제2층(120b), 및 제3층(120c)이 적층된 구조로 구비될 수 있다. 이 경우, 제1층(120a)은 제1평탄화층(109)과 동일한 물질로 동시에 구비될 수 있으며, 제2층(120b)은 제2평탄화층(111)과 동일한 물질로 동시에 구비될 수 있다. 제3층(120c)은 화소정의막(113)과 동일한 물질로 동시에 구비될 수 있다. 그러나, 본 실시예는 이에 한정되지 않는다. 댐부(120) 단일층 또는 이중층의 구조로 구비될 수 있는 등 다양한 변형이 가능하다.
댐부(120)의 외측에서는 박막봉지층(400)의 제1무기봉지층(410) 및 제2무기봉지층(430)이 직접 접촉하게 되는 바, 유기봉지층(420)이 외부로 노출되지 않도록 할 수 있다. 즉, 유기물에 의한 외기나 수분의 침투를 방지할 수 있다.
본 실시예에서, 제2전원전압선(20)과 대향전극(330) 사이에는 화소전극(310)과 동일물질로 구비된 도전층(311)이 배치될 수 있다. 도전층(311)이 배치되는 경우, 도전층(311)의 일부는 댐부(120)의 제2층(120b)과 제3층(120c) 사이에 배치될 수 있다.
본 실시예에 따른 디스플레이 장치는 기판(100)의 트렌치부(TH)에 인접하게 제1내장회로부(30)를 배치시키고 제1내장회로부(30)와 연결배선(CL)을 중첩 배치시킴으로써 고품질의 이미지를 구현하는 동시에 주변영역(PA)의 데드 스페이스를 축소할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 단면도이다. 도 10에 있어서, 도 5와 동일한 참조부호는 동일 부재를 나타내는 바, 이들의 중복설명은 생략한다.
도 10를 참조하면, 디스플레이 장치의 표시영역(DA)에는 박막트랜지스터(T1, T2) 및 디스플레이 소자인 유기발광소자(OLED)가 배치되며, 기판(100)의 트렌치부(TH)에 인접한 주변영역(PA)에는 제1내장회로부(30) 및 상기 제1내장회로부(30)와 중첩되어 배치된 연결배선들(CL)이 배치된다.
제1내장회로부(30)는 적어도 하나의 주변 박막트랜지스터(TC)를 포함하며, 상기 연결배선들(CL)은 주변 박막트랜지스터(TC)와 적어도 일부 중첩한다. 연결배선(CL)은 주변영역(PA)의 주변 박막트랜지스터(TC) 하부에 배치되어, 데이터 신호 또는 구동전압을 전달할 수 있다.
본 실시예에서, 표시영역(DA)은 밀봉기판(500) 및 밀봉부재(510)으로 밀봉될 수 있다. 밀봉기판(500)은 표시영역(DA)을 덮도록 기판(100)과 대향되도록 배치되며, 주변영역(PA)에 배치된 밀봉부재(510)에 의해서 기판(100)과 접합될 수 있다.
밀봉기판(500)은 글라스재 등으로 구비될 수 있다. 밀봉부재(510)는 레이저 광에 의해서 경화되는 프릿(frit)으로 구비될 수 있다. 밀봉부재(510)는 표시영역(DA)의 주변을 둘러싸며 연속적으로 배치될 수 있다.
밀봉기판(500) 및 밀봉부재(510)에 의해서 표시영역(DA)이 밀봉됨에 따라 표시영역(DA)로 산소, 수분 등이 유입되지 않도록 할 수 있다. 밀봉기판(500) 상부에는 터치스크린층, 편광필름 등 다양한 기능층이 더 포함될 수 있다.
본 실시예에 따른 디스플레이 장치는 기판(100)의 트렌치부(TH)에 인접하게 제1내장회로부(30)를 배치시키고 제1내장회로부(30)와 연결배선(CL)을 중첩 배치시킴으로써 고품질의 이미지를 구현하는 동시에 주변영역(PA)의 데드 스페이스를 축소할 수 있다.
여태까지, 본 발명의 실시예에 적용될 수 있는 실시예들을 설명하였다. 이와 같은 실시예들은 별도의 실시예로 구현될 수도 있고, 서로 조합된 실시예로 구현될 수 있다. 예컨대, 도 9 또는 10에서 예로 들어 설명한 실시예에 대해서 도 5 내지 도 8a을 예로 들어 설명한 실시예에 적용할 수 있는 등 다양한 조합이 가능하다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
TH: 트렌치부
10: 제1전원전압선
20: 제2전원전압선
10a, 20a: 제1도전층
10b, 20b: 제2도전층
30: 제1내장회로부
40: 제2내장회로부
50: 패드부
100: 기판
101: 버퍼층
103: 제1게이트절연층
105: 제2게이트절연층
107: 층간절연층
109: 제1평탄화층
111: 제2평탄화층
113: 화소정의막
310: 화소전극
320: 중간층
330: 대향전극
400: 박막봉지층
410: 제1무기봉지층
420: 제2무기봉지층
430: 유기봉지층

Claims (31)

  1. 제1표시영역과 제2표시영역을 포함하는 표시영역, 및 상기 제1표시영역 및 제2표시영역 사이에 적어도 일부 배치된 비표시영역을 포함하는 기판;
    상기 표시영역에 배치된 박막트랜지스터 및 표시요소;
    상기 비표시영역에 배치된 내장 회로부;
    상기 제1표시영역에 배치된 제1배선;
    상기 제2표시영역에 배치된 제2배선; 및
    상기 제1배선과 상기 제1배선을 연결하는 연결배선;을 포함하고,
    상기 연결배선은 상기 내장 회로부와 중첩하며, 굴곡부를 가지는 디스플레이 장치.
  2. 제1항에 있어서,
    내장 회로부는 적어도 하나의 주변 박막트랜지스터를 포함하는 복수의 스테이지를 포함하며, 상기 연결배선은 상기 적어도 하나의 주변 박막트랜지스터와 중첩된, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 내장 회로부와 연결되어 상기 표시영역으로 연장된 스캔선;을 더 포함하며,
    상기 스캔선은 상기 연결배선과 다른 층에서 상기 연결배선과 교차되는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 연결배선은 서로 인접한 제1연결배선 및 제2연결배선을 포함하며,
    상기 내장 회로부와 비중첩된 영역에서의 제1연결배선 및 제2연결배선의 최단거리는 상기 내장 회로부와 중첩된 영역에서의 제1연결배선 및 제2연결배선의 최단거리 보다 큰, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 연결배선은 서로 인접한 제1연결배선 및 제2연결배선을 포함하며,
    상기 내장 회로부와 중첩된 영역에서의 상기 제1연결배선 및 상기 제2연결배선은 만곡된, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 내장 회로부와 중첩된 영역에서의 상기 제1연결배선 및 상기 제2연결배선의 만곡된 정도는 서로 다른, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 기판은 평면상 제1표시영역과 제2표시영역 사이로 인입된 트렌치부를 구비한, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제1배선 및 상기 제2배선을 덮는 무기 보호층; 및
    상기 무기 보호층 상에 배치된 평탄화층;을 더 포함하며,
    상기 연결배선은 상기 평탄화층 상에 배치되어, 상기 평탄화층 및 상기 무기 보호층을 관통하는 제1컨택홀 및 제2컨택홀을 통해서 각각 상기 제1배선 및 상기 제2배선과 연결된, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 표시영역의 일 변에 대응되도록 배치된 제1전원전압선; 및
    상기 표시영역의 적어도 일부를 둘러싸도록 배치된 제2전원전압선;을 더 포함하며,
    상기 내장 회로부는 상기 표시영역 및 상기 제2전원전압선 사이에 배치된, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제2전원전압선은 상기 제1배선과 동일한 층에 배치된 제1층, 및 상기 연결배선과 동일 물질로 구비된 제2층이 적층되어 구비된, 디스플레이 장치.
  11. 제9항에 있어서,
    상기 표시요소는 화소전극, 중간층, 및 대향전극으로 구비되며,
    상기 제2전원전압선 상부에는 상기 화소전극과 동일한 물질로 구비된 도전층이 배치되고, 상기 대향전극은 상기 비표시영역까지 연장되어, 상기 도전층을 매개로 상기 제2전원전압선과 전기적으로 연결된, 디스플레이 장치.
  12. 제1항에 있어서,
    상기 기판과 상기 박막트랜지스터 사이에서, 상기 박막트랜지스터와 절연층을 사이에 두고 중첩배치된 하부 도전층;을 더 포함하며,
    상기 연결배선은 상기 하부 도전층과 동일층에 배치된, 디스플레이 장치.
  13. 제12항에 있어서,
    상기 연결배선은 상기 절연층을 관통하는 컨택홀을 통해서 상기 제1배선과 연결된, 디스플레이 장치.
  14. 제1항에 있어서,
    상기 표시영역을 밀봉하는 것으로, 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함하는 박막봉지층; 및
    상기 기판의 외곽에 배치되어 상기 기판으로부터 돌출된 댐부;를 더 포함하는, 디스플레이 장치.
  15. 제1항에 있어서,
    상기 표시영역을 밀봉하는 것으로, 상기 기판과 대향되도록 배치된 밀봉기판; 및
    상기 표시영역을 둘러싸도록 배치되어, 상기 기판과 상기 밀봉기판을 접합하는 밀봉부재;를 더 포함하는, 디스플레이 장치.
  16. 제1표시영역과 제2표시영역을 포함하는 표시영역, 및 상기 제1표시영역 및 제2표시영역 사이에 적어도 일부 배치된 비표시영역을 포함하는 기판;
    상기 표시영역에 배치된 박막 트랜지스터 및 표시요소;
    상기 비표시영역에서 상기 기판의 제1변과 인접하게 배치되며, 적어도 하나의 주변 박막트랜지스터를 포함하는 제1내장 회로부;
    상기 기판의 상기 제1변과 교차하는 제2변과 인접하게 배치된 패드부;
    상기 제1표시영역에 배치된 제1배선;
    상기 제2표시영역에 배치된 제2배선; 및
    상기 제1배선과 상기 제2배선을 연결하는 연결배선;을 포함하고,
    상기 연결배선은 상기 제1내장 회로부와 중첩하는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제2변의 길이는 상기 제1변의 길이보다 긴, 디스플레이 장치.
  18. 제16항에 있어서,
    상기 기판의 상기 제1변의 반대측인 제3변에 인접하게 배치된 제2내장 회로부;를 더 포함하는, 디스플레이 장치.
  19. 제16항에 있어서,
    상기 연결배선은 상기 적어도 하나의 주변 박막트랜지스터와 중첩 배치된, 디스플레이 장치.
  20. 제16항에 있어서,
    상기 연결배선은 굴곡진 형상을 적어도 일부 포함하는, 디스플레이 장치.
  21. 제1영역, 제2영역, 상기 제1영역과 상기 제2영역 사이에 배치된 제3영역을 포함하는 기판;
    상기 제1영역에 배치된 제1박막트랜지스터 및 제1표시소자;
    상기 제2영역에 배치된 제2박막트랜지스터 및 제2표시소자;
    상기 제3영역에 배치된 제3박막트랜지스터를 포함하는 회로부;
    상기 제1영역에 배치된 제1배선;
    상기 제2영역에 배치된 제2배선; 및
    상기 제1배선과 상기 제2배선을 연결하며, 상기 제3영역에 배치된 연결배선;을 포함하고,
    상기 연결배선은 상기 제3영역에서 상기 회로부와 적어도 일부 중첩하는, 디스플레이 장치.
  22. 제21항에 있어서,
    상기 연결배선은 상기 제3박막트랜지스터와 중첩된, 디스플레이 장치.
  23. 제21항에 있어서,
    상기 기판은 관통부를 포함하고, 상기 제3영역은 관통부 주변에 배치된, 디스플레이 장치.
  24. 제23항에 있어서,
    상기 연결배선은 상기 제3영역에서 상기 관통부를 우회하며 배치된, 디스플레이 장치.
  25. 제21항에 있어서,
    상기 연결배선은 상기 제1배선 및 상기 제2배선과 다른 층에 배치된, 디스플레이 장치.
  26. 제21항에 있어서,
    상기 제1배선과 상기 제2배선은 동일한 층에 배치된, 디스플레이 장치.
  27. 제21항에 있어서,
    상기 제1배선 및 상기 제2배선을 덮는 무기 보호층; 및
    상기 무기 보호층 상에 배치된 평탄화층;을 더 포함하며,
    상기 연결배선은 상기 평탄화층 상에 배치되어, 상기 평탄화층 및 상기 무기 보호층을 관통하는 제1컨택홀 및 제2컨택홀을 통해서 각각 상기 제1배선 및 상기 제2배선과 연결된, 디스플레이 장치.
  28. 제21항에 있어서,
    상기 기판과 상기 제1박막트랜지스터 사이에서, 상기 제1박막트랜지스터와 절연층을 사이에 두고 중첩 배치된 하부 도전층;을 더 포함하며,
    상기 연결배선은 상기 하부 도전층과 동일층에 배치된, 디스플레이 장치.
  29. 제28항에 있어서,
    상기 연결배선은 상기 절연층을 관통하는 컨택홀을 통해서 상기 제1배선과 연결된, 디스플레이 장치.
  30. 제21항에 있어서,
    상기 제1영역, 상기 제2영역, 및 상기 제3영역을 덮는 박막봉지층;을 더 포함하며,
    상기 박막봉지층은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함하는, 디스플레이 장치.
  31. 제21항에 있어서,
    상기 연결배선은 굴곡부를 포함하는, 디스플레이 장치.
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