KR20240010635A

KR20240010635A - 바이어스 전압 인가용 스캔 드라이버 및 이를 포함하는 표시 장치

Info

Publication number: KR20240010635A
Application number: KR1020220087172A
Authority: KR
Inventors: 강장미; 김형석; 박준현; 정민재; 전무경
Original assignee: 삼성디스플레이 주식회사
Priority date: 2022-07-14
Filing date: 2022-07-14
Publication date: 2024-01-24
Also published as: CN117409697A; US11996054B2; US20240021165A1

Abstract

바이어스 전압 인가용 스캔 드라이버는 제k 스테이지를 포함하고, 제k 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 고전원 전압 및 제2 클럭 신호를 수신하고, 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 고전원 전압 및 제3 클럭 신호를 수신하고, 제2 노드의 전압에 응답하여 제2 출력 노드를 통해 제3 클럭 신호를 제k 출력 신호로서 출력하는 출력 신호 출력부, 제1 노드의 전압에 응답하여 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 제1 클럭 신호에 응답하여 제1 저전원 전압을 제3 노드에 인가하고, 제2 클럭 신호에 응답하여 고전원 전압을 제1 노드에 인가하는 안정화부를 포함한다. 이 때, 제1 클럭 신호 및 제2 클럭 신호는 고전원 전압과 제1 저전원 전압 사이에서 토글하고, 제3 클럭 신호는 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 제2 저전원 전압이 가변됨에 따라 바이어스 전압이 조절된다.

Description

바이어스 전압 인가용 스캔 드라이버 및 이를 포함하는 표시 장치{SCAN DRIVER FOR APPLYING A BIAS VOLTAGE AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 화소 회로 내 특정 노드에 바이어스 전압을 인가할 수 있는 구성을 가진 표시 장치에 관한 것이다.

일반적으로, 표시 장치는 호스트 프로세서(예를 들어, 그래픽 처리 유닛(Graphic Processing Unit; GPU) 등)로부터 이미지 데이터를 수신하고, 상기 이미지 데이터에 기초하여 표시 동작을 수행한다. 최근에는, 호스트 프로세서가 표시 동작에 의해 표시될 이미지의 특성에 따라 이미지 데이터를 구성하는 이미지 프레임의 프레임 레이트(예를 들어, GPU 렌더링 속도)를 가변하면, 표시 장치가 표시 동작을 위한 패널 구동 프레임의 프레임 레이트(즉, 표시 패널의 구동 주파수)를 가변함으로써, 이미지 프레임의 프레임 레이트와 패널 구동 프레임의 프레임 레이트를 일치시키는 가변 프레임 레이트 기술이 제안되고 있다.

상기 가변 프레임 레이트 기술로서, 최근에는 표시 장치가 패널 구동 프레임 내 수직 블랭크(vertical blank) 구간을 증감(예를 들어, 표시 스캔 구간 이후 수행되는 셀프 스캔 구간의 개수를 조절)함으로써 패널 구동 프레임의 프레임 레이트를 가변하는 방식이 채용되고 있다. 그러나, 이러한 방식에서는 패널 구동 프레임의 프레임 레이트가 감소하는 경우(즉, 패널 구동 프레임의 구동 시간이 증가하는 경우), 하나의 패널 구동 프레임 동안 표시 패널에 포함된 화소 회로 내 구동 트랜지스터의 특성이 소정의 상태로 고정되는 히스테리시스(hysteresis) 특성에 의해 표시 패널 상에 플리커가 발생하는 문제점이 있다.

본 발명의 일 목적은 표시 패널에 포함된 화소 회로 내 특정 노드(예를 들어, 구동 트랜지스터의 게이트 단자 등)에 조절 가능한 바이어스 전압을 인가할 수 있는 바이어스 전압 인가용 스캔 드라이버를 제공하는 것이다.

본 발명의 다른 목적은 상기 바이어스 전압 인가용 스캔 드라이버를 포함하는 표시 장치를 제공하는 것이다.

다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 바이어스 전압 인가용 스캔 드라이버는 제1 내지 제n(단, n은 2이상의 정수) 화소행들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함할 수 있다. 상기 제k(단, k는 1이상 n이하의 정수) 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 상기 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 고전원 전압 및 제2 클럭 신호를 수신하고, 상기 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 상기 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 상기 고전원 전압 및 제3 클럭 신호를 수신하고, 상기 제2 노드의 상기 전압에 응답하여 제2 출력 노드를 통해 상기 제3 클럭 신호를 상기 제k 출력 신호로서 출력하는 출력 신호 출력부, 상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 상기 제1 클럭 신호에 응답하여 제1 저전원 전압을 상기 제3 노드에 인가하고, 상기 제2 클럭 신호에 응답하여 상기 고전원 전압을 상기 제1 노드에 인가하는 안정화부를 포함할 수 있다. 이 때, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 고전원 전압과 상기 제1 저전원 전압 사이에서 토글(toggle)하고, 상기 제3 클럭 신호는 상기 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 상기 제2 저전원 전압이 가변됨에 따라 상기 바이어스 전압이 조절될 수 있다.

일 실시예에 의하면, 상기 입력 신호는 스캔 개시 신호 또는 이전 캐리 신호일 수 있다.

일 실시예에 의하면, 상기 입력부는 상기 입력 신호를 수신하는 제1 단자, 상기 제1 노드에 연결되는 제2 단자 및 상기 제1 클럭 신호를 수신하는 게이트 단자를 포함하는 제1 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 스트레스 완화부는 상기 제1 노드에 연결되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 상기 제1 저전원 전압을 수신하는 게이트 단자를 포함하는 제8 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 캐리 신호 출력부는 상기 고전원 전압을 수신하는 제1 단자, 상기 제1 출력 노드에 연결되는 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제9 트랜지스터, 및 상기 제1 출력 노드에 연결되는 제1 단자, 상기 제2 클럭 신호를 수신하는 제2 단자 및 상기 제2 노드에 연결되는 게이트 단자를 포함하는 제10 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 출력 신호 출력부는 상기 고전원 전압을 수신하는 제1 단자, 상기 제2 출력 노드에 연결되는 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제6 트랜지스터, 및 상기 제2 출력 노드에 연결되는 제1 단자, 상기 제3 클럭 신호를 수신하는 제2 단자 및 상기 제2 노드에 연결되는 게이트 단자를 포함하는 제7 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 유지부는 상기 제3 노드에 연결되는 제1 단자, 상기 제1 클럭 신호를 수신하는 제2 단자 및 상기 제1 노드에 연결되는 게이트 단자를 포함하는 제4 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 안정화부는 상기 고전원 전압을 수신하는 제1 단자, 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제2 트랜지스터, 상기 제2 트랜지스터의 상기 제2 단자에 연결되는 제1 단자, 상기 제1 노드에 연결되는 제2 단자 및 상기 제2 클럭 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터, 상기 고전원 전압을 수신하는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제1 커패시터, 및 상기 제3 노드에 연결되는 제1 단자, 상기 제1 저전원 전압을 수신하는 제2 단자 및 상기 제1 클럭 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 바이어스 전압 인가용 스캔 드라이버는 상기 제2 노드와 상기 제1 출력 노드 사이에 배치되는 부트스트랩부를 더 포함할 수 있다.

일 실시예에 의하면, 상기 부트스트랩부는 상기 제2 노드에 연결되는 제1 단자 및 상기 제1 출력 노드에 연결되는 제2 단자를 포함하는 제2 커패시터를 포함할 수 있다.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 바이어스 전압 인가용 스캔 드라이버는 제1 내지 제n(단, n은 2이상의 정수) 화소행들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함할 수 있다. 상기 제k(단, k는 1이상 n이하의 정수) 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 상기 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 제1 고전원 전압 및 제2 클럭 신호를 수신하고, 상기 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 상기 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 제2 고전원 전압 및 제3 클럭 신호를 수신하고, 상기 제2 노드의 상기 전압에 응답하여 제2 출력 노드를 통해 상기 제3 클럭 신호를 상기 제k 출력 신호로서 출력하는 출력 신호 출력부, 상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 상기 제1 클럭 신호에 응답하여 제1 저전원 전압을 상기 제3 노드에 인가하고, 상기 제2 클럭 신호에 응답하여 상기 제1 고전원 전압을 상기 제1 노드에 인가하는 안정화부를 포함할 수 있다. 이 때, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 제1 고전원 전압과 상기 제1 저전원 전압 사이에서 토글(toggle)하고, 상기 제3 클럭 신호는 상기 제2 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 상기 제2 고전원 전압과 상기 제2 저전원 전압 중에서 적어도 하나가 가변됨에 따라 상기 바이어스 전압이 조절될 수 있다.

일 실시예에 의하면, 상기 캐리 신호 출력부는 상기 제1 고전원 전압을 수신하는 제1 단자, 상기 제1 출력 노드에 연결되는 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제9 트랜지스터, 및 상기 제1 출력 노드에 연결되는 제1 단자, 상기 제2 클럭 신호를 수신하는 제2 단자 및 상기 제2 노드에 연결되는 게이트 단자를 포함하는 제10 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 출력 신호 출력부는 상기 제2 고전원 전압을 수신하는 제1 단자, 상기 제2 출력 노드에 연결되는 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제6 트랜지스터, 및 상기 제2 출력 노드에 연결되는 제1 단자, 상기 제3 클럭 신호를 수신하는 제2 단자 및 상기 제2 노드에 연결되는 게이트 단자를 포함하는 제7 트랜지스터를 포함할 수 있다.

일 실시예에 의하면, 상기 안정화부는 상기 제1 고전원 전압을 수신하는 제1 단자, 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제2 트랜지스터, 상기 제2 트랜지스터의 상기 제2 단자에 연결되는 제1 단자, 상기 제1 노드에 연결되는 제2 단자 및 상기 제2 클럭 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터, 상기 제1 고전원 전압을 수신하는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제1 커패시터, 및 상기 제3 노드에 연결되는 제1 단자, 상기 제1 저전원 전압을 수신하는 제2 단자 및 상기 제1 클럭 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터를 포함할 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 구동 트랜지스터의 게이트 단자에 부스팅 커패시터를 통해 바이어스 전압이 인가되는 구조를 가진 회소 회로들로 이루어진 제1 내지 제n(단, n은 2이상의 정수) 화소행들을 포함하는 표시 패널, 상기 표시 패널을 구동하는 표시 패널 드라이버, 및 상기 제1 내지 제n 화소행들에 상기 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함하는 바이어스 전압 인가용 스캔 드라이버를 포함할 수 있다. 이 때, 상기 바이어스 전압은 상기 제k(단, k는 1이상 n이하의 정수) 출력 신호의 하이(high) 레벨 전압과 로우(low) 레벨 전압 사이의 차이에 해당하고, 상기 하이 레벨 전압과 상기 로우 레벨 전압 중에서 적어도 하나 이상이 가변됨에 따라 상기 바이어스 전압이 조절될 수 있다.

일 실시예에 의하면, 상기 제k 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 상기 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 고전원 전압 및 제2 클럭 신호를 수신하고, 상기 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 상기 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 상기 고전원 전압 및 제3 클럭 신호를 수신하고, 상기 제2 노드의 상기 전압에 응답하여 제2 출력 노드를 통해 상기 제3 클럭 신호를 상기 제k 출력 신호로서 출력하는 출력 신호 출력부, 상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 상기 제1 클럭 신호에 응답하여 제1 저전원 전압을 상기 제3 노드에 인가하고, 상기 제2 클럭 신호에 응답하여 상기 고전원 전압을 상기 제1 노드에 인가하는 안정화부를 포함할 수 있다. 이 때, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 고전원 전압과 상기 제1 저전원 전압 사이에서 토글(toggle)하고, 상기 제3 클럭 신호는 상기 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 상기 제2 저전원 전압이 가변됨에 따라 상기 바이어스 전압이 조절될 수 있다.

일 실시예에 의하면, 상기 제k 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 상기 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 제1 고전원 전압 및 제2 클럭 신호를 수신하고, 상기 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 상기 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 제2 고전원 전압 및 제3 클럭 신호를 수신하고, 상기 제2 노드의 상기 전압에 응답하여 제2 출력 노드를 통해 상기 제3 클럭 신호를 상기 제k 출력 신호로서 출력하는 출력 신호 출력부, 상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 상기 제1 클럭 신호에 응답하여 제1 저전원 전압을 상기 제3 노드에 인가하고, 상기 제2 클럭 신호에 응답하여 상기 제1 고전원 전압을 상기 제1 노드에 인가하는 안정화부를 포함할 수 있다. 이 때, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 제1 고전원 전압과 상기 제1 저전원 전압 사이에서 토글(toggle)하고, 상기 제3 클럭 신호는 상기 제2 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 상기 제2 고전원 전압과 상기 제2 저전원 전압 중에서 적어도 하나가 가변됨에 따라 상기 바이어스 전압이 조절될 수 있다.

본 발명의 실시예들에 따른 바이어스 전압 인가용 스캔 드라이버는 제1 내지 제n 화소행(pixel-row)들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함할 수 있다. 이 때, 상기 바이어스 전압은 제1 내지 제n 출력 신호들 각각의 하이 레벨 전압 및/또는 로우 레벨 전압을 가변하는 방식으로 다양하게 조절될 수 있다.

제1 내지 제n 스테이지들 중에서 제k 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 고전원 전압 및 제2 클럭 신호를 수신하고 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 고전원 전압 및 제3 클럭 신호를 수신하고 제2 노드의 전압에 응답하여 제2 출력 노드를 통해 제3 클럭 신호를 제k 출력 신호로서 출력하는 출력 신호 출력부, 제1 노드의 전압에 응답하여 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 제1 클럭 신호에 응답하여 제1 저전원 전압을 제3 노드에 인가하고 제2 클럭 신호에 응답하여 고전원 전압을 제1 노드에 인가하는 안정화부를 포함할 수 있다. 이 때, 제1 클럭 신호 및 제2 클럭 신호는 고전원 전압과 제1 저전원 전압 사이에서 토글하고, 제3 클럭 신호는 고전원 전압(즉, 제k 출력 신호의 하이(high) 레벨 전압)과 제2 저전원 전압(즉, 제k 출력 신호의 로우(low) 레벨 전압) 사이에서 토글하며, 제2 저전원 전압이 가변됨에 따라 바이어스 전압이 조절될 수 있다. 이에, 표시 패널을 구동하기 위한 패널 구동 프레임의 프레임 레이트가 가변(즉, 표시 패널의 구동 주파수가 가변)되더라도 구동 트랜지스터의 특성이 소정의 상태로 고정되는 히스테리시스 특성이 개선될 수 있다.

또는, 제1 내지 제n 스테이지들 중에서 제k 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 제1 고전원 전압 및 제2 클럭 신호를 수신하고 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 제2 고전원 전압 및 제3 클럭 신호를 수신하고 제2 노드의 전압에 응답하여 제2 출력 노드를 통해 제3 클럭 신호를 제k 출력 신호로서 출력하는 출력 신호 출력부, 제1 노드의 전압에 응답하여 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 제1 클럭 신호에 응답하여 제1 저전원 전압을 제3 노드에 인가하고 제2 클럭 신호에 응답하여 제1 고전원 전압을 제1 노드에 인가하는 안정화부를 포함할 수 있다. 이 때, 제1 클럭 신호 및 제2 클럭 신호는 제1 고전원 전압과 제1 저전원 전압 사이에서 토글하고, 제3 클럭 신호는 제2 고전원 전압(즉, 제k 출력 신호의 하이 레벨 전압)과 제2 저전원 전압(즉, 제k 출력 신호의 로우 레벨 전압) 사이에서 토글하고, 제2 고전원 전압과 제2 저전원 전압 중에서 적어도 하나가 가변됨에 따라 바이어스 전압이 조절될 수 있다. 이에, 표시 패널을 구동하기 위한 패널 구동 프레임의 프레임 레이트가 가변되더라도 구동 트랜지스터의 특성이 소정의 상태로 고정되는 히스테리시스 특성이 개선될 수 있다.

본 발명의 실시예들에 따른 표시 장치는 상기 바이어스 전압 인가용 스캔 드라이버를 포함함으로써, 가변 프레임 레이트 기술을 채용하더라도 고품질의 이미지를 표시할 수 있다.

다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치가 패널 구동 프레임의 프레임 레이트를 가변하는 것을 설명하기 위한 도면이다.
도 3은 도 1의 표시 장치에 포함된 화소 회로의 일 예를 나타내는 회로도이다.
도 4는 도 1의 표시 장치에 포함된 화소 회로의 다른 예를 나타내는 회로도이다.
도 5는 표시 스캔 구간에서 도 3의 화소 회로 또는 도 4의 화소 회로에 인가되는 신호들을 나타내는 타이밍도이다.
도 6은 셀프 스캔 구간에서 도 3의 화소 회로 또는 도 4의 화소 회로에 인가되는 신호들을 나타내는 타이밍도이다.
도 7은 도 1의 표시 장치에 포함된 바이어스 전압 인가용 스캔 드라이버의 일 예를 나타내는 블록도이다.
도 8은 도 7의 바이어스 전압 인가용 스캔 드라이버에 포함된 제k 스테이지를 나타내는 회로도이다.
도 9는 도 8의 제k 스테이지가 동작하는 것을 설명하기 위한 타이밍도이다.
도 10는 도 7의 바이어스 전압 인가용 스캔 드라이버가 바이어스 전압을 조절하는 것을 설명하기 위한 도면이다.
도 11은 도 1의 표시 장치에 포함된 바이어스 전압 인가용 스캔 드라이버의 다른 예를 나타내는 블록도이다.
도 12는 도 11의 바이어스 전압 인가용 스캔 드라이버에 포함된 제k 스테이지를 나타내는 회로도이다.
도 13은 도 12의 제k 스테이지가 동작하는 것을 설명하기 위한 타이밍도이다.
도 14는 도 11의 바이어스 전압 인가용 스캔 드라이버가 바이어스 전압을 조절하는 것을 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이고, 도 2는 도 1의 표시 장치가 패널 구동 프레임의 프레임 레이트를 가변하는 것을 설명하기 위한 도면이다.

도 1 및 도 2를 참조하면, 표시 장치(100)는 표시 패널(110), 표시 패널 드라이버(120) 및 바이어스 전압 인가용 스캔 드라이버(130)를 포함할 수 있다. 이 때, 표시 장치(100)는 구동 조건에 따라 다양한 구동 주파수들로 이미지를 표시(즉, 표시 패널(110)을 다양한 구동 주파수들로 구동)할 수 있다. 한편, 도 1에서는 표시 패널 드라이버(120)와 바이어스 전압 인가용 스캔 드라이버(130)가 별개의 구성들로 도시되어 있지만, 바이어스 전압 인가용 스캔 드라이버(130)는 표시 패널 드라이버(120)에 포함된 구성일 수도 있다. 실시예에 따라, 표시 장치(100)는 유기 발광 표시 장치 또는 퀀텀닷(quantum dot) 발광 표시 장치일 수 있으나, 표시 장치(100)가 그에 한정되는 것은 아니다.

표시 패널(110)은 복수의 화소 회로(111)들을 포함할 수 있다. 예를 들어, 화소 회로(111)들은 적색 화소 회로, 녹색 화소 회로 및 청색 화소 회로를 포함할 수 있다. 이 때, 화소 회로(111)들 각각은 데이터 신호(즉, 데이터 전압)(VDATA)를 전달하는 데이터 라인, 게이트 신호(GW)를 전달하는 게이트 라인, 초기화 신호(GI)를 전달하는 초기화 라인, 보상 신호(GC)를 전달하는 보상 라인, 연결 신호(GT)를 전달하는 연결 라인, 발광 신호(EM)를 전달하는 발광 라인 및 바이어스 전압을 인가하기 위한 출력 신호(EB)를 전달하는 바이어스 라인에 연결될 수 있다.

화소 회로(111)는 표시 패널(110)을 구동하기 위한 패널 구동 프레임의 구동 시간이 기준 구동 시간(또는 최소 구동 시간)일 때 1회의 표시 스캔 동작(즉, 도 2에서 표시 스캔 구간(DISPLAY SCAN)으로 표시)을 수행하며, 표시 패널(110)을 구동하기 위한 패널 구동 프레임의 구동 시간이 기준 구동 시간보다 클 때에는 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작(즉, 도 2에서 셀프 스캔 구간(SELF SCAN)으로 표시)을 수행할 수 있다. 이 때, 표시 스캔 동작은 데이터 신호(VDATA)를 수신하여 발광 소자(예를 들어, 유기 발광 다이오드)를 발광시키는 동작이고, 셀프 스캔 동작은 화소 회로(111)에 포함된 구동 트랜지스터의 특성을 변경시키는 동작이다. 일 실시예에서, 화소 회로(111)는 보상 동작과 데이터 기입 동작을 분리하여 수행할 수 있고, 이를 위해 9개의 트랜지스터들과 3개의 커패시터들을 포함하는 소위 9T-3C 구조를 가질 수 있다. 다만, 이에 대해서는 도 3 및 도 4를 참조하여 자세하게 설명하기로 한다.

화로 회로(111)는 구동 트랜지스터의 게이트 단자에 부스팅 커패시터를 통해 바이어스 전압이 인가되는 구조를 가질 수 있다. 표시 패널(110) 내에서 복수의 화소 회로(111)들은 제1 내지 제n(단, n은 2이상의 정수) 화소행들을 구성할 수 있다. 이 때, 바이어스 전압을 인가하기 위한 출력 신호(EB)은 바이어스 전압 인가용 스캔 드라이버(130)에 의해 제1 내지 제n 화소행들에 순차적으로 제공될 수 있다. 예를 들어, 제k(단, k는 1이상 n이하의 정수) 출력 신호(EB)가 제k 화소행에 제공된 후 제k+1 출력 신호(EB)가 제k+1 화소행에 제공될 수 있다. 이 때, 바이어스 전압 인가용 스캔 드라이버(130)가 제k 화소행에 제k 출력 신호(EB)를 출력하는 시점과 바이어스 전압 인가용 스캔 드라이버(130)가 제k+1 화소행에 제k+1 출력 신호(EB)를 출력하는 시점 사이에는 일 수평 주기(1H)의 시간 간격이 존재할 수 있다.

표시 패널 드라이버(120)는 표시 패널(110)을 구동할 수 있다. 일 실시예에서, 표시 패널 드라이버(120)는 표시 패널(110)에 데이터 라인을 통해 데이터 신호(VDATA)를 제공하는 데이터 드라이버, 표시 패널(110)에 게이트 라인을 통해 게이트 신호(GW)를 제공하는 게이트 드라이버, 표시 패널(110)에 초기화 라인을 통해 초기화 신호(GI)를 제공하는 초기화 드라이버, 표시 패널(110)에 보상 라인을 통해 보상 신호(GC)를 제공하는 보상 드라이버, 표시 패널(110)에 연결 라인을 통해 연결 신호(GT)를 제공하는 연결 드라이버, 표시 패널(110)에 발광 라인을 통해 발광 신호(EM)를 제공하는 발광 드라이버, 및 데이터 드라이버, 게이트 드라이버, 초기화 드라이버, 보상 드라이버, 연결 드라이버 및 발광 드라이버를 제어하는 타이밍 컨트롤러(또는 표시 패널 구동 컨트롤러로 명명)를 포함할 수 있다.

타이밍 컨트롤러는 호스트 프로세서(예를 들어, 그래픽 프로세싱 유닛 등)로부터 소정의 인터페이스를 통해 이미지 데이터를 수신할 수 있다. 예를 들어, 이미지 데이터는 적색 이미지 데이터, 녹색 이미지 데이터 및 청색 이미지 데이터를 포함할 수 있다. 실시예에 따라, 이미지 데이터는 백색 이미지 데이터를 더 포함할 수도 있다. 다른 예를 들어, 이미지 데이터는 마젠타색(magenta) 이미지 데이터, 황색(yellow) 이미지 데이터 및 시안색(cyan) 이미지 데이터를 포함할 수 있다. 타이밍 컨트롤러는 호스트 프로세서로부터 수신되는 이미지 데이터를 데이터 드라이버에 제공하거나 또는 호스트 프로세서로부터 수신되는 이미지 데이터에 소정의 프로세싱(예를 들어, 휘도 보상, 열화 보상 등)을 수행한 후 보상된 이미지 데이터를 데이터 드라이버에 제공할 수 있다.

데이터 드라이버는 표시 패널(110)에 데이터 라인을 통해 데이터 신호(VDATA)를 제공할 수 있다. 구체적으로, 데이터 드라이버는 타이밍 컨트롤러로부터 수신되는 이미지 데이터(또는 보상된 이미지 데이터) 및 소정의 제어 신호(예를 들어, 수평 개시 신호, 로드(load) 신호 등)에 기초하여 디지털(digital) 형태의 이미지 데이터(또는 보상된 이미지 데이터)를 아날로그(analog) 형태의 전압으로 변환함으로써 데이터 신호(VDATA)(즉, 데이터 전압)을 생성하고, 데이터 신호(VDATA)를 표시 패널(110)에 포함된 화소 회로(111)들에 제공할 수 있다.

게이트 드라이버는 표시 패널(110)에 게이트 라인을 통해 게이트 신호(GW)를 제공할 수 있다. 구체적으로, 게이트 드라이버는 타이밍 컨트롤러로부터 수신되는 소정의 제어 신호(예를 들어, 수직 개시 신호, 게이트 클럭 신호 등)에 기초하여 게이트 신호(GW)를 생성하고, 게이트 신호(GW)를 표시 패널(110)에 포함된 화소 회로(111)들에 제공할 수 있다.

초기화 드라이버는 표시 패널(110)에 초기화 라인을 통해 초기화 신호(GI)를 제공할 수 있다. 구체적으로, 초기화 드라이버는 타이밍 컨트롤러로부터 수신되는 소정의 제어 신호에 기초하여 초기화 신호(GI)를 생성하고, 초기화 신호(GI)를 표시 패널(110)에 포함된 화소 회로(111)들에 제공할 수 있다.

보상 드라이버는 표시 패널(110)에 보상 라인을 통해 보상 신호(GC)를 제공할 수 있다. 구체적으로, 보상 드라이버는 타이밍 컨트롤러로부터 수신되는 소정의 제어 신호에 기초하여 보상 신호(GC)를 생성하고, 보상 신호(GC)를 표시 패널(110)에 포함된 화소 회로(111)들에 제공할 수 있다.

연결 드라이버는 표시 패널(110)에 연결 라인을 통해 연결 신호(GT)를 제공할 수 있다. 구체적으로, 연결 드라이버는 타이밍 컨트롤러로부터 수신되는 소정의 제어 신호에 기초하여 연결 신호(GT)를 생성하고, 연결 신호(GT)를 표시 패널(110)에 포함된 화소 회로(111)들에 제공할 수 있다.

발광 드라이버는 표시 패널(110)에 발광 라인을 통해 발광 신호(EM)를 제공할 수 있다. 구체적으로, 발광 드라이버는 타이밍 컨트롤러로부터 수신되는 소정의 제어 신호에 기초하여 발광 신호(EM)를 생성하고, 발광 신호(EM)를 표시 패널(110)에 포함된 화소 회로(111)들에 제공할 수 있다.

실시예에 따라, 게이트 신호(GW), 초기화 신호(GI), 보상 신호(GC), 연결 신호(GT) 및 발광 신호(EM) 중 일부는 생략될 수 있다. 이 경우, 특정 화소행에 대해 특정 동작을 수행하기 위한 소정의 신호가 다른 특정 화소행에 대해 다른 특정 동작을 수행하기 위해 이용될 수 있다. 예를 들어, 특정 화소행에 인가되는 게이트 신호(GW)가 다른 특정 화소행을 위한 초기화 신호(GC) 등으로 이용될 수 있다. 이러한 경우, 표시 패널 드라이버(120) 내에서 게이트 드라이버, 초기화 드라이버, 보상 드라이버, 연결 드라이버 및 발광 드라이버 중 일부는 생략될 수도 있다.

바이어스 전압 인가용 스캔 드라이버(130)는 바이어스 전압을 인가하기 위한 출력 신호(EB)를 표시 패널(110)에 포함된 제1 내지 제n 화소행들에 각각 출력하는 제1 내지 제n 스테이지들을 포함할 수 있다. 이 때, 특정 화소행에 인가되는 바이어스 전압은 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당할 수 있다. 따라서, 특정 화소행에 인가되는 바이어스 전압은 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압 및/또는 로우 레벨 전압이 가변됨에 따라 다양하게 조절될 수 있다. 다만, 이에 대해서는 도 7 내지 도 14를 참조하여 자세하게 설명하기로 한다.

상술한 바와 같이, 표시 장치(100)는 표시 스캔 구간(DISPLAY SCAN)에서 화소 회로(111)에 포함된 발광 소자를 발광시키고, 셀프 스캔 구간(SELF SCAN)에서는 화소 회로(111)에 포함된 구동 트랜지스터의 특성을 변경시킬 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 표시 장치(100)는 표시 패널(110)의 최대 구동 주파수(즉, 도 2에서는 표시 패널(110)의 최대 구동 주파수가 240Hz라고 가정됨)에서는 1개의 표시 스캔 구간(DISPLAY SCAN)만을 수행하고, 표시 패널(110)의 최대 구동 주파수를 제외한 구동 주파수들(즉, 120Hz, 80Hz, 60Hz, 48Hz, 40Hz 등)에서는 1개의 표시 스캔 구간(DISPLAY SCAN) 및 적어도 1개 이상의 셀프 스캔(SELF SCAN) 구간을 수행할 수 있다.

구체적으로, 표시 패널(110)의 구동 주파수가 240Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN)만을 포함하고, 표시 패널(110)의 구동 주파수가 120Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 1개의 셀프 스캔 구간(SELF SCAN)을 포함하며, 표시 패널(110)의 구동 주파수가 80Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 2개의 셀프 스캔 구간(SELF SCAN)들을 포함하고, 표시 패널(110)의 구동 주파수가 60Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 3개의 셀프 스캔 구간(SELF SCAN)들을 포함하며, 표시 패널(110)의 구동 주파수가 48Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 4개의 셀프 스캔 구간(SELF SCAN)들을 포함하고, 표시 패널(110)의 구동 주파수가 40Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 5개의 셀프 스캔 구간(SELF SCAN)들을 포함할 수 있다. 이와 같이, 표시 장치(100)는 셀프 스캔 구간(SELF SCAN)의 개수를 조절하는 방식으로 표시 패널(110)의 구동 주파수를 가변할 수 있다.

도 3은 도 1의 표시 장치에 포함된 화소 회로의 일 예를 나타내는 회로도이다.

도 3을 참조하면, 화소 회로(111A)는 보상 동작과 데이터 기입 동작을 분리하여 수행하기 위해 소위 9T-3C 구조를 가질 수 있다. 구체적으로, 화소 회로(111A)는 발광 소자(EE), 제1 박막 트랜지스터(TT1), 제2 박막 트랜지스터(TT2), 제3 박막 트랜지스터(TT3), 제4 박막 트랜지스터(TT4), 제5 박막 트랜지스터(TT5), 제6 박막 트랜지스터(TT6), 제7 박막 트랜지스터(TT7), 제8 박막 트랜지스터(TT8), 제9 박막 트랜지스터(TT9), 스토리지 커패시터(CST), 홀드 커패시터(CHOLD) 및 바이어스 커패시터(CBIAS)를 포함할 수 있다.

제1 박막 트랜지스터(TT1)는 제1 화소 노드(N1)에 연결되는 게이트 단자, 제1 전원 전압(ELVDD)을 수신하는 제1 단자 및 제2 화소 노드(N2)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 제1 박막 트랜지스터(TT1)는 스토리지 커패시터(CST)에 저장된 전압(즉, 제1 화소 노드(N1)의 전압)에 응답하여 턴온되어 발광 소자(EE)에 구동 전류를 흐르게 할 수 있다. 즉, 제1 박막 트랜지스터(TT1)는 구동 트랜지스터로 명명될 수 있다. 한편, 제1 박막 트랜지스터(TT1)의 게이트 단자(즉, 제1 화소 노드(N1))에는 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압이 간접적으로(즉, 스토리지 커패시터(CST)를 거쳐) 인가될 수 있다.

제2 박막 트랜지스터(TT2)는 게이트 신호(GW)를 수신하는 게이트 단자, 데이터 신호(VDATA)를 전달하는 데이터 라인에 연결되는 제1 단자 및 제5 화소 노드(N5)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 제2 박막 트랜지스터(TT2)는 게이트 신호(GW)에 응답하여 턴온되어 데이터 라인을 통해 전달된 데이터 신호(VDATA)를 제8 박막 트랜지스터(TT8)를 거쳐 제4 화소 노드(N4)에 인가할 수 있다.

제3 박막 트랜지스터(TT3)는 보상 신호(GC)를 수신하는 게이트 단자, 제2 화소 노드(N2)에 연결되는 제1 단자 및 제3 화소 노드(N3)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 제3 박막 트랜지스터(TT2)는 보상 신호(GC)에 응답하여 턴온되어 제9 박막 트랜지스터(TT9)를 거쳐 제1 박막 트랜지스터(TT1)를 다이오드-연결시킴으로써 제1 박막 트랜지스터(TT1) 즉, 구동 트랜지스터의 문턱 전압을 보상할 수 있다.

제4 박막 트랜지스터(TT4)는 초기화 신호(GI)를 수신하는 게이트 단자, 제3 화소 노드(N3)에 연결되는 제1 단자 및 초기화 전압(VINT)를 수신하는 제2 단자를 포함할 수 있다. 이 때, 제4 박막 트랜지스터(TT4)는 초기화 신호(GI)에 응답하여 턴온되어 초기화 전압(VINT)을 제9 박막 트랜지스터(TT9)를 거쳐 제1 화소 노드(N1)에 인가할 수 있다. 이에, 제1 박막 트랜지스터(TT1) 즉, 구동 트랜지스터의 게이트 단자(즉, 제1 화소 노드(N1))가 초기화될 수 있다.

제5 박막 트랜지스터(TT5)는 보상 신호(GC)를 수신하는 게이트 단자, 제5 화소 노드(N5)에 연결되는 제1 단자 및 기준 전압(VREF)을 수신하는 제2 단자를 포함할 수 있다. 이 때, 제5 박막 트랜지스터(TT5)는 보상 신호(GC)에 응답하여 턴온되어 기준 전압(VREF)을 제8 박막 트랜지스터(TT8)를 거쳐 제4 화소 노드(N4)에 인가할 수 있다. 일 실시예에서, 기준 전압(VREF)은 제1 전원 전압(ELVDD)일 수 있다.

제6 박막 트랜지스터(TT6)는 발광 신호(EM)를 수신하는 게이트 단자, 제2 화소 노드(N2)에 연결되는 제1 단자 및 발광 소자(EE)의 애노드에 연결되는 제2 단자를 포함할 수 있다. 이 때, 제6 박막 트랜지스터(TT6)는 발광 신호(EM)에 응답하여 턴온되어 구동 전류가 제1 전원 전압(ELVDD)와 제2 전원 전압(ELVSS) 사이에서 발광 소자(EE)로 흐르게 할 수 있다.

제7 박막 트랜지스터(TT7)는 다음 초기화 신호(GI(N+1))를 수신하는 게이트 단자, 발광 소자(EE)의 애노드에 연결되는 제1 단자 및 리셋 전압(VAINT)을 수신하는 제2 단자를 포함할 수 있다. 이 때, 제7 박막 트랜지스터(TT7)는 다음 초기화 신호(GI(N+1))에 응답하여 턴온되어 발광 소자(EE)의 애노드에 리셋 전압(VAINT)을 인가할 수 있다. 이에, 발광 소자(EE)의 애노드가 리셋(또는 초기화)될 수 있다. 실시예에 따라, 제7 박막 트랜지스터(TT7)의 게이트 단자에 다음 초기화 신호(GI(N+1)) 대신에 별도의 리셋 신호가 인가될 수도 있다. 이 경우, 표시 패널 드라이버(120)는 별도의 리셋 신호를 생성하기 위한 리셋 드라이버를 더 포함할 수 있다.

일 실시예에서, 제4 박막 트랜지스터(TT4)를 거쳐 제1 화소 노드(N1)에 인가되는 초기화 전압(VINT)과 제7 박막 트랜지스터(TT7)를 거쳐 발광 소자(EE)의 애노드에 인가되는 리셋 전압(VAINT)은 동일할 수 있다. 다른 실시예에서, 제4 박막 트랜지스터(TT4)를 거쳐 제1 화소 노드(N1)에 인가되는 초기화 전압(VINT)과 제7 박막 트랜지스터(TT7)를 거쳐 발광 소자(EE)의 애노드에 인가되는 리셋 전압(VAINT)은 상이할 수 있다.

제8 박막 트랜지스터(TT8)는 연결 신호(GT)를 수신하는 게이트 단자, 제5 화소 노드(N5)에 연결되는 제1 단자 및 제4 화소 노드(N4)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 제8 박막 트랜지스터(TT8)는 연결 신호(GT)에 응답하여 턴온되어 제5 화소 노드(N5)와 제4 화소 노드(N4)를 전기적으로 연결할 수 있다. 반면에, 제8 박막 트랜지스터(TT8)가 연결 신호(GT)에 응답하여 턴오프되는 경우에는 제5 화소 노드(N5)와 제4 화소 노드(N4)가 전기적으로 차단될 수 있다.

제9 박막 트랜지스터(TT9)는 연결 신호(GT)를 수신하는 게이트 단자, 제1 화소 노드(N1)에 연결되는 제1 단자 및 제3 화소 노드(N3)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 제9 박막 트랜지스터(TT9)는 연결 신호(GT)에 응답하여 턴온되어 제1 화소 노드(N1)와 제3 화소 노드(N3)를 전기적으로 연결할 수 있다. 반면에, 제9 박막 트랜지스터(TT9)가 연결 신호(GT)에 응답하여 턴오프되는 경우에는 제1 화소 노드(N1)와 제3 화소 노드(N3)가 전기적으로 차단될 수 있다.

스토리지 커패시터(CST)는 제4 화소 노드(N4)에 연결되는 제1 단자 및 제1 화소 노드(N1)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 스토리지 커패시터(CST)는 데이터 라인을 통해 전달된 데이터 신호(VDATA)(즉, 데이터 전압)에 대해 문턱 전압 보상이 수행됨으로써 생성되는 전압을 저장할 수 있다.

홀드 커패시터(CHOLD)는 제1 전원 전압(ELVDD)을 수신하는 제1 단자 및 제4 화소 노드(N4)(즉, 스토리지 커패시터(CST)의 제1 단자)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 홀드 커패시터(CHOLD)는 제4 화소 노드(N4)의 전압에 대한 홀딩 동작을 수행할 수 있다.

바이어스 커패시터(CBIAS)는 바이어스 전압 인가용 스캔 드라이버에서 출력되는 출력 신호(EB)를 수신하는 제1 단자 및 제4 화소 노드(N4)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 바이어스 커패시터(CBIAS)는 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압으로 부스팅(boosting) 동작을 수행할 수 있다. 이에, 제4 화소 노드(N4)의 전압은 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압에 의해 부스팅되고, 그에 따라, 제1 박막 트랜지스터(TT1)의 게이트 단자(즉, 제1 화소 노드(N1))의 전압도 스토리지 커패시터(CST)를 통해 간접적으로(indirectly) 부스팅될 수 있다. 이 때, 바이어스 전압 인가용 스캔 드라이버(130)는 출력 신호(EB)의 하이 레벨 전압 및/또는 로우 레벨 전압을 가변하는 방식으로 바이어스 전압을 조절할 수 있다.

발광 소자(EE)는 제6 박막 트랜지스터(TT6)의 제2 단자 및 제7 박막 트랜지스터(TT7)의 제1 단자에 연결되는 애노드 및 제2 전원 전압(ELVSS)을 수신하는 제2 단자를 포함할 수 있다. 이 때, 발광 소자(EE)는 구동 트랜지스터인 제1 박막 트랜지스터(TT1)에 의해 제어되는 구동 전류에 상응하는 광을 방출할 수 있다. 일 실시예에서, 표시 장치(100)가 유기 발광 표시 장치인 경우 발광 소자(EE)는 유기 발광 다이오드일 수 있다. 다만, 발광 소자(EE)가 그에 한정되는 것은 아니다.

한편, 도 3에서는 제1 박막 트랜지스터(TT1), 제2 박막 트랜지스터(TT2), 제3 박막 트랜지스터(TT3), 제4 박막 트랜지스터(TT4), 제5 박막 트랜지스터(TT5), 제6 박막 트랜지스터(TT6) 및 제7 박막 트랜지스터(TT7)가 피모스(p-channel metal oxide semiconductor; PMOS) 트랜지스터이고, 제8 박막 트랜지스터(TT8) 및 제9 박막 트랜지스터(TT9)가 엔모스(n-channel metal oxide semiconductor; NMOS) 트랜지스터인 것으로 도시되어 있으나, 실시예에 따라, 제1 내지 제9 박막 트랜지스터들(TT1, ..., TT9) 각각은 피모스 트랜지스터 또는 엔모스 트랜지스터 중에서 선택적으로 구현될 수 있음을 이해하여야 한다.

도 4는 도 1의 표시 장치에 포함된 화소 회로의 다른 예를 나타내는 회로도이다.

도 4를 참조하면, 화소 회로(111B)는 보상 동작과 데이터 기입 동작을 분리하여 수행하기 위해 소위 9T-3C 구조를 가질 수 있다. 구체적으로, 화소 회로(111B)는 발광 소자(EE), 제1 박막 트랜지스터(TT1), 제2 박막 트랜지스터(TT2), 제3 박막 트랜지스터(TT3), 제4 박막 트랜지스터(TT4), 제5 박막 트랜지스터(TT5), 제6 박막 트랜지스터(TT6), 제7 박막 트랜지스터(TT7), 제8 박막 트랜지스터(TT8), 제9 박막 트랜지스터(TT9), 스토리지 커패시터(CST), 홀드 커패시터(CHOLD) 및 바이어스 커패시터(CBIAS)를 포함할 수 있다. 다만, 도 4의 화소 회로(111B)의 구조는, 바이어스 커패시터(CBIAS)가 구동 트랜지스터 즉, 제1 박막 트랜지스터(TT1)의 게이트 단자에 직접 연결된다는 점을 제외하고는 도 3의 화소 회로(111A)의 구조와 동일하므로, 도 4의 화소 회로(111B)를 설명함에 있어 도 3의 화소 회로(111A)와 중복되는 설명은 생략하기로 한다.

도 4에 도시된 바와 같이, 바이어스 커패시터(CBIAS)는 바이어스 전압 인가용 스캔 드라이버에서 출력되는 출력 신호(EB)를 수신하는 제1 단자 및 제1 화소 노드(N1)에 연결되는 제2 단자를 포함할 수 있다. 이 때, 바이어스 커패시터(CBIAS)는 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압으로 부스팅 동작을 수행할 수 있다. 한편, 바이어스 커패시터(CBIAS)가 제1 화소 노드(N1)에 직접 연결되어 있기 때문에, 제1 화소 노드(N1)의 전압을 직접적으로(directly) 부스팅할 수 있다. 이에, 제1 화소 노드(N1)의 전압은 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압에 의해 직접적으로 부스팅될 수 있다. 이 때, 바이어스 전압 인가용 스캔 드라이버(130)는 출력 신호(EB)의 하이 레벨 전압 및/또는 로우 레벨 전압을 가변하는 방식으로 바이어스 전압을 조절할 수 있다.

한편, 도 4에서도 제1 박막 트랜지스터(TT1), 제2 박막 트랜지스터(TT2), 제3 박막 트랜지스터(TT3), 제4 박막 트랜지스터(TT4), 제5 박막 트랜지스터(TT5), 제6 박막 트랜지스터(TT6) 및 제7 박막 트랜지스터(TT7)가 피모스 트랜지스터이고, 제8 박막 트랜지스터(TT8) 및 제9 박막 트랜지스터(TT9)가 엔모스 트랜지스터인 것으로 도시되어 있으나, 실시예에 따라, 제1 내지 제9 박막 트랜지스터들(TT1, ..., TT9) 각각은 피모스 트랜지스터 또는 엔모스 트랜지스터 중에서 선택적으로 구현될 수 있음을 이해하여야 한다.

도 5는 표시 스캔 구간에서 도 3의 화소 회로 또는 도 4의 화소 회로에 인가되는 신호들을 나타내는 타이밍도이다.

도 5를 참조하면, 화소 회로(111A, 111B)가 표시 스캔 구간(DISPLAY SCAN)에서 표시 스캔 동작을 수행할 때, 화소 회로(111A, 111B)에 인가되는 신호들(EM, GT, GI, GC, GW, EB)이 도시되어 있다.

화소 회로(111A, 111B)가 표시 스캔 동작을 수행하는 표시 스캔 구간(DISPLAY SCAN)에서는, 발광 신호(EM)가 턴온 전압 구간(즉, 도 5에서 로우 레벨 전압)과 턴오프 전압 구간(즉, 도 5에서 하이 레벨 전압)을 포함할 수 있다. 발광 신호(EM)가 하이 레벨 전압을 갖는 턴오프 전압 구간에서는, 제6 박막 트랜지스터(TT6)가 턴오프될 수 있다. 반면에, 발광 신호(EM)가 로우 레벨 전압을 갖는 턴온 전압 구간에서는, 제6 박막 트랜지스터(TT6)가 턴온될 수 있다.

발광 신호(EM)가 로우 레벨 전압을 갖는 전단의 턴온 전압 구간에서, 연결 신호(GT)도 턴온 전압 구간(즉, 도 5에서 하이 레벨 전압)일 수 있다. 즉, 발광 신호(EM)가 로우 레벨 전압을 갖는 전단의 턴온 전압 구간에서, 제8 박막 트랜지스터(TT8) 및 제9 박막 트랜지스터(TT9)가 턴온되고, 그에 따라, 제5 화소 노드(N5)와 제4 화소 노드(N4)는 전기적으로 연결될 수 있고, 제1 화소 노드(N1)와 제3 화소 노드(N3)도 전기적으로 연결될 수 있다.

또한, 발광 신호(EM)가 로우 레벨 전압을 갖는 전단의 턴온 전압 구간에서, 초기화 신호(GI)는 턴온 전압 구간(즉, 도 5에서 3회의 로우 레벨 전압)을 가지고, 보상 신호(GC)도 턴온 전압 구간(즉, 도 5에서 3회의 로우 레벨 전압)을 가지며, 게이트 신호(GW)도 턴온 전압 구간(즉, 도 5에서 1회의 로우 레벨 전압)을 가질 수 있다. 즉, 제8 박막 트랜지스터(TT8) 및 제9 박막 트랜지스터(TT9)가 턴온된 상태에서 화소 회로(111A, 111B)에 대한 초기화 동작, 보상 동작 및 데이터 기입 동작이 순차적으로 이루어질 수 있다. 이 때, 보상 신호(GC)의 턴온 전압 구간에 상응하는 보상 동작과 게이트 신호(GW)의 턴온 전압 구간에 상응하는 데이터 기입 동작이 동시에 이루어지지 않으므로, 화소 회로(111A, 111B)에서 보상 동작과 데이터 기입 동작이 분리되어 수행될 수 있다.

구체적으로, 발광 신호(EM)가 로우 레벨 전압을 갖는 전단의 턴온 전압 구간에서, 초기화 신호(GI)가 턴온 전압 구간(즉, 도 5에서 3회의 로우 레벨 전압)일 때, 제4 박막 트랜지스터(TT4)가 턴온되어 초기화 전압(VINT)이 제9 박막 트랜지스터(TT9)(이 때, 제9 박막 트랜지스터(TT9)는 연결 신호(GT)에 응답하여 턴온되어 있음)을 거쳐 제1 화소 노드(N1)에 인가될 수 있다. 즉, 초기화 동작에 의해 제1 화소 노드(N1)(즉, 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자)가 초기화될 수 있다. 한편, 도 5에서는 화소 회로(111A, 111B)가 3회의 초기화 동작을 수행하는 것으로 도시되어 있지만, 초기화 동작의 횟수가 그에 한정되는 것은 아니다.

한편, 다음 초기화 신호(GI(N+1))가 턴온 전압 구간일 때, 제7 박막 트랜지스터(TT7)가 턴온되어 리셋 전압(VAINT)이 발광 소자(EE)의 애노드에 인가될 수 있다. 즉, 리셋 동작에 의해 발광 소자(EE)의 애노드가 리셋(또는 초기화)될 수 있다. 한편, 도 5에서는 화소 회로(111A, 111B)가 3회의 초기화 동작을 수행하는 것으로 도시되어 있으므로, 다음 초기화 신호(GI(N+1))에 기초하여 수행되는 리셋 동작도 3회 수행될 수 있으나, 리셋 동작의 횟수가 그에 한정되는 것은 아니다. 상술한 바와 같이, 실시예에 따라, 표시 장치(100)는 다음 초기화 신호(GI(N+1)) 대신에 별도의 리셋 신호를 생성하여 화소 회로(111A, 111B)의 리셋 동작을 독립적으로 제어할 수도 있다.

또한, 발광 신호(EM)가 로우 레벨 전압을 갖는 전단의 턴온 전압 구간에서, 보상 신호(GC)가 턴온 전압 구간(즉, 도 5에서 3회의 로우 레벨 전압)일 때, 제5 박막 트랜지스터(TT5)가 턴온되어 기준 전압(VREF)이 제4 화소 노드(N4)에 인가되고, 제3 박막 트랜지스터(TT3)가 턴온되어 제9 박막 트랜지스터(TT9)(이 때, 제9 박막 트랜지스터(TT9)는 연결 신호(GT)에 응답하여 턴온되어 있음)를 거쳐 제1 박막 트랜지스터(TT1)를 다이오드-연결시킬 수 있다. 이 때, 제4 화소 노드(N4)의 전압은 기준 전압(VREF)이 되고, 제1 화소 노드(N1)의 전압은 제1 전원 전압(ELVDD)에 제1 박막 트랜지스터(TT1)의 문턱 전압(Vth)(이 때, 제1 박막 트랜지스터(TT1)가 피모스 트랜지스터이므로, 제1 박막 트랜지스터(TT1)의 문턱 전압(Vth)은 음(negative)의 값을 가짐)을 더한 값(즉, ELVDD+Vth)이 될 수 있다.

나아가, 발광 신호(EM)가 로우 레벨 전압을 갖는 전단의 턴온 전압 구간에서, 게이트 신호(GW)가 턴온 전압 구간(즉, 도 5에서 로우 레벨 전압)일 때, 제2 박막 트랜지스터(TT2)가 턴온되어 데이터 전압(VDATA)이 제4 화소 노드(N4)에 인가되고, 그에 따라, 스토리지 커패시터(CST)에 의해 제1 화소 노드(N1)의 전압은 이전 값(즉, ELVDD+Vth)에 데이터 전압(VDATA)에서 기준 전압(VREF)을 뺀 값(즉, VDATA-VREF)을 더한 값(즉, ELVDD+Vth+VDATA-VREF)이 될 수 있다. 이 때, 제1 박막 트랜지스터(TT1)에 의해 제어되는 구동 전류가 수학식 (Vgs-Vth)^2에 비례(이 때, Vgs는 제1 박막 트랜지스터(TT1)의 게이트-소스 간 전압임)하는데, 상기 수학식에서 제1 박막 트랜지스터(TT1)의 문턱 전압(Vth)이 제거(즉, 상기 수학식이 (VDATA-VREF)^2으로 변경)되기 때문에, 제1 박막 트랜지스터(TT1)의 문턱 전압(Vth)이 보상되는 것이다. 다시 말하면, 제1 박막 트랜지스터(TT1)에 의해 제어되는 구동 전류는 제1 박막 트랜지스터(TT1)의 문턱 전압(Vth)과는 무관하게 기준 전압(VREF)과 데이터 전압(VDATA)에 기초하여 결정될 수 있다.

이후, 발광 신호(EM)가 하이 레벨 전압을 갖는 턴오프 전압 구간에서, 연결 신호(GT)는 턴오프 전압 구간(즉, 도 5에서 로우 레벨 전압)일 수 있다. 즉, 발광 신호(EM)가 하이 레벨 전압을 갖는 턴오프 전압 구간에서, 제8 박막 트랜지스터(TT8) 및 제9 박막 트랜지스터(TT9)가 턴오프되고, 그에 따라, 제5 화소 노드(N5)와 제4 화소 노드(N4)는 서로 전기적으로 차단되고, 제1 화소 노드(N1)와 제3 화소 노드(N3)도 서로 전기적으로 차단될 수 있다.

또한, 발광 신호(EM)가 하이 레벨 전압을 갖는 턴오프 전압 구간에서, 초기화 신호(GI), 보상 신호(GC) 및 게이트 신호(GW)도 모두 턴오프 전압 구간(즉, 도 5에서 하이 레벨 전압)일 수 있다. 즉, 제2 박막 트랜지스터(TT2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(TT4), 제5 박막 트랜지스터(TT5), 제6 박막 트랜지스터(TT6), 제8 박막 트랜지스터(TT8) 및 제9 박막 트랜지스터(TT9)도 모두 턴오프될 수 있다.

이러한 상태에서, 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)가 로우 레벨 전압을 갖는 소정의 구간이 존재(즉, 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)가 하이 레벨 전압에서 로우 레벨 전압으로 전환했다가 다시 하이 레벨 전압으로 전환됨)하므로, 바이어스 커패시터(CBIAS)는 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자의 전압을 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압을 이용하여 직간접적으로 부스팅시킬 수 있다.

예를 들어, 도 3의 화소 회로(111A)에서는 바이어스 커패시터(CBIAS)가 제4 화소 노드(N4)에 연결되어 있으므로, 제1 화소 노드(N1) 즉, 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자의 전압은 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압에 의해 간접적으로(즉, 스토리지 커패시터(CST)를 거쳐) 부스팅될 수 있다. 반면에, 도 4의 화소 회로(111B)에서는 바이어스 커패시터(CBIAS)가 제1 화소 노드(N1)에 직접 연결되어 있으므로, 제1 화소 노드(N1) 즉, 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자의 전압은 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압에 의해 직접적으로 부스팅될 수 있다.

다음, 발광 신호(EM)가 로우 레벨 전압을 갖는 후단의 턴온 전압 구간에서, 연결 신호(GT)는 턴오프 전압 구간(즉, 도 5에서 로우 레벨 전압)이고, 초기화 신호(GI), 보상 신호(GC) 및 게이트 신호(GW)도 모두 턴오프 전압 구간(즉, 도 5에서 하이 레벨 전압)일 수 있다. 따라서, 제1 박막 트랜지스터(TT1)가 스토리지 커패시터(CST)에 저장된 전압에 의해 턴온되어 발광 소자(EE)로 구동 전류를 흐르게 하므로, 발광 소자(EE)가 상기 구동 전류에 상응하는 광을 방출하는 발광 동작이 수행될 수 있다.

도 6은 셀프 스캔 구간에서 도 3의 화소 회로 또는 도 4의 화소 회로에 인가되는 신호들을 나타내는 타이밍도이다.

도 6을 참조하면, 화소 회로(111A, 111B)가 셀프 스캔 구간(SELF SCAN)에서 셀프 스캔 동작을 수행할 때, 화소 회로(111A, 111B)에 인가되는 신호들(EM, GT, GI, GC, GW, EB)이 도시되어 있다.

셀프 스캔 구간(SELF SCAN)에서, 연결 신호(GT), 초기화 신호(GI), 보상 신호(GC) 및 게이트 신호(GW)는 턴오프 전압 구간만을 포함할 수 있다. 즉, 셀프 스캔 구간(SELF SCAN)에서는, 초기화 신호(GI), 보상 신호(GC) 및 게이트 신호(GW)는 모두 하이 레벨 전압을 갖고, 연결 신호(GT)는 로우 레벨 전압을 가질 수 있다. 반면에, 발광 신호(EM)는 턴오프 전압 구간(즉, 하이 레벨 전압) 및 턴온 전압 구간(즉, 로우 레벨 전압)을 모두 포함할 수 있다. 따라서, 셀프 스캔 구간(SELF SCAN)에서, 화소 회로(111A, 111B)는 데이터 기입 동작은 수행하지 않고, 발광 동작은 수행할 수 있다.

한편, 발광 신호(EM)가 턴오프 전압 구간일 때 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)가 로우 레벨 전압을 갖는 소정의 구간이 존재(즉, 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)가 하이 레벨 전압에서 로우 레벨 전압으로 전환했다가 다시 하이 레벨 전압으로 전환됨)하므로, 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자의 전압이 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압에 의해 직간접적으로 부스팅되고, 그에 따라, 표시 패널(110)을 구동하기 위한 패널 구동 프레임의 프레임 레이트가 가변되더라도 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 특성이 소정의 상태로 고정되는 히스테리시스 특성은 개선될 수 있다. 그 결과, 표시 장치(100)는 가변 프레임 레이트 기술을 채용하더라도 고품질의 이미지를 표시할 수 있다.

상술한 바와 같이, 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자의 전압을 부스팅하는 바이어스 전압은 바이어스 전압 인가용 스캔 드라이버(130)에서 출력되는 출력 신호(EB)의 하이 레벨 전압 및/또는 로우 레벨 전압을 가변하는 방식으로 간단하게 조절될 수 있다.

도 7은 도 1의 표시 장치에 포함된 바이어스 전압 인가용 스캔 드라이버의 일 예를 나타내는 블록도이고, 도 8은 도 7의 바이어스 전압 인가용 스캔 드라이버에 포함된 제k 스테이지를 나타내는 회로도이며, 도 9는 도 8의 제k 스테이지가 동작하는 것을 설명하기 위한 타이밍도이고, 도 10는 도 7의 바이어스 전압 인가용 스캔 드라이버가 바이어스 전압을 조절하는 것을 설명하기 위한 도면이다.

도 7 내지 도 10을 참조하면, 바이어스 전압 인가용 스캔 드라이버(130A)는 제1 내지 제n 화소행들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들(EB(1), ..., EB(n))을 각각 출력하는 제1 내지 제n 스테이지들(STAGE(1), ..., STAGE(n))을 포함할 수 있다.

바이어스 전압 인가용 스캔 드라이버(130A)는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)를 수신할 수 있다. 다만, 도 8에 도시된 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)의 파형들은 예시적인 것이므로, 바이어스 전압 인가용 스캔 드라이버(130A)에 인가되는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)의 파형들이 그에 한정되는 것은 아니다. 한편, 제1 클럭 신호(CLK1)는 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하고, 제2 클럭 신호(CLK2)는 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하며, 제3 클럭 신호(CLK3)는 고전원 전압(VGH)과 제2 저전원 전압(VGL2) 사이에서 토글할 수 있다. 이 때, 제2 저전원 전압(VGL2)은 화소 회로(111) 내 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자(즉, 제1 화소 노드(N1))의 전압을 부스팅하기 위한 바이어스 전압(VBIAS)을 조절하기 위해 가변될 수 있다.

한편, 도 7에 도시된 바와 같이, 제1 내지 제n 스테이지들(STAGE(1), ..., STAGE(n)) 각각은 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 인접 스테이지와는 반대로 수신할 수 있다. 따라서, 특허청구범위에 기재된 제1 클럭 신호가 제1 클럭 신호(CLK1)으로 해석되는 경우 특허청구범위에 기재된 제2 클럭 신호는 제2 클럭 신호(CLK2)로 해석될 수 있고, 특허청구범위에 기재된 제1 클럭 신호가 제2 클럭 신호(CLK2)로 해석되는 경우 특허청구범위에 기재된 제2 클럭 신호는 제1 클럭 신호(CLK1)로 해석될 수 있다. 다만, 설명의 편의를 위하여, 도 7 내지 도 10에서는 특허청구범위에 기재된 제1 클럭 신호가 제1 클럭 신호(CLK1)이고 특허청구범위에 기재된 제2 클럭 신호가 제2 클럭 신호(CLK2)인 것으로 설명하기로 한다.

제k 스테이지(STAGE(k))는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 입력 신호(IN(k))를 수신하고, 제k 화소행에 포함된 화소 회로(111)들에 제k 출력 신호(EB(k))를 제공하며, 다음 스테이지 즉, 제k+1 스테이지(STAGE(k+1))에 제k 캐리 신호(CR(k))를 출력할 수 있다. 이 때, 제1 스테이지(STAGE(1))는 입력 신호(IN(k))로서 스캔 개시 신호(FLM)을 수신하고, 제k 스테이지(STAGE(k))는 입력 신호(IN(k))로서 이전 스테이지 즉, 제k-1 스테이지(STAGE(k-1))에서 출력되는 제k-1 캐리 신호(CR(k-1))를 수신할 수 있다.

상술한 바와 같이, 제k 스테이지(STAGE(k))는 제k 화소행에 포함된 화소 회로(111)들에 제k 출력 신호(EB(k))를 제공할 수 있다. 이에, 제k 화소행에 포함된 화소 회로(111)들 각각의 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자(즉, 제1 화소 노드(N1))의 전압은 제k 출력 신호(EB(k))의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압(VBIAS)에 의해 부스팅될 수 있다. 이 때, 제k 출력 신호(EB(k))의 하이 레벨 전압은 제3 클럭 신호(CLK3)의 고전원 전압(VGH)이고, 제k 출력 신호(EB(k))의 로우 레벨 전압은 제3 클럭 신호(CLK3)의 제2 저전원 전압(VGL2)일 수 있다.

구체적으로, 도 8에 도시된 바와 같이, 제k 스테이지(STAGE(k))는 입력부(210), 스트레스 완화부(220), 부트스트랩부(230), 캐리 신호 출력부(240), 출력 신호 출력부(245), 유지부(250) 및 안정화부(260)를 포함할 수 있다.

입력부(210)는 제1 클럭 신호(CLK1)에 응답하여 입력 신호(IN(k))를 제1 노드(IN1)에 전달할 수 있다. 일 실시예에서, 입력부(210)는 입력 신호(IN(k))를 수신하는 제1 단자, 제1 노드(IN1)에 연결되는 제2 단자 및 제1 클럭 신호(CLK1)를 수신하는 게이트 단자를 포함하는 제1 트랜지스터(T1)를 포함할 수 있다. 한편, 입력 신호(IN(k))는 스캔 개시 신호(FLM) 또는 이전 캐리 신호(CR(k-1))일 수 있다. 구체적으로, 제k 스테이지(STAGE(k))가 제1 스테이지(STAGE(1))이면, 입력 신호(IN(k))는 스캔 개시 신호(FLM)일 수 있고, 제k 스테이지(STAGE(k))가 제1 스테이지(STAGE(1))가 아니면, 입력 신호(IN(k))는 이전 스테이지 즉, 제k-1 스테이지(STAGE(k-1))에서 출력되는 제k-1 캐리 신호(CR(k-1))일 수 있다.

스트레스 완화부(220)는 제1 노드(IN1)과 제2 노드(IN2) 사이에 배치되고, 입력부(210)에 의해 수신된 입력 신호(IN(k))를 제1 노드(IN1)에서 제2 노드(IN2)로 전달할 수 있다. 일 실시예에서, 스트레스 완화부(220)는 제1 노드(IN1)에 연결되는 제1 단자, 제2 노드(IN2)에 연결되는 제2 단자 및 제1 저전원 전압(VGL)을 수신하는 게이트 단자를 포함하는 제8 트랜지스터(T8)를 포함할 수 있다. 제2 노드(IN2)가 부트스트랩(bootstrap)되어 제2 노드(IN2)의 전압(V-IN2)이 제2 로우 레벨 전압(2L)을 가질 때, 스트레스 완화부(220)는 제2 로우 레벨 전압(2L)을 가진 제2 노드(IN2)의 전압(V-IN2)을 제1 노드(IN1)에 전달하지 않음으로써, 제1 노드(IN1)에 연결된 트랜지스터들(즉, T1, T3, T4)에 가해지는 전압 스트레스를 감소시킬 수 있다.

부트스트랩부(230)는 제2 노드(IN2)와 제1 출력 노드(ON1) 사이에 배치될 수 있다. 부트스트랩부(230)는 제2 노드(IN2)를 부트스트랩하여 제2 노드(IN2)의 전압(V-IN2)을 제1 로우 레벨 전압(L)에서 제1 로우 레벨 전압(L)보다 낮은 제2 로우 레벨 전압(2L)으로 변경할 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 제1 로우 레벨 전압(L)은 제1 저전원 전압(VGL)이고, 제2 로우 레벨 전압(2L)은 제1 저전원 전압(VGL)보다 낮은 전압(예를 들어, 제1 저전원 전압(VGL)이 음(negative)의 값을 갖는 경우 절대값이 더 큰 값)일 수 있다. 이 때, 제1 로우 레벨 전압(L)과 제2 로우 레벨 전압(2L) 사이의 차이는 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이의 차이에 상응할 수 있으나 그에 한정되지는 않는다. 일 실시예에서, 부트스트랩부(230)는 제2 노드(IN2)에 연결되는 제1 단자 및 제1 출력 노드(ON1)에 연결되는 제2 단자를 포함하는 제2 커패시터(C2)를 포함할 수 있다.

캐리 신호 출력부(240)는 고전원 전압(VGH) 및 제2 클럭 신호(CLK2)를 수신하고, 제2 노드(IN2)의 전압(V-IN2)에 응답하여(예를 들어, 제2 노드(IN2)가 부트스트랩됨에 따라 제2 로우 레벨 전압(2L)을 가진 제2 노드(IN2)의 전압(V-IN2)에 응답하여) 제1 출력 노드(ON1)를 통해 제2 클럭 신호(CLK2)를 제k 캐리 신호(CR(k))로서 출력할 수 있다. 일 실시예에서, 캐리 신호 출력부(240)는 고전원 전압(VGH)을 수신하는 제1 단자, 제1 출력 노드(ON1)에 연결되는 제2 단자 및 제3 노드(IN3)에 연결되는 게이트 단자를 포함하는 제9 트랜지스터(T9) 및 제1 출력 노드(ON1)에 연결되는 제1 단자, 제2 클럭 신호(CLK2)를 수신하는 제2 단자 및 제2 노드(IN2)에 연결되는 게이트 단자를 포함하는 제10 트랜지스터(T10)를 포함할 수 있다. 상술한 바와 같이, 제2 클럭 신호(CLK2)가 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하기 때문에, 제k 캐리 신호(CR(k))는 고전원 전압(VGH) 또는 제1 저전원 전압(VGL)을 가질 수 있다.

출력 신호 출력부(245)는 고전원 전압(VGH) 및 제3 클럭 신호(CLK3)를 수신하고, 제2 노드(IN2)의 전압(V-IN2)에 응답하여(예를 들어, 제2 노드(IN2)가 부트스트랩됨에 따라 제2 로우 레벨 전압(2L)을 가진 제2 노드(IN2)의 전압(V-IN2)에 응답하여) 제2 출력 노드(ON2)를 통해 제3 클럭 신호(CLK3)를 제k 출력 신호(EB(k))로서 출력할 수 있다. 일 실시예에서, 출력 신호 출력부(245)는 고전원 전압(VGH)을 수신하는 제1 단자, 제2 출력 노드(ON2)에 연결되는 제2 단자 및 제3 노드(IN3)에 연결되는 게이트 단자를 포함하는 제6 트랜지스터(T6) 및 제2 출력 노드(ON2)에 연결되는 제1 단자, 제3 클럭 신호(CLK3)를 수신하는 제2 단자 및 제2 노드(IN2)에 연결되는 게이트 단자를 포함하는 제7 트랜지스터(T7)를 포함할 수 있다. 상술한 바와 같이, 제3 클럭 신호(CLK3)가 고전원 전압(VGH)과 제2 저전원 전압(VGL2) 사이에서 토글하기 때문에, 제k 출력 신호(EB(k))는 고전원 전압(VGH) 또는 제2 저전원 전압(VGL2)을 가질 수 있다.

이 때, 고전원 전압(VGH)은 캐리 신호 출력부(240)와 출력 신호 출력부(245)에서 공통으로 사용되고 있기 때문에 고정될 수 있다. 반면에, 제2 저전원 전압(VGL2)은 출력 신호 출력부(245)에서만 사용되고 있기 때문에 화소 회로(111) 내 구동 트랜지스터의 게이트 단자의 전압을 직간접적으로 부스팅하기 위한 바이어스 전압(VBIAS)의 조절이 요구되는 경우 가변(즉, 도 10에서 ADJUSTABLE로 표시)될 수 있다. 또한, 출력 신호 출력부(245)에 인가되는 제3 클럭 신호(CLK3)의 하이 레벨 전압(즉, 고전원 전압(VGH))과 출력 신호 출력부(245)에 인가되는 고전원 전압(VGH)이 같기 때문에, 제k 출력 신호(EB(k))의 하이 레벨 전압에 왜곡이 발생하지 않을 수 있다. 한편, 도 10에 도시된 바와 같이, 화소 회로(111) 내 구동 트랜지스터의 게이트 단자의 전압을 직간접적으로 부스팅하기 위한 바이어스 전압(VBIAS)이 제k 출력 신호(EB(k))의 하이 레벨 전압(즉, 고전원 전압(VGH))과 로우 레벨 전압(즉, 제2 저전원 전압(VGL2)) 사이의 차이에 해당하므로, 바이어스 전압 인가용 스캔 드라이버(130A)는 제k 출력 신호(EB(k))의 로우 레벨 전압(즉, 제2 저전원 전압(VGL2))을 가변함으로써, 화소 회로(111) 내 구동 트랜지스터의 게이트 단자의 전압을 직간접적으로 부스팅하기 위한 바이어스 전압(VBIAS)을 간단하게 조절할 수 있다.

유지부(250)는 제1 노드(IN1)의 전압(V-IN1)에 응답하여 제1 클럭 신호(CLK1)를 제3 노드(IN3)에 전달할 수 있다. 일 실시예에서, 유지부(250)는 제3 노드(IN3)에 연결되는 제1 단자, 제1 클럭 신호(CLK1)를 수신하는 제2 단자 및 제1 노드(IN1)에 연결되는 게이트 단자를 포함하는 제4 트랜지스터(T4)를 포함할 수 있다. 상술한 바와 같이, 제2 클럭 신호(CLK2)가 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하기 때문에, 제k 출력 신호(EB(k)) 및 제k 캐리 신호(CR(k))가 출력되는 동안 유지부(250)는 제3 노드(IN3)를 하이 레벨 전압(H)(예를 들어, 고전원 전압(VGH))으로 유지시킬 수 있다.

안정화부(260)는 제1 클럭 신호(CLK1)에 응답하여 제1 저전원 전압(VGL)을 제3 노드(IN3)에 인가하고, 제2 클럭 신호(CLK2)에 응답하여 고전원 전압(VGH)을 제1 노드(IN1)에 인가할 수 있다. 일 실시예에서, 안정화부(260)는 고전원 전압(VGH)을 수신하는 제1 단자, 제3 트랜지스터(T3)의 제1 단자에 연결되는 제2 단자 및 제3 노드(IN3)에 연결되는 게이트 단자를 포함하는 제2 트랜지스터(T2), 제2 트랜지스터(T2)의 제2 단자에 연결되는 제1 단자, 제1 노드(IN1)에 연결되는 제2 단자 및 제2 클럭 신호(CLK2)를 수신하는 게이트 단자를 포함하는 제3 트랜지스터(T3), 고전원 전압(VGH)을 수신하는 제1 단자 및 제3 노드(IN3)에 연결되는 제2 단자를 포함하는 제1 커패시터(C1), 및 제3 노드(IN3)에 연결되는 제1 단자, 제1 저전원 전압(VGL)을 수신하는 제2 단자 및 제1 클럭 신호(CLK1)를 수신하는 게이트 단자를 포함하는 제5 트랜지스터(T5)를 포함할 수 있다.

이하, 도 8 및 도 9를 참조하여 바이어스 전압 인가용 스캔 드라이버(130A)에 포함된 제k 스테이지(STAGE(k))의 동작을 설명하기로 한다. 다만, 도 8 및 도 9에 도시된 바와 같이, 모든 트랜지스터들(T1, ..., T10)은 피모스 트랜지스터들이고, 제1 로우 레벨 전압(L)은 제1 저전원 전압(VGL)에 상응하며, 제2 로우 레벨 전압(2L)은 제1 저전원 전압(VGL)보다 낮은 전압에 상응하고, 하이 레벨 전압(H)은 고전원 전압(VGH)에 상응하는 것으로 가정하여 설명하기로 한다.

제k 스테이지(STAGE(k))는 입력 신호(IN(k)), 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)를 수신할 수 있다.

제1 시점(TP1)에서 제2 시점(TP2)까지의 구간에서, 제1 저전원 전압(VGL)을 가진 입력 신호(IN(k))가 인가되고, 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)가 인가될 수 있다. 제1 트랜지스터(T1)는 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)에 응답하여 입력 신호(IN(k))를 제1 노드(IN1)에 전달하고, 제1 노드(IN1)의 전압(V-IN1)은 고전원 전압(VGH)에 상응하는 하이 전압 레벨(H)에서 제1 저전원 전압(VGL)에 상응하는 제1 로우 전압 레벨(L)로 변경될 수 있다. 또한, 제8 트랜지스터(T8)는 제1 저전원 전압(VGL)에 응답하여 제1 노드(IN1)에서의 입력 신호(IN(k))를 제2 노드(IN2)에 전달하고, 그에 따라, 제2 노드(IN2)의 전압(V-IN2)은 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)에서 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)으로 변경될 수 있다.

제2 시점(TP2)에서 제1 클럭 신호(CLK1)가 제1 저전원 전압(VGL)에서 고전원 전압(VGH)으로 변경되고, 제2 시점(TP2)에서 제3 시점(TP3)까지의 구간에서 고전원 전압(VGH)을 가진 제1 클럭 신호(CLK1)가 인가될 수 있다. 제4 트랜지스터(T4)는 제1 로우 레벨 전압(L)을 가진 제1 노드(IN1)의 전압(V-IN1)에 응답하여 제3 노드(IN3)에 고전원 전압(VGH)을 가진 제1 클럭 신호(CLK1)를 전달하고, 그에 따라, 제3 노드(IN3)의 전압(V-IN3)은 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)에서 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)으로 변경될 수 있다.

제3 시점(TP3)에서 제2 클럭 신호(CLK2)가 고전원 전압(VGH)에서 제1 저전원 전압(VGL)으로 변경되고, 제3 시점(TP3)에서 제4 시점(TP4)까지의 구간에서 제1 저전원 전압(VGL)을 가진 제2 클럭 신호(CLK2)가 인가될 수 있다. 제10 트랜지스터(T10)는 제2 노드(IN2)의 전압(V-IN2)에 응답하여 제1 저전원 전압(VGL)을 가진 제2 클럭 신호(CLK2)를 제1 출력 노드(ON1)에 전송하고, 그에 따라, 제1 출력 노드(ON1)에서 제1 저전원 전압(VGL)을 가진 제2 클럭 신호(CLK2)가 제k 캐리 신호(CR(k))로서 출력될 수 있다.

한편, 제1 출력 노드(ON1)의 전압 즉, 제2 커패시터(C2)의 제2 단자의 전압이 고전원 전압(VGH)에서 제1 저전원 전압(VGL)으로 변경됨에 따라, 제2 노드(IN2)의 전압(V-IN2) 즉, 제2 커패시터(C2)의 제1 단자의 전압은 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)에서 제1 저전원 전압(VGL)보다 낮은 제2 로우 레벨 전압(2L)으로 변경될 수 있다. 일 실시예에서, 제1 로우 레벨 전압(L)과 제2 로우 레벨 전압(2L) 사이의 차이는 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이의 차이에 상응할 수 있으나 그에 한정되지는 않는다. 한편, 제2 노드(IN2)의 전압(V-IN2)이 제1 로우 레벨 전압(L)에서 제2 로우 레벨 전압(2L)으로 변경되는 동작은 부트스트랩 동작으로 명명될 수 있고, 제2 커패시터(C2)는 부트스트랩 커패시터로 명명될 수 있다. 또한, 제8 트랜지스터(T8)는 제2 로우 레벨 전압(2L)을 가진 제2 노드(IN2)의 전압(V-IN2)을 제1 노드(IN1)에 전달하지 않음으로써, 제1 노드(IN1)에 연결된 트랜지스터들(즉, T1, T3, T4)에 가해지는 전압 스트레스를 감소시킬 수 있다. 이에, 제8 트랜지스터(T8)는 스트레스 완화 트랜지스터로 명명될 수 있다.

또한, 제3 시점(TP3)에서 제3 클럭 신호(CLK3)가 고전원 전압(VGH)에서 제2 저전원 전압(VGL2)으로 변경되고, 제3 시점(TP3)에서 제4 시점(TP4)까지의 구간에서 제2 저전원 전압(VGL2)을 가진 제3 클럭 신호(CLK3)가 인가될 수 있다. 제7 트랜지스터(T7)는 제2 노드(IN2)의 전압(V-IN2)에 응답하여 제2 저전원 전압(VGL2)을 가진 제3 클럭 신호(CLK3)를 제2 출력 노드(ON2)에 전송하고, 그에 따라, 제2 출력 노드(ON2)에서 제2 저전원 전압(VGL2)을 가진 제3 클럭 신호(CLK3)가 제k 출력 신호(EB(k))로서 출력될 수 있다.

한편, 제k 출력 신호(EB(k)) 및 제k 캐리 신호(CR(k))가 출력되는 동안, 제1 로우 레벨 전압(L)을 가진 제1 노드(IN1)의 전압(V-IN1)을 수신하는 게이트 단자를 포함하는 제4 트랜지스터(T4)가 턴온되고, 그에 따라, 고전원 전압(VGH)을 가진 제1 클럭 신호(CLK1)가 제3 노드(IN3)에 인가될 수 있다. 이에, 제3 노드(IN3)의 전압(V-IN3)은 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)으로 유지될 수 있다. 또한, 제k 출력 신호(EB(k)) 및 제k 캐리 신호(CR(k))가 출력되는 동안, 제3 노드(IN3)의 전압(V-IN3)이 하이 레벨 전압(H)을 가지므로, 제3 노드(IN3)의 전압(V-IN3)을 수신하는 게이트 단자를 포함하는 제6 트랜지스터(T6) 및 제9 트랜지스터(T9)는 턴오프될 수 있다.

제4 시점(TP4)에서 제2 클럭 신호(CLK2)가 제1 저전원 전압(VGL)에서 고전원 전압(VGH)으로 변경되면, 제1 출력 노드(ON1)에서 출력되는 제k 캐리 신호(CR(k))가 제1 저전원 전압(VGL)에서 고전원 전압(VGH)으로 변경될 수 있다. 이 때, 제1 출력 노드(ON1)의 전압 즉, 제2 커패시터(C2)의 제2 단자의 전압이 제1 저전원 전압(VGL)에서 고전원 전압(VGH)으로 변경되면, 제2 커패시터(C2)의 제1 단자의 전압 즉, 제2 노드(IN2)의 전압(V-IN2)은 제1 저전원 전압(VGL)보다 낮은 전압에 상응하는 제2 로우 레벨 전압(2L)에서 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)으로 변경될 수 있다.

또한, 제4 시점(TP4)에서 제3 클럭 신호(CLK3)가 제2 저전원 전압(VGL2)에서 고전원 전압(VGH)으로 변경되면, 제2 출력 노드(ON2)에서 출력되는 제k 출력 신호(EB(k))도 제2 저전원 전압(VGL2)에서 고전원 전압(VGH)으로 변경될 수 있다.

제5 시점(TP5)에서 제1 클럭 신호(CLK1)가 고전원 전압(VGH)에서 제1 저전원 전압(VGL)으로 변경되고, 제5 시점(TP5)에서 제6 시점(TP6)까지의 구간에서 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)가 인가될 수 있다. 이에, 제1 트랜지스터(T1)는 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)에 응답하여 제1 노드(IN1)의 전압(V-IN1)을 제1 로우 레벨 전압(L)에서 하이 레벨 전압(H)으로 변경(즉, 입력 신호(IN(k))가 고전원 전압(VGH)을 가지고 있기 때문)하고, 제8 트랜지스터(T8)는 제1 저전원 전압(VGL)에 응답하여 제2 노드(IN2)의 전압(V-IN2)을 제1 로우 레벨 전압(L)에서 하이 레벨 전압(H)으로 변경할 수 있다. 또한, 제5 트랜지스터(T5)는 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)에 응답하여 제3 노드(IN3)의 전압(V-IN3)을 하이 레벨 전압(H)에서 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)으로 변경할 수 있다. 한편, 제5 트랜지스터(T5)는 제1 클럭 신호(CLK1)가 제1 저전원 전압(VGL)을 가질 때마다 턴온되어 제3 노드(IN3)에 제1 저전원 전압(VGL)을 인가할 수 있다. 제9 트랜지스터(T9)는 제1 로우 레벨 전압(L)을 가진 제3 노드(IN3)의 전압(V-IN3)에 응답하여 제1 출력 노드(ON1)에 고전원 전압(VGH)을 인가하고, 제6 트랜지스터(T6)는 제1 로우 레벨 전압(L)을 가진 제3 노드(IN3)의 전압(V-IN3)에 응답하여 제2 출력 노드(ON2)에 고전원 전압(VGH)을 인가할 수 있다.

제6 시점(TP6)에서 제1 클럭 신호(CLK1)가 제1 저전원 전압(VGL)에서 고전원 전압(VGH)으로 변경되고, 제6 시점(TP6)에서 제7 시점(TP7)까지의 구간에서 고전원 전압(VGH)을 가진 제1 클럭 신호(CLK1)가 인가될 수 있다.

제7 시점(TP7)에서 제2 클럭 신호(CLK2)가 고전원 전압(VGH)에서 제1 저전원 전압(VGL)으로 변경되고, 제7 시점(TP7)에서 제8 시점(TP8)까지의 구간에서 제1 저전원 전압(VGL)을 가진 제2 클럭 신호(CLK2)가 인가될 수 있다. 제1 로우 레벨 전압(L)을 가진 제3 노드(IN3)의 전압(V-IN3)에 응답하여 제2 트랜지스터(T2)가 턴온되고, 제1 로우 레벨 전압(L)을 가진 제2 클럭 신호(CLK2)에 응답하여 제3 트랜지스터(T3)가 턴온되며, 그에 따라, 제2 및 제3 트랜지스터들(T2, T3)에 의해 제1 노드(IN1)에 고전원 전압(VGH)이 인가됨으로써 제1 노드(IN1)의 전압(V-IN1)이 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)으로 안정화될 수 있다. 또한, 제1 저전원 전압(VGL)에 응답하여 제8 트랜지스터(T8)가 턴온되고, 그에 따라, 제2 노드(IN2)의 전압(V-IN2) 또한 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)으로 안정화될 수 있다. 한편, 제3 트랜지스터(T3)는 제2 클럭 신호(CLK2)가 제1 저전원 전압(VGL)을 가질 때마다 턴온되어 제1 노드(IN1)와 제2 노드(IN2)에 고전원 전압(VGH)을 인가할 수 있다.

이와 같이, 제k 스테이지(STAGE(k))는 제1 클럭 신호(CLK1)에 응답하여 입력 신호(IN(k))를 제1 노드(IN1)에 전달하는 입력부(210), 제1 노드(IN1)와 제2 노드(IN2) 사이에 배치되는 스트레스 완화부(220), 고전원 전압(VGH) 및 제2 클럭 신호(CLK2)를 수신하고 제2 노드(IN2)의 전압(V-IN2)에 응답하여 제1 출력 노드(ON1)를 통해 제2 클럭 신호(CLK2)를 제k 캐리 신호(CR(k))로서 출력하는 캐리 신호 출력부(240), 고전원 전압(VGH) 및 제3 클럭 신호(CLK3)를 수신하고 제2 노드(IN2)의 전압(V-IN2)에 응답하여 제2 출력 노드(ON2)를 통해 제3 클럭 신호(CLK3)를 제k 출력 신호(EB(k))로서 출력하는 출력 신호 출력부(245), 제1 노드(IN1)의 전압(V-IN1)에 응답하여 제1 클럭 신호(CLK1)를 제3 노드(IN3)에 전달하는 유지부(250), 및 제1 클럭 신호(CLK1)에 응답하여 제1 저전원 전압(VGL)을 제3 노드(IN3)에 인가하고 제2 클럭 신호(CLK2)에 응답하여 고전원 전압(VGH)을 제1 노드(IN1)에 인가하는 안정화부(260)를 포함하는 구성을 가질 수 있다.

이 때, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하고, 제3 클럭 신호(CLK3)는 고전원 전압(VGH)과 가변 가능한 제2 저전원 전압(VGL2) 사이에서 토글하기 때문에, 바이어스 전압 인가용 스캔 드라이버(130A)는 제3 클럭 신호(CLK3)의 제2 저전원 전압(VGL2)을 가변시키는 방식으로 화소 회로(111) 내 구동 트랜지스터의 게이트 단자의 전압을 직간접적으로 부스팅하기 위한 바이어스 전압(VBIAS)을 간단하게 조절할 수 있다. 그 결과, 바이어스 전압 인가용 스캔 드라이버(130A)를 포함하는 표시 장치(100)는 표시 패널(110)을 구동하기 위한 패널 구동 프레임의 프레임 레이트가 가변(즉, 표시 패널(110)의 구동 주파수가 가변)되더라도 구동 트랜지스터의 특성이 소정의 상태로 고정되는 히스테리시스 특성을 개선할 수 있다.

도 11은 도 1의 표시 장치에 포함된 바이어스 전압 인가용 스캔 드라이버의 다른 예를 나타내는 블록도이고, 도 12는 도 11의 바이어스 전압 인가용 스캔 드라이버에 포함된 제k 스테이지를 나타내는 회로도이며, 도 13은 도 12의 제k 스테이지가 동작하는 것을 설명하기 위한 타이밍도이고, 도 14는 도 11의 바이어스 전압 인가용 스캔 드라이버가 바이어스 전압을 조절하는 것을 설명하기 위한 도면이다.

도 11 내지 도 14를 참조하면, 바이어스 전압 인가용 스캔 드라이버(130B)는 제1 내지 제n 화소행들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들(EB(1), ..., EB(n))을 각각 출력하는 제1 내지 제n 스테이지들(STAGE(1), ..., STAGE(n))을 포함할 수 있다.

바이어스 전압 인가용 스캔 드라이버(130B)는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)를 수신할 수 있다. 다만, 도 13에 도시된 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)의 파형들은 예시적인 것이므로, 바이어스 전압 인가용 스캔 드라이버(130B)에 인가되는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제3 클럭 신호(CLK3)의 파형들이 그에 한정되는 것은 아니다. 한편, 제1 클럭 신호(CLK1)는 제1 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하고, 제2 클럭 신호(CLK2)는 제1 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하며, 제3 클럭 신호(CLK3)는 제2 고전원 전압(VGH2)과 제2 저전원 전압(VGL2) 사이에서 토글할 수 있다. 이 때, 제2 고전원 전압(VGH2) 및 제2 저전원 전압(VGL2)은 화소 회로(111) 내 구동 트랜지스터인 제1 박막 트랜지스터(TT1)의 게이트 단자(즉, 제1 화소 노드(N1))의 전압을 부스팅하기 위한 바이어스 전압(VBIAS)을 조절하기 위해 가변될 수 있다.

한편, 도 11에 도시된 바와 같이, 제1 내지 제n 스테이지들(STAGE(1), ..., STAGE(n)) 각각은 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 인접 스테이지와는 반대로 수신할 수 있다. 따라서, 특허청구범위에 기재된 제1 클럭 신호가 제1 클럭 신호(CLK1)으로 해석되는 경우 특허청구범위에 기재된 제2 클럭 신호는 제2 클럭 신호(CLK2)로 해석될 수 있고, 특허청구범위에 기재된 제1 클럭 신호가 제2 클럭 신호(CLK2)로 해석되는 경우 특허청구범위에 기재된 제2 클럭 신호는 제1 클럭 신호(CLK1)로 해석될 수 있다. 다만, 설명의 편의를 위하여, 도 11 내지 도 14에서는 특허청구범위에 기재된 제1 클럭 신호가 제1 클럭 신호(CLK1)이고 특허청구범위에 기재된 제2 클럭 신호가 제2 클럭 신호(CLK2)인 것으로 설명하기로 한다.

상술한 바와 같이, 제k 스테이지(STAGE(k))는 제k 화소행에 포함된 화소 회로(111)들에 제k 출력 신호(EB(k))를 제공할 수 있다. 이에, 제k 화소행에 포함된 화소 회로(111)들 각각의 구동 트랜지스터(즉, 제1 박막 트랜지스터(TT1))의 게이트 단자(즉, 제1 화소 노드(N1))의 전압은 제k 출력 신호(EB(k))의 하이 레벨 전압과 로우 레벨 전압 사이의 차이에 해당하는 바이어스 전압(VBIAS)에 의해 부스팅될 수 있다. 이 때, 제k 출력 신호(EB(k))의 하이 레벨 전압은 제3 클럭 신호(CLK3)의 제2 고전원 전압(VGH2)이고, 제k 출력 신호(EB(k))의 로우 레벨 전압은 제3 클럭 신호(CLK3)의 제2 저전원 전압(VGL2)일 수 있다.

구체적으로, 도 12에 도시된 바와 같이, 제k 스테이지(STAGE(k))는 입력부(210), 스트레스 완화부(220), 부트스트랩부(230), 캐리 신호 출력부(240), 출력 신호 출력부(245), 유지부(250) 및 안정화부(260)를 포함할 수 있다.

스트레스 완화부(220)는 제1 노드(IN1)과 제2 노드(IN2) 사이에 배치되고, 입력부(210)에 의해 수신된 입력 신호(IN(k))를 제1 노드(IN1)에서 제2 노드(IN2)로 전달할 수 있다. 일 실시예에서, 스트레스 완화부(220)는 제1 노드(IN1)에 연결되는 제1 단자, 제2 노드(IN2)에 연결되는 제2 단자 및 제1 저전원 전압(VGL)을 수신하는 게이트 단자를 포함하는 제8 트랜지스터(T8)를 포함할 수 있다. 제2 노드(IN2)가 부트스트랩되어 제2 노드(IN2)의 전압(V-IN2)이 제2 로우 레벨 전압(2L)을 가질 때, 스트레스 완화부(220)는 제2 로우 레벨 전압(2L)을 가진 제2 노드(IN2)의 전압(V-IN2)을 제1 노드(IN1)에 전달하지 않음으로써, 제1 노드(IN1)에 연결된 트랜지스터들(즉, T1, T3, T4)에 가해지는 전압 스트레스를 감소시킬 수 있다.

부트스트랩부(230)는 제2 노드(IN2)와 제1 출력 노드(ON1) 사이에 배치될 수 있다. 부트스트랩부(230)는 제2 노드(IN2)를 부트스트랩하여 제2 노드(IN2)의 전압(V-IN2)을 제1 로우 레벨 전압(L)에서 제1 로우 레벨 전압(L)보다 낮은 제2 로우 레벨 전압(2L)으로 변경할 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 제1 로우 레벨 전압(L)은 제1 저전원 전압(VGL)이고, 제2 로우 레벨 전압(2L)은 제1 저전원 전압(VGL)보다 낮은 전압(예를 들어, 제1 저전원 전압(VGL)이 음(negative)의 값을 갖는 경우 절대값이 더 큰 값)일 수 있다. 이 때, 제1 로우 레벨 전압(L)과 제2 로우 레벨 전압(2L) 사이의 차이는 제1 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이의 차이에 상응할 수 있으나 그에 한정되지는 않는다. 일 실시예에서, 부트스트랩부(230)는 제2 노드(IN2)에 연결되는 제1 단자 및 제1 출력 노드(ON1)에 연결되는 제2 단자를 포함하는 제2 커패시터(C2)를 포함할 수 있다.

캐리 신호 출력부(240)는 제1 고전원 전압(VGH) 및 제2 클럭 신호(CLK2)를 수신하고, 제2 노드(IN2)의 전압(V-IN2)에 응답하여(예를 들어, 부트스트랩되어 제2 로우 레벨 전압(2L)을 가진 제2 노드(IN2)의 전압(V-IN2)에 응답하여) 제1 출력 노드(ON1)를 통해 제2 클럭 신호(CLK2)를 제k 캐리 신호(CR(k))로서 출력할 수 있다. 일 실시예에서, 캐리 신호 출력부(240)는 제1 고전원 전압(VGH)을 수신하는 제1 단자, 제1 출력 노드(ON1)에 연결되는 제2 단자 및 제3 노드(IN3)에 연결되는 게이트 단자를 포함하는 제9 트랜지스터(T9) 및 제1 출력 노드(ON1)에 연결되는 제1 단자, 제2 클럭 신호(CLK2)를 수신하는 제2 단자 및 제2 노드(IN2)에 연결되는 게이트 단자를 포함하는 제10 트랜지스터(T10)를 포함할 수 있다. 상술한 바와 같이, 제2 클럭 신호(CLK2)가 제1 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하기 때문에, 제k 캐리 신호(CR(k))는 제1 고전원 전압(VGH) 또는 제1 저전원 전압(VGL)을 가질 수 있다.

출력 신호 출력부(245)는 제2 고전원 전압(VGH2) 및 제3 클럭 신호(CLK3)를 수신하고, 제2 노드(IN2)의 전압(V-IN2)에 응답하여(예를 들어, 부트스트랩되어 제2 로우 레벨 전압(2L)을 가진 제2 노드(IN2)의 전압(V-IN2)에 응답하여) 제2 출력 노드(ON2)를 통해 제3 클럭 신호(CLK3)를 제k 출력 신호(EB(k))로서 출력할 수 있다. 일 실시예에서, 출력 신호 출력부(245)는 제2 고전원 전압(VGH2)을 수신하는 제1 단자, 제2 출력 노드(ON2)에 연결되는 제2 단자 및 제3 노드(IN3)에 연결되는 게이트 단자를 포함하는 제6 트랜지스터(T6) 및 제2 출력 노드(ON2)에 연결되는 제1 단자, 제3 클럭 신호(CLK3)를 수신하는 제2 단자 및 제2 노드(IN2)에 연결되는 게이트 단자를 포함하는 제7 트랜지스터(T7)를 포함할 수 있다. 상술한 바와 같이, 제3 클럭 신호(CLK3)가 제2 고전원 전압(VGH2)과 제2 저전원 전압(VGL2) 사이에서 토글하기 때문에, 제k 출력 신호(EB(k))는 제2 고전원 전압(VGH2) 또는 제2 저전원 전압(VGL2)을 가질 수 있다.

이 때, 제1 고전원 전압(VGH) 및 제1 저전원 전압(VGL)은 캐리 신호 출력부(240)에서 사용되고 있기 때문에 고정될 수 있다. 반면에, 제2 고전원 전압(VGH2) 및 제2 저전원 전압(VGL2)은 출력 신호 출력부(245)에서 사용되고 있기 때문에 화소 회로(111) 내 구동 트랜지스터의 게이트 단자의 전압을 직간접적으로 부스팅하기 위한 바이어스 전압(VBIAS)의 조절이 요구되는 경우 가변(즉, 도 14에서 ADJUSTABLE로 표시)될 수 있다. 또한, 출력 신호 출력부(245)에 인가되는 제3 클럭 신호(CLK3)의 하이 레벨 전압(즉, 제2 고전원 전압(VGH2))과 출력 신호 출력부(245)에 인가되는 제2 고전원 전압(VGH2)이 같기 때문에, 제k 출력 신호(EB(k))의 하이 레벨 전압에 왜곡이 발생하지 않을 수 있다. 한편, 도 14에 도시된 바와 같이, 화소 회로(111) 내 구동 트랜지스터의 게이트 단자의 전압을 직간접적으로 부스팅하기 위한 바이어스 전압(VBIAS)이 제k 출력 신호(EB(k))의 하이 레벨 전압(즉, 제2 고전원 전압(VGH2))과 로우 레벨 전압(즉, 제2 저전원 전압(VGL2)) 사이의 차이에 해당하므로, 바이어스 전압 인가용 스캔 드라이버(130B)는 제k 출력 신호(EB(k))의 하이 레벨 전압(즉, 제2 고전원 전압(VGH2)) 및/또는 제k 출력 신호(EB(k))의 로우 레벨 전압(즉, 제2 저전원 전압(VGL2))을 가변함으로써, 화소 회로(111) 내 구동 트랜지스터의 게이트 단자의 전압을 직간접적으로 부스팅하기 위한 바이어스 전압(VBIAS)을 간단하게 조절될 수 있다.

유지부(250)는 제1 노드(IN1)의 전압(V-IN1)에 응답하여 제1 클럭 신호(CLK1)를 제3 노드(IN3)에 전달할 수 있다. 일 실시예에서, 유지부(250)는 제3 노드(IN3)에 연결되는 제1 단자, 제1 클럭 신호(CLK1)를 수신하는 제2 단자 및 제1 노드(IN1)에 연결되는 게이트 단자를 포함하는 제4 트랜지스터(T4)를 포함할 수 있다. 상술한 바와 같이, 제2 클럭 신호(CLK2)가 제1 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하기 때문에, 제k 출력 신호(EB(k)) 및 제k 캐리 신호(CR(k))가 출력되는 동안 유지부(250)는 제3 노드(IN3)를 하이 레벨 전압(H)(예를 들어, 제1 고전원 전압(VGH))으로 유지시킬 수 있다.

안정화부(260)는 제1 클럭 신호(CLK1)에 응답하여 제1 저전원 전압(VGL)을 제3 노드(IN3)에 인가하고, 제2 클럭 신호(CLK2)에 응답하여 제1 고전원 전압(VGH)을 제1 노드(IN1)에 인가할 수 있다. 일 실시예에서, 안정화부(260)는 제1 고전원 전압(VGH)을 수신하는 제1 단자, 제3 트랜지스터(T3)의 제1 단자에 연결되는 제2 단자 및 제3 노드(IN3)에 연결되는 게이트 단자를 포함하는 제2 트랜지스터(T2), 제2 트랜지스터(T2)의 제2 단자에 연결되는 제1 단자, 제1 노드(IN1)에 연결되는 제2 단자 및 제2 클럭 신호(CLK2)를 수신하는 게이트 단자를 포함하는 제3 트랜지스터(T3), 제1 고전원 전압(VGH)을 수신하는 제1 단자 및 제3 노드(IN3)에 연결되는 제2 단자를 포함하는 제1 커패시터(C1), 및 제3 노드(IN3)에 연결되는 제1 단자, 제1 저전원 전압(VGL)을 수신하는 제2 단자 및 제1 클럭 신호(CLK1)를 수신하는 게이트 단자를 포함하는 제5 트랜지스터(T5)를 포함할 수 있다.

이하, 도 12 및 도 13을 참조하여 바이어스 전압 인가용 스캔 드라이버(130B)에 포함된 제k 스테이지(STAGE(k))의 동작을 설명하기로 한다. 다만, 도 12 및 도 13에 도시된 바와 같이, 모든 트랜지스터들(T1, ..., T10)은 피모스 트랜지스터들이고, 제1 로우 레벨 전압(L)은 제1 저전원 전압(VGL)에 상응하며, 제2 로우 레벨 전압(2L)은 제1 저전원 전압(VGL)보다 낮은 전압에 상응하고, 하이 레벨 전압(H)은 제1 고전원 전압(VGH)에 상응하는 것으로 가정하여 설명하기로 한다.

제1 시점(TP1)에서 제2 시점(TP2)까지의 구간에서, 제1 저전원 전압(VGL)을 가진 입력 신호(IN(k))가 인가되고, 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)가 인가될 수 있다. 제1 트랜지스터(T1)는 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)에 응답하여 입력 신호(IN(k))를 제1 노드(IN1)에 전달하고, 제1 노드(IN1)의 전압(V-IN1)은 제1 고전원 전압(VGH)에 상응하는 하이 전압 레벨(H)에서 제1 저전원 전압(VGL)에 상응하는 제1 로우 전압 레벨(L)로 변경될 수 있다. 또한, 제8 트랜지스터(T8)는 제1 저전원 전압(VGL)에 응답하여 제1 노드(IN1)에서의 입력 신호(IN(k))를 제2 노드(IN2)에 전달하고, 그에 따라, 제2 노드(IN2)의 전압(V-IN2)은 제1 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)에서 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)으로 변경될 수 있다.

제2 시점(TP2)에서 제1 클럭 신호(CLK1)가 제1 저전원 전압(VGL)에서 제1 고전원 전압(VGH)으로 변경되고, 제2 시점(TP2)에서 제3 시점(TP3)까지의 구간에서 제1 고전원 전압(VGH)을 가진 제1 클럭 신호(CLK1)가 인가될 수 있다. 제4 트랜지스터(T4)는 제1 로우 레벨 전압(L)을 가진 제1 노드(IN1)의 전압(V-IN1)에 응답하여 제3 노드(IN3)에 제1 고전원 전압(VGH)을 가진 제1 클럭 신호(CLK1)를 전달하고, 그에 따라, 제3 노드(IN3)의 전압(V-IN3)은 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)에서 제1 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)으로 변경될 수 있다.

제3 시점(TP3)에서 제2 클럭 신호(CLK2)가 제1 고전원 전압(VGH)에서 제1 저전원 전압(VGL)으로 변경되고, 제3 시점(TP3)에서 제4 시점(TP4)까지의 구간에서 제1 저전원 전압(VGL)을 가진 제2 클럭 신호(CLK2)가 인가될 수 있다. 제10 트랜지스터(T10)는 제2 노드(IN2)의 전압(V-IN2)에 응답하여 제1 저전원 전압(VGL)을 가진 제2 클럭 신호(CLK2)를 제1 출력 노드(ON1)에 전송하고, 그에 따라, 제1 출력 노드(ON1)에서 제1 저전원 전압(VGL)을 가진 제2 클럭 신호(CLK2)가 제k 캐리 신호(CR(k))로서 출력될 수 있다.

한편, 제1 출력 노드(ON1)의 전압 즉, 제2 커패시터(C2)의 제2 단자의 전압이 제1 고전원 전압(VGH)에서 제1 저전원 전압(VGL)으로 변경됨에 따라, 제2 노드(IN2)의 전압(V-IN2) 즉, 제2 커패시터(C2)의 제1 단자의 전압은 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)에서 제1 저전원 전압(VGL)보다 낮은 제2 로우 레벨 전압(2L)으로 변경될 수 있다. 일 실시예에서, 제1 로우 레벨 전압(L)과 제2 로우 레벨 전압(2L) 사이의 차이는 제1 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이의 차이에 상응할 수 있으나 그에 한정되지는 않는다. 한편, 제2 노드(IN2)의 전압(V-IN2)이 제1 로우 레벨 전압(L)에서 제2 로우 레벨 전압(2L)으로 변경되는 동작은 부트스트랩 동작으로 명명될 수 있고, 제2 커패시터(C2)는 부트스트랩 커패시터로 명명될 수 있다. 또한, 제8 트랜지스터(T8)는 제2 로우 레벨 전압(2L)을 가진 제2 노드(IN2)의 전압(V-IN2)을 제1 노드(IN1)에 전달하지 않음으로써, 제1 노드(IN1)에 연결된 트랜지스터들(즉, T1, T3, T4)에 가해지는 전압 스트레스를 감소시킬 수 있다. 이에, 제8 트랜지스터(T8)는 스트레스 완화 트랜지스터로 명명될 수 있다.

또한, 제3 시점(TP3)에서 제3 클럭 신호(CLK3)가 제2 고전원 전압(VGH2)에서 제2 저전원 전압(VGL2)으로 변경되고, 제3 시점(TP3)에서 제4 시점(TP4)까지의 구간에서 제2 저전원 전압(VGL2)을 가진 제3 클럭 신호(CLK3)가 인가될 수 있다. 제7 트랜지스터(T7)는 제2 노드(IN2)의 전압(V-IN2)에 응답하여 제2 저전원 전압(VGL2)을 가진 제3 클럭 신호(CLK3)를 제2 출력 노드(ON2)에 전송하고, 그에 따라, 제2 출력 노드(ON2)에서 제2 저전원 전압(VGL2)을 가진 제3 클럭 신호(CLK3)가 제k 출력 신호(EB(k))로서 출력될 수 있다.

한편, 제k 출력 신호(EB(k)) 및 제k 캐리 신호(CR(k))가 출력되는 동안, 제1 로우 레벨 전압(L)을 가진 제1 노드(IN1)의 전압(V-IN1)을 수신하는 게이트 단자를 포함하는 제4 트랜지스터(T4)가 턴온되고, 그에 따라, 제1 고전원 전압(VGH)을 가진 제1 클럭 신호(CLK1)가 제3 노드(IN3)에 인가될 수 있다. 이에, 제3 노드(IN3)의 전압(V-IN3)은 제1 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)으로 유지될 수 있다. 또한, 제k 출력 신호(EB(k)) 및 제k 캐리 신호(CR(k))가 출력되는 동안, 제3 노드(IN3)의 전압(V-IN3)이 하이 레벨 전압(H)을 가지므로, 제3 노드(IN3)의 전압(V-IN3)을 수신하는 게이트 단자를 포함하는 제6 트랜지스터(T6) 및 제9 트랜지스터(T9)는 턴오프될 수 있다.

제4 시점(TP4)에서 제2 클럭 신호(CLK2)가 제1 저전원 전압(VGL)에서 제1 고전원 전압(VGH)으로 변경되면, 제1 출력 노드(ON1)에서 출력되는 제k 캐리 신호(CR(k))가 제1 저전원 전압(VGL)에서 제1 고전원 전압(VGH)으로 변경될 수 있다. 이 때, 제1 출력 노드(ON1)의 전압 즉, 제2 커패시터(C2)의 제2 단자의 전압이 제1 저전원 전압(VGL)에서 제1 고전원 전압(VGH)으로 변경되면, 제2 커패시터(C2)의 제1 단자의 전압 즉, 제2 노드(IN2)의 전압(V-IN2)은 제1 저전원 전압(VGL)보다 낮은 전압에 상응하는 제2 로우 레벨 전압(2L)에서 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)으로 변경될 수 있다.

또한, 제4 시점(TP4)에서 제3 클럭 신호(CLK3)가 제2 저전원 전압(VGL2)에서 제2 고전원 전압(VGH2)으로 변경되면, 제2 출력 노드(ON2)에서 출력되는 제k 출력 신호(EB(k))도 제2 저전원 전압(VGL2)에서 제2 고전원 전압(VGH2)으로 변경될 수 있다.

제5 시점(TP5)에서 제1 클럭 신호(CLK1)가 제1 고전원 전압(VGH)에서 제1 저전원 전압(VGL)으로 변경되고, 제5 시점(TP5)에서 제6 시점(TP6)까지의 구간에서 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)가 인가될 수 있다. 이에, 제1 트랜지스터(T1)는 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)에 응답하여 제1 노드(IN1)의 전압(V-IN1)을 제1 로우 레벨 전압(L)에서 하이 레벨 전압(H)으로 변경(즉, 입력 신호(IN(k))가 제1 고전원 전압(VGH)을 가지고 있기 때문)하고, 제8 트랜지스터(T8)는 제1 저전원 전압(VGL)에 응답하여 제2 노드(IN2)의 전압(V-IN2)을 제1 로우 레벨 전압(L)에서 하이 레벨 전압(H)으로 변경할 수 있다. 또한, 제5 트랜지스터(T5)는 제1 저전원 전압(VGL)을 가진 제1 클럭 신호(CLK1)에 응답하여 제3 노드(IN3)의 전압(V-IN3)을 하이 레벨 전압(H)에서 제1 저전원 전압(VGL)에 상응하는 제1 로우 레벨 전압(L)으로 변경할 수 있다. 한편, 제5 트랜지스터(T5)는 제1 클럭 신호(CLK1)가 제1 저전원 전압(VGL)을 가질 때마다 턴온되어 제3 노드(IN3)에 제1 저전원 전압(VGL)을 인가할 수 있다. 제9 트랜지스터(T9)는 제1 로우 레벨 전압(L)을 가진 제3 노드(IN3)의 전압(V-IN3)에 응답하여 제1 출력 노드(ON1)에 제1 고전원 전압(VGH)을 인가하고, 제6 트랜지스터(T6)는 제1 로우 레벨 전압(L)을 가진 제3 노드(IN3)의 전압(V-IN3)에 응답하여 제2 출력 노드(ON2)에 제2 고전원 전압(VGH2)을 인가할 수 있다.

제6 시점(TP6)에서 제1 클럭 신호(CLK1)가 제1 저전원 전압(VGL)에서 제1 고전원 전압(VGH)으로 변경되고, 제6 시점(TP6)에서 제7 시점(TP7)까지의 구간에서 제1 고전원 전압(VGH)을 가진 제1 클럭 신호(CLK1)가 인가될 수 있다.

제7 시점(TP7)에서 제2 클럭 신호(CLK2)가 제1 고전원 전압(VGH)에서 제1 저전원 전압(VGL)으로 변경되고, 제7 시점(TP7)에서 제8 시점(TP8)까지의 구간에서 제1 저전원 전압(VGL)을 가진 제2 클럭 신호(CLK2)가 인가될 수 있다. 제1 로우 레벨 전압(L)을 가진 제3 노드(IN3)의 전압(V-IN3)에 응답하여 제2 트랜지스터(T2)가 턴온되고, 제1 로우 레벨 전압(L)을 가진 제2 클럭 신호(CLK2)에 응답하여 제3 트랜지스터(T3)가 턴온되며, 그에 따라, 제2 및 제3 트랜지스터들(T2, T3)에 의해 제1 노드(IN1)에 제1 고전원 전압(VGH1)이 인가됨으로써 제1 노드(IN1)의 전압(V-IN1)이 제1 고전원 전압(VGH1)에 상응하는 하이 레벨 전압(H)으로 안정화될 수 있다. 또한, 제1 저전원 전압(VGL)에 응답하여 제8 트랜지스터(T8)가 턴온되고, 그에 따라, 제2 노드(IN2)의 전압(V-IN2) 또한 제1 고전원 전압(VGH)에 상응하는 하이 레벨 전압(H)으로 안정화될 수 있다. 한편, 제3 트랜지스터(T3)는 제2 클럭 신호(CLK2)가 제1 저전원 전압(VGL)을 가질 때마다 턴온되어 제1 노드(IN1)와 제2 노드(IN2)에 제1 고전원 전압(VGH)을 인가할 수 있다.

이와 같이, 제k 스테이지(STAGE(k))는 제1 클럭 신호(CLK1)에 응답하여 입력 신호(IN(k))를 제1 노드(IN1)에 전달하는 입력부(210), 제1 노드(IN1)와 제2 노드(IN2) 사이에 배치되는 스트레스 완화부(220), 제1 고전원 전압(VGH) 및 제2 클럭 신호(CLK2)를 수신하고 제2 노드(IN2)의 전압(V-IN2)에 응답하여 제1 출력 노드(ON1)를 통해 제2 클럭 신호(CLK2)를 제k 캐리 신호(CR(k))로서 출력하는 캐리 신호 출력부(240), 제2 고전원 전압(VGH2) 및 제3 클럭 신호(CLK3)를 수신하고 제2 노드(IN2)의 전압(V-IN2)에 응답하여 제2 출력 노드(ON2)를 통해 제3 클럭 신호(CLK3)를 제k 출력 신호(EB(k))로서 출력하는 출력 신호 출력부(245), 제1 노드(IN1)의 전압(V-IN1)에 응답하여 제1 클럭 신호(CLK1)를 제3 노드(IN3)에 전달하는 유지부(250), 및 제1 클럭 신호(CLK1)에 응답하여 제1 저전원 전압(VGL)을 제3 노드(IN3)에 인가하고 제2 클럭 신호(CLK2)에 응답하여 제1 고전원 전압(VGH)을 제1 노드(IN1)에 인가하는 안정화부(260)를 포함하는 구성을 가질 수 있다.

이 때, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 제1 고전원 전압(VGH)과 제1 저전원 전압(VGL) 사이에서 토글하고, 제3 클럭 신호(CLK3)는 가변 가능한 제2 고전원 전압(VGH2)과 가변 가능한 제2 저전원 전압(VGL2) 사이에서 토글하기 때문에, 바이어스 전압 인가용 스캔 드라이버(130B)는 제3 클럭 신호(CLK3)의 제2 고전원 전압(VGH2) 및/또는 제3 클럭 신호(CLK3)의 제2 저전원 전압(VGL2)을 가변시키는 방식으로 화소 회로(111) 내 구동 트랜지스터의 게이트 단자의 전압을 직간접적으로 부스팅하기 위한 바이어스 전압(VBIAS)을 간단하게 조절할 수 있다. 그 결과, 바이어스 전압 인가용 스캔 드라이버(130B)를 포함하는 표시 장치(100)는 표시 패널(110)을 구동하기 위한 패널 구동 프레임의 프레임 레이트가 가변(즉, 표시 패널(110)의 구동 주파수가 가변)되더라도 구동 트랜지스터의 특성이 소정의 상태로 고정되는 히스테리시스 특성을 개선할 수 있다.

도 15는 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.

도 15를 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 스토리지 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 표시 장치(1060)를 포함할 수 있다. 이 때, 표시 장치(1060)는 도 1의 표시 장치(100)일 수 있다. 또한, 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 예를 들어, 전자 기기(1000)는 스마트폰, 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수 있다.

프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다.

스토리지 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다.

입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(1060)가 입출력 장치(1040)에 포함될 수도 있다.

파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다.

표시 장치(1060)는 전자 기기(1000)의 시각적 정보에 해당하는 이미지를 표시할 수 있다. 표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 표시 장치(1060)는 패널 구동 프레임의 구동 시간이 기준 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 패널 구동 프레임의 구동 시간이 기준 구동 시간보다 클 때 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행할 수 있다. 이 때, 표시 장치(1060)는 화소 회로 내 구동 트랜지스터의 게이트 단자의 전압을 부스팅하는 바이어스 전압을 생성하기 위한 바이어스 전압 인가용 스캔 드라이버를 포함함으로써, 표시 패널을 구동하기 위한 패널 구동 프레임의 프레임 레이트가 가변(즉, 표시 패널의 구동 주파수가 가변)되더라도 구동 트랜지스터의 특성이 소정의 상태로 고정되는 히스테리시스 특성을 개선할 수 있다. 이에, 표시 장치(1060)는 가변 프레임 레이트 기술을 채용하더라도 고품질의 이미지를 표시할 수 있다.

일 실시예에서, 상기 바이어스 전압 인가용 스캔 드라이버는 제1 내지 제n 화소행들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함하고, 제k 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 고전원 전압 및 제2 클럭 신호를 수신하고 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 고전원 전압 및 제3 클럭 신호를 수신하고 제2 노드의 전압에 응답하여 제2 출력 노드를 통해 제3 클럭 신호를 제k 출력 신호로서 출력하는 출력 신호 출력부, 제1 노드의 전압에 응답하여 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 제1 클럭 신호에 응답하여 제1 저전원 전압을 제3 노드에 인가하고 제2 클럭 신호에 응답하여 고전원 전압을 제1 노드에 인가하는 안정화부를 포함할 수 있다. 이 때, 제1 클럭 신호 및 제2 클럭 신호는 고전원 전압과 제1 저전원 전압 사이에서 토글하고, 제3 클럭 신호는 고전원 전압과 가변 가능한 제2 저전원 전압 사이에서 토글할 수 있다.

다른 실시예에서, 상기 바이어스 전압 인가용 스캔 드라이버는 제1 내지 제n 화소행들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함하고, 제k 스테이지는 제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부, 제1 고전원 전압 및 제2 클럭 신호를 수신하고 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부, 제2 고전원 전압 및 제3 클럭 신호를 수신하고 제2 노드의 전압에 응답하여 제2 출력 노드를 통해 제3 클럭 신호를 제k 출력 신호로서 출력하는 출력 신호 출력부, 제1 노드의 전압에 응답하여 제1 클럭 신호를 제3 노드에 전달하는 유지부, 및 제1 클럭 신호에 응답하여 제1 저전원 전압을 제3 노드에 인가하고 제2 클럭 신호에 응답하여 제1 고전원 전압을 제1 노드에 인가하는 안정화부를 포함할 수 있다. 이 때, 제1 클럭 신호 및 제2 클럭 신호는 제1 고전원 전압과 제1 저전원 전압 사이에서 토글하고, 제3 클럭 신호는 가변 가능한 제2 고전원 전압과 가변 가능한 제2 저전원 전압 사이에서 토글할 수 있다.

다만, 상기 바이어스 전압 인가용 스캔 드라이버의 구성 및 동작에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.

본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 장치, MP3 플레이어 등에 적용될 수 있다.

이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 장치 110: 표시 패널
111: 화소 회로 120: 표시 패널 드라이버
130: 바이어스 전압 인가용 스캔 드라이버
STAGE(1)~STAGE(n): 제1 내지 제n 스테이지들
CLK1: 제1 클럭 신호 CLK2: 제2 클럭 신호
CLK3: 제3 클럭 신호 FLM: 스캔 개시 신호
EB(k): 제k 출력 신호 CR(k): 제k 캐리 신호
1000: 전자 기기 1010: 프로세서
1020: 메모리 장치 1030: 스토리지 장치
1040: 입출력 장치 1050: 파워 서플라이
1060: 표시 장치

Claims

제1 내지 제n(단, n은 2이상의 정수) 화소행들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함하고,
상기 제k(단, k는 1이상 n이하의 정수) 스테이지는
제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부;
상기 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부;
고전원 전압 및 제2 클럭 신호를 수신하고, 상기 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 상기 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부;
상기 고전원 전압 및 제3 클럭 신호를 수신하고, 상기 제2 노드의 상기 전압에 응답하여 제2 출력 노드를 통해 상기 제3 클럭 신호를 상기 제k 출력 신호로서 출력하는 출력 신호 출력부;
상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 제3 노드에 전달하는 유지부; 및
상기 제1 클럭 신호에 응답하여 제1 저전원 전압을 상기 제3 노드에 인가하고, 상기 제2 클럭 신호에 응답하여 상기 고전원 전압을 상기 제1 노드에 인가하는 안정화부를 포함하고,
상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 고전원 전압과 상기 제1 저전원 전압 사이에서 토글(toggle)하고, 상기 제3 클럭 신호는 상기 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 상기 제2 저전원 전압이 가변됨에 따라 상기 바이어스 전압이 조절되는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 1 항에 있어서, 상기 입력 신호는 스캔 개시 신호 또는 이전 캐리 신호인 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 1 항에 있어서, 상기 입력부는
상기 입력 신호를 수신하는 제1 단자, 상기 제1 노드에 연결되는 제2 단자 및 상기 제1 클럭 신호를 수신하는 게이트 단자를 포함하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 1 항에 있어서, 상기 스트레스 완화부는
상기 제1 노드에 연결되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 상기 제1 저전원 전압을 수신하는 게이트 단자를 포함하는 제8 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 1 항에 있어서, 상기 캐리 신호 출력부는
상기 고전원 전압을 수신하는 제1 단자, 상기 제1 출력 노드에 연결되는 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제9 트랜지스터; 및
상기 제1 출력 노드에 연결되는 제1 단자, 상기 제2 클럭 신호를 수신하는 제2 단자 및 상기 제2 노드에 연결되는 게이트 단자를 포함하는 제10 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 1 항에 있어서, 상기 출력 신호 출력부는
상기 고전원 전압을 수신하는 제1 단자, 상기 제2 출력 노드에 연결되는 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제6 트랜지스터; 및
상기 제2 출력 노드에 연결되는 제1 단자, 상기 제3 클럭 신호를 수신하는 제2 단자 및 상기 제2 노드에 연결되는 게이트 단자를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 1 항에 있어서, 상기 유지부는
상기 제3 노드에 연결되는 제1 단자, 상기 제1 클럭 신호를 수신하는 제2 단자 및 상기 제1 노드에 연결되는 게이트 단자를 포함하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 1 항에 있어서, 상기 안정화부는
상기 고전원 전압을 수신하는 제1 단자, 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제2 트랜지스터;
상기 제2 트랜지스터의 상기 제2 단자에 연결되는 제1 단자, 상기 제1 노드에 연결되는 제2 단자 및 상기 제2 클럭 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터;
상기 고전원 전압을 수신하는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제1 커패시터; 및
상기 제3 노드에 연결되는 제1 단자, 상기 제1 저전원 전압을 수신하는 제2 단자 및 상기 제1 클럭 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 1 항에 있어서,
상기 제2 노드와 상기 제1 출력 노드 사이에 배치되는 부트스트랩부를 더 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 9 항에 있어서, 상기 부트스트랩부는
상기 제2 노드에 연결되는 제1 단자 및 상기 제1 출력 노드에 연결되는 제2 단자를 포함하는 제2 커패시터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제1 내지 제n(단, n은 2이상의 정수) 화소행들에 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함하고,
상기 제k(단, k는 1이상 n이하의 정수) 스테이지는
제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부;
상기 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부;
제1 고전원 전압 및 제2 클럭 신호를 수신하고, 상기 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 상기 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부;
제2 고전원 전압 및 제3 클럭 신호를 수신하고, 상기 제2 노드의 상기 전압에 응답하여 제2 출력 노드를 통해 상기 제3 클럭 신호를 상기 제k 출력 신호로서 출력하는 출력 신호 출력부;
상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 제3 노드에 전달하는 유지부; 및
상기 제1 클럭 신호에 응답하여 제1 저전원 전압을 상기 제3 노드에 인가하고, 상기 제2 클럭 신호에 응답하여 상기 제1 고전원 전압을 상기 제1 노드에 인가하는 안정화부를 포함하고,
상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 제1 고전원 전압과 상기 제1 저전원 전압 사이에서 토글(toggle)하고, 상기 제3 클럭 신호는 상기 제2 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 상기 제2 고전원 전압과 상기 제2 저전원 전압 중에서 적어도 하나가 가변됨에 따라 상기 바이어스 전압이 조절되는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 11 항에 있어서, 상기 입력 신호는 스캔 개시 신호 또는 이전 캐리 신호인 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 11 항에 있어서, 상기 입력부는
상기 입력 신호를 수신하는 제1 단자, 상기 제1 노드에 연결되는 제2 단자 및 상기 제1 클럭 신호를 수신하는 게이트 단자를 포함하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 11 항에 있어서, 상기 스트레스 완화부는
상기 제1 노드에 연결되는 제1 단자, 상기 제2 노드에 연결되는 제2 단자 및 상기 제1 저전원 전압을 수신하는 게이트 단자를 포함하는 제8 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 11 항에 있어서, 상기 캐리 신호 출력부는
상기 제1 고전원 전압을 수신하는 제1 단자, 상기 제1 출력 노드에 연결되는 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제9 트랜지스터; 및
상기 제1 출력 노드에 연결되는 제1 단자, 상기 제2 클럭 신호를 수신하는 제2 단자 및 상기 제2 노드에 연결되는 게이트 단자를 포함하는 제10 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 11 항에 있어서, 상기 출력 신호 출력부는
상기 제2 고전원 전압을 수신하는 제1 단자, 상기 제2 출력 노드에 연결되는 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제6 트랜지스터; 및
상기 제2 출력 노드에 연결되는 제1 단자, 상기 제3 클럭 신호를 수신하는 제2 단자 및 상기 제2 노드에 연결되는 게이트 단자를 포함하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 11 항에 있어서, 상기 유지부는
상기 제3 노드에 연결되는 제1 단자, 상기 제1 클럭 신호를 수신하는 제2 단자 및 상기 제1 노드에 연결되는 게이트 단자를 포함하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 11 항에 있어서, 상기 안정화부는
상기 제1 고전원 전압을 수신하는 제1 단자, 제2 단자 및 상기 제3 노드에 연결되는 게이트 단자를 포함하는 제2 트랜지스터;
상기 제2 트랜지스터의 상기 제2 단자에 연결되는 제1 단자, 상기 제1 노드에 연결되는 제2 단자 및 상기 제2 클럭 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터;
상기 제1 고전원 전압을 수신하는 제1 단자 및 상기 제3 노드에 연결되는 제2 단자를 포함하는 제1 커패시터; 및
상기 제3 노드에 연결되는 제1 단자, 상기 제1 저전원 전압을 수신하는 제2 단자 및 상기 제1 클럭 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 11 항에 있어서,
상기 제2 노드와 상기 제1 출력 노드 사이에 배치되는 부트스트랩부를 더 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
제 19 항에 있어서, 상기 부트스트랩부는
상기 제2 노드에 연결되는 제1 단자 및 상기 제1 출력 노드에 연결되는 제2 단자를 포함하는 제2 커패시터를 포함하는 것을 특징으로 하는 바이어스 전압 인가용 스캔 드라이버.
구동 트랜지스터의 게이트 단자에 부스팅 커패시터를 통해 바이어스 전압이 인가되는 구조를 가진 회소 회로들로 이루어진 제1 내지 제n(단, n은 2이상의 정수) 화소행들을 포함하는 표시 패널;
상기 표시 패널을 구동하는 표시 패널 드라이버; 및
상기 제1 내지 제n 화소행들에 상기 바이어스 전압을 인가하기 위한 제1 내지 제n 출력 신호들을 각각 출력하는 제1 내지 제n 스테이지들을 포함하는 바이어스 전압 인가용 스캔 드라이버를 포함하고,
상기 바이어스 전압은 상기 제k(단, k는 1이상 n이하의 정수) 출력 신호의 하이(high) 레벨 전압과 로우(low) 레벨 전압 사이의 차이에 해당하고, 상기 하이 레벨 전압과 상기 로우 레벨 전압 중에서 적어도 하나 이상이 가변됨에 따라 상기 바이어스 전압이 조절되는 것을 특징으로 하는 표시 장치.
제 21 항에 있어서, 상기 제k 스테이지는
제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부;
상기 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부;
고전원 전압 및 제2 클럭 신호를 수신하고, 상기 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 상기 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부;
상기 고전원 전압 및 제3 클럭 신호를 수신하고, 상기 제2 노드의 상기 전압에 응답하여 제2 출력 노드를 통해 상기 제3 클럭 신호를 상기 제k 출력 신호로서 출력하는 출력 신호 출력부;
상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 제3 노드에 전달하는 유지부; 및
상기 제1 클럭 신호에 응답하여 제1 저전원 전압을 상기 제3 노드에 인가하고, 상기 제2 클럭 신호에 응답하여 상기 고전원 전압을 상기 제1 노드에 인가하는 안정화부를 포함하고,
상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 고전원 전압과 상기 제1 저전원 전압 사이에서 토글(toggle)하고, 상기 제3 클럭 신호는 상기 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 상기 제2 저전원 전압이 가변됨에 따라 상기 바이어스 전압이 조절되는 것을 특징으로 하는 표시 장치.
제 22 항에 있어서, 상기 입력 신호는 스캔 개시 신호 또는 이전 캐리 신호인 것을 특징으로 하는 표시 장치.
제 21 항에 있어서, 상기 제k 스테이지는
제1 클럭 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부;
상기 제1 노드와 제2 노드 사이에 배치되는 스트레스 완화부;
제1 고전원 전압 및 제2 클럭 신호를 수신하고, 상기 제2 노드의 전압에 응답하여 제1 출력 노드를 통해 상기 제2 클럭 신호를 제k 캐리 신호로서 출력하는 캐리 신호 출력부;
제2 고전원 전압 및 제3 클럭 신호를 수신하고, 상기 제2 노드의 상기 전압에 응답하여 제2 출력 노드를 통해 상기 제3 클럭 신호를 상기 제k 출력 신호로서 출력하는 출력 신호 출력부;
상기 제1 노드의 전압에 응답하여 상기 제1 클럭 신호를 제3 노드에 전달하는 유지부; 및
상기 제1 클럭 신호에 응답하여 제1 저전원 전압을 상기 제3 노드에 인가하고, 상기 제2 클럭 신호에 응답하여 상기 제1 고전원 전압을 상기 제1 노드에 인가하는 안정화부를 포함하고,
상기 제1 클럭 신호 및 상기 제2 클럭 신호는 상기 제1 고전원 전압과 상기 제1 저전원 전압 사이에서 토글(toggle)하고, 상기 제3 클럭 신호는 상기 제2 고전원 전압과 제2 저전원 전압 사이에서 토글하며, 상기 제2 고전원 전압과 상기 제2 저전원 전압 중에서 적어도 하나가 가변됨에 따라 상기 바이어스 전압이 조절되는 것을 특징으로 하는 표시 장치.
제 24 항에 있어서, 상기 입력 신호는 스캔 개시 신호 또는 이전 캐리 신호인 것을 특징으로 하는 표시 장치.