KR20200111864A - 표시 장치 - Google Patents

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Abstract

표시 장치는, 복수의 화소들을 포함하는 표시 패널; 스캔 라인을 통해 화소들에 스캔 신호를 공급하는 스캔 구동부; 및 표시 패널의 표시 휘도에 기초하여 스캔 신호의 폭을 제어하는 타이밍 제어부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 전자 기기에 관한 것으로서, 더욱 상세하게는 표시 장치에 관한 것이다.
표시 장치는 데이터 신호에 대응하여 발광하는 복수의 화소들 및 화소들에 상기 데이터 신호를 기입하기 위해 스캔 신호를 출력하는 스캔 구동부를 포함한다.
연속하는 프레임들 사이에서 계조(즉, 데이터 전압)가 급격하게 변하는 경우에, 일부 화소가 발광량이 부족하거나 원하는 계조 레벨 또는 휘도까지 도달하지 못하여 화면 끌림, 색번짐 등과 같은 표시 불량이 시인될 수 있다.
본 발명의 일 목적은 표시 패널의 표시 휘도에 따라 스캔 신호의 폭이 제어되는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 복수의 화소들을 포함하는 표시 패널; 스캔 라인을 통해 상기 화소들에 스캔 신호를 공급하는 스캔 구동부; 및 상기 표시 패널의 표시 휘도에 기초하여 상기 스캔 신호의 폭을 제어하는 타이밍 제어부를 포함할 수 있다.
일 실시예에 의하면, 상기 스캔 구동부는 제1 표시 휘도에 대응하여 제1 펄스 폭을 갖는 상기 스캔 신호를 출력하고, 상기 제1 표시 휘도보다 낮은 제2 표시 휘도에 대응하여 제2 펄스 폭을 갖는 상기 스캔 신호를 출력할 수 있다.
일 실시예에 의하면, 상기 제2 펄스 폭은 상기 제1 펄스 폭보다 짧을 수 있다.
일 실시예에 의하면, 상기 표시 휘도가 감소할수록 상기 스캔 신호의 펄스 폭이 감소할 수 있다.
일 실시예에 의하면, 상기 표시 휘도가 기 설정된 기준 휘도보다 높은 경우, 상기 스캔 신호는 제1 펄스 폭을 가질 수 있다.
일 실시예에 의하면, 상기 표시 휘도가 기 설정된 기준 휘도 이하인 경우, 상기 스캔 신호는 상기 제1 펄스 폭보다 짧은 제2 펄스 폭을 가질 수 있다.
일 실시예에 의하면, 상기 표시 휘도가 상기 기준 휘도 이하인 경우, 상기 스캔 신호의 펄스 폭이 가변할 수 있다.
일 실시예에 의하면, 상기 표시 휘도가 상기 기준 휘도 이하인 경우, 상기 표시 휘도가 감소함에 따라 상기 스캔 신호의 펄스 폭이 감소할 수 있다.
일 실시예에 의하면, 상기 스캔 구동부는 상기 타이밍 제어부로부터 공급되는 클럭 신호의 게이트 온(gate-on) 기간의 폭에 기초하여 상기 스캔 신호의 상기 폭을 결정할 수 있다.
일 실시예에 의하면, 상기 타이밍 제어부는 제1 표시 휘도에 대응하여 제1 펄스 폭의 상기 게이트 온 기간을 갖는 상기 클럭 신호를 출력하고, 상기 제1 표시 휘도보다 낮은 제2 표시 휘도에 대응하여 제2 펄스 폭의 상기 게이트 온 기간을 갖는 상기 클럭 신호를 출력할 수 있다.
일 실시예에 의하면, 상기 제2 펄스 폭은 상기 제1 펄스 폭보다 짧을 수 있다.
일 실시예에 의하면, 상기 표시 휘도가 감소할수록 상기 클럭 신호의 상기 게이트 온 기간의 폭이 감소할 수 있다.
일 실시예에 의하면, 상기 타이밍 제어부는 상기 표시 휘도를 디지털 값의 휘도 레벨로 변환하고, 상기 휘도 레벨에 대응하는 상기 게이트 온 기간을 갖는 상기 클럭 신호를 출력할 수 있다.
일 실시예에 의하면, 상기 표시 장치는, 데이터 라인을 통해 상기 화소들에 데이터 신호를 공급하는 데이터 구동부; 및 발광 제어 라인을 통해 상기 화소들에 발광 제어 신호를 공급하는 발광 구동부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 휘도가 기 설정된 기준 휘도 이하인 경우, 상기 표시 휘도에 따라 상기 발광 제어 신호의 게이트 오프(gate-off) 기간이 가변할 수 있다.
일 실시예에 의하면, 상기 표시 휘도가 상기 기준 휘도 이하인 경우, 상기 발광 제어 신호의 상기 게이트 오프 기간의 폭이 증가함에 따라 상기 표시 휘도가 감소할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 표시 휘도의 감소에 따라 화소에 공급되는 스캔 신호의 펄스 폭을 감소시킴으로써 화소의 구동 전류를 증가시킬 수 있다. 따라서, 저계조로부터 고계조로의 화면 전환 시의 스텝 효율 및 영상 품질이 향상될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 3은 도 2의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 4a 내지 도 4c는 표시 휘도에 따라 결정되는 스캔 신호의 펄스 폭의 일 예들을 나타내는 도면들이다.
도 5는 도 1의 표시 장치에 포함되는 스캔 구동부의 일 예를 나타내는 블록도이다.
도 6a는 도 5의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 블록도이다.
도 6b는 도 6a의 스테이지에 포함되는 출력 버퍼부의 일 예를 나타내는 도면이다.
도 7은 도 5의 스캔 구동부의 동작의 일 예를 나타내는 타이밍도이다.
도 8은 도 2의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 스캔 구동부(200), 발광 구동부(300), 데이터 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
표시 패널(100)은 영상을 표시한다. 표시 패널(100)은 복수의 스캔 라인들(SL1 내지 SLn), 복수의 데이터 라인들(DL1 내지 DLm), 복수의 발광 제어 라인들(EL1 내지 ELn), 및 스캔 라인들(SL1 내지 SLn), 발광 제어 라인들(EL1 내지 ELn) 및 데이터 라인들(DL1 내지 DLm)에 연결되는 복수의 화소(PX)들을 포함할 수 있다.
일 실시예에서, 스캔 라인들(SL1 내지 SLn) 및 발광 제어 라인들(EL1 내지 ELn) 개수는 각각 n개일 수 있다. 데이터 라인들(DL1 내지 DLm)의 개수는 m개일 수 있다. n 및 m은 자연수이다. 이에 따라, 화소(PX)들의 개수는 n * m개일 수 있다. 표시 패널(100)은 외부(예를 들어, 전원 공급부)로부터 제1 전원(VDD) 및 제2 전원(VSS)을 공급받을 수 있다. 실시예에 따라, 표시 패널(100)은 제3 전원(VINT, 또는 초기화 전원)을 더 공급받을 수 있다.
타이밍 제어부(500)는 외부의 그래픽 기기와 같은 화상 소스로부터 입력 제어 신호 및 입력 영상 데이터(DATA1)를 수신할 수 있다. 타이밍 제어부(500)는 입력 영상 데이터(DATA1)에 기초하여 표시 패널(100)의 동작 조건에 맞는 영상 데이터(DATA2)를 생성하여 데이터 구동부(400)에 제공할 수 있다. 타이밍 제어부(500)는 입력 제어 신호에 기초하여 스캔 구동부(200)의 구동 타이밍을 제어하기 위한 스캔 구동 제어 신호, 발광 구동부(300)의 구동 타이밍을 제어하기 위한 발광 구동 제어 신호 및 데이터 구동부(400)의 구동 타이밍을 제어하기 위한 데이터 구동 제어 신호(DCS)를 생성하여 각각 스캔 구동부(200), 발광 구동부(300) 및 데이터 구동부(400) 에 제공할 수 있다.
스캔 구동 제어 신호는 스캔 스타트 신호(SSP) 및 클럭 신호(CLK)들을 포함할 수 있다. 스캔 스타트 신호(SSP)는 스캔 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호(CLK)들은 스캔 스타트 신호(SSP)를 쉬프트시키기 위하여 사용된다.
발광 구동 제어 신호는 발광 제어 스타트 신호(ESP) 및 클럭 신호들을 포함할 수 있다. 발광 제어 스타트 신호(ESP)는 발광 제어 신호의 첫 번째 타이밍을 제어할 수 있다. 클럭 신호들은 발광 제어 스타트 신호(ESP)를 쉬프트시키기 위하여 사용된다.
일 실시예에서, 타이밍 제어부(500)는 표시 휘도에 대응하는 휘도 레벨(DBV)을 수신할 수 있다. 표시 휘도는 표시 패널(100)에 표시되는 영상의 휘도이다. 표시 휘도는 사용자의 설정, 또는 표시 장치의 프로세서에 의해 결정될 수 있다. 휘도 레벨(DBV)은 표시 휘도를 디지털 형태로 변환한 값일 수 있다. 또는, 타이밍 제어부(500)는 표시 휘도에 대응하는 신호를 수신하고, 상기 신호를 디지털 형태의 휘도 레벨(DBV)로 변환할 수 있다. 예를 들어, 약 650nit까지 발광되는 표시 휘도는 8bit의 휘도 레벨(DBV)로 구분될 수 있다. 다만, 이는 예시적인 것으로서, 표시 휘도의 최대 휘도 및 휘도 레벨(DBV)이 이에 한정되는 것은 아니다.
타이밍 제어부(500)는 휘도 레벨(DBV)에 대응하는 게이트 온 기간을 갖는 클럭 신호(CLK)를 생성하여 스캔 구동부(200)에 제공할 수 있다. 일 실시예에서, 휘도 레벨(DBV)(즉, 표시 휘도)이 감소할수록 클럭 신호(CLK)의 게이트 온 기간의 폭이 감소할 수 있다. 여기서, 게이트 온 기간은 클럭 신호(CLK)가 게이트 온 전압 레벨을 갖는 기간이며, 게이트 온 전압 레벨은 클럭 신호(CLK)를 수신하는 트랜지스터를 턴-온 시키는 논리 레벨일 수 있다. 예를 들어, 트랜지스터가 피-타입(p-type) 트랜지스터인 경우, 게이트 온 전압 레벨은 논리 로우(logic low) 레벨일 수 있다.
스캔 구동부(200)는 타이밍 제어부(500)로부터 스캔 구동 제어 신호(스캔 스타트 신호(SCS) 및 클럭 신호(CLK)를 포함함)를 수신할 수 있다. 스캔 구동부(200)는 스캔 구동 제어 신호에 응답하여 스캔 라인들(SL1 내지 SLn)로 스캔 신호를 공급할 수 있다. 스캔 신호의 폭은 클럭 신호(CLK)의 게이트 온 기간에 대응하여 조절될 수 있다.
일 실시예에서, 스캔 구동부(200)는 제1 표시 휘도(또는, 제1 휘도 레벨)에 대응하여 제1 펄스 폭을 갖는 스캔 신호를 출력하고, 제1 표시 휘도보다 낮은 제2 표시 휘도(또는, 제2 휘도 레벨)에 대응하여 제2 펄스 폭을 갖는 스캔 신호를 출력할 수 있다. 이 때, 제2 펄스 폭은 제1 펄스 폭보다 짧을 수 있다.
일 실시예에서, 표시 휘도가 감소할수록 스캔 신호의 펄스 폭이 감소할 수 있다. 스캔 신호의 펄스 폭은 스캔 신호가 게이트 온 레벨을 갖는 기간의 폭일 수 있다.
발광 구동부(300)는 타이밍 제어부(500)로부터 발광 구동 제어 신호(발광 제어 스타트 신호(ESP)를 포함함)를 수신할 수 있다. 발광 구동부(300)는 발광 구동 제어 신호에 응답하여 발광 제어 라인들(EL1 내지 ELn)로 발광 제어 신호를 공급한다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 데이터 구동 제어 신호(DCS) 및 영상 데이터(DATA2)를 수신할 수 있다. 데이터 구동부(400)는 데이터 구동 제어 신호(DCS)에 응답하여 데이터 라인들(D1 내지 Dm)로 아날로그 형태의 데이터 신호(데이터 전압)를 공급할 수 있다. 데이터 라인들(DL1 내지 DLm)로 공급된 데이터 신호는 스캔 신호에 의하여 선택된 화소(P)들로 공급된다.
이와 같이, 본 발명의 실시예들에 따른 표시 장치(1000)는 표시 휘도(즉, 휘도 레벨(DBV))에 따라 스캔 신호의 펄스 폭이 조절될 수 있다.
도 2는 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 화소(P)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 발광 소자(LED), 및 저장 커패시터(Cst)를 포함할 수 있다. 여기서, 화소(P)는 제j 열(단, j는 자연수), 제 i행(단, i는 1보다 큰 자연수)에 배치되는 화소인 것으로 설명하기로 한다.
또한, 도 2에는 제1 내지 제7 트랜지스터들(T1 내지 T7)이 p타입의 트랜지스터(예를 들어, 피모스(p-channel metal oxide semiconductor; PMOS) 트랜지스터)인 것으로 도시되었으나, 제1 내지 제7 트랜지스터들(T1 내지 T7)의 구성이 이에 한정되는 것은 아니다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 n타입의 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광 소자(LED) 사이에 전기적으로 결합될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 결합되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 데이터 전압(데이터 신호)의 크기에 따라 발광 소자(LED)로 흐르는 구동 전류의 크기를 결정할 수 있다.
제2 트랜지스터(T2)는 제i 스캔 라인(SLi)에 공급되는 스캔 신호에 의해 데이터 전압을 화소(P)에 전달하는 스캔 트랜지스터이다. 제2 트랜지스터(T2)는 제j 데이터 라인(DLj)과 제1 트랜지스터(T1)의 제1 전극(예를 들어, 소스 전극) 사이에 결합될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제i 스캔 라인(SLi)에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)에 대한 데이터 전압 기입 및 문턱 전압 보상을 수행할 수 있다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)과 제1 노드(N1) 사이에 결합될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제i 스캔 라인(SLi)에 연결될 수 있다. 스캔 신호(제i 스캔 신호)에 의해 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴 온되면, 제1 트랜지스터(T1)가 다이오드 연결되고, 제1 트랜지스터(T1)의 문턱 전압 보상이 수행될 수 있다.
제4 트랜지스터(T4)는 초기화 전원(VINT)을 전달하는 도전 라인과 제1 노드(N1) 사이에 결합될 수 있다. 제4 트랜지스터(T4)는 제i-1 스캔 라인(SLi-1)에 연결되는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)가 턴 온되면, 제1 트랜지스터(T1)의 게이트 전극으로 초기화 전원(VINT)의 전압이 공급될 수 있다. 예를 들어, 초기화 전원(VINT)의 전압은 제1 트랜지스터(T1)의 게이트 전압을 초기화하는 초기화 전압일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)을 전달하는 전원 라인과 제1 트랜지스터(T1)의 제1 전극 사이에 결합될 수 있다. 제5 트랜지스터(T5)는 제i 발광 제어 라인(ELi)에 연결되는 게이트 전극을 포함할 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LED)의 제1 전극(예를 들어, 애노드) 사이에 결합될 수 있다. 제6 트랜지스터(T6)는 제i 발광 제어 라인(ELi)에 연결되는 게이트 전극을 포함할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호에 응답하여 턴-온될 수 있다. 제5 및 제6 트랜지스터들(T5, T6)의 턴-온에 의해 발광 소자(LED)에 구동 전류가 공급될 수 있다. 발광 소자(LED)는 구동 전류에 대응하는 계조로 발광할 수 있다.
제7 트랜지스터(T7)는 초기화 전원(VINT)을 전달하는 도전 라인과 발광 소자(LED)의 제1 전극 사이에 결합될 수 있다. 제7 트랜지스터(T7)는 제i-1 스캔 라인(SLi-1)에 연결되는 게이트 전극을 포함할 수 있다. 제7 트랜지스터(T7)가 턴 온되면, 초기화 전원(VINT)의 전압이 발광 소자(LED)의 제1 전극에 전달될 수 있다.
발광 소자(LED)는 제6 트랜지스터(T6)의 제2 전극과 제2 전원(VSS) 사이에 연결될 수 있다. 일 실시예에서, 제1 전원(VDD)은 제2 전원(VSS)보다 큰 전압을 가질 수 있다. 발광 소자(LED)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 다만, 이는 예시적인 것으로서, 발광 소자(LED)는 무기 발광 소자, 복수의 나노 발광 다이오드들을 포함하는 발광 소자, 또는 퀀텀닷 효과를 이용하여 발광하는 발광 소자일 수 있다.
스캔 신호가 제3 트랜지스터(T3)에 충분한 시간 동안 공급되는 경우, 다이오드 연결된 제1 트랜지스터(T1)에 의해 제1 노드(N1)에는 데이터 전압과 제1 트랜지스터(T1)의 문턱 전압(문턱 전압의 절대값)의 차이에 대응하는 전압(예를 들어, 제1 게이트 전압)이 공급된다. 그러나, 스캔 신호의 펄스 폭이 짧아지는 경우, 제1 트랜지스터의 문턱 전압 보상 동작이 완전히 수행되지 않고, 제1 노드(N1)에는 동일한 데이터 전압에 대하여 상기 제1 게이트 전압보다 낮은 제2 게이트 전압이 공급될 수 있다. 따라서, 제1 트랜지스터(T1)에 흐르는 구동 전류(또는 보상된 전류)가 증가할 수 있다.
한편, 블랙 계조(저계조)의 영상으로부터 화이트 계조(고계조 영상)로의 영상으로 화면 전환이 급격한 계조 변화로 발생되는 경우, 발광 소자(LED)의 기생 커패시턴스 등에 의해 화면 전환 직후의 현재 영상의 목표 계조(즉, 이상적인 휘도)에 대한 화면 전환 직후의 계조(즉, 화면 전환 후 첫 번째 프레임의 실제 계조) 비율인 스텝 효율(step efficiency)이 저하된다. 특히, 표시 휘도가 낮을수록 스텝 효율 저하에 따른 잔상 등의 영상 불량이 더 시인될 수 있다.
그러나, 본 발명의 실시예들에 따른 표시 장치는 휘도의 감소에 따라 제2 및 제3 트랜지스터들(T2, T3)에 공급되는 스캔 신호의 펄스 폭을 감소시킴으로써 제1 트랜지스터(T1)의 구동 전류를 증가시킬 수 있다. 따라서, 저계조로부터 고계조로의 화면 전환 시의 스텝 효율이 개선될 수 있다.
도 3은 도 2의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 1 내지 도 3을 참조하면, 제1 프레임(F1)과 제2 프레임(F2)의 스캔 신호들(Si-1, Si)의 펄스 폭이 서로 다를 수 있다.
도 3의 타이밍도는 제i 화소행에 배치되어 제i 스캔 라인(SLi)과 제i-1 스캔 라인(SLi-1)에 연결되는 화소(P)에 공급되는 신호들을 보여준다. 제i 스캔 라인(SLi)으로는 제i 스캔 신호(Si)가 공급되고, 제i-1 스캔 라인(SLi-1)으로는 제i-1 스캔 신호(Si-1)가 공급될 수 있다. 또한, 제i 발광 제어 라인(ELi)으로는 제i 발광 제어 신호(Ei)가 공급될 수 있다.
제1 프레임(F1)에서 표시 장치(1000)는 제1 표시 휘도(DB1)로 발광하고, 제2 프레임(F2)에서 표시 장치(1000)는 제1 표시 휘도(DB1)보다 낮은 제2 표시 휘도(DB2)로 발광할 수 있다. 예를 들어, 제1 표시 휘도(DB1)는 약 50nit이고, 제2 표시 휘도(DB2)는 약 4nit일 수 있다.
제1 프레임(F1)의 제1 시점(t1)에, 제i 발광 제어 신호(Ei)가 게이트 온 전압으로부터 게이트 오프 전압으로 천이되고, 제5 및 제6 트랜지스터들(T5, T6)이 턴 오프될 수 있다. 제i 발광 제어 신호(Ei)의 게이트 오프 전압은 제6 시점(t6)까지 유지되며, 제1 시점(t1)부터 제6 시점(t6)까지는 제1 프레임(F1)의 비발광 기간으로 정의될 수 있다. 비발광 기간을 제외한 제1 프레임(F1)의 나머지 기간은 발광 기간일 수 있다. 제i 발광 제어 신호(Ei)는 제6 시점(t6)에 게이트 오프 전압으로부터 게이트 온 전압으로 천이될 수 있다.
이후, 제2 시점(t2)에 제i-1 스캔 신호(Si-1)가 게이트 오프 전압으로부터 게이트 온 전압으로 천이되고, 제4 및 제7 트랜지스터들(T4, T7)이 턴 온될 수 있다. 제i-1 스캔 신호(Si-1)의 게이트 온 전압은 제3 시점(t3)까지 유지될 수 있다. 이 때, 제1 트랜지스터(T1)의 게이트 전압 및 발광 소자(LED)의 애노드 전압이 초기화될 수 있다. 제i-1 스캔 신호(Si-1)는 제3 시점(t3)에 게이트 온 전압으로부터 게이트 오프 전압으로 천이될 수 있다.
제4 시점(t4)에 제i 스캔 신호(Si)가 게이트 오프 전압으로부터 게이트 온 전압으로 천이되고, 제2 및 제3 트랜지스터들(T2, T3)이 턴 온될 수 있다. 제i 스캔 신호(Si)의 게이트 온 전압은 제5 시점(t5)까지 유지될 수 있다. 이 때, 제1 트랜지스터(T1)으로 데이터 기입 및 제1 트랜지스터(T1)의 문턱 전압 보상이 수행될 수 있다. 제i 스캔 신호(Si)는 제5 시점(t5)에 게이트 온 전압으로부터 게이트 오프 전압으로 천이될 수 있다.
제1 프레임(F1)에서의 스캔 신호들(Si-1, Si)은 제1 표시 휘도(DB1)에 대응하는 제1 펄스 폭(PW1)을 가질 수 있다.
제1 프레임(F1)에서의 동작과 유사하게 제2 프레임(F2)의 비발광 기간 내에서 제i-1 스캔 신호(Si-1) 및 제i 스캔 신호(Si)가 화소(P)에 순차적으로 공급될 수 있다. 제2 프레임(F2)에서의 제2 시점(t2)과 제3 시점(t3') 사이의 간격 및 제4 시점(t4)과 제5 시점(t5') 사이의 간격은 제1 펄스 폭(PW1)보다 작을 수 있다. 즉, 제2 프레임(F2)에 공급되는 스캔 신호들(Si-1, Si)의 제2 펄스 폭(PW2)은 제1 펄스 폭(PW1)보다 작을 수 있다. 또한, 이 경우, 제2 프레임(F2)의 제3 시점(t3')과 제4 시점(t4) 사이의 간격이 제1 프레임의 제3 시점(t3)과 제4 시점(t4) 사이의 간격보다 클 수 있다.
이에 따라, 표시 휘도가 상대적으로 낮은 제2 프레임(F2)에서의 제1 트랜지스터(T1)의 문턱 전압 보상 시간은 제1 프레임(F1)에서의 제1 트랜지스터(T1)의 문턱 전압 보상 시간보다 짧을 수 있다. 따라서, 제2 프레임(F2)에서 제1 트랜지스터(T1)의 게이트 전압(또는, 보상점)이 상승되고 저휘도에서의 스텝 효율이 개선될 수 있다.
도 4a 내지 도 4c는 표시 휘도에 따라 결정되는 스캔 신호의 펄스 폭의 일 예들을 나타내는 도면들이다.
도 2 내지 도 4c를 참조하면, 스캔 신호의 펄스 폭(SPW)은 표시 휘도(DB, 및 휘도 레벨(DBV))에 따라 조절될 수 있다.
일 실시예에서, 표시 휘도(DB)가 기 설정된 기준 휘도(R_DB)보다 높은 경우, 스캔 신호는 제1 펄스 폭(예를 들어, 도 3의 PW1)을 가질 수 있다. 즉, 표시 휘도(DB)가 기준 휘도(R_DB)보다 높은 경우, 스캔 신호의 펄스 폭(SPW)은 변하지 않는다. 일 예로, 기준 휘도(R_DB)는 약 100nit로 설정될 수 있다. 다만, 이는 예시적인 것으로서, 기준 휘도(R_DB)가 이에 한정되는 것은 아니다. 예를 들어, 기준 휘도(R_DB)는 상대적으로 저휘도에 해당되는 약 10nit 이하의 값으로 결정될 수도 있다.
일 실시예에서, 도 4a에 도시된 바와 같이, 표시 휘도(DB)가 기준 휘도(R_DB) 이하인 경우, 스캔 신호는 제2 펄스 폭(예를 들어, 도 3의 PW2)을 가질 수 있다. 제2 펄스 폭(PW2)은 제1 펄스 폭(PW1)보다 짧을 수 있다. 다만, 제2 펄스 폭(PW2)은 제1 펄스 폭(PW1)의 50% 이상의 길이를 가질 수 있다. 이에 따라, 최소로 요구되는 문턱 전압 보상 기간이 보장될 수 있다.
일 실시예에서, 표시 휘도(DB)가 기준 휘도(R_DB) 이하인 경우, 표시 휘도(DB)가 감소함에 따라 스캔 신호의 펄스 폭(SPW)이 감소할 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 스캔 신호의 펄스 폭(SPW)은 기 설정된 표시 휘도(DB)들에 대응하여 단계적으로 감소될 수 있다. 이 경우, 표시 휘도(DB)가 낮아질수록 스캔 신호의 펄스 폭(SPW)의 변경 주기가 짧아질 수 있다. 다른 일 예로, 도 4c에 도시된 바와 같이, 스캔 신호의 펄스 폭(SPW)은 표시 휘도(DB)의 감소에 따라 선형적으로 감소될 수 있다. 이에 따라, 표시 휘도(DB)에 적응적으로 스캔 신호의 펄스 폭(SPW)이 결정될 수 있다.
다만, 이는 예시적인 것으로서, 표시 휘도(DB)에 따른 스캔 신호의 펄스 폭(SPW)이 이에 한정되는 것은 아니다. 또한, 스캔 신호의 최소 펄스 폭은 스캔 신호의 최대 펄스 폭의 40~50%보다 작지 않게 설정될 수 있다. 예를 들어, 스캔 신호의 최대 펄스 폭이 약 4.5μm인 경우, 스캔 신호의 최소 펄스 폭은 약 2μm일 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 저휘도에 대응하여 스캔 신호의 펄스 폭(SPW)을 감소시킴으로써, 저휘도에서의 스텝 효율이 개선될 수 있다.
도 5는 도 1의 표시 장치에 포함되는 스캔 구동부의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 스캔 구동부(200)는 복수의 스테이지들(ST1 내지 ST4)을 구비한다. 제1 내지 제4 스테이지들(ST1 내지 ST4) 각각은 제1 내지 제4 스캔 라인들 각각에 접속되며 클럭 신호들(CLK1, CLK2)에 대응하여 구동된다. 이와 같은 스테이지들(ST1 내지 ST4)은 실질적으로 동일한 회로로 구성될 수 있다.
스테이지들(ST1 내지 ST4) 각각은 제1 입력 단자(101), 제2 입력 단자(102), 제3 입력 단자(103), 및 출력 단자(104)를 구비한다.
제1 입력 단자(101)는 이전 스테이지의 출력 신호(즉, 스캔 신호) 또는 스캔 스타트 신호(SSP)를 수신할 수 있다. 일례로, 제1 스테이지(ST1)의 제1 입력 단자(101)는 스캔 스타트 신호(SSP)를 수신하고, 제2 스테이지(ST2)의 제1 입력 단자(101)는 제1 스테이지(ST1)에서 출력된 스캔 신호(S1)를 수신할 수 있다.
일 실시예에서, 제k(단, k는 n보다 작은 자연수) 스테이지의 제2 입력 단자(102)는 제1 클럭 신호(CLK1)를 수신하고, 제3 입력 단자(103)는 제2 클럭 신호(CLK2)를 수신할 수 있다. 반면에, 제k+1 스테이지의 제2 입력 단자(102)는 제2 클럭 신호(CLK2)를 수신하고, 제3 입력 단자(103)는 제1 클럭 신호(CLK1)를 수신할 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기를 가지며 위상이 서로 중첩되지 않는다. 즉, 제1 및 제2 클럭 신호들(CLK1, CLK2)의 게이트 온 기간은 중첩하지 않는다. 일례로, 하나의 스캔 라인으로 스캔 신호가 공급되는 기간을 1수평기간(1H) 이라고 할 때, 클럭 신호들(CLK1, CLK2) 각각은 2H의 주기를 가지며 서로 다른 수평기간에 공급된다.
한편, 도 5에는 스캔 구동부(200)에 2개의 클럭 신호들이 공급되는 것으로 개시되어 있지만, 스캔 구동부(200)에 공급되는 클럭 신호의 개수가 이에 한정되는 것은 아니다. 예를 들어, 스테이지의 구성에 따라 3개 이상의 클럭 신호가 스캔 구동부(200)에 제공될 수 있다.
추가적으로, 스테이지들(ST1 내지 ST4)은 제1 전압(VGL) 및 제2 전압(VGH)을 공급받는다. 제1 전압(VGL) 및 제2 전압(VGH)은 직류 전압 레벨을 가질 수 있다. 제2 전압(VGH)은 제1 전압(VGL)보다 높은 값을 가질 수 있다.
일 실시예에서, 제1 전압(VGL)은 게이트 온 전압, 제2 전압(VGH)은 게이트 오프 전압으로 설정될 수 있다. 예를 들어, 화소(P) 및 스캔 구동부(200)가 피모스(PMOS; P-channel metal oxide semiconductor) 트랜지스터들로 구성되는 경우, 제1 전압(VGL)은 논리 로우 레벨에 대응하고, 제2 전압(VGH)은 논리 하이 레벨에 대응할 수 있다. 다만, 이는 예시적인 것으로서, 제1 전압(VGL)과 제2 전압(VGH)이 이에 한정되는 것은 아니다. 예를 들어, 제1 전압(VGL)과 제2 전압(VGH)은 트랜지스터의 종류, 표시 장치의 사용 환경 등에 따라 설정될 수 있다.
도 6a는 도 5의 스캔 구동부에 포함되는 스테이지의 일 예를 나타내는 블록도이고, 도 6b는 도 6a의 스테이지에 포함되는 출력 버퍼부의 일 예를 나타내는 도면이다.
도 5 내지 도 6b를 참조하면, 제i(단, i는 n 이하의 자연수) 스테이지(STi)는 노드 제어부(120) 및 출력 버퍼부(140)를 포함할 수 있다.
노드 제어부(120)는 이전 스테이지의 출력 신호(예를 들어, 제i-1 스캔 신호(Si-1) 또는 제i-1 캐리 신호)에 응답하여 제1 및 제2 노드들(Q, QB)의 전압을 제어하는 다수의 트랜지스터와 적어도 1개의 커패시터를 구비할 수 있다. 노드 제어부(120)는 제i-1 스캔 신호(Si-1) 및 제2 클럭 신호(CLK2)에 응답하여 제1 노드(Q)에 게이트 오프 전압을 인가하고 제2 노드(QB)에 게이트 온 전압을 인가할 수 있다.
출력 버퍼부(140)는 타이밍 제어부(500)로부터 제공된 제1 및 제2 클럭 신호들(CLK1, CLK2) 중 하나를 입력받는다.
출력 버퍼부(140)는 제2 노드(QB)의 전압이 게이트 온 전압을 가지면 제1 클럭 신호(CLK1)를 출력 단자(NO)에 인가할 수 있다. 출력 버퍼부(140)는 제2 노드(QB)의 전압이 상승하면 출력 단자(NO)의 전압을 게이트 오프 전압으로 상승시킬 수 있다. 일례로, 출력 버퍼부(140)는 도 6b에 도시된 바와 같이, 풀업 트랜지스터(TU)와 풀다운 트랜지스터(TD)를 포함할 수 있다.
풀업 트랜지스터(TU)는 제1 노드(Q)의 전압 상태에 따라 턴온 또는 턴오프되며, 턴 온 시 제2 전압(VGH)을 출력 단자(NO)에 인가할 수 있다.
풀다운 트랜지스터(TD)는 제2 노드(QB)의 전압 상태에 따라 턴온 또는 턴오프되며, 턴 온 시 제1 클럭 신호(CLK1)를 출력 단자(NO)에 인가할 수 있다.
휘도 레벨(DBV, 또는 표시 휘도)에 따라 제1 및 제2 클럭 신호들(CLK1, CLK2)의 게이트 온 기간이 변할 수 있다. 예를 들어, 제1 표시 휘도에 대응하여 제1 및 제2 클럭 신호들(CLK1, CLK2)의 게이트 온 기간은 제1 펄스 폭을 갖고, 상기 제1 표시 휘도보다 낮은 제2 표시 휘도에 대응하여 제1 및 제2 클럭 신호들(CLK1, CLK2)의 게이트 온 기간은 제2 펄스 폭을 가질 수 있다. 제2 펄스 폭은 제1 펄스 폭보다 짧을 수 있다.
스캔 구동부(200)는 타이밍 제어부(500)로부터 공급되는 제1 및 제2 클럭 신호들(CLK1, CLK2)의 게이트 온 기간의 폭에 기초하여 스캔 신호들(S1 내지 S4)의 펄스 폭을 결정할 수 있다.
이에 따라, 저계조 영상이 고계조 영상으로 급격히 변하는 경우, 화소의 구동 트랜지스터(도 2의 제1 트랜지스터(T1))의 보상 시간을 줄임으로써 구동 트랜지스터의 게이트 전압이 낮아진다(즉, 구동 전류가 증가함). 따라서, 저계조 영상으로부터 고계조 영상으로 변환 시의 스텝 효율이 개선될 수 있다.
도 7은 도 5의 스캔 구동부의 동작의 일 예를 나타내는 타이밍도이다.
본 실시예에 타이밍도는 클럭 신호들(CLK1, CLK2)에 의한 스캔 신호의 출력이 도시된 것을 제외하면 도 3에 따른 타이밍도와 실질적으로 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 1, 도 5 내지 도 7을 참조하면, 제1 프레임(F1)과 제2 프레임(F2)의 스캔 신호들(S1, S2)의 펄스 폭이 서로 다를 수 있다. 또한, 제1 프레임(F1)과 제2 프레임(F2)의 제1 및 제2 클럭 신호들(CLK1, CLK2) 펄스 폭(게이트 온 기간(GOP))이 서로 다를 수 있다.
제1 프레임(F1)에서 표시 장치(1000)는 제1 표시 휘도(DB1)로 발광하고, 제2 프레임(F2)에서 표시 장치(1000)는 제1 표시 휘도(DB1)보다 낮은 제2 표시 휘도(DB2)로 발광할 수 있다. 스캔 스타트 신호(SSP)는 표시 휘도에 관계 없이 일정한 펄스 폭(PW0)으로 스캔 구동부(200)에 공급될 수 있다.
스캔 신호들(S1, S2)은 제1 또는 제2 클럭 신호들(CLK1, CLK2)의 게이트 온 기간(GOP)에 동기하여 출력될 수 있다.
타이밍 제어부(500)는 제1 표시 휘도(DB1)에 대응하여 제1 펄스 폭(PW1)의 게이트 온 기간(GOP)을 갖는 클럭 신호들(CLK1, CLK2)을 출력하고, 제2 표시 휘도(DB2)에 대응하여 제2 펄스 폭(PW2)의 게이트 온 기간(GOP)을 갖는 클럭 신호들(CLK1, CLK2)을 출력할 수 있다. 제2 펄스 폭(PW2)은 제1 펄스 폭(PW1)보다 짧을 수 있다.
제1 프레임(F1) 동안 스캔 구동부(200)는 제1 클럭 신호(CLK1) 또는 제2 클럭 신호(CLK2)의 게이트 온 기간(GOP)에 동기하여 제1 펄스 폭(PW1)을 갖는 스캔 신호들(S1, S2)을 순차적으로 출력할 수 있다. 제2 프레임(F2) 동안 스캔 구동부(200)는 제1 클럭 신호(CLK1) 또는 제2 클럭 신호(CLK2)의 게이트 온 기간(GOP)에 동기하여 제2 펄스 폭(PW2)을 갖는 스캔 신호들(S1, S2)을 순차적으로 출력할 수 있다.
실시예에 따라, 표시 휘도가 감소할수록 클럭 신호들(CLK1, CLK2)의 게이트 온 기간(GOP)의 폭이 감소할 수도 있다.
이와 같이, 표시 휘도의 변화에 따라 스캔 구동부(200)로 공급되는 클럭 신호들(CLK1, CLK2)의 게이트 온 기간(GOP)이 변할 수 있다.
도 8은 도 2의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
본 실시예에 타이밍도는 표시 휘도(휘도 레벨)에 따라 발광 제어 신호의 게이트 오프 기간(비발광 기간)이 가변하는 것을 제외하면 도 3에 따른 타이밍도와 실질적으로 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 1 및 도 8을 참조하면, 제1 프레임(F1)과 제2 프레임(F2)의 스캔 신호들(Si-1, Si)의 펄스 폭이 서로 다를 수 있다. 제1 프레임(F1)에서 표시 장치(1000)는 제1 표시 휘도(DB1)로 발광하고, 제2 프레임(F2)에서 표시 장치(1000)는 제1 표시 휘도(DB1)보다 낮은 제2 표시 휘도(DB2)로 발광할 수 있다.
일 실시예에서, 표시 휘도(또는 휘도 레벨(DBV))가 기 설정된 기준 휘도 이하인 경우, 표시 휘도에 따라 발광 제어 신호(Ei)의 게이트 오프 기간(즉, 비발광 기간(NEP1, NEP2))이 가변할 수 있다. 즉, 표시 휘도가 기준 휘도 이하인 경우, 표시 휘도는 발광 제어 신호(Ei)의 비발광 기간(NEP1, NEP2)의 폭에 따라 결정될 수 있다.
예를 들어, 제1 표시 휘도(DB1)에 대응하는 제1 비발광 기간(NEP1)은 제2 표시 휘도(DB2)에 대응하는 제2 비발광 기간(NEP2)보다 짧을 수 있다. 제1 표시 휘도(DB1)에 대응하는 제1 비발광 기간(NEP1)은 제2 표시 휘도(DB2)에 대응하는 제2 비발광 기간(NEP2)보다 짧을 수 있다. 또한, 제1 표시 휘도(DB1)에 대응하는 스캔 신호들(Si-1, Si)의 제1 펄스 폭(PW1)은 제2 표시 휘도(DB2)에 대응하는 스캔 신호들(Si-1, Si)의 제2 펄스 폭(PW2)보다 클 수 있다.
도 8에 도시된 바와 같이, 표시 휘도가 감소함에 따라, 스캔 신호들(Si-1, Si)의 펄스 폭은 감소하고, 발광 제어 신호(Ei)의 비발광 기간(게이트 오프 기간)의 폭은 증가할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는 표시 휘도의 감소에 따라 화소에 공급되는 스캔 신호의 펄스 폭을 감소시킴으로써 화소의 구동 전류를 증가시킬 수 있다. 따라서, 저계조로부터 고계조로의 화면 전환 시의 스텝 효율 및 영상 품질이 향상될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 200: 스캔 구동부
300: 발광 구동부 400: 데이터 구동부
500: 타이밍 제어부 1000: 표시 장치
SPW: 스캔 신호의 펄스 폭 PW1: 제1 펄스 폭
PW2: 제2 펄스 폭

Claims (16)

  1. 복수의 화소들을 포함하는 표시 패널;
    스캔 라인을 통해 상기 화소들에 스캔 신호를 공급하는 스캔 구동부; 및
    상기 표시 패널의 표시 휘도에 기초하여 상기 스캔 신호의 폭을 제어하는 타이밍 제어부를 포함하는 표시 장치.
  2. 제 1 항에 있어서, 상기 스캔 구동부는 제1 표시 휘도에 대응하여 제1 펄스 폭을 갖는 상기 스캔 신호를 출력하고, 상기 제1 표시 휘도보다 낮은 제2 표시 휘도에 대응하여 제2 펄스 폭을 갖는 상기 스캔 신호를 출력하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서, 상기 제2 펄스 폭은 상기 제1 펄스 폭보다 짧은 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서, 상기 표시 휘도가 감소할수록 상기 스캔 신호의 펄스 폭이 감소하는 것을 특징으로 하는 표시 장치.
  5. 제 1 항에 있어서, 상기 표시 휘도가 기 설정된 기준 휘도보다 높은 경우, 상기 스캔 신호는 제1 펄스 폭을 갖는 것을 특징으로 하는 표시 장치.
  6. 제 5 항에 있어서, 상기 표시 휘도가 기 설정된 기준 휘도 이하인 경우, 상기 스캔 신호는 상기 제1 펄스 폭보다 짧은 제2 펄스 폭을 갖는 것을 특징으로 하는 표시 장치.
  7. 제 5 항에 있어서, 상기 표시 휘도가 상기 기준 휘도 이하인 경우, 상기 스캔 신호의 펄스 폭이 가변하는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서, 상기 표시 휘도가 상기 기준 휘도 이하인 경우, 상기 표시 휘도가 감소함에 따라 상기 스캔 신호의 펄스 폭이 감소하는 것을 특징으로 하는 표시 장치.
  9. 제 1 항에 있어서, 상기 스캔 구동부는 상기 타이밍 제어부로부터 공급되는 클럭 신호의 게이트 온(gate-on) 기간의 폭에 기초하여 상기 스캔 신호의 상기 폭을 결정하는 것을 특징으로 하는 표시 장치.
  10. 제 9 항에 있어서, 상기 타이밍 제어부는 제1 표시 휘도에 대응하여 제1 펄스 폭의 상기 게이트 온 기간을 갖는 상기 클럭 신호를 출력하고, 상기 제1 표시 휘도보다 낮은 제2 표시 휘도에 대응하여 제2 펄스 폭의 상기 게이트 온 기간을 갖는 상기 클럭 신호를 출력하는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서, 상기 제2 펄스 폭은 상기 제1 펄스 폭보다 짧은 것을 특징으로 하는 표시 장치.
  12. 제 9 항에 있어서, 상기 표시 휘도가 감소할수록 상기 클럭 신호의 상기 게이트 온 기간의 폭이 감소하는 것을 특징으로 하는 표시 장치.
  13. 제 9 항에 있어서, 상기 타이밍 제어부는 상기 표시 휘도를 디지털 값의 휘도 레벨로 변환하고, 상기 휘도 레벨에 대응하는 상기 게이트 온 기간을 갖는 상기 클럭 신호를 출력하는 것을 특징으로 하는 표시 장치.
  14. 제 1 항에 있어서,
    데이터 라인을 통해 상기 화소들에 데이터 신호를 공급하는 데이터 구동부; 및
    발광 제어 라인을 통해 상기 화소들에 발광 제어 신호를 공급하는 발광 구동부를 더 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 표시 휘도가 기 설정된 기준 휘도 이하인 경우, 상기 표시 휘도에 따라 상기 발광 제어 신호의 게이트 오프(gate-off) 기간이 가변하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서, 상기 표시 휘도가 상기 기준 휘도 이하인 경우, 상기 발광 제어 신호의 상기 게이트 오프 기간의 폭이 증가함에 따라 상기 표시 휘도가 감소하는 것을 특징으로 하는 표시 장치.
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