KR20240007878A - 반도체 패키지 구조 및 제조 방법 - Google Patents

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KR20240007878A
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substrate
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connection pad
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창하오 추안
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 발명의 실시예는 반도체 패키지 구조 및 제조 방법을 개시하였고, 여기서, 상기 반도체 패키지 구조는, 제1 패키지 구조 및 제2 패키지 구조를 포함하고, 상기 제1 패키지 구조는 중계층 및 몰딩 컴파운드를 포함하며, 상기 중계층 위에는 제1 연결 패드가 설치되고, 상기 몰딩 컴파운드는 상기 중계층을 감싸며, 상기 제1 연결 패드와 공면이고; 상기 제2 패키지 구조는 상기 중계층 위에 설치되어, 상기 제1 연결 패드와 전기적으로 연결되며; 여기서, 상기 제1 패키지 구조와 상기 제2 패키지 구조 사이에는 공극이 존재한다.

Description

반도체 패키지 구조 및 제조 방법
관련 출원의 상호 참조
본 발명은 출원번호가 202210853472.6이고, 출원일자가 2022년 07월 08일이며, 발명의 명칭이 “반도체 패키지 구조 및 제조 방법”인 중국 특허 출원에 기반하여 제출하였고, 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 전부 내용은 참조로서 본 발명에 인용된다.
본 발명은 반도체 기술 분야에 관한 것으로서, 특히 반도체 패키지 구조 및 제조 방법에 관한 것이다.
모든 부서, 업종 및 지역에서, 전자 업종은 모두 더욱 가볍고, 더욱 빠르며, 더욱 작고, 다기능적이며, 더욱 믿음직하고 더욱 비용이 효율적인 제품을 제공할 것을 지속적으로 요구한다. 다양한 소비자의 계속 증가되는 이러한 요구를 만족시키기 위해, 더욱 많은 회로를 통합하여 필요한 기능을 제공해야 한다. 거의 모든 응용에 있어서, 크기를 줄이고, 성능을 향상시키며 집적 회로 기능을 개선하는 수요가 지속적으로 증가된다.
이를 고려하여, 본 발명의 실시예는 반도체 패키지 구조 및 제조 방법을 제공한다.
본 발명의 실시예의 제1 측면에 따라, 반도체 패키지 구조를 제공하고, 상기 반도체 패키지 구조는,
제1 패키지 구조 및 제2 패키지 구조를 포함하고, 상기 제1 패키지 구조는 중계층 및 몰딩 컴파운드를 포함하고, 상기 중계층 위에는 제1 연결 패드가 설치되며, 상기 몰딩 컴파운드는 상기 중계층을 감싸고, 상기 제1 연결 패드와 공면이며;
상기 제2 패키지 구조는 상기 중계층 위에 설치되어, 상기 제1 연결 패드와 전기적으로 연결되고;
여기서, 상기 제1 패키지 구조와 상기 제2 패키지 구조 사이에는 공극이 존재한다.
일부 실시예에 있어서, 상기 제1 패키지 구조는,
기판, 상기 기판 위에 설치된 적어도 하나의 제1 칩 적층체 및 상기 기판 위에 설치되고 상기 제1 칩 적층체와 이격되어 설치된 적어도 하나의 제2 칩 적층체를 더 포함하고, 상기 중계층은 상기 제1 칩 적층체 및 상기 제2 칩 적층체 위에 설치된다.
일부 실시예에 있어서, 상기 제1 칩 적층체는 제1 칩을 포함하고, 상기 제2 칩 적층체는 제2 칩을 포함하며;
여기서, 상기 제1 칩과 상기 제2 칩은 상기 중계층을 통해 전기적으로 연결된다.
일부 실시예에 있어서, 상기 제1 칩 또는 상기 제2 칩은 리드선을 통해 상기 기판에 연결된다.
일부 실시예에 있어서, 상기 제1 칩 적층체는 적층되어 설치된 제1 하부 칩 및 제1 상부 칩을 포함하고, 상기 제2 칩 적층체는 적층되어 설치된 제2 하부 칩 및 제2 상부 칩을 포함하며;
여기서, 상기 중계층은 상기 제1 상부 칩 및 상기 제2 상부 칩 위에 설치되고, 상기 제1 상부 칩 및 상기 제2 상부 칩은 중계층을 통해 전기적으로 연결된다.
일부 실시예에 있어서, 상기 제1 상부 칩 또는 상기 제2 상부 칩은 리드선을 통해 상기 기판에 연결된다.
일부 실시예에 있어서, 상기 제1 하부 칩 및 상기 제2 하부 칩은 각각 리드선을 통해 상기 기판에 연결된다.
일부 실시예에 있어서, 상기 제1 하부 칩 및 상기 제1 상부 칩은 전기적으로 연결되고, 상기 제2 하부 칩 및 상기 제2 상부 칩은 전기적으로 연결된다.
일부 실시예에 있어서, 상기 중계층은,
제1 표면, 제2 표면 및 신호 채널을 포함하고, 상기 제1 연결 패드는 상기 제1 표면 위에 설치되고;
상기 제2 표면은 상기 제1 표면과 대향되게 설치되며, 상기 제2 표면 위에는 제2 연결 패드가 설치되고;
상기 신호 채널은 상기 제1 연결 패드 및 상기 제2 연결 패드를 연결한다.
일부 실시예에 있어서, 상기 제1 칩 적층체 및 상기 제2 칩 적층체 위에는 와이어 패드가 포함되고, 상기 와이어 패드는 재배선층을 통해 상기 제2 연결 패드에 연결된다.
일부 실시예에 있어서, 상기 제1 칩 적층체 및 상기 제2 칩 적층체를 연결하는 상기 제2 연결 패드 사이는 재배선층을 통해 연결된다.
일부 실시예에 있어서, 상기 제1 칩 적층체 및 상기 제2 칩 적층체는 접착층을 통해 상기 기판 위에 설치된다.
일부 실시예에 있어서, 상기 기판 위에는 가상 채널이 포함되고, 상기 접착층은 상기 가상 채널 위에 위치하며, 상기 가상 채널의 열전도 계수는 상기 접착층의 열전도 계수보다 크다.
일부 실시예에 있어서, 반도체 패키기 구조는 충진층을 더 포함하고, 상기 충진층은 상기 공극을 충만한다.
일부 실시예에 있어서, 상기 충진층의 열전도 계수는 상기 몰딩 컴파운드의 열전도 계수보다 크다.
일부 실시예에 있어서, 상기 충진층 중의 필러 체적은 상기 몰딩 컴파운드 중의 필러 체적보다 작다.
일부 실시예에 있어서, 상기 접착층은 제1 접착층 및 제2 접착층을 포함하고, 상기 제2 접착층은 상기 제1 접착층 위에 위치하며, 상기 제2 접착층의 탄성 계수는 상기 제1 접착층의 탄성 계수보다 크다.
본 발명의 실시예의 제2 측면에 따라, 반도체 패키지 구조의 제조 방법을 제공하고, 상기 반도체 패키지 구조의 제조 방법은,
제1 패키지 구조를 제공하되, 상기 제1 패키지 구조는 중계층 및 몰딩 컴파운드를 포함하고, 상기 중계층 위에는 제1 연결 패드가 설치되며, 상기 몰딩 컴파운드는 상기 중계층을 감싸고, 상기 제1 연결 패드와 공면인 단계; 및
제2 패키지 구조를 제공하되, 상기 제2 패키지 구조를 상기 중계층 위에 설치하고, 상기 제2 패키지 구조는 상기 제1 연결 패드와 전기적으로 연결되며, 상기 제1 패키지 구조와 상기 제2 패키지 구조 사이에는 공극이 존재하는 단계를 포함한다.
본 발명의 실시예에서, 중계층을 설치하여, 제1 패키지 구조와 제2 패키지 구조가 중계층을 통해 연결될 수 있도록 함으로써, 상이한 용량의 패키지 구조 사이의 상호 연결을 구현하여, 상이한 패키지 구조 사이의 조합으로 하여금 더욱 유연할 수 있도록 함으로써, 상기 반도체 패키지 구조로 하여금 상이한 응용 시나리오에 적용될 수 있도록 한다. 이와 동시에 제1 패키지 구조 및 제2 패키지 구조는 독립적으로 패키지되었기에, 제1 패키지 구조 및 제2 패키지 구조에 대해 각각 테스트를 수행할 수 있음으로써, 더욱 빠른 실효 분석을 수행할 수 있으므로, 반도체 패키지 구조를 구성한 다음, 전체 구조에 대해 테스트를 수행하지 않아도 된다. 또한 제2 패키지 구조와 제1 패키지 구조 사이에는 공극이 존재하므로, 둘 사이의 간격을 증가시킴으로써, 제2 패키지 구조의 산열 효율을 향상시켜, 열량이 칩에 대한 영향을 줄일 수 있다.
본 발명의 실시예 또는 고유 기술에서의 기술 방안을 더욱 명확하게 설명하기 위해, 아래에 실시예에서 사용하게 될 도면에 대해 간단히 설명하며, 아래 설명에서의 도면은 다만 본 발명의 일부 실시예일뿐이고, 본 분야의 통상적인 기술자는, 창조성 노동을 부여하지 않는 전제 하에서도, 이러한 도면에 따라 다른 도면을 획득할 수 있음은 자명한 것이다.
도 1은 본 발명의 실시예에서 제공하는 반도체 패키지 구조의 구조 예시도이다.
도 2 내지 도 5는 본 발명의 실시예에서 제공하는 반도체 패키지 구조의 다른 예시이다.
도 6은 본 발명의 실시예에서 제공하는 반도체 패키지 구조의 제조 방법의 흐름 예시도이다.
도 7a 내지 도 7g는 본 발명의 실시예에서 제공하는 반도체 패키지 구조가 제조 과정에서의 소자 구조 예시도이다.
도면 부호의 설명:
1-링;
2-캐리어 테이프;
10-기판;
11-기판 서브스트레이트;
12-기판 상부 절연 유전층;
13-기판 하부 절연 유전층;
14-기판 상부 연결 패드;
15-기판 하부 연결 패드;
16-기판 연결 관통공;
17-기판 연결 범프;
18-가상 채널;
21-제1 칩 적층체;
22-제2 칩 적층체;
210-제1 칩;
220-제2 칩;
211-제1 상부 칩;
212-제1 하부 칩;
221-제2 상부 칩;
222-제2 하부 칩;
201-리드선 패드;
202-칩 연결 패드;
203-칩 연결 솔더 볼;
30-중계층;
31-제1 연결 패드;
32-제2 연결 패드;
33-신호 채널;
34-제1 솔더 볼;
301-중계 상부 절연 유전층;
302-중계 서브스트레이트;
303-중계 하부 절연 유전층;
40-몰딩 컴파운드;
401-제1 필러;
50-리드선;
60-접착층;
61-제1 접착층;
62-제2 접착층;
70-제2 패키지 구조;
71-제2 솔더 볼;
72-제2 기판;
80-충진층;
801-제2 필러
아래에 도면을 참조하여 본 발명의 예시적 실시 방법을 더욱 상세하게 설명한다. 비록 도면에서 본 발명의 예시적 실시 방법을 나타냈지만, 여기서 설명된 구체적 실시 방식에 한정되지 않고 다양한 형태로 본 발명을 구현할 수 있는 것을 이해해야 한다. 반대로, 이러한 실시 형태를 제공하는 것은 본 발명을 더욱 투철하게 이해할 수 있고, 본 발명의 범위를 본 분야의 기술자한테 완전하게 전달할 수 있도록 하기 위한 것이다.
아래 설명에서, 본 발명에 대한 더욱 철저한 이해를 제공하기 위해 대량의 구체적인 세부 사항을 제공하였다. 그러나, 본 발명은 하나 또는 복수 개의 이러한 세부 사항이 없이 실시될 수 있는 것은, 본 분야의 기술자에게는 자명한 것이다. 다른 예에 있어서, 본 발명과 혼동되는 것을 피하기 위해, 본 분야에서 공지된 일부 기술 특징에 대해서는 설명하지 않았고; 즉 여기서는 실제 실시예의 모든 특징을 설명하지 않으며, 공지된 기능 및 구조를 상세하게 설명하지 않는다.
도면에서, 명확함을 위해, 층, 영역, 요소의 크기 및 그 상대적 크기는 과장될 수 있다. 처음부터 끝까지 동일한 도면 부호는 동일한 요소를 나타낸다.
요소 또는 층이 “…… 위에”, “와……인접”되는 것으로 지칭되거나, 다른 요소 또는 층“에 연결” 또는 다른 요소 또는 층“에 결합”되는 것으로 지칭될 때, 다른 요소 또는 층 위에 직접 위치하거나, 인접하거나, 다른 요소 또는 층에 연결되거나 결합될 수 있고, 또는 중간에 요소 또는 층이 존재할 수 있는 것을 알아야 한다. 반대로, 요소가 “직접……위에”, “에……직접 인접”되는 것으로 지칭되거나, 다른 요소 또는 층“에 직접 연결”,또는 다른 요소 또는 층“에 직접 결합”되는 것으로 지칭될 때, 중간에 요소 또는 층이 존재하지 않는다. 제1, 제2, 제3 등 용어를 사용하여 다양한 요소, 부품, 영역, 층 및/또는 부분을 설명할 수 있지만, 이러한 요소, 부품, 영역, 층 및/또는 부분은 이러한 용어에 한정되어서는 안되는 것을 알아야 한다. 이러한 용어는 다만 하나의 요소, 부품, 영역, 층 또는 부분과 다른 요소, 부품, 영역, 층 또는 부분을 구분하기 위한 것일 뿐이다. 따라서, 본 발명의 사상을 벗어나지 않고, 아래에 논의된 제1 요소, 부품, 영역, 층 또는 부분은 제2 요소, 부품, 영역, 층 또는 부분으로 표시할 수 있다. 제2 요소, 부품, 영역, 층 또는 부분이 논의될 때, 본 발명에 제1 요소, 부품, 영역, 층 또는 부분이 꼭 존재함을 의미하는 것은 아니다.
예를 들어 “……의 아래”, “……의 하부”, “아래의”, “……의 하부”, “……의 위에”, “위의” 등과 같은 공간 관계 용어는, 여기서 설명의 편의를 위해 사용되어 도시된 요소 또는 특징이 다른 요소 또는 특징과의 관계를 설명할 수 있다. 도면에 도시된 방향을 제외하고, 공간 관계 용어는 사용 및 동작 중의 소자의 상이한 방향도 포함하는 것을 알아야 한다. 예를 들어, 만약 도면 중의 소자가 뒤집힌 다음, “다른 요소 밑에” 또는 “그 하부” 또는 “그 아래”로 설명되는 요소 또는 특징은, 다른 요소 또는 특징의 “위”인 방향으로 대체된다. 따라서, 예시적 용어 “……밑에” 및 “……아래”는 위와 아래인 두 개의 방향을 포함할 수 있다. 소자는 추가적인 방향(90도 회전 또는 다른 방향)을 갖고 여기서 사용되는 공간 설명어는 상응하게 해석될 수 있다.
여기서 사용되는 용어의 목적은 다만구체적인 실시예를 설명하는 것일 뿐이고 본 발명의 한정으로 사용되지 않는다. 여기서 사용할 때, 단수 형태인 "일”, "하나” 및 "상기"도 본문에서 다른 방식을 명확하게 지적하지 않는 한, 복수 형태를 포함하는 것으로 의도된다. 또한 용어 "구성” 및/또는 "포함”은, 상기 명세서에서 사용될 때, 상기 특징, 정수, 단계, 동작, 요소 및/또는 부품의 존재를 결정하지만, 하나 또는 더 많은 다른 특징, 정수, 단계, 동작, 요소, 부품 및/또는 그룹의 존재 또는 추가를 배제하지 않는 것을 알아야 한다. 여기서 사용할 때, 용어 “및/또는”은 관련되어 열거된 사항의 임의의 조합 및 모든 조합을 포함한다.
본 발명을 철저히 이해하기 위해, 아래 서술에서 상세한 단계 및 상세한 구조를 제공하여, 본 발명의 기술 방안을 설명하고자 한다. 본 발명의 비교적 바람직한 실시예는 아래와 같이 상세하게 설명되지만, 이러한 상세한 설명 외에, 본 발명은 다른 실시 형태를 구비할 수도 있다.
본 발명의 실시예는 반도체 패키지 구조를 제공한다. 도 1은 본 발명의 실시예에서 제공하는 반도체 패키지 구조의 구조 예시도이다.
도 1을 참조하면, 상기 반도체 패키지 구조는,
제1 패키지 구조 및 제2 패키지 구조(70)를 포함하고, 상기 제1 패키지 구조는 중계층(30) 및 몰딩 컴파운드(40)를 포함하고, 상기 중계층(30) 위에는 제1 연결 패드(31)가 설치되며, 상기 몰딩 컴파운드(40)는 상기 중계층(30)을 감싸고, 상기 제1 연결 패드(31)와 공면이며;
상기 제2 패키지 구조(70)는 상기 중계층(30) 위에 설치되어, 상기 제1 연결 패드(31)와 전기적으로 연결되고;
여기서, 상기 제1 패키지 구조와 상기 제2 패키지 구조(70) 사이에는 공극이 존재한다.
본 발명의 실시예에서, 중계층을 설치하는 것을 통해, 제1 패키지 구조와 제2 패키지 구조가 중계층을 통해 연결될 수 있도록 함으로써, 상이한 용량의 패키지 구조 사이의 상호 연결을 구현하여, 상이한 패키지 구조 사이의 조합으로 하여금 더욱 유연할 수 있도록 함으로써, 상기 반도체 패키지 구조로 하여금 상이한 응용 시나리오에 적용될 수 있도록 한다. 이와 동시에 제1 패키지 구조 및 제2 패키지 구조는 독립적으로 패키지 되었기에, 제1 패키지 구조 및 제2 패키지 구조에 대해 각각 테스트를 수행할 수 있음으로써, 더욱 빠른 실효 분석을 수행할 수 있으므로, 반도체 패키지 구조를 구성한 다음, 전체 구조에 대해 테스트를 수행하지 않아도 된다. 또한 제2 패키지 구조와 제1 패키지 구조 사이에는 공극이 존재하기에, 둘 사이의 간격을 증가시킴으로써, 제2 패키지 구조의 산열 효율을 향상시켜, 열량이 칩(제1 패키지 구조)에 대한 영향을 줄일 수 있다. 제2 패키지 구조는 제1 패키지 구조 위에 탈착 가능하게 설치되고, 이로써 상이한 용량의 제2 패키지 구조를 제1 패키지 구조 위에 설치하여, 제1 패키지 구조의 이용률을 향상시킨다.
일 실시예에 있어서, 상기 제1 패키지 구조는, 기판(10); 상기 기판(10) 위에 설치된 적어도 하나의 제1 칩 적층체(21) 및 상기 기판(10) 위에 설치되고 상기 제1 칩 적층체(21)와 이격되어 설치된 적어도 하나의 제2 칩 적층체(22)를 더 포함하고, 상기 중계층(30)은 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22) 위에 설치된다.
본 발명의 실시예에 있어서, 중계층을 통해 제1 칩 적층체 및 제2 칩 적층체를 상호 연결하여, 와이어 본딩의 개수를 줄일 수 있음으로써, 와이어 본딩 공정을 절약한다.
일부 실시예에 있어서, 상기 기판(10)은 재분포 기판일 수 있다.
상기 기판(10)은 기판 서브스트레이트(11) 및 상기 기판 서브스트레이트(11)의 윗표면 및 아래 표면 위에 각각 설치된 기판 상부 절연 유전층(12) 및 기판 하부 절연 유전층(13)을 포함한다.
상기 기판 서브스트레이트(11)는 규소 서브스트레이트, 게르마늄 서브스트레이트, 실리콘 게르마늄 서브스트레이트, 탄화 규소 서브스트레이트, 실리콘 온 인슐레이터(Silicon On Insulator, SOI) 서브스트레이트 또는 게르마늄 온 인슐레이터(Germanium on Insulator, GOI) 서브스트레이트 등일 수 있고, 예를 들어 유리 서브스트레이트 또는 III-V 족 화합물 서브스트레이트(예를 들어 질화 갈륨 서브스트레이트 또는 갈륨 비소 서브스트레이트 등)과 같은 다른 원소 반도체 또는 화합물 반도체를 포함하는 서브스트레이트일 수도 있으며, 예를 들어 Si/SiGe 등과 같은 적층 구조일 수도 있고, 예를 들어 실리콘 게르마늄 온 절연체(SGOI) 등과 같은 다른 외연 구조일 수도 있다.
상기 기판 상부 절연 유전층(12) 및 상기 기판 하부 절연 유전층(13)은 솔더 마스크층일 수 있고, 예를 들어 상기 기판 상부 절연 유전층(12) 및 상기 기판 하부 절연 유전층(13)의 재료는 녹색 페인트일 수 있다.
상기 기판(10)은 상기 기판 상부 절연 유전층(12) 내에 위치하는 기판 상부 연결 패드(14), 상기 기판 하부 절연 유전층(13) 내에 위치하는 기판 하부 연결 패드(15) 및 상기 기판 서브스트레이트(11)를 관통하고 상기 기판 상부 연결 패드(14) 및 상기 기판 하부 연결 패드(15)를 서로 연결시키는 기판 연결 관통공(16)을 더 포함한다.
상기 기판 상부 연결 패드(14) 및 상기 기판 하부 연결 패드(15)의 재료는 알루미늄, 구리, 니켈, 텅스텐, 백금 및 금 중 적어도 하나를 포함할 수 있다. 상기 기판 연결 관통공(16)은 관통 실리콘 비아(TSV)일 수 있다.
기판 상부 연결 패드(14)와 기판 하부 연결 패드(15)는 기판 연결 관통공(16)을 통해 연결되어, 신호로 하여금 전송될 수 있도록 한다. 이와 동시에, 인접된 두 개의 기판 상부 연결 패드(14)는 또한 재배선층을 통해 연결될 수 있음으로써, 기판 위에서의 신호 전송을 완료할 수 있다.
상기 기판(10)은 기판 연결 범프(17)를 더 포함하고, 상기 기판 연결 범프(17)는 반도체 패키지 구조를 외부 장치 위에 전기적으로 연결할 수 있음으로써, 외부 장치로부터 칩 적층체를 작동하기 위한 제어 신호, 전력 신호 및 접지 신호 중 적어도 하나를 수신할 수 있거나, 외부 장치로부터 칩 적층체 내에 저장될 데이터 신호를 수신할 수 있으며, 칩 적층체 내의 데이터를 외부 장치에 제공할 수도 있다.
상기 기판 연결 범프(17)는 도전 재료를 포함한다. 본 발명의 실시예에 있어서, 상기 기판 연결 범프(17)는 솔더 볼이고, 이해할 수 있는 것은, 본 발명의 실시예에서 제공하는 기판 연결 범프의 형태는 단지 본 발명의 실시예에서의 하위이고, 가능한 구체적인 실시 형태일 뿐, 본 발명에 대한 한정을 구성하지 않으며, 상기 기판 연결 범프는 다른 형태 구조일 수도 있다. 기판 연결 범프의 개수, 간격 및 위치는 특정된 배치에 의해 한정되지 않고, 다양한 보정을 수행할 수 있다.
일 실시예에 있어서, 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22)는 접착층(60)을 통해 상기 기판(10) 위에 설치된다.
상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22) 중의 칩은 동적 랜덤 액세스 메모리(DRAM) 칩, 정적 랜덤 액세스 메모리(SRAM) 칩, 플래시 메모리 칩, 전기적 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM) 칩, 상변화 랜덤 액세스 메모리(PRAM) 칩, 자기 저항 랜덤 액세스 메모리(MRAM) 칩 또는 전기 저항 랜덤 액세스 메모리(RRAM) 칩일 수 있다.
상기 접착층(60)은 DAF 필름일 수 있다.
일 실시예에 있어서, 도 5에 도시된 바와 같이, 상기 접착층은 제1 접착층(61) 및 상기 제1 접착층(61) 위에 위치하는 제2 접착층(62)을 포함하고, 상기 제2 접착층(62)의 탄성 계수는 상기 제1 접착층(61)의 탄성 계수보다 크다.
본 발명의 실시예에서, 제1 접착층은 기판과 연결되었으므로, 주로 본딩 역할을 하고, 제2 접착층은 칩과 연결되었으므로, 주로 칩 뒤틀림을 방지하는 역할을 하며, 제2 접착층의 탄성 계수가 비교적 높기에, 절단 과정에서 뒤틀림이 발생되지 않고, 제1 접착층은 비교적 낮은 탄성 계수를 구비하기에, 후속적인 공정에서 기판과 칩의 결합력에 영향을 주지 않는다. 상기 기판(10) 위에는 가상 채널(18)이 더 포함되고, 상기 접착층(60)은 상기 가상 채널(18) 위에 위치하며, 상기 가상 채널(18)의 열전도 계수는 상기 접착층(60)의 열전도 계수보다 크다.
본 발명의 실시예에서, 가상 채널의 열전도 계수는 접착층의 열전도 계수보다 큼으로써, 칩 작동에 의해 발생된 열량을 가상 채널을 통해 더 많이 방출하여, 산열 능력을 향상시킴으로써, 소자 성능에 대한 영향을 줄일 수 있다.
상기 가상 채널(18)은 기판 상부 연결 패드(14), 기판 하부 연결 패드(15) 및 기판 연결 관통공(16)으로 구성되지만, 가상 채널(18)의 아랫쪽에는 기판 연결 범프(17)가 형성되지 않아, 신호 전송을 구현할 수 없고, 산열 처리로만 사용된다.
일부 실시예에 있어서, 가상 채널의 열전도 계수는 신호 전송 역할을 하는 다른 기판 상부 연결 패드(14), 기판 하부 연결 패드(15) 및 기판 연결 관통공(16)으로 구성된 구조의 열전도 계수보다 큼으로써, 열량이 신호 전송에 대한 영향을 줄일 수 있다.
도 1에 도시된 바와 같이, 상기 제1 칩 적층체(21)는 제1 칩(210)을 포함하고, 상기 제2 칩 적층체(22)는 제2 칩(220)을 포함하며; 여기서, 상기 제1 칩(210)과 상기 제2 칩(220)은 상기 중계층(30)을 통해 전기적으로 연결된다.
일 실시예에 있어서, 상기 제1 칩(210) 또는 상기 제2 칩(220)은 리드선(50)을 통해 상기 기판에 연결된다.
도 1에 도시된 실시예에 있어서, 상기 제1 칩(210) 및 상기 제2 칩(220)은 중계층(30)을 통해 상호 연결되고, 상기 제1 칩(210)은 리드선(50)을 통해 기판(10)과 연결되어, 간접적으로 제2 칩(220)을 기판(10)에 연결한다. 다른 실시예에 있어서, 제2 칩이 리드선을 통해 기판과 연결되어, 간접적으로 제1 칩을 기판에 연결한 것일 수도 있다.
이 실시예에 있어서, 제1 칩 및 제2 칩은 중계층을 통해 신호 전송을 수행하기에, 제1 칩 및 제2 칩 중 하나에 대해서만 와이어 본딩을 수행하여, 와이어 본딩 공정을 줄일 수 있다.
도 2는 본 발명의 다른 실시예에서 제공하는 반도체 패키지 구조의 구조 예시도이고, 도 3은 본 발명의 또 다른 실시예에서 제공하는 반도체 패키지 구조의 구조 예시도이다. 도 2 및 도 3에 도시된 바와 같이, 상기 제1 칩 적층체(21)는 적층되어 설치된 제1 하부 칩(212) 및 제1 상부 칩(211)을 포함하고, 상기 제2 칩 적층체(22)는 적층되어 설치된 제2 하부 칩(222) 및 제2 상부 칩(221)을 포함하며;
여기서, 상기 중계층(30)은 상기 제1 상부 칩(211) 및 상기 제2 상부 칩(221) 위에 설치되고, 상기 제1 상부 칩(211) 및 상기 제2 상부 칩(221)은 중계층(30)을 통해 전기적으로 연결된다.
일 실시예에 있어서, 도 2에 도시된 바와 같이, 상기 제1 상부 칩(211) 또는 상기 제2 상부 칩(221)은 리드선(50)을 통해 상기 기판(10)에 연결된다.
상기 제1 하부 칩(212) 및 상기 제2 하부 칩(222)은 각각 리드선(50)을 통해 상기 기판(10)에 연결된다.
도 2에 도시된 실시예에 있어서, 상기 제1 상부 칩(211) 및 상기 제2 상부 칩(221)은 중계층(30)을 통해 상호 연결되고, 상기 제1 상부 칩(211)은 리드선(50)을 통해 기판(10)과 연결되어, 간접적으로 제2 상부 칩(221)을 기판(10)에 연결시킨다. 다른 실시예에 있어서, 제2 상부 칩이 리드선을 통해 기판과 연결되어, 간접적으로 제1 상부 칩을 기판에 연결시킨 것일 수도 있다.
이러한 실시예에 있어서, 제1 상부 칩 및 제2 상부 칩은 중계층을 통해 신호 전송을 수행하기에, 제1 상부 칩 및 제2 상부 칩 중 하나에 대해서만 와이어 본딩을 수행하여, 와이어 본딩 공정을 줄일 수 있다. 동시에 제1 하부 칩 및 제2 하부 칩은 각각 제1 상부 칩 및 제2 상부 칩과 접착층을 통해 격리되어, 신호 전송을 구현할 수 없기에, 제1 하부 칩 및 제2 하부 칩을 각각 와이어 본딩의 방식으로 기판과 연결시켜, 신호의 전송을 구현한다.
일 실시예에 있어서, 도 3에 도시된 바와 같이, 상기 제1 하부 칩(212) 및 상기 제1 상부 칩(211)은 전기적으로 연결되고, 상기 제2 하부 칩(222) 및 상기 제2 상부 칩(221)은 전기적으로 연결된다.
구체적으로, 상기 제1 하부 칩(212) 및 상기 제1 상부 칩(211) 사이와 상기 제2 하부 칩(222) 및 상기 제2 상부 칩(221) 사이는 칩 연결 패드(202) 및 칩 연결 솔더 볼(203)과 상기 제1 상부 칩(211) 및 상기 제2 상부 칩(221) 내에 위치하는 관통 실리콘 비아(도시되지 않음)를 통해 연결된다.
이러한 실시예에 있어서, 제1 하부 칩 및 제1 상부 칩은 직접 신호 전송을 수행할 수 있고, 제2 하부 칩 및 제2 상부 칩은 직접 신호 전송을 수행할 수 있으며, 제1 상부 칩 및 제2 상부 칩은 또한 중계층을 통해 신호 전송을 수행할 수 있으므로, 4 개의 칩을 한 번만 와이어 본딩할 수 있음으로써, 와이어 본딩 공정을 줄임으로써, 비용을 낮출 수 있다.
일 실시예에 있어서, 상기 중계층(30)은, 제1 표면, 제2 표면 및 신호 채널(33)을 포함하고, 상기 제1 연결 패드(31)는 상기 제1 표면 위에 설치되며; 상기 제2 표면은 상기 제1 표면과 대향되게 설치되고, 상기 제2 표면 위에는 제2 연결 패드(32)가 설치되며; 상기 신호 채널(33)은 상기 제1 연결 패드(31) 및 상기 제2 연결 패드(32)를 연결한다.
상기 제1 연결 패드(31) 및 상기 제2 연결 패드(32)의 재료는 알루미늄, 구리, 니켈, 텅스텐, 백금 및 금 중 적어도 하나를 포함할 수 있다.
상기 중계층(30)은 중계 서브스트레이트(302) 및 상기 중계 서브스트레이트(302)의 위 표면 및 아래 표면 위에 각각 위치하는 중계 상부 절연 유전층(301) 및 중계 하부 절연 유전층(303)을 포함한다. 상기 제1 연결 패드(31)는 상기 중계 상부 절연 유전층(301) 내에 위치하고, 상기 제2 연결 패드(32)는 상기 중계 하부 절연 유전층(303) 내에 위치한다.
상기 중계 서브스트레이트는 규소 서브스트레이트, 게르마늄 서브스트레이트, 실리콘 게르마늄 서브스트레이트, 탄화 규소 서브스트레이트, 실리콘 온 인슐레이터(Silicon On Insulator, SOI) 서브스트레이트 또는 게르마늄 온 인슐레이터(Germanium on Insulator, GOI) 서브스트레이트 등일 수 있고, 예를 들어 유리 서브스트레이트 또는 III-V 족 화합물 서브스트레이트(예를 들어 질화 갈륨 서브스트레이트 또는 갈륨 비소 서브스트레이트 등)과 같은 다른 원소 반도체 또는 화합물 반도체를 포함하는 서브스트레이트일 수도 있으며, 예를 들어 Si/SiGe 등과 같은 적층 구조일 수도 있고, 예를 들어 게르마늄 온 절연체 실리콘(SGOI) 등과 같은 다른 외연 구조일 수도 있다.
상기 중계 상부 절연 유전층(301) 및 상기 중계 하부 절연 유전층(303)은 솔더 마스크층일 수 있고, 예를 들어 상기 중계 상부 절연 유전층 및 상기 중계 하부 절연 유전층의 재료는 녹색 페인트일 수 있다.
일 실시예에 있어서, 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22) 위에는 리드선 패드(201)가 포함되고, 상기 리드선 패드(201)는 재배선층을 통해 상기 제2 연결 패드(32)에 연결된다.
이러한 실시예에 있어서, 상기 재배선층(도시되지 않음)은 상기 제1 칩 적층체 및 상기 제2 칩 적층체의 표면에 위치할 수 있고, 상기 제1 칩 적층체 및 상기 제2 칩 적층체의 내부에 위치할 수도 있다.
도 1에 도시된 바와 같이, 상기 제2 연결 패드(32) 및 상기 리드선 패드(201) 사이에는 제1 솔더 볼(34)이 형성되고, 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22) 위의 와이어 패드(201)는 제1 솔더 볼(34)을 통해 제2 연결 패드(32)와 연결된다.
일 실시예에 있어서, 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22)를 연결하는 상기 제2 연결 패드(32) 사이는 재배선층을 통해 연결된다.
이러한 실시예에 있어서, 상기 재배선층은 상기 중계층의 표면에 위치할 수 있고, 상기 중계층의 내부에 위치할 수도 있다.
일 실시예에 있어서, 상기 몰딩 컴파운드(40)와 상기 제1 연결 패드(31)는 공면이므로, 후속적으로 제2 패키지 구조와 제1 패키지 구조가 연결된 다음, 제1 패키지 구조 및 제2 패키지 구조 사이에 비교적 큰 공극이 구비되도록 함으로써, 제2 패키지 구조의 산열 효율을 보장한다.
몰딩 컴파운드의 표면이 제1 연결 패드의 표면보다 높으면, 제1 패키지 구조 및 제2 패키지 구조 사이의 공극이 감소되어, 산열에 불리하고, 동시에 후속적으로 충진층을 형성할 때, 충진층의 충진에 불리하며; 제1 연결 패드의 표면이 몰딩 컴파운드의 표면보다 높으면, 비록 공극을 증가시킬 수 있지만, 몰딩 컴파운드가 와이어 본딩을 커버하지 못해, 와이어 본딩이 노출됨으로써, 와이어 본딩을 보호하는데 불리할 수 있다.
일 실시예에 있어서, 상기 제2 패키지 구조(70)는 제2 솔더 볼(71)을 포함하고, 상기 제2 솔더 볼(71)은 상기 중계층(30) 위의 제1 연결 패드(31)와 전기적으로 연결된다.
상기 제2 패키지 구조(70)는 범용 플래시 메모리(Universal File Store, UFS)일 수 있다.
상기 제2 패키지 구조(70)는 제2 기판(72)을 더 포함하고, 상기 제2 기판(72)의 구조는 상기 기판(10)의 구조와 동일하며, 여기서 더 이상 반복하지 않는다.
상기 제2 솔더 볼(71)은 상기 제2 기판(72) 위에 위치한다.
도 4는 본 발명의 다른 실시예에서 제공하는 반도체 패키지 구조의 구조 예시도이다. 도 4에 도시된 바와 같이, 상기 반도체 패키지 구조는 충진층(80)을 더 포함하고, 상기 충진층(80)은 상기 공극을 충만한다.
상기 충진층(80)의 열전도 계수는 상기 몰딩 컴파운드(40)의 열전도 계수보다 크다.
충진층을 설치하는 것을 통해, 제1 패키지 구조 및 제2 패키지 구조 사이에 밀봉된 인터페이스가 구비되도록 하여, 제1 패키지 구조 및 제2 패키지 구조의 금속 구조와 외부 공기 또는 다른 재료와의 접촉을 줄일 수 있을 뿐만 아니라, 열전도 역할도 할 수 있다. 또한 충진층의 열전도 계수가 비교적 크기에, 더욱 많은 열량이 충진층으로부터 방출되어, 열량이 제1 패키지 구조에 대한 영향을 줄일 수 있다. 비록 충진층의 열전도 계수는 비교적 크지만, 이와 동시에 충진층의 열팽창 계수와 제1 패키지 구조 및 제2 패키지 구조의 열팽창 계수가 서로 매칭되기에, 충진층의 체적 변화가 비교적 작으므로, 제1 패키지 구조 및 제2 패키지 구조에 대해 외부로 향하는 압력을 생성하지 않음으로써, 구조의 안정성을 보장할 수 있다.
일부 실시예에 있어서, 예를 들어 충진층(80) 내에 탄소나노튜브 필러를 충진하여, 제2 패키지 구조로부터 더욱 많은 열량을 흡수하는데 유리함으로써, 열량이 제1 패키지 구조에 대한 영향을 줄인다.
상기 충진층(80) 중의 필러 체적은 상기 몰딩 컴파운드(40) 중의 필러 체적보다 작다.
도 4에 도시된 바와 같이, 상기 몰딩 컴파운드(40) 중의 필러는 제1 필러(401)이고, 상기 충진층(80) 중의 필러는 제2 필러(801)이며, 제2 필러(801)의 체적은 제1 필러(401)의 체적보다 작다.
상기 몰딩 컴파운드(40) 및 상기 충진층(80)의 본체 재료는 에폭시 수지일 수 있고, 필러는 이산화 규소일 수 있다.
이러한 실시예에 있어서, 몰딩 컴파운드에 의해 충진되는 공극은 비교적 크고, 제1 패키지 구조 및 제2 패키지 구조 사이의 공극은 비교적 작기에, 유동성이 비교적 큰 충진층을 선택하며, 충진층 중의 필러 체적은 작고, 본체 재료의 유동성은 크다.
본 발명의 실시예에서 제공하는 반도체 패키지 구조는 패키지 온 패키지(Package on Package, PoP) 구조의 UFS 멀티칩 패키지(UFS Multi Chip Package, UMCP)에 적용될 수 있다.
본 발명의 실시예는 반도체 패키지 구조의 제조 방법을 더 제공하고, 구체적으로 도 6을 참조하면, 도면에 도시된 바와 같이, 상기 반도체 패키지 구조의 제조 방법은 아래 단계를 포함한다.
단계 601에 있어서, 제1 패키지 구조를 제공하되, 상기 제1 패키지 구조는 중계층 및 몰딩 컴파운드를 포함하고, 상기 중계층 위에는 제1 연결 패드가 설치되며, 상기 몰딩 컴파운드는 상기 중계층을 감싸고, 상기 제1 연결 패드와 공면이다.
단계 602에 있어서, 제2 패키지 구조를 제공하되, 상기 제2 패키지 구조를 상기 중계층 위에 설치하고, 상기 제2 패키지 구조는 상기 제1 연결 패드와 전기적으로 연결되며, 상기 제1 패키지 구조와 상기 제2 패키지 구조 사이에는 공극이 존재한다.
아래에 구체적인 실시예를 결합하여 본 발명의 실시예에서 제공하는 반도체 패키지 구조의 제조 방법에 대해 추가로 상세하게 설명한다.
도 7a 내지 도 7g는 본 발명의 실시예에서 제공하는 반도체 패키지 구조의 제조 과정에서의 구조 예시도이다.
먼저, 도 7a 내지 도 7e를 참조하면, 단계 601을 실행하여, 제1 패키지 구조를 제공하되, 상기 제1 패키지 구조는 중계층(30) 및 몰딩 컴파운드(40)를 포함하고, 상기 중계층(30) 위에는 제1 연결 패드(31)가 설치되며, 상기 몰딩 컴파운드(40)는 상기 중계층(30)을 감싸고, 상기 제1 연결 패드(31)와 공면이다.
구체적으로, 먼저 도 7a를 참조하여, 기판(10)을 제공한다.
일부 실시예에 있어서, 상기 기판(10)은 재분포 기판일 수 있다.
상기 기판(10)은 기판 서브스트레이트(11) 및 상기 기판 서브스트레이트(11)의 윗표면 및 아래 표면 위에 각각 설치된 기판 상부 절연 유전층(12) 및 기판 하부 절연 유전층(13)을 포함한다.
상기 기판 서브스트레이트(11)은 규소 서브스트레이트, 게르마늄 서브스트레이트, 실리콘 게르마늄 서브스트레이트, 탄화 규소 서브스트레이트, 실리콘 온 인슐레이터(Silicon On Insulator, SOI) 서브스트레이트 또는 게르마늄 온 인슐레이터(Germanium on Insulator, GOI) 서브스트레이트 등일 수 있고, 예를 들어 유리 서브스트레이트 또는 III-V 족 화합물 서브스트레이트(예를 들어 질화 갈륨 서브스트레이트 또는 갈륨 비소 서브스트레이트 등)과 같은 다른 원소 반도체 또는 화합물 반도체를 포함하는 서브스트레이트일 수도 있으며, 예를 들어 Si/SiGe 등과 같은 적층 구조일 수도 있고, 예를 들어 게르마늄 온 절연체 실리콘(SGOI) 등과 같은 다른 외연 구조일 수도 있다.
상기 기판 상부 절연 유전층(12) 및 상기 기판 하부 절연 유전층(13)은 솔더 마스크층일 수 있고, 예를 들어 상기 기판 상부 절연 유전층(12) 및 상기 기판 하부 절연 유전층(13)의 재료는 녹색 페인트일 수 있다.
상기 기판(10)은 상기 기판 상부 절연 유전층(12) 내에 위치하는 기판 상부 연결 패드(14), 상기 기판 하부 절연 유전층(13) 내에 위치하는 기판 하부 연결 패드(15) 및 상기 기판 서브스트레이트(11)을 관통하고 상기 기판 상부 연결 패드(14) 및 상기 기판 하부 연결 패드(15)를 서로 연결하는 기판 연결 관통공(16)을 더 포함한다.
상기 기판 상부 연결 패드(14) 및 상기 기판 하부 연결 패드(15)의 재료는 알루미늄, 구리, 니켈, 텅스텐, 백금 및 금 중 적어도 하나를 포함할 수 있다. 상기 기판 연결 관통공(16)은 관통 실리콘 비아(TSV)일 수 있다.
기판 상부 연결 패드(14)와 기판 하부 연결 패드(15)는 기판 연결 관통공(16)을 통해 연결되어, 신호로 하여금 전송될 수 있도록 한다. 이와 동시에, 인접된 두 개의 기판 상부 연결 패드(14)는 또한 재배선층을 통해 연결될 수 있음으로써, 기판 위에서의 신호 전송을 완료할 수 있다.
상기 기판(10)은 가상 채널(18)을 더 포함하고, 상기 가상 채널(18)은 기판 상부 연결 패드(14), 기판 하부 연결 패드(15) 및 기판 연결 관통공(16)으로 구성되지만, 가상 채널(18)의 아랫쪽에는 기판 연결 범프(17)가 형성되지 않아, 신호 전송을 구현할 수 없고, 산열 처리로만 사용된다.
일부 실시예에 있어서, 가상 채널의 열전도 계수는 신호 전송 역할을 하는 다른 기판 상부 연결 패드(14), 기판 하부 연결 패드(15) 및 기판 연결 관통공(16)으로 구성된 구조의 열전도 계수보다 큼으로써, 열량이 신호 전송에 대한 영향을 줄일 수 있다.
계속하여, 도 7b를 참조하면, 상기 기판(10) 위에서 적어도 하나의 제1 칩 적층체(21) 및 적어도 하나의 제2 칩 적층체(22)를 형성하고, 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22)는 이격되어 설치된다.
구체적으로, 먼저 상기 기판(10) 위에서 접착층(60)을 형성한 다음, 상기 접착층(60) 위에서 제1 칩 적층체(21) 및 제2 칩 적층체(22)를 형성한다.
상기 접착층(60)은 DAF 필름일 수 있다.
일 실시예에 있어서, 도 5에 도시된 바와 같이, 상기 접착층(60)은 제1 접착층(61) 및 상기 제1 접착층(61) 위에 위치하는 제2 접착층(62)을 포함하고, 상기 제2 접착층(62)의 탄성 계수는 상기 제1 접착층(61)의 탄성 계수보다 크다.
본 발명의 실시예에서, 제1 접착층은 기판과 연결되었기에, 주로 본딩 역할을 하고, 제2 접착층은 칩과 연결되었기에, 주로 칩 뒤틀림을 방지하는 역할을 하며, 제2 접착층의 탄성 계수가 비교적 높기에, 절단 과정에서 뒤틀림이 발생되지 않고, 제1 접착층은 비교적 낮은 탄성 계수를 구비하기에, 후속적인 공정에서 기판과 칩의 결합력에 영향을 주지 않는다.
일 실시예에 있어서, 상기 접착층(60)은 상기 가상 채널(18) 위에 위치하고, 상기 가상 채널(18)의 열전도 계수는 상기 접착층(60)의 열전도 계수보다 크다.
본 발명의 실시예에서, 가상 채널의 열전도 계수는 접착층의 열전도 계수보다 큼으로써, 칩 작동에 의해 생성된 열량이 가상 채널을 통해 더 많이 방출되어, 산열 능력을 향상시킴으로써, 소자 성능에 대한 영향을 줄일 수 있다.
계속하여 도 7b를 참조하면, 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22) 위에서 리드선 패드(201)를 형성하고, 상기 리드선 패드(201)는 재배선층을 통해 후속적으로 형성된 중계층 위의 제2 연결 패드와 연결될 수 있다.
계속하여, 도 7c 및 도 7d를 참조하면, 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22) 위에서 중계층(30)을 형성한다.
구체적으로, 먼저 도 7c를 참조하면, 링(1) 위에 캐리어 테이프(2)를 부착한 다음, 중계층을 캐리어 테이프(2)에 부착하고, 이때의 중계층은 전체적인 스트립 모양이고, 중계층을 절단하여, 도 7c에 도시한 바와 같은 하나 하나의 유닛을 형성한다.
실제 동작에 있어서, 상기 중계층에서 중계 상부 절연 유전층이 형성된 면을 캐리어 테이프 위에 부착하고, 중계 하부 절연 유전층이 형성된 면 위에서 제1 솔더 볼을 형성한다.
계속하여, 도 7d를 참조하면, 상기 중계층(30)을 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22) 위에 거꾸로 장착하여, 제1 솔더 볼(34)이 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22)와 연결되도록 한다.
본 발명의 실시예에 있어서, 중계층을 통해 제1 칩 적층체 및 제2 칩 적층체를 상호 연결하여, 와이어 본딩의 개수를 줄임으로써, 와이어 본딩 공정을 절약할 수 있다.
상기 중계층(30)은, 제1 표면, 제2 표면 및 신호 채널(33)을 포함하고, 상기 제1 연결 패드(31)는 상기 제1 표면 위에 설치되며; 상기 제2 표면은 상기 제1 표면과 대향되게 설치되고, 상기 제2 표면 위에는 제2 연결 패드(32)가 설치되며; 상기 신호 채널(33)은 상기 제1 연결 패드(31) 및 상기 제2 연결 패드(32)를 연결한다.
상기 제1 연결 패드(31) 및 상기 제2 연결 패드(32)의 재료는 알루미늄, 구리, 니켈, 텅스텐, 백금 및 금 중 적어도 하나를 포함할 수 있다.
상기 중계층(30)은 중계 서브스트레이트(302) 및 상기 중계 서브스트레이트(302)의 위 표면 및 아래 표면에 각각 위치하는 중계 상부 절연 유전층(301) 및 중계 하부 절연 유전층(303)을 더 포함한다. 상기 제1 연결 패드(31)는 상기 중계 상부 절연 유전층(301) 내에 위치하고, 상기 제2 연결 패드(32)는 상기 중계 하부 절연 유전층(303) 내에 위치한다.
도 7d에 도시된 바와 같이, 상기 제1 칩 적층체는 제1 칩(210)을 포함하고, 상기 제2 칩 적층체(22)는 제2 칩(220)을 포함하며; 여기서, 상기 제1 칩(210)과 상기 제2 칩(220)은 상기 중계층(30)을 통해 전기적으로 연결된다.
계속하여, 상기 제1 칩(210) 또는 상기 제2 칩(220)을 리드선(50)을 통해 상기 기판(10)에 연결한다.
도 7d에 도시된 실시예에 있어서, 상기 제1 칩(210) 및 상기 제2 칩(220)은 중계층(30)을 통해 상호 연결되고, 상기 제1 칩(210)은 리드선(50)을 통해 기판(10)과 연결되어, 간접적으로 제2 칩(220)을 기판(10)에 연결한다. 다른 실시예에 있어서, 제2 칩이 리드선을 통해 기판과 연결되어, 간접적으로 제1 칩을 기판에 연결한 것일 수도 있다. 이러한 실시예에 있어서, 제1 칩 및 제2 칩은 중계층을 통해 신호 전송을 수행하기에, 제1 칩 및 제2 칩 중 하나에 대해서만 와이어 본딩을 수행하여, 와이어 본딩 공정을 줄일 수 있다.
해석해야 할 것은, 도 7a 내지 도 7g에 도시된 실시예에 있어서, 제1 칩 적층체가 제1 칩을 포함하고, 제2 칩 적층체가 제2 칩을 포함하는 반도체 패키지 구조의 제조 방법만 도시하였지만, 제1 칩 적층체 및 제2 칩 적층체는 다른 적층 구조를 더 포함한다.
예를 들어, 도 2 및 도 3에 도시된 바와 같이, 상기 제1 칩 적층체(21)는 적층되어 설치된 제1 하부 칩(212) 및 제1 상부 칩(211)을 포함하고, 상기 제2 칩 적층체(22)는 적층되어 설치된 제2 하부 칩(222) 및 제2 상부 칩(221)을 포함하며; 여기서, 상기 중계층(30)은 상기 제1 상부 칩(211) 및 상기 제2 상부 칩(221) 위에 설치되고, 상기 제1 상부 칩(211) 및 상기 제2 상부 칩(221)은 중계층(30)을 통해 전기적으로 연결된다.
도 2에 도시된 바와 같이, 상기 제1 상부 칩(211) 또는 상기 제2 상부 칩(221)은 리드선(50)을 통해 상기 기판(10)에 연결된다.
상기 제1 하부 칩(212) 및 상기 제2 하부 칩(222)은 각각 리드선(50)을 통해 상기 기판(10)에 연결된다.
도 2에 도시된 실시예에 있어서, 상기 제1 상부 칩(211) 및 상기 제2 상부 칩(221)은 중계층(30)을 통해 상호 연결되고, 상기 제1 상부 칩(211)은 리드선(50)을 통해 기판(10)과 연결되어, 간접적으로 제2 상부 칩(221)을 기판(10)에 연결한다. 다른 실시예에 있어서, 제2 상부 칩이 리드선을 통해 기판과 연결되어, 간접적으로 제1 상부 칩을 기판에 연결한 것일 수도 있다.
이러한 실시예에 있어서, 제1 상부 칩 및 제2 상부 칩은 중계층을 통해 신호 전송을 수행하기에, 제1 상부 칩 및 제2 상부 칩 중 하나에 대해서만 와이어 본딩을 수행할 수 있으므로, 와이어 본딩 공정을 줄일 수 있다. 이와 동시에 제1 하부 칩 및 제2 하부 칩은 각각 제1 상부 칩 및 제2 상부 칩과 접착층을 통해 격리되어, 신호 전송을 구현할 수 없기에, 제1 하부 칩 및 제2 하부 칩을 각각 와이어 본딩의 방식으로 기판과 연결하여, 신호의 전송을 구현하다.
도 3에 도시된 바와 같이, 상기 제1 하부 칩(212) 및 상기 제1 상부 칩(211)은 전기적으로 연결되고, 상기 제2 하부 칩(222) 및 상기 제2 상부 칩(221)은 전기적으로 연결된다.
구체적으로, 상기 제1 하부 칩(212) 및 상기 제1 상부 칩(211) 사이와 상기 제2 하부 칩(222) 및 상기 제2 상부 칩(221) 사이는 칩 연결 패드(202) 및 칩 연결 솔더 볼(203)과 상기 제1 상부 칩(211) 및 상기 제2 상부 칩(221) 내에 위치하는 관통 실리콘 비아(도시되지 않음)를 통해 연결된다.
이러한 실시예에 있어서, 제1 하부 칩 및 제1 상부 칩은 직접 신호 전송을 수행할 수 있고, 제2 하부 칩 및 제2 상부 칩은 직접 신호 전송을 수행할 수 있으며, 제1 상부 칩 및 제2 상부 칩은 또한 중계층을 통해 신호 전송을 수행할 수 있기에, 4 개의 칩을 한 번만 와이어 본딩할 수 있으므로, 와이어 본딩 공정을 줄임으로써, 비용을 낮출 수 있다.
계속하여 도 7d를 참조하면, 상기 제1 칩 적층체(21) 및 상기 제2 칩 적층체(22)를 연결하는 상기 제2 연결 패드(32) 사이는 재배선층을 통해 연결된다.
이 실시예에 있어서, 상기 재배선층은 상기 중계층의 표면에 위치할 수 있고, 상기 중계층의 내부에 위치할 수도 있다.
계속하여, 도 7e를 참조하면, 상기 제1 칩 적층체(21), 상기 제2 칩 적층체(22) 및 상기 중계층(30)을 감싸는 몰딩 컴파운드(40)를 형성한다.
본 발명의 실시예에서, 최종적으로 형성된 몰딩 컴파운드와 중계층의 제1 연결 패드는 공면이므로, 몰딩 컴파운드를 형성하는 과정에서, 이형 몰드는 필요없고, 형태가 정상적인 몰드만 사용하면 되며, 형태가 정상적인 몰드는 형태가 간단하기에 제조 공정이 간단하여 비용이 낮다.
또한 후속적으로 제2 패키지 구조와 제1 패키지 구조가 연결된 다음, 제1 패키지 구조 및 제2 패키지 구조 사이에 비교적 큰 공극이 구비되도록 함으로써, 제2 패키지 구조의 산열 효율을 보장한다.
몰딩 컴파운드의 표면이 제1 연결 패드의 표면보다 높으면, 제1 패키지 구조 및 제2 패키지 구조 사이의 공극이 감소되어, 산열에 불리하고, 이와 동시에 후속적으로 충진층을 형성할 때, 충진층의 충진에 불리하며; 제1 연결 패드의 표면이 몰딩 컴파운드의 표면보다 높으면, 비록 공극을 증가시킬 수 있지만, 몰딩 컴파운드가 와이어 본딩을 커버하지 못해, 와이어 본딩이 노출됨으로써, 와이어 본딩을 보호하는데 불리할 수 있다.
계속하여 도 7e를 참조하면, 몰딩 컴파운드(40)를 형성한 다음, 상기 기판(10)의 기판 하부 연결 패드(15) 위에서 기판 연결 범프(17)를 형성하고, 상기 기판 연결 범프(17)는 도전 재료를 포함한다.
계속하여, 도 7f를 참조하면, 단계 602를 실행하여, 제2 패키지 구조(70)를 제공하되, 상기 제2 패키지 구조(70)를 상기 중계층(30) 위에 설치하고, 상기 제2 패키지 구조(70)는 상기 제1 연결 패드(31)와 전기적으로 연결되며, 상기 제1 패키지 구조와 상기 제2 패키지 구조(70) 사이에는 공극이 존재한다.
구체적으로, 상기 제2 패키지 구조(70) 위에서 제2 솔더 볼(71)을 형성하고, 상기 제2 솔더 볼(71)은 상기 중계층(30) 위의 제1 연결 패드(31)와 전기적으로 연결된다.
상기 제2 패키지 구조는 제2 기판(72)을 더 포함하고, 상기 제2 기판(72)의 구조는 상기 기판(10)의 구조와 동일하며, 여기서 더 이상 반복하지 않는다.
상기 제2 솔더 볼(71)은 상기 제2 기판(72) 위에 위치한다.
계속하여, 도 7g를 참조하면, 상기 제1 패키지 구조 및 상기 제2 패키지 구조(70) 사이의 공극 내에서 충진층(80)을 형성한다.
상기 충진층(80)의 열전도 계수는 상기 몰딩 컴파운드(40)의 열전도 계수보다 크다.
충진층을 설치하는 것을 통해, 제1 패키지 구조 및 제2 패키지 구조 사이에 밀봉된 인터페이스가 구비되도록 하여, 제1 패키지 구조 및 제2 패키지 구조의 금속 구조와 외부 공기 또는 다른 재료의 접촉을 줄일 수 있을 뿐만 아니라, 열전도 역할도 할 수 있다. 또한 충진층의 열전도 계수가 비교적 크기에, 더욱 많은 열량이 충진층으로부터 방출되어, 열량이 제1 패키지 구조에 대한 영향을 줄일 수 있다. 이와 동시에 충진층의 열팽창 계수와 제1 패키지 구조 및 제2 패키지 구조의 열팽창 계수는 서로 매칭되기에, 충진층의 체적 변화는 비교적 작아서, 제1 패키지 구조 및 제2 패키지 구조에 대해 외부로 향하는 압력을 생성하지 않음으로써, 구조의 안정성을 보장할 수 있다.
상기 충진층(80) 중의 필러 체적은 상기 몰딩 컴파운드(40) 중의 필러 체적보다 작다.
도 7g에 도시된 바와 같이, 상기 몰딩 컴파운드(40) 중의 필러는 제1 필러(401)이고, 상기 충진층(80) 중의 필러는 제2 필러(801)이며, 제2 필러(801)의 체적은 제1 필러(401)의 체적보다 작다.
상기 몰딩 컴파운드(40) 및 상기 충진층(80)의 본체 재료는 에폭시 수지일 수 있고, 필러는 이산화 규소일 수 있다.
이러한 실시예에 있어서, 몰딩 컴파운드에 의해 충진되는 공극은 비교적 크고, 제1 패키지 구조 및 제2 패키지 구조 사이의 공극은 비교적 작기에, 유동성이 비교적 큰 충진층을 선택하며, 충진층 중의 필러 체적은 작고, 본체 재료의 유동성은 크다.
이상의 설명은, 본 발명의 비교적 바람직한 실시예일 뿐이고, 본 발명의 보호 범위를 한정하기 위한 것은 아니며, 본 발명의 요지 및 원칙의 범위 내에서 진행한 임의의 수정, 동등한 대체 및 개량 등은 모두 본 발명의 보호 범위 내에 속한다.
본 발명의 실시예에서, 중계층을 설치하는 것을 통해, 제1 패키지 구조와 제2 패키지 구조가 중계층을 통해 연결될 수 있도록 함으로써, 상이한 용량의 패키지 구조 사이의 상호 연결을 구현하여, 상이한 패키지 구조 사이의 조합으로 하여금 더욱 유연할 수 있도록 함으로써, 상기 반도체 패키지 구조로 하여금 상이한 응용 시나리오에 적용될 수 있도록 한다. 이와 동시에 제1 패키지 구조 및 제2 패키지 구조는 독립적으로 패키지 되었기에, 제1 패키지 구조 및 제2 패키지 구조에 대해 각각 테스트를 수행할 수 있음으로써, 더욱 빠른 실효 분석을 수행할 수 있어서, 반도체 패키지 구조를 구성한 다음, 전체 구조에 대해 테스트를 수행하지 않아도 된다. 또한 제2 패키지 구조와 제1 패키지 구조 사이에는 공극이 존재하기에, 둘 사이의 간격을 증가시킴으로써, 제2 패키지 구조의 산열 효율을 향상시켜, 열량이 칩에 대한 영향을 줄일 수 있다.

Claims (18)

  1. 반도체 패키지 구조로서,
    제1 패키지 구조 및 제2 패키지 구조를 포함하고, 상기 제1 패키지 구조는 중계층 및 몰딩 컴파운드를 포함하고, 상기 중계층 위에는 제1 연결 패드가 설치되며, 상기 몰딩 컴파운드는 상기 중계층을 감싸고, 상기 제1 연결 패드와 공면이며;
    상기 제2 패키지 구조는 상기 중계층 위에 설치되어, 상기 제1 연결 패드와 전기적으로 연결되고;
    상기 제1 패키지 구조와 상기 제2 패키지 구조 사이에는 공극이 존재하는 것을 특징으로 하는 반도체 패키지 구조.
  2. 제1항에 있어서,
    상기 제1 패키지 구조는,
    기판, 상기 기판 위에 설치된 적어도 하나의 제1 칩 적층체 및 상기 기판 위에 설치되고 상기 제1 칩 적층체와 이격되어 설치된 적어도 하나의 제2 칩 적층체를 더 포함하고, 상기 중계층은 상기 제1 칩 적층체 및 상기 제2 칩 적층체 위에 설치되는 것을 특징으로 하는 반도체 패키지 구조.
  3. 제2항에 있어서,
    상기 제1 칩 적층체는 제1 칩을 포함하고, 상기 제2 칩 적층체는 제2 칩을 포함하고, 상기 제1 칩과 상기 제2 칩은 상기 중계층을 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 구조.
  4. 제3항에 있어서,
    상기 제1 칩 또는 상기 제2 칩은 리드선을 통해 상기 기판에 연결되는 것을 특징으로 하는 반도체 패키지 구조.
  5. 제2항에 있어서,
    상기 제1 칩 적층체는 적층되어 설치된 제1 하부 칩 및 제1 상부 칩을 포함하고, 상기 제2 칩 적층체는 적층되어 설치된 제2 하부 칩 및 제2 상부 칩을 포함하고, 상기 중계층은 상기 제1 상부 칩 및 상기 제2 상부 칩 위에 설치되고, 상기 제1 상부 칩 및 상기 제2 상부 칩은 중계층을 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 구조.
  6. 제5항에 있어서,
    상기 제1 상부 칩 또는 상기 제2 상부 칩은 리드선을 통해 상기 기판에 연결되는 것을 특징으로 하는 반도체 패키지 구조.
  7. 제6항에 있어서,
    상기 제1 하부 칩 및 상기 제2 하부 칩은 각각 리드선을 통해 상기 기판에 연결되는 것을 특징으로 하는 반도체 패키지 구조.
  8. 제6항에 있어서,
    상기 제1 하부 칩 및 상기 제1 상부 칩은 전기적으로 연결되고, 상기 제2 하부 칩 및 상기 제2 상부 칩은 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 구조.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 중계층은,
    제1 표면, 제2 표면 및 신호 채널을 포함하고, 상기 제1 연결 패드는 상기 제1 표면 위에 설치되고;
    상기 제2 표면은 상기 제1 표면과 대향되게 설치되며, 상기 제2 표면 위에는 제2 연결 패드가 설치되고;
    상기 신호 채널은 상기 제1 연결 패드 및 상기 제2 연결 패드를 연결하는 것을 특징으로 하는 반도체 패키지 구조.
  10. 제9항에 있어서,
    상기 제1 칩 적층체 및 상기 제2 칩 적층체 위에는 와이어 패드가 포함되고, 상기 와이어 패드는 재배선층을 통해 상기 제2 연결 패드에 연결되는 것을 특징으로 하는 반도체 패키지 구조.
  11. 제9항에 있어서,
    상기 제1 칩 적층체 및 상기 제2 칩 적층체를 연결하는 상기 제2 연결 패드 사이는 재배선층을 통해 연결되는 것을 특징으로 하는 반도체 패키지 구조.
  12. 제2항에 있어서,
    상기 제1 칩 적층체 및 상기 제2 칩 적층체는 접착층을 통해 상기 기판 위에 설치되는 것을 특징으로 하는 반도체 패키지 구조.
  13. 제12항에 있어서,
    상기 기판 위에는 가상 채널이 포함되고, 상기 접착층은 상기 가상 채널 위에 위치하며, 상기 가상 채널의 열전도 계수는 상기 접착층의 열전도 계수보다 큰 것을 특징으로 하는 반도체 패키지 구조.
  14. 제1항에 있어서,
    상기 반도체 패키지 구조는 충진층을 더 포함하고, 상기 충진층은 상기 공극을 충만하는 것을 특징으로 하는 반도체 패키지 구조.
  15. 제14항에 있어서,
    상기 충진층의 열전도 계수는 상기 몰딩 컴파운드의 열전도 계수보다 큰 것을 특징으로 하는 반도체 패키지 구조.
  16. 제14항에 있어서,
    상기 충진층 중의 필러 체적은 상기 몰딩 컴파운드 중의 필러 체적보다 작은 것을 특징으로 하는 반도체 패키지 구조.
  17. 제12항에 있어서,
    상기 접착층은 제1 접착층 및 제2 접착층을 포함하고, 상기 제2 접착층은 상기 제1 접착층 위에 위치하며, 상기 제2 접착층의 탄성 계수는 상기 제1 접착층의 탄성 계수보다 큰 것을 특징으로 하는 반도체 패키지 구조.
  18. 반도체 패키지 구조의 제조 방법으로서,
    제1 패키지 구조를 제공하되, 상기 제1 패키지 구조는 중계층 및 몰딩 컴파운드를 포함하고, 상기 중계층 위에는 제1 연결 패드가 설치되며, 상기 몰딩 컴파운드는 상기 중계층을 감싸고, 상기 제1 연결 패드와 공면인 단계; 및
    제2 패키지 구조를 제공하되, 상기 제2 패키지 구조를 상기 중계층 위에 설치하고, 상기 제2 패키지 구조는 상기 제1 연결 패드와 전기적으로 연결되며, 상기 제1 패키지 구조와 상기 제2 패키지 구조 사이에는 공극이 존재하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 구조의 제조 방법.
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