KR20220155870A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 대한 리드 동작을 수행한다. 상기 반도체 메모리 장치의 동작 방법은 제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정하는 단계, 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 리드 전압을 인가하는 단계 및 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계를 포함한다. 여기에서, 상기 N은 2 이상의 자연수이다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 반도체 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 반도체 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 리드 및 프로그램 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 대한 리드 동작을 수행한다. 상기 반도체 메모리 장치의 동작 방법은 제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정하는 단계, 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 리드 전압을 인가하는 단계 및 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계를 포함한다. 여기에서, 상기 N은 2 이상의 자연수이다.
일 실시 예에서, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계는 상기 결정된 리드 전압이 상기 제1 리드 전압이라는 결정에 응답하여, 상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하지 않는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계, 및 상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하는 워드 라인들에 상기 제1 리드 패스 전압보다 큰 제2 리드 패스 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계는 상기 결정된 리드 전압이 상기 제1 리드 전압이 아니라는 결정에 응답하여, 상기 비선택된 워드 라인들에 제1 리드 패스 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 동작 방법은, 상기 선택된 메모리 셀들과 연결된 비트 라인들에 프리차지 전압을 인가하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 제1 리드 전압은 상기 선택된 메모리 셀들의 소거 상태와 제1 프로그램 상태를 구분하기 위한 리드 전압일 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 대한 리드 동작을 수행한다. 상기 반도체 메모리 장치의 동작 방법은 제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정하는 단계, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계를 포함한다. 여기에서, 상기 N은 2 이상의 자연수이다.
일 실시 예에서, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계는 상기 결정된 리드 전압이 상기 제1 리드 전압이라는 결정에 응답하여, 상기 비트 라인들에 상기 제1 프리차지 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 동작 방법은 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 리드 전압을 인가하는 단계, 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하지 않는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계 및 상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하는 워드 라인들에 상기 제1 리드 패스 전압보다 큰 제2 리드 패스 전압을 인가하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계는, 상기 결정된 리드 전압이 상기 제1 리드 전압이 아니라는 결정에 응답하여, 상기 비트 라인들에 상기 제2 프리차지 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 동작 방법은, 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 리드 전압을 인가하는 단계 및 상기 비선택된 워드 라인들에 제1 리드 패스 전압을 인가하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 반도체 메모리 장치의 동작 방법에 의하면, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들 각각은 프로그램 펄스 인가 단계 및 프로그램 검증 단계를 포함한다. 상기 프로그램 검증 단계는 제1 내지 제(2N-1) 검증 전압들 중, 검증 동작에 사용될 검증 전압을 결정하는 단계, 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 검증 전압을 인가하는 단계 및 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계를 포함한다. 여기에서, 상기 N은 2 이상의 자연수이다.
일 실시 예에서, 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계는, 상기 결정된 검증 전압이 상기 제1 검증 전압이라는 결정에 응답하여, 상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계 및 상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하지 않는 워드 라인들에 상기 제1 리드 패스 전압보다 큰 제2 리드 패스 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계는, 상기 결정된 검증 전압이 상기 제1 검증 전압이 아니라는 결정에 응답하여, 상기 비선택된 워드 라인들에 제2 리드 패스 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 프로그램 검증 단계는 상기 선택된 메모리 셀들과 연결된 비트 라인들에 프리차지 전압을 인가하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 제1 검증 전압은, 제1 내지 제(2N-1) 프로그램 상태들 중, 제1 프로그램 상태로 프로그램될 메모리 셀들의 문턱 전압을 검증하기 위한 전압일 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 대한 프로그램 동작을 수행한다. 상기 반도체 메모리 장치의 동작 방법에 의하면, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들 각각은 프로그램 펄스 인가 단계 및 프로그램 검증 단계를 포함한다. 상기 프로그램 검증 단계는 제1 내지 제(2N-1) 검증 전압들 중, 검증 동작에 사용될 검증 전압을 결정하는 단계 및 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계를 포함한다. 여기에서, 상기 N은 2 이상의 자연수이다.
일 실시 예에서, 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계는, 상기 결정된 검증 전압이 상기 제1 검증 전압이라는 결정에 응답하여, 상기 비트 라인들에 상기 제2 프리차지 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계는, 상기 결정된 검증 전압이 상기 제1 검증 전압이 아니라는 결정에 응답하여, 상기 비트 라인들에 상기 제1 프리차지 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 프로그램 검증 단계는 상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 검증 전압을 인가하는 단계 및 비선택된 워드 라인들에 리드 패스 전압을 인가하는 단계를 더 포함할 수 있다.
본 기술은 리드 및 프로그램 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 메모리 셀 어레이에 포함되는 메모리 셀들에 의해 구성되는 페이지 및 셀 스트링을 설명하기 위한 도면이다.
도 8은 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포를 나타내는 그래프이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 예시적으로 설명하기 위한 타이밍도이다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 본 발명의 일 실시 예에 따른 제1 및 제2 리드 패스 전압을 설명하기 위한 그래프이다.
도 12a 및 도 12b는 도 10에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 14a 및 도 14b는 도 13에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 15는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16a 및 도 16b는 도 15에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 17은 반도체 메모리 장치의 프로그램 동작에 포함되는 복수의 프로그램 루프들을 설명하기 위한 도면이다.
도 18은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 19a 및 도 19b는 도 18에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 20은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 21a 및 도 21b는 도 20에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 22는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 24는 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트(300)로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 "읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 "쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 전술한 바와 같이, 전압 생성부(150)는 차지 펌프(charge pump)를 포함할 수 있으며, 상기 차지 펌프는 상술한 복수의 펌핑 커패시터들을 포함할 수 있다. 전압 생성부(150)에 포함되는 차지 펌프의 구체적인 구성은 필요에 따라 다양하게 설계될 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링의 드레인 선택 트랜지서트(DST)들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 메모리 셀 어레이에 포함되는 메모리 셀들에 의해 구성되는 페이지 및 셀 스트링을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 블록은 제1 내지 제m 셀 스트링(CS1~CSm)을 포함한다. 제1 셀 스트링(CS1)은 n 개의 메모리 셀들(MC11~MCn1)을 포함한다. 제2 셀 스트링(CS2) 또한 n 개의 메모리 셀들(MC12~MCn2)을 포함한다. 이러한 방식으로, 제m 셀 스트링(CSm)은 n 개의 메모리 셀들(MC1m~MCnm)을 포함할 것이다.
한편, 제1 페이지(PG1)는 m 개의 메모리 셀들(MC11~MC1m)을 포함한다. 제2 페이지(PG2) 또한 m 개의 메모리 셀들(MC21~MC2m)을 포함한다. 이러한 방식으로, 제n 페이지(PGn)는 m 개의 메모리 셀들(MCn1~MCnm)을 포함한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행될 수 있다. 따라서, 제1 내지 제n 페이지들 중 어느 하나의 페이지가 리드 대상으로 선택될 수 있다. 도 7의 예시에서, 제i 페이지(PGi)가 프로그램 대상인 선택된 페이지(PGs)가 될 수 있다. 제i 페이지(PGi)는 제1 내지 제m 메모리 셀들(MCi1~MCim)을 포함한다.
도 8은 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포를 나타내는 그래프이다.
특히, 도 8은 선택된 페이지(PGs)에 프로그램 동작이 완료된 직후의 문턱 전압 분포가 도시되어 있다. 메모리 셀 당 2 비트의 데이터를 저장하는 멀티-레벨 셀들 각각은 저장될 비트 데이터에 따라 네 개의 상태 중 어느 하나의 상태로 프로그램될 수 있다. 즉, 멀티-레벨 셀들의 문턱 전압은 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 중 어느 하나에 속할 수 있다.
프로그램 동작 시, 각각의 메모리 셀들이 목표로 하는 프로그램 상태로 적절히 프로그램 되었는지 여부를 확인하기 위한 검증 전압이 사용될 수 있다. 보다 구체적으로, 제1 프로그램 상태(PV1)로 프로그램 될 메모리 셀들의 문턱 전압을 검증하기 위해 제1 검증 전압(Vvf1)이 사용될 수 있다. 또한, 제2 프로그램 상태(PV2)로 프로그램 될 메모리 셀들의 문턱 전압을 검증하기 위해 제2 검증 전압(Vvf2)이 사용될 수 있다. 마지막으로, 제3 프로그램 상태(PV3)로 프로그램 될 메모리 셀들의 문턱 전압을 검증하기 위해 제3 검증 전압(Vvf3)이 사용될 수 있다.
리드 동작은 메모리 셀들에 저장된 데이터를 리드하기 위해 수행될 수 있다. 이 경우, 제1 리드 전압(R1), 제2 리드 전압(R2) 및 제3 리드 전압(R3)을 이용하여, 선택된 페이지에 포함된 메모리 셀들에 프로그램 된 데이터를 리드할 수 있다.
이하에서는, 메모리 셀 당 2 비트의 데이터를 저장하는 멀티-레벨 셀을 기준으로 본 발명의 실시 예들을 설명하기로 한다. 그러나, 본 발명은 멀티-레벨 셀에만 적용되는 것이 아니며, 트리플-레벨 셀(triple-level cell; TLC) 또는 쿼드-레벨 셀(quad-level cell; QLC) 등에도 적용 가능하다. 뿐만 아니라, 본 발명은 2 이상의 비트를 적용하는 메모리 셀들을 포함하는 반도체 메모리 장치에 적용 가능하다. 메모리 셀 당 N 비트가 저장되는 경우, 해당 셀들의 문턱 전압 분포는 소거 상태 및 제1 내지 제(2N-1) 프로그램 상태 중 어느 하나에 속하게 될 것이다. 한편, 이 경우 메모리 셀에 저장된 데이터를 리드하기 위해 제1 내지 제(2N-1) 리드 전압이 사용될 것이다. 또한, N 비트를 저장하는 메모리 셀의 프로그램을 위해 제1 내지 제(2N-1) 검증 전압이 사용될 것이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 예시적으로 설명하기 위한 타이밍도이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따라, 선택된 메모리 셀들에 저장된 데이터를 리드하기 위한 반도체 메모리 장치의 동작 방법을 나타내는 타이밍도가 도시되어 있다. 도 9에 도시된 바와 같이, 반도체 메모리 장치의 리드 동작을 구현하기 위한 타이밍도는 리드 구간(PREAD) 및 이퀄라이징 구간(PEQ)을 포함할 수 있다. 보다 구체적으로, 도 9에서 리드 구간(PREAD) 및 이퀄라이징 구간(PEQ) 동안의 비트 라인(BL1, BL2), 드레인 선택 라인(DSL), 비선택된 워드 라인(Unselected WL), 선택된 워드 라인(Selected WL), 소스 선택 라인(SSL) 및 공통 소스 라인(CSL)의 전압에 관한 타이밍도가 도시되어 있다. 도 9에서, 리드 대상으로 선택된 메모리 셀들 중 오프-셀이 제1 비트 라인(BL1)과 연결되어 있고, 온-셀이 제2 비트 라인(BL2)과 연결되어 있는 예시가 도시되어 있다.
리드 구간(PREAD)에서, 비트 라인들(BL1, BL2)이 프리차지된다. 이에 따라, 비트 라인들(BL1, BL2)의 전압이 프리차지 전압(VPRCH)으로 상승한다. 한편, 리드 구간(PREAD)에서 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 턴온 전압(VON)이 인가된다. 공통 소스 라인(CSL)에는 접지 전압(VSS)이 인가될 수 있다.
워드 라인들 중 비선택된 워드 라인에는 패스 전압(VPASS)이 인가되고, 선택된 워드 라인에는 리드 전압(VREAD)이 인가된다. 리드 전압(VREAD)은 패스 전압(VPASS)보다 작다. 이를 통해, 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터가 리드될 수 있다. 리드 전압(VREAD)은 도 8에 도시된 제1 내지 제3 리드 전압들(R1~R3) 중 어느 하나일 수 있다.
예를 들어, 비트 라인(BL1)과 연결된 셀 스트링은 오프 셀을 포함하므로, 리드 구간(PREAD) 초기에 인가된 프리차지 전압(VPRCH)이 유지될 수 있다. 한편, 비트 라인(BL2)과 연결된 셀 스트링은 온 셀을 포함하므로, 리드 구간(PREAD) 초기에 인가된 프리차지 전압(VPRCH)이 하락할 수 있다. 이와 같이 프리차지 전압(VPRCH)의 하락 여부에 따라 연결된 메모리 셀에 저장된 데이터를 구분할 수 있다.
리드 구간(PREAD)이 종료된 이후, 이퀄라이징 구간(PEQ)에서 드레인 선택 라인(DSL)에 턴온 전압(VON)이 인가되고, 소스 선택 라인(SSL)에 턴오프 전압(VOFF)이 인가된다. 또한, 이퀄라이징 구간(PEQ)에서 비트 라인들(BL1, BL2)에 부스팅 방지 전압이 인가된다. 도 9의 실시 예에서, 프리차지 전압(VPRCH)이 부스팅 방지 전압으로 사용될 수 있다.
한편, 이퀄라이징 구간(PEQ)에서 비선택된 워드 라인 및 선택된 워드 라인에 이퀄라이징 전압(VEQ)이 인가될 수 있다. 일 실시 예에서, 도 9에 도시된 바와 같이, 이퀄라이징 전압(VEQ)은 리드 전압(VREAD)보다 크고 패스 전압(VPASS)보다 작은 전압일 수 있다. 다른 실시 예에서, 이퀄라이징 전압(VEQ)은 패스 전압(VPASS)과 동일한 크기의 전압일 수 있다.
도 9에 도시된 바와 같이, 이퀄라이징 구간(PEQ) 동안 드레인 선택 라인(DSL)에 턴온 전압(VON)을 인가하고 소스 선택 라인(SSL)에 턴오프 전압(VOFF)을 인가함으로써, 드레인 선택 트랜지스터(DST)가 턴온되고 소스 선택 트랜지스터(SST)가 턴오프될 수 있다. 또한, 이퀄라이징 구간(PEQ) 동안 비트 라인들(BL1, BL2)에 부스팅 방지 전압을 인가함에 따라, 부스팅 방지 전압이 드레인 선택 트랜지스터(DST)를 통해 셀 스트링의 채널 영역에 전달될 수 있다. 부스팅 방지 전압이 셀 스트링 내 채널 영역에 전달되므로, 이퀄라이징 전압(VEQ)을 워드 라인들(WL1~WLn)에 인가하고, 이후 워드 라인들의 이퀄라이징 전압(VEQ)을 디스차지 하더라도 셀 스트링의 채널 전압이 네거티브 부스팅되는 현상을 최소화할 수 있다. 따라서, 리커버리 단계에서 워드 라인에 발생하는 포지티브 부스팅이 최소화되며, 결과적으로 메모리 셀들의 문턱 전압 분포의 이동 폭이 최소화되어 리드 디스터브에 의한 영향을 줄일 수 있다.
도 9에 도시된 타이밍도에 의하면, 소거 상태(E)로부터 마지막 프로그램 상태인 제3 프로그램 상태(PV3) 사이의 문턱 전압 차이가 상대적으로 크다. 이 경우, 리드 전압(VREAD)이 인가되는 선택된 워드 라인에 인접하는 비선택된 워드 라인과 연결된 메모리 셀들의 문턱 전압 변화에 의한 소거 셀들의 Z-interference가 증가하게 된다. 이에 따라, 제1 리드 전압(R1)을 이용한 리드 동작 시 리드 실패가 발생할 확률이 증가한다.
본 발명의 다른 실시 예에 의하면, 제1 리드 전압(R1)을 이용한 리드 동작 시 선택된 워드 라인에 인접하는 비선택된 워드 라인에 상대적으로 큰 크기의 리드 패스 전압을 인가할 수 있다. 또한, 본 발명의 또다른 실시 예에 의하면, 제1 리드 전압(R1)을 이용한 리드 동작 시 선택된 메모리 셀들과 연결되는 비트 라인들에 상대적으로 작은 크기의 프리차지 전압을 인가할 수 있다. 한편, 본 발명의 또다른 실시 예에 의하면, 제1 검증 전압(Vvf1)을 이용한 검증 동작 시 선택된 워드 라인에 인접하는 비선택된 워드 라인에 상대적으로 작은 크기의 검증 패스 전압을 인가할 수 있다.
이를 통하여, 리드 동작 또는 검증 동작 시 선택된 워드 라인과 인접하여 위치하는 비선택 워드 라인들에 연결된 메모리 셀들의 문턱 전압 증가로 인한 채널 포텐셜 변화를 줄일 수 있다. 이는 리드 동작 시 셀 스트링 방향으로 작용하는 Z-interference를 줄임으로써, 리드 실패가 발생할 확률을 줄이도록 한다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 11은 본 발명의 일 실시 예에 따른 제1 및 제2 리드 패스 전압을 설명하기 위한 그래프이다. 도 12a 및 도 12b는 도 10에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 특히, 도 12a는 제1 리드 전압(R1)을 이용한 리드 동작을 나타내는 타이밍도이고, 도 12b는 제2 리드 전압(R2) 또는 제3 리드 전압(R3)을 이용한 리드 동작을 나타내는 타이밍도이다.
이하에서는 도 10, 도 11, 도 12a 및 도 12b를 함께 참조하여 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 10을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 저장된 데이터가 리드될 수 있다. 보다 구체적으로, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정하는 단계(S110), 선택된 메모리 셀들과 연결된 비트 라인들에 프리차지 전압을 인가하는 단계(S120), 리드 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 리드 전압을 인가하는 단계(S130), 결정된 리드 전압이 제1 리드 전압인지 여부를 판단하는 단계(S140)를 포함한다. 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은, 결정된 리드 전압이 제1 리드 전압인 경우(S140: 예), 비선택된 워드 라인들 중, 선택된 워드 라인에 인접하지 않는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계(S150) 및 비선택된 워드 라인들 중, 선택된 워드 라인에 인접하는 워드 라인들에 제2 리드 패스 전압을 인가하는 단계(S160)를 더 포함한다. 한편, 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은, 결정된 리드 전압이 제1 리드 전압이 아닌 경우(S140: 아니오), 비선택된 워드 라인들에 제1 리드 패스 전압을 인가하는 단계(S170)를 더 포함한다.
단계(S110)에서, 제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정한다. 상기 N은 2보다 크거나 같은 자연수일 수 있다. 도 8에 도시된 바와 같이 메모리 셀들이 MLC인 경우, 상기 N은 2일 수 있다. 이 경우, 단계(S110)에서는 제1 내지 제3 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정한다. 다른 예에서, 메모리 셀들이 TLC인 경우, 상기 N은 3일 수 있다. 이 경우, 단계(S110)에서는 제1 내지 제7 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정한다. 이하에서는 메모리 셀들이 MLC인 경우를 중심으로 설명하기로 한다.
단계(S120)에서, 리드 동작의 대상으로 선택된 메모리 셀들과 연결된 비트 라인들에 프리차지 전압을 인가한다. 도 12a 및 도 12b를 참조하면, 리드 구간(PREAD)에서, 비트 라인들(BL1, BL2)이 프리차지된다. 이에 따라, 비트 라인들(BL1, BL2)의 전압이 프리차지 전압(VPRCH)으로 상승한다.
이후, 단계(S130)에서, 리드 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 리드 전압을 인가한다. 도 12a를 참조하면, 선택된 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인(WLi)에 제1 리드 전압(R1)이 인가된다. 한편, 도 12b를 참조하면, 선택된 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인(WLi)에 제2 리드 전압(R2) 또는 제3 리드 전압(R3)이 인가된다.
단계(S140)에서, 결정된 리드 전압이 제1 리드 전압인지 여부를 판단한다. 결정된 리드 전압이 제1 리드 전압(R1)인 경우(S140: 예), 도 12a에 도시된 타이밍도에 따라 리드 동작이 수행된다.
결정된 리드 전압이 제1 리드 전압인 경우(S140: 예), 단계(S150)로 진행하여 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn) 중, 선택된 워드 라인(WLi)에 인접하지 않는 워드 라인들(WL1~WLi-2, WLi+2~WLn)에 제1 리드 패스 전압(VPASS1)을 인가한다. 또한, 단계(S160)에서 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn) 중, 선택된 워드 라인(WLi)에 인접하는 워드 라인들(WLi-1, WLi+1)에 제2 리드 패스 전압(VPASS2)을 인가한다.
즉, 리드 동작에 사용되는 리드 전압이 제1 리드 전압(R1)인 경우, 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn) 중, 선택된 워드 라인(WLi)에 인접하지 않는 워드 라인들(WL1~WLi-2, WLi+2~WLn, “비인접 워드 라인들”)과 선택된 워드 라인(WLi)에 인접하는 워드 라인들(WLi-1, WLi+1, “인접 워드 라인들”)에 상이한 리드 패스 전압이 인가된다.
도 11에는 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포 및 제1 리드 패스 전압(VPASS1) 및 제2 리드 패스 전압(VPASS2)이 도시되어 있다. 도 11에 도시된 바와 같이, 제1 리드 패스 전압(VPASS1)보다 제2 리드 패스 전압(VPASS2)이 더 크다. 즉, 리드 동작에 사용되는 리드 전압이 제1 리드 전압(R1)인 경우, 비인접 워드 라인들(WL1~WLi-2, WLi+2~WLn)에는 상대적으로 작은 제1 리드 패스 전압(VPASS1)이 인가되고, 인접 워드 라인들(WLi-1, WLi+1)에는 상대적으로 큰 제2 리드 패스 전압(VPASS2)이 인가된다. 이를 통해, 제1 리드 전압(R1)을 이용한 리드 동작 시 선택된 워드 라인과 인접하여 위치하는 비선택 워드 라인들에 연결된 메모리 셀들의 문턱 전압 증가로 인한 채널 포텐셜 변화를 줄일 수 있다. 이는 리드 동작 시 셀 스트링 방향으로 작용하는 Z-interference를 줄임으로써, 리드 실패가 발생할 확률을 줄이도록 한다.
한편, 결정된 리드 전압이 제1 리드 전압(R1)이 아닌 경우(S140: 아니오), 단계(S170)에서 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn)에 제1 리드 패스 전압(VPASS1)을 인가한다. 도 12b에 도시된 바와 같이, 제2 리드 전압(R2) 또는 제3 리드 전압(R3)을 이용한 리드 동작에서는 인접 워드 라인들(WLi-1, WLi+1) 및 비인접 워드 라인들(WL1~WLi-2, WLi+2~WLn)에 모두 제1 리드 패스 전압(VPASS1)이 인가된다.
도 13은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 한편, 도 14a 및 도 14b는 도 13에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 13, 도 14a 및 도 14b를 함께 참조하여 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 13을 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 저장된 데이터가 리드될 수 있다. 보다 구체적으로, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정하는 단계(S210) 및 결정된 리드 전압이 제1 리드 전압인지 여부를 판단하는 단계(S220)를 포함한다. 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은 결정된 리드 전압이 제1 리드 전압인 경우(S220: 예), 선택된 메모리 셀들과 연결된 비트 라인들에 제1 프리차지 전압을 인가하는 단계(S230)를 더 포함한다. 한편, 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은 결정된 리드 전압이 제1 리드 전압이 아닌 경우(S220: 아니오), 선택된 메모리 셀들과 연결된 비트 라인들에 제2 프리차지 전압을 인가하는 단계(S240)를 더 포함한다. 한편, 반도체 메모리 장치의 동작 방법은 리드 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 리드 전압을 인가하는 단계(S250) 및 비선택된 워드 라인들에 리드 패스 전압을 인가하는 단계(S260)를 더 포함한다.
단계(S210)에서, 제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정한다. 상기 N은 2보다 크거나 같은 자연수일 수 있다. 이하에서는 메모리 셀들이 MLC인 경우를 중심으로 설명하기로 한다.
단계(S220)에서, 결정된 리드 전압이 제1 리드 전압인지 여부를 판단한다. 결정된 리드 전압이 제1 리드 전압(R1)인 경우(S220: 예), 도 14a에 도시된 타이밍도에 따라 리드 동작이 수행된다.
결정된 리드 전압이 제1 리드 전압인 경우(S220: 예), 단계(S230)에서 선택된 메모리 셀들과 연결된 비트 라인들에 제1 프리차지 전압을 인가한다. 도 14a에 도시된 바와 같이, 리드 구간(PREAD)에서, 비트 라인들(BL1, BL2)이 프리차지된다. 이에 따라, 비트 라인들(BL1, BL2)의 전압이 제1 프리차지 전압(VPRCH1)으로 상승한다.
이후, 단계(S250)에서, 리드 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 리드 전압을 인가한다. 도 14a를 참조하면, 선택된 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인에 제1 리드 전압(R1)이 인가된다.
단계(S260)에서, 선택된 워드 라인과의 인접 여부와 무관하게, 비선택된 워드 라인들에 리드 패스 전압(VPASS)이 인가된다.
한편, 결정된 리드 전압이 제1 리드 전압(R1)이 아닌 경우(S220: 아니오), 도 14b에 도시된 타이밍도에 따라 리드 동작이 수행된다.
결정된 리드 전압이 제1 리드 전압이 아닌 경우(S220: 아니오), 단계(S240)에서 선택된 메모리 셀들과 연결된 비트 라인들에 제2 프리차지 전압을 인가한다. 도 14b에 도시된 바와 같이, 리드 구간(PREAD)에서, 비트 라인들(BL1, BL2)이 프리차지된다. 이에 따라, 비트 라인들(BL1, BL2)의 전압이 제2 프리차지 전압(VPRCH2)으로 상승한다.
도 14a 및 도 14b를 함께 참조하면, 제1 프리차지 전압(VPRCH1)보다 제2 프리차지 전압(VPRCH2)이 더 클 수 있다. 즉, 리드 동작에 사용되는 리드 전압이 제1 리드 전압(R1)인 경우, 상대적으로 작은 제1 프리차지 전압(VPRCH1)을 이용하여 프리차지 동작을 수행하고, 리드 동작에 사용되는 리드 전압이 제1 리드 전압(R1)이 아닌 경우, 상대적으로 큰 제2 프리차지 전압(VPRCH2)을 이용하여 프리차지 동작을 수행한다. 이를 통해, 제1 리드 전압(R1)을 이용한 리드 동작 시 선택된 워드 라인과 인접하여 위치하는 비선택 워드 라인들에 연결된 메모리 셀들의 문턱 전압 증가로 인한 채널 포텐셜 변화를 줄일 수 있다. 이는 리드 동작 시 셀 스트링 방향으로 작용하는 Z-interference를 줄임으로써, 리드 실패가 발생할 확률을 줄이도록 한다.
도 15는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 한편, 도 16a 및 도 16b는 도 15에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 15, 도 16a 및 도 16b를 함께 참조하여 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 15를 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 저장된 데이터가 리드될 수 있다. 보다 구체적으로, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정하는 단계(S310) 및 결정된 리드 전압이 제1 리드 전압인지 여부를 판단하는 단계(S320)를 포함한다.
일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은 결정된 리드 전압이 제1 리드 전압(R1)인 경우(S320: 예), 선택된 메모리 셀들과 연결된 비트 라인들에 제1 프리차지 전압을 인가하는 단계(S330), 리드 대상으로 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 리드 전압을 인가하는 단계(S340), 비선택된 워드 라인들 중, 선택된 워드 라인에 인접하지 않는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계(S350) 및 비선택된 워드 라인들 중, 선택된 워드 라인에 인접하는 워드 라인들에 제2 리드 패스 전압을 인가하는 단계(S360)를 더 포함한다.
한편, 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은, 결정된 리드 전압이 제1 리드 전압이 아닌 경우(S320: 아니오), 선택된 메모리 셀들과 연결된 비트 라인들에 제2 프리차지 전압을 인가하는 단계(S370), 리드 대상으로 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 리드 전압을 인가하는 단계(S380) 및 비선택된 워드 라인들에 제1 리드 패스 전압을 인가하는 단계(S390)를 더 포함한다.
도 15의 실시 예를 참조하면, 도 10의 실시 예와 도 13의 실시 예가 결합된 실시 예임을 알 수 있다. 리드 동작에 사용되는 리드 전압이 제1 리드 전압인 경우(S320: 예), 도 16a의 타이밍도에 따라 리드 동작이 수행된다. 이 경우, 선택된 메모리 셀들과 연결된 비트 라인들에 상대적으로 작은 제1 프리차지 전압(VPRCH1)을 인가하고(S330), 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn) 중, 선택된 워드 라인(WLi)에 인접하지 않는 워드 라인들(WL1~WLi-2, WLi+2~WLn)에 제1 리드 패스 전압(VPASS1)을 인가한다(S350). 또한, 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn) 중, 선택된 워드 라인(WLi)에 인접하는 워드 라인들(WLi-1, WLi+1)에 제2 리드 패스 전압(VPASS2)을 인가한다(S360).
즉, 리드 동작에 사용되는 리드 전압이 제1 리드 전압(R1)인 경우, 상대적으로 작은 제1 프리차지 전압(VPRCH1)을 이용하여 프리차지 동작을 수행한다. 또한, 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn) 중, 선택된 워드 라인(WLi)에 인접하지 않는 워드 라인들(WL1~WLi-2, WLi+2~WLn, “비인접 워드 라인들”)과 선택된 워드 라인(WLi)에 인접하는 워드 라인들(WLi-1, WLi+1, “인접 워드 라인들”)에 상이한 리드 패스 전압이 인가된다.
리드 동작에 사용되는 리드 전압이 제1 리드 전압이 아닌 경우(S320: 아니오), 도 16b의 타이밍도에 따라 리드 동작이 수행된다. 이 경우, 선택된 메모리 셀들과 연결된 비트 라인들에 상대적으로 큰 제2 프리차지 전압(VPRCH2)을 인가하고(S370), 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn)에 제2 리드 패스 전압(VPASS2)을 인가한다(S390).
즉, 리드 동작에 사용되는 리드 전압이 제1 리드 전압(R1)이 아닌 경우, 상대적으로 큰 제2 프리차지 전압(VPRCH2)을 이용하여 프리차지 동작을 수행한다. 또한, 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn)에는 동일한 리드 패스 전압이 인가된다.
도 17은 반도체 메모리 장치의 프로그램 동작에 포함되는 복수의 프로그램 루프들을 설명하기 위한 도면이다.
도 17을 참조하면, 반도체 메모리 장치의 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 도 17에 도시된 바와 같이, 먼저 제1 프로그램 루프(1st PGM Loop)가 수행될 수 있다. 제1 프로그램 루프(1st PGM Loop)가 수행된 후, 선택된 페이지에 포함된 메모리 셀들에 대한 프로그램이 완료되지 않으면 제2 프로그램 루프(2nd PGM Loop)가 수행될 수 있다. 제2 프로그램 루프(2nd PGM Loop)가 수행된 후, 선택된 페이지에 포함된 메모리 셀들에 대한 프로그램이 완료되지 않으면 제3 프로그램 루프(3rd PGM Loop)가 수행될 수 있다. 이러한 방식으로, 선택된 페이지에 포함된 메모리 셀들에 대한 프로그램이 완료될 때까지, 또는 최대 프로그램 루프에 도달할 때까지 복수의 프로그램 루프들이 반복 수행될 수 있다.
한편, 반도체 메모리 장치의 프로그램 동작은, ISPP(Incremental Step Pulse Programming) 방식을 이용하여 수행될 수 있다. ISPP 방식은, 프로그램 전압을 점차 증가시키면서 메모리 셀들을 프로그램하는 방식이다. 프로그램 루프의 수행 횟수가 반복될때마다, 각 프로그램 루프에서 인가되는 프로그램 전압은 점차 증가할 수 있다.
한편, 도 17에 도시된 바와 같이, 복수의 프로그램 루프들 각각은 채널 프리차지 단계, 프로그램 펄스 적용 단계 및 프로그램 검증 단계를 포함할 수 있다. 채널 프리차지 단계에서, 프로그램 동작 대상으로 선택된 메모리 블록에 포함된 셀 스트링들의 채널 전압이 프리차지될 수 있다. 보다 구체적으로, 프로그램 금지 셀을 포함하는 셀 스트링의 채널 퍼텐셜 레벨을 높이기 위해, 채널 전압이 미리 프리차지될 수 있다.
프로그램 펄스 인가 단계에서는 선택된 워드 라인에 프로그램 전압을 인가하여, 프로그램 허용 셀들의 문턱 전압을 상승시킬 수 있다.
프로그램 검증 단계에서는, 프로그램 대상으로 선택된 메모리 셀들이 원하는 레벨의 전압(이하, '검증 전압'이라고 한다) 이상으로 프로그램 되었는지 여부를 검증할 수 있다. 검증 동작의 결과, 검증 전압 이상으로 프로그램되지 않은 메모리 셀의 경우, 다음 프로그램 루프에서 프로그램 허용 셀로서 동작할 수 있다. 이 때, 이전 프로그램 루프에 비하여 더 높은 전압 레벨을 갖는 프로그램 펄스가 프로그램 허용 셀들에 인가될 수 있다. 한편, 검증 전압 이상으로 프로그램된 메모리 셀의 경우, 다음 프로그램 루프에서 프로그램 금지 셀로서 동작할 수 있다. 선택된 워드 라인에 프로그램 펄스가 인가하더라도 프로그램 금지 셀의 문턱 전압은 상승하지 않을 수 있다.
본 발명의 일 실시 예에 의하면, 검증 동작의 경우에도 리드 동작에서 사용된 것과 유사한 방식의 동작이 수행될 수 있다. 이하에서는 도 18 내지 도 21b를 참조하여 설명하기로 한다.
도 18은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 한편, 도 19a 및 도 19b는 도 18에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 18, 도 19a 및 도 19b를 함께 참조하여 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 18을 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 검증 동작이 수행될 수 있다. 즉, 도 18에 도시된 반도체 메모리 장치의 동작 방법은 도 17에 도시된 검증 단계에서 수행될 수 있다.
보다 구체적으로, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 내지 제(2N-1) 검증 전압들 중, 검증 동작에 사용될 검증 전압을 결정하는 단계(S410), 선택된 메모리 셀들과 연결된 비트 라인들에 프리차지 전압을 인가하는 단계(S420), 검증 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 검증 전압을 인가하는 단계(S430), 결정된 검증 전압이 제1 검증 전압인지 여부를 판단하는 단계(S440)를 포함한다. 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은, 결정된 검증 전압이 제1 검증 전압인 경우(S440: 예), 비선택된 워드 라인들 중, 선택된 워드 라인에 인접하지 않는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계(S450) 및 비선택된 워드 라인들 중, 선택된 워드 라인에 인접하는 워드 라인들에 제2 리드 패스 전압을 인가하는 단계(S460)를 더 포함한다. 한편, 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은, 결정된 검증 전압이 제1 검증 전압이 아닌 경우(S440: 아니오), 비선택된 워드 라인들에 제1 리드 패스 전압을 인가하는 단계(S470)를 더 포함한다.
도 19a를 참조하면, 검증 동작에 사용되는 검증 전압(VVERIFY)이 제1 검증 전압(Vvf1)인 경우(S440: 예), 검증 구간(PVERIFY)에서 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn) 중, 선택된 워드 라인(WLi)에 인접하지 않는 워드 라인들(WL1~WLi-2, WLi+2~WLn, “비인접 워드 라인들”)과 선택된 워드 라인(WLi)에 인접하는 워드 라인들(WLi-1, WLi+1, “인접 워드 라인들”)에 상이한 리드 패스 전압이 인가된다. 즉, 인접 워드 라인들(WLi-1, WLi+1)에는 상대적으로 작은 제1 리드 패스 전압(VPASS1)이 인가되고, 비인접 워드 라인들(WL1~WLi-2, WLi+2~WLn)에는 상대적으로 큰 제2 리드 패스 전압(VPASS2)이 인가된다.
도 19b를 참조하면, 한편, 검증 동작에 사용되는 검증 전압(VVERIFY)이 제1 검증 전압(Vvf1)이 아닌 경우(S440: 아니오), 검증 구간(PVERIFY)에서 비선택된 워드 라인들(WL1~WLi-1, WLi+1~WLn)에 제1 리드 패스 전압(VPASS1)을 인가한다(S470). 즉, 제2 검증 전압(Vvf2) 또는 제3 검증 전압(Vvf3)을 이용한 검증 동작에서는 인접 워드 라인들(WLi-1, WLi+1) 및 비인접 워드 라인들(WL1~WLi-2, WLi+2~WLn)에 모두 상대적으로 큰 제2 리드 패스 전압(VPASS2)이 인가된다.
도 20은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 21a 및 도 21b는 도 20에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 20, 도 21a 및 도 21b를 함께 참조하여 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 20을 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 검증 동작이 수행될 수 있다. 즉, 도 18에 도시된 반도체 메모리 장치의 동작 방법은 도 17에 도시된 검증 단계에서 수행될 수 있다.
보다 구체적으로, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 내지 제(2N-1) 리드 전압들 중, 검증 동작에 사용될 검증 전압을 결정하는 단계(S510) 및 결정된 검증 전압이 제1 검증 전압인지 여부를 판단하는 단계(S520)를 포함한다. 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은 결정된 검증 전압이 제1 검증 전압인 경우(S520: 예), 선택된 메모리 셀들과 연결된 비트 라인들에 제2 프리차지 전압을 인가하는 단계(S530)를 더 포함한다. 한편, 일 실시 예에 따르면, 반도체 메모리 장치의 동작 방법은 결정된 검증 전압이 제1 검증 전압이 아닌 경우(S520: 아니오), 선택된 메모리 셀들과 연결된 비트 라인들에 제1 프리차지 전압을 인가하는 단계(S540)를 더 포함한다. 한편, 반도체 메모리 장치의 동작 방법은 리드 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 검증 전압을 인가하는 단계(S550) 및 비선택된 워드 라인들에 리드 패스 전압을 인가하는 단계(S560)를 더 포함한다.
단계(S510)에서, 제1 내지 제(2N-1) 검증 전압들 중, 검증 동작에 사용될 검증 전압을 결정한다. 상기 N은 2보다 크거나 같은 자연수일 수 있다. 이하에서는 메모리 셀들이 MLC인 경우를 중심으로 설명하기로 한다.
단계(S520)에서, 결정된 검증 전압이 제1 검증 전압인지 여부를 판단한다. 결정된 검증 전압이 제1 검증 전압(Vvf1)인 경우(S520: 예), 도 21a에 도시된 타이밍도에 따라 리드 동작이 수행된다.
결정된 검증 전압이 제1 검증 전압인 경우(S520: 예), 단계(S530)에서 선택된 메모리 셀들과 연결된 비트 라인들에 제2 프리차지 전압을 인가한다. 도 21a에 도시된 바와 같이, 검증 구간(PVERIFY)에서, 비트 라인들(BL1, BL2)이 프리차지된다. 이에 따라, 비트 라인들(BL1, BL2)의 전압이 제2 프리차지 전압(VPRCH2)으로 상승한다.
이후, 단계(S550)에서, 프로그램 대상으로 선택된 메모리 셀들과 연결된 워드 라인에 검증 전압을 인가한다. 도 21a를 참조하면, 선택된 메모리 셀들과 연결된 워드 라인인 선택된 워드 라인에 제1 검증 전압(Vvf1)이 인가된다.
단계(S560)에서, 선택된 워드 라인과의 인접 여부와 무관하게, 비선택된 워드 라인들에 리드 패스 전압(VPASS)이 인가된다.
한편, 결정된 검증 전압이 제1 검증 전압(R1)이 아닌 경우(S520: 아니오), 도 21b에 도시된 타이밍도에 따라 리드 동작이 수행된다.
결정된 검증 전압이 제1 검증 전압이 아닌 경우(S520: 아니오), 단계(S540)에서 선택된 메모리 셀들과 연결된 비트 라인들에 제1 프리차지 전압을 인가한다. 도 14b에 도시된 바와 같이, 검증 구간(PVERIFY)에서, 비트 라인들(BL1, BL2)이 프리차지된다. 이에 따라, 비트 라인들(BL1, BL2)의 전압이 제1 프리차지 전압(VPRCH1)으로 상승한다.
도 14a 및 도 14b를 함께 참조하면, 제1 프리차지 전압(VPRCH1)보다 제2 프리차지 전압(VPRCH2)이 더 클 수 있다. 즉, 검증 동작에 사용되는 검증 전압이 제1 검증 전압(Vvf1)인 경우, 상대적으로 큰 제2 프리차지 전압(VPRCH2)을 이용하여 프리차지 동작을 수행하고, 검증 동작에 사용되는 검증 전압이 제1 검증 전압(Vvf1)이 아닌 경우, 상대적으로 작은 제1 프리차지 전압(VPRCH1)을 이용하여 프리차지 동작을 수행한다. 이는 리드 동작 시 셀 스트링 방향으로 작용하는 Z-interference를 줄임으로써, 리드 실패가 발생할 확률을 줄이도록 한다.
도 22는 도 1에 도시된 컨트롤러의 일 예를 나타내는 블록도이다.
도 22를 참조하면, 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(HOST)와 연결된다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다.
컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 메모리 시스템(1000)을 포함한다. 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 및 이를 포함하는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit Package(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 23을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 23에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 22를 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 24는 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 24에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 24에서, 도 23을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은, 도 22를 참조하여 설명된 컨트롤러(200) 및 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)으로 대체될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 300: 호스트
1000: 메모리 시스템

Claims (19)

  1. 선택된 메모리 셀들에 대한 리드 동작을 수행하는 반도체 메모리 장치의 동작 방법으로서,
    제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정하는 단계;
    상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 리드 전압을 인가하는 단계; 및
    상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
    (N은 2 이상의 자연수)
  2. 제1 항에 있어서, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계는:
    상기 결정된 리드 전압이 상기 제1 리드 전압이라는 결정에 응답하여, 상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하지 않는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계; 및
    상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하는 워드 라인들에 상기 제1 리드 패스 전압보다 큰 제2 리드 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  3. 제1 항에 있어서, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계는:
    상기 결정된 리드 전압이 상기 제1 리드 전압이 아니라는 결정에 응답하여, 상기 비선택된 워드 라인들에 제1 리드 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  4. 제1 항에 있어서, 상기 선택된 메모리 셀들과 연결된 비트 라인들에 프리차지 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  5. 제1 항에 있어서, 상기 제1 리드 전압은 상기 선택된 메모리 셀들의 소거 상태와 제1 프로그램 상태를 구분하기 위한 리드 전압인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  6. 선택된 메모리 셀들에 대한 리드 동작을 수행하는 반도체 메모리 장치의 동작 방법으로서,
    제1 내지 제(2N-1) 리드 전압들 중, 리드 동작에 사용될 리드 전압을 결정하는 단계;
    상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
    (N은 2 이상의 자연수)
  7. 제6 항에 있어서, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계는:
    상기 결정된 리드 전압이 상기 제1 리드 전압이라는 결정에 응답하여, 상기 비트 라인들에 상기 제1 프리차지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  8. 제7 항에 있어서,
    상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 리드 전압을 인가하는 단계;
    비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하지 않는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계; 및
    상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하는 워드 라인들에 상기 제1 리드 패스 전압보다 큰 제2 리드 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. 제6 항에 있어서, 상기 결정된 리드 전압이 제1 리드 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계는:
    상기 결정된 리드 전압이 상기 제1 리드 전압이 아니라는 결정에 응답하여, 상기 비트 라인들에 상기 제2 프리차지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서,
    상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 리드 전압을 인가하는 단계; 및
    상기 비선택된 워드 라인들에 제1 리드 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 반도체 메모리 장치의 동작 방법으로서, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들 각각은 프로그램 펄스 인가 단계 및 프로그램 검증 단계를 포함하며, 상기 프로그램 검증 단계는:
    제1 내지 제(2N-1) 검증 전압들 중, 검증 동작에 사용될 검증 전압을 결정하는 단계;
    상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 검증 전압을 인가하는 단계; 및
    상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
    (N은 2 이상의 자연수)
  12. 제11 항에 있어서, 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계는:
    상기 결정된 검증 전압이 상기 제1 검증 전압이라는 결정에 응답하여, 상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하는 워드 라인들에 제1 리드 패스 전압을 인가하는 단계; 및
    상기 비선택된 워드 라인들 중, 상기 선택된 워드 라인에 인접하지 않는 워드 라인들에 상기 제1 리드 패스 전압보다 큰 제2 리드 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제11 항에 있어서, 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 비선택된 워드 라인에 리드 패스 전압을 인가하는 단계는:
    상기 결정된 검증 전압이 상기 제1 검증 전압이 아니라는 결정에 응답하여, 상기 비선택된 워드 라인들에 제2 리드 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제11 항에 있어서, 상기 프로그램 검증 단계는 상기 선택된 메모리 셀들과 연결된 비트 라인들에 프리차지 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제11 항에 있어서, 상기 제1 검증 전압은, 제1 내지 제(2N-1) 프로그램 상태들 중, 제1 프로그램 상태로 프로그램될 메모리 셀들의 문턱 전압을 검증하기 위한 전압인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 선택된 메모리 셀들에 대한 프로그램 동작을 수행하는 반도체 메모리 장치의 동작 방법으로서, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하고, 상기 복수의 프로그램 루프들 각각은 프로그램 펄스 인가 단계 및 프로그램 검증 단계를 포함하며, 상기 프로그램 검증 단계는:
    제1 내지 제(2N-1) 검증 전압들 중, 검증 동작에 사용될 검증 전압을 결정하는 단계; 및
    상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
    (N은 2 이상의 자연수)
  17. 제16 항에 있어서, 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계는:
    상기 결정된 검증 전압이 상기 제1 검증 전압이라는 결정에 응답하여, 상기 비트 라인들에 상기 제2 프리차지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제16 항에 있어서, 상기 결정된 검증 전압이 제1 검증 전압인지 여부에 기초하여, 제1 프리차지 전압 및 상기 제1 프리차지 전압보다 큰 제2 프리차지 전압 중 어느 하나를 상기 선택된 메모리 셀들과 연결된 비트 라인들에 인가하는 단계는:
    상기 결정된 검증 전압이 상기 제1 검증 전압이 아니라는 결정에 응답하여, 상기 비트 라인들에 상기 제1 프리차지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제16 항에 있어서, 상기 프로그램 검증 단계는:
    상기 선택된 메모리 셀들과 연결된, 선택된 워드 라인에 상기 결정된 검증 전압을 인가하는 단계; 및
    비선택된 워드 라인들에 리드 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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