KR20210121650A - 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법 - Google Patents

반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 기술은 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법을 포함한다. 상기 컨트롤러의 동작 방법은, 호스트로부터 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 포함된 데이터에 대한 리드 요청을 수신하는 단계; 및 리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함한다. 상기 리드 히스토리 테이블은 상기 어느 하나의 메모리 블록에 대한 복수의 리드 패스 동작들에 각각 사용된 리드 전압들을 포함한다.

Description

반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법 {OPERATING METHOD OF SEMICONDUCTOR MEMORY DEVICE, CONTROLLER AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 리드 성능이 향상된 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어할 수 있다. 상기 컨트롤러의 동작 방법은, 호스트로부터 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 포함된 데이터에 대한 리드 요청을 수신하는 단계; 및 리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함한다. 상기 리드 히스토리 테이블은 상기 어느 하나의 메모리 블록에 대한 복수의 리드 패스 동작들에 각각 사용된 리드 전압들을 포함한다.
본 발명의 일 실시 예에 따른 컨트롤러의 동작 방법에 의해, 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어할 수 있다. 상기 컨트롤러의 동작 방법은, 호스트로부터 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 포함된 데이터에 대한 리드 요청을 수신하는 단계; 리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계; 및 상기 리드 히스토리 테이블을 이용한 리드 데이터에 대한 에러 정정이 실패하는 경우, 추가 리드 방식을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 리드 히스토리 테이블을 업데이트하는 단계를 포함한다. 상기 리드 히스토리 테이블은 상기 어느 하나의 메모리 블록에 대한 복수의 리드 패스 동작들에 각각 사용된 리드 전압들을 포함한다.
일 실시 예에서, 상기 추가 리드 방식을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 리드 히스토리 테이블을 업데이트하는 단계는, 리드 리트라이 테이블을 이용하여 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 추가 리드 방식을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 리드 히스토리 테이블을 업데이트하는 단계는, 최적 리드 전압 탐색 방식을 이용하여, 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 컨트롤러는 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어한다. 상기 컨트롤러는 리드 히스토리 테이블 저장부, 리드 전압 제어부 및 에러 정정 블록을 포함한다. 상기 리드 히스토리 테이블 저장부는 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 대한 복수의 제1 및 제2 리드 패스 동작에 각각 사용된 제1 및 제2 리드 전압을 포함하는 리드 히스토리 테이블을 저장한다. 상기 리드 전압 제어부는 상기 리드 히스토리 테이블에 기초하여, 반도체 메모리 장치의 리드 동작에 사용되는 리드 전압을 조절한다. 상기 에러 정정 블록은 호스트로부터 수신된 리드 요청에 대응하여 상기 반도체 메모리 장치로부터 수신되는 제1 데이터에 대한 에러 정정 동작을 수행한다. 상기 제1 데이터에 대한 에러 정정 동작이 실패하는 경우, 상기 리드 전압 제어부는 상기 제1 및 제2 리드 전압 중 가장 최근에 상기 리드 히스토리 테이블에 업데이트된 상기 제1 리드 전압을 선택하고, 상기 제1 리드 전압에 기초하여 상기 리드 요청에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어한다.
본 기술은 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 리드 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 1의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 8은 도 7의 동작 방법을 보다 상세히 나타내는 순서도이다.
도 9a, 도 9b 및 도 9c는 싱글-레벨 셀(single-level cell; SLC)을 포함하는 메모리 블록에 대하여, 리드 히스토리 테이블을 참조하여 리드 동작을 수행하는 실시 예를 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 11은 도 10의 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 12는 도 11의 동작 방법을 보다 상세히 나타내는 순서도이다.
도 13a, 도 13b, 도 13c 및 도 13d는 리드 히스토리 테이블의 업데이트를 예시적으로 설명하기 위한 도면이다.
도 14는 본 발명의 또다른 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15는 도 14의 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 16은 도 15의 동작 방법을 보다 상세히 나타내는 순서도이다.
도 17은 도 16의 단계들(S315, S325)을 설명하기 위한 도면이다.
도 18a는 본 발명의 또다른 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 18b는 도 18a의 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 19a, 도 19b 및 도 19c는 본 발명의 실시 예들에 따른 리드 히스토리 테이블을 나타내는 도면이다.
도 20은 도 19c에 도시된 리드 히스토리 테이블을 설명하기 위한 도면이다.
도 21은 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포를 나타내는 도면이다.
도 22는 멀티-레벨 셀을 포함하는 메모리 블록에 대한 리드 히스토리 테이블의 일 예를 나타내는 도면이다.
도 23은 도 1, 도 10, 도 14 또는 도18a의 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 24는 도 23의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 25는 도 24를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)은 호스트와 통신한다. 반도체 메모리 장치(100) 및 컨트롤러(200) 각각은 하나의 칩, 하나의 패키지, 하나의 장치로 제공될 수 있다. 또는 메모리 시스템(1000)은 하나의 저장 장치로서 제공될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트로부터 수신한 커맨드에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트로부터 데이터의 쓰기 요청 또는 읽기 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(200)는 리드 전압 제어부(210), 에러 정정 블록(230) 및 리드 히스토리 테이블(read-history table; RHT) 저장부(250)를 포함한다.
리드 전압 제어부(210)는 반도체 메모리 장치(100)에 저장된 데이터를 읽기 위한 리드 전압들을 관리 및 조절할 수 있다. 예를 들어, 반도체 메모리 장치(100)로부터 리드된 데이터가 에러 정정 블록(230)에 의해 정정되지 않는 경우, 리드 전압 제어부(210)는 반도체 메모리 장치(100)의 리드 동작에 사용되는 적어도 하나의 리드 전압을 조절할 수 있다. 본 발명에 의하면, 리드 전압 제어부(210)는 리드 히스토리 테이블 저장부(250)에 저장된 리드 히스토리 테이블을 기반으로, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압을 조절할 수 있다.
에러 정정 블록(230)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 리드 전압 제어부(210)는 에러 정정 블록(230)의 에러 검출 결과에 따라 리드 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예를 들어, 에러 정정 블록(230)은 반도체 메모리 장치(100)에 저장될 데이터에 대하여 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 데이터와 함께 반도체 메모리 장치(100)에 저장될 수 있다. 이 후, 에러 정정 블록(230)은 저장된 에러 정정 코드를 기반으로 반도체 메모리 장치(100)로부터 읽은 데이터의 에러를 검출하고, 정정할 수 있다. 예시적으로, 에러 정정 블록(230)은 소정의 에러 정정 능력을 갖는다. 에러 정정 블록(230)의 에러 정정 능력을 초과하는 에러 비트(또는 페일 비트)를 포함하는 데이터는 'UECC(Uncorrectable ECC) 데이터'라 불린다. 반도체 메모리 장치(100)로부터 읽은 데이터가 UECC 데이터인 경우, 리드 전압 제어부(210)는 리드 전압들을 조절하여 리드 동작을 다시 수행하도록, 반도체 메모리 장치(100)를 제어할 수 있다.
리드 히스토리 테이블 저장부(250)는 리드 히스토리 테이블(Read-History Table; RHT)을 저장할 수 있다. 리드 히스토리 테이블은 이전의 리드 동작에서 사용되었던 리드 전압들을 포함할 수 있다. 예를 들어, 리드 히스토리 테이블은 이전의 복수의 리드 동작 시 리드 패스된 리드 전압들의 정보를 포함할 수 있다. 리드 패스는 특정 리드 전압들에 의해 읽어진 데이터가 에러를 포함하지 않는 정상 데이터인 경우 또는 포함된 에러가 에러 정정 블록(230)에 의해 정정 가능한 경우를 가리킨다.
리드 전압 제어부(210)는 반도체 메모리 장치(100)로부터 읽은 데이터가 에러 정정 블록(230)에 의해 정정되지 않는 경우, 반도체 메모리 장치(100)에서 사용되는 리드 전압을 조절할 수 있다. 예시적으로, 리드 전압 제어부(210)는 리드 히스토리 테이블 저장부(250)에 저장되어 있는 리드 히스토리 테이블을 기반으로 리드 전압을 조절할 수 있다. 즉, 이전에 리드 패스된 리드 전압을 기반으로 리드 레벨이 조절되고, 조절된 리드 레벨을 사용하여 데이터를 리드 때문에, 읽어진 데이터의 에러가 에러 정정 블록(230)에 의해 정정될 가능성이 높아질 것이다.
본 발명에 의하면, 리드 히스토리 테이블 저장부(250)에 저장된 리드 히스토리 테이블은, 이전에 수행된 복수의 리드 동작에서 리드 패스 되었던 경우에 사용된 리드 전압들을 순차적으로 포함한다. 즉, 본 발명에 따른 리드 히스토리 테이블은, 가장 최근에 리드 패스 되었던 리드 동작에서 사용된 리드 전압과, 그 이전에 리드 패스 되었던 리드 동작에서 사용된 리드 전압을 포함한다. 이에 따라, 리드 히스토리 테이블은 적어도 2회의 리드 패스된 리드 동작들에서 사용된 리드 전압들을 리드 동작이 수행되었던 시간의 순서대로 저장할 수 있다. 리드 동작 시, 반복하여 반도체 메모리 장치(100)로부터 UECC 데이터가 수신되는 경우, 즉, 반도체 메모리 장치(100)로부터 수신된 리드 데이터에 대하여 에러 정정 블록(230)이 반복하여 에러 정정 실패를 할 때마다, 리드 전압 제어부(210)는 리드 히스토리 테이블에 시간순으로 저장된 리드 전압들을 참조하여, 반도체 메모리 장치(100)의 리드 전압을 조절한다. 예를 들어, 반도체 메모리 장치(100)로부터 수신한 리드 데이터에 대하여 에러 정정 실패가 발생한 경우, 리드 전압 제어부(210)는 리드 히스토리 테이블의 전압들 중, 가장 최근의 리드 패스된 리드 동작에서 사용된 리드 전압을 반도체 메모리 장치(100)의 리드 전압으로 설정한다. 설정된 리드 전압에 의해 반도체 메모리 장치(100)가 다시 리드 동작을 수행한다. 이후 반도체 메모리 장치(100)로부터 수신한 리드 데이터에 대하여 에러 정정 실패가 발생한 경우, 리드 전압 제어부(210)는 리드 히스토리 테이블의 전압들 중 보다 이전의 리드 패스된 리드 동작에서 사용된 리드 전압을 반도체 메모리 장치(100)의 리드 전압으로 설정한다.
즉, 본 발명의 실시 예에 따른 컨트롤러(200)에 의하면, 동일한 데이터에 대하여 반복적으로 에러 정정 실패가 발생하는 경우, 이전의 리드 패스되었던 복수의 리드 동작들에서 사용된 리드 전압들을 가장 최근의 버전부터 순차적으로 적용하여 반도체 메모리 장치(100)의 리드 전압을 조절한다. 이에 따라, 리드 패스 되었던 이전의 리드 동작에 사용되었던 리드 전압들이 적용되어 리드 패스될 확률이 향상된다. 이에 따라, 메모리 시스템(1000)의 성능이 향상된다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1 비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2 비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3 비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4 비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5 비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다. 반도체 메모리 장치(100)에 전원이 공급되면, 캠 블록에 저장된 정보들은 주변 회로에 의해 독출되고, 주변 회로는 독출된 정보에 따라 설정된 조건으로 메모리 셀들의 데이터 입출력 동작을 수행하도록 메모리 셀 어레이를 제어할 수 있다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다. 본 명세서에서, 하나의 워드 라인에 연결된 메모리 셀들을 하나의 "물리 페이지"로 지칭할 수 있다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)"로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)"로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 도 1의 일 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작 방법은, 호스트로부터 리드 요청을 수신하는 단계(S100) 및 리드 히스토리 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어하는 단계(S200)를 포함한다.
단계(S100)에서, 메모리 시스템(1000)은 호스트로부터 리드 요청을 수신한다. 보다 구체적으로, 메모리 시스템(1000)의 컨트롤러(200)는 호스트로부터 리드 요청을 수신한다. 리드 요청과 함께, 컨트롤러(200)는 리드 데이터가 저장되어 있는 논리 주소를 호스트로부터 수신할 것이다. 컨트롤러(200)는 수신한 논리 주소를 물리 주소로 변환할 것이다. 이후 단계에서 컨트롤러(200)는 변환된 물리 주소에 기초하여, 수신된 리드 요청에 대응하는 데이터를 리드하도록 반도체 메모리 장치(100)를 제어할 것이다.
단계(S200)에서, 컨트롤러(200)는 리드 히스토리 테이블 저장부(250)에 저장된 리드 히스토리 테이블을 이용하여, 반도체 메모리 장치의 리드 동작을 제어할 것이다. 단계(S200)의 자세한 실시 예에 대해서는 도 8 내지 도 9c를 참조하여 후술하기로 한다.
도 8은 도 7의 동작 방법을 보다 상세히 나타내는 순서도이다. 도 8을 참조하면, 도 7의 단계(S200)의 상세한 구성이 도시되어 있다. 즉, 본 발명의 일 실시 예에 의하면, 도 7의 단계(S200)은 도 8에 도시된 단계들(S210, S220, S230, S240, S250, S260)을 포함한다.
먼저, 컨트롤러(210)는 호스트로부터 수신한 리드 요청에 대응하는 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다(S210). 이를 위하여, 컨트롤러(200)는 리드 커맨드 및 이에 대응하는 물리 주소를 반도체 메모리 장치(100)로 전달할 것이다. 반도체 메모리 장치(100)는 현재 설정되어 있는 리드 전압에 기초하여, 수신된 물리 주소에 대응하는 페이지에 대한 리드 동작을 수행하고, 리드된 데이터를 컨트롤러(200)로 전달할 것이다.
단계(S220)에서, 컨트롤러(200)의 에러 정정 블록(230)은 반도체 메모리 장치(100)로부터 수신된 리드 데이터에 대한 에러 정정 동작을 수행한다. 에러 정정 결과 에러 정정에 성공한 경우(S220: 아니오), 리드 데이터가 호스트로 전달되고 리드 동작은 종료될 것이다.
에러 정정 결과 에러 정정에 실패한 경우(S220: 예), 리드 전압 제어부(210)는 리드 히스토리 테이블 저장부(250)에 저장되어 있는 리드 히스토리 테이블에 포함된 리드 전압을 참조한다(S230). 단계(S230)에서, 반도체 메모리 장치(100)에 현재 설정되어 있는 리드 전압과 리드 히스토리 테이블에 포함된 리드 전압들 중 마지막 리드 전압을 비교한다.
반도체 메모리 장치에 설정되어 있는 리드 전압이 리드 히스토리 테이블에 포함된 리드 전압들 중 마지막 리드 전압이 아닌 경우(S240: 아니오), 단계(S250)로 진행한다. 단계(S250)에서, 리드 히스토리 테이블에 포함된 리드 전압들의 업데이트 순서에 기초하여, 다음 번 리드 동작에 사용될 리드 전압을 결정한다. 단계(S220)의 판단 결과 에러 정정 실패가 반복됨에 따라, 단계(S250)에서는 리드 히스토리 테이블에 포함된 리드 전압들 중 가장 최근에 업데이트 된 리드 전압부터 가장 오래 전에 업데이트 된 리드 전압 순으로 선택하여, 다음 번의 리드 동작에 사용될 리드 전압을 결정하게 된다. 단계(S250)에서 리드 전압을 결정하는 방법의 구체적인 예에 대해서는 도 9a 내지 도 9c를 참조하여 후술하기로 한다.
단계(S260)에서, 리드 전압 제어부(210)는 결정된 리드 전압을 리드 동작에 사용하도록 반도체 메모리 장치를 제어한다. 단계(S260)에서, 리드 전압 제어부(210)는 셋-파라미터 커맨드를 이용하여, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압을 설정할 수 있다. 이후 다시 단계(S210)로 진행하여, 호스트로부터 수신한 리드 요청에 대응하는 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다.
한편, 단계(S240)의 판단 결과 반도체 메모리 장치에 설정되어 있는 리드 전압이 리드 히스토리 테이블에 포함된 리드 전압들 중 마지막 리드 전압인 경우(S240: 예), 이는 리드 히스토리 테이블에 저장되어 있는 리드 전압들을 모두 이용하여 리드 동작을 수행하였음에도 에러 정정 실패가 발생하였음을 의미한다. 따라서 이 경우 리드 동작을 종료한다.
도 9a, 도 9b 및 도 9c는 싱글-레벨 셀(single-level cell; SLC)을 포함하는 메모리 블록에 대하여, 리드 히스토리 테이블을 참조하여 리드 동작을 수행하는 실시 예를 설명하기 위한 도면이다. 먼저 도 9a를 참조하면, 싱글 레벨 셀의 문턱 전압 분포와, 싱글 레벨 셀들을 리드하기 위한 리드 전압들이 포함된 리드 히스토리 테이블(Read-History Table; RHT)이 도시되어 있다. 이하 도 8을 함께 참조하여 설명하기로 한다.
싱글 레벨 셀의 경우 소거 상태(E)와 프로그램 상태(P1) 중 어느 하나의 문턱 전압 상태를 갖는다. 한편, 리드 히스토리 테이블(RHT)은 반도체 메모리 장치(100)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각에 대한 세 개의 리드 전압들을 포함한다. 도 9a 내지 도 9c에서, 편의상 복수의 메모리 블록들(BLK1~BLKz) 중 리드 대상인 페이지를 포함하는 제i 메모리 블록(BLKi)의 리드 전압들만을 도시하였다. 한편, 도 9a 내지 도 9c에 도시된 문턱 전압 분포는 리드 대상인 페이지에 포함된 메모리 셀들의 문턱 전압 분포이다. 리드 히스토리 테이블을 참조하면, 복수의 리드 동작(R1_t1, R1_t2, R1_t3)에 각각 대응하는 리드 전압들(VR1", VR1', VR1)이 도시되어 있다. 리드 히스토리 테이블에 포함된 복수의 리드 동작(R1_t1, R1_t2, R1_t3)은 리드 패스되었던 가장 최근의 3회의 리드 동작을 나타낸다. 보다 구체적으로, 리드 동작(R1_t1)은 가장 최근에 리드 패스되었던 리드 동작, 즉 가장 최근에 업데이트 된 리드 전압을 가리킨다. 따라서 제i 메모리 블록(BLKi)에 대한 가장 최근의 리드 패스된 리드 동작에서 사용된 리드 전압은 VR1"이다.
한편, 리드 동작(R1_t2)는 리드 동작(R1_t1) 이전의 가장 최근에 리드 패스되었던 리드 동작을 가리킨다. 따라서 제i 메모리 블록(BLKi)에 대하여, 리드 동작(R1_t1) 이전의 가장 최근의 리드 패스된 리드 동작에서 사용된 리드 전압은 VR1'이다. 즉, 리드 전압(VR1')은 세 개의 리드 전압들(VR1", VR1', VR1) 중 리드 히스토리 테이블에 두 번째로 업데이트 된 리드 전압이다.
마지막으로, 리드 동작(R1_t3)는 리드 동작(R1_t2) 이전의 가장 최근에 리드 패스되었던 리드 동작을 가리킨다. 따라서 제i 메모리 블록(BLKi)에 대하여, 리드 동작(R1_t2) 이전의 가장 최근의 리드 패스된 리드 동작에서 사용된 리드 전압은 VR1이다. 즉, 리드 전압(VR1)은 세 개의 리드 전압들(VR1", VR1', VR1) 중 리드 히스토리 테이블에 최초로 업데이트 된 리드 전압이다.
요약하면, 제i 메모리 블록(BLKi)에 대한 최근 3회의 리드 패스된 리드 동작 중 가장 먼저 수행된 리드 동작(R1_t3)에서는 리드 전압(VR1)이 사용되었고, 그 다음 리드 패스된 리드 동작(R1_t2)에서는 리드 전압(VR')이 사용되었으며, 가장 최근에 수행된 리드 패스된 리드 동작(R1_R1)에서는 리드 전압(VR")이 사용되었다.
단계(S250)이 반복 수행될 때마다, 리드 히스토리 테이블(RHT) 상단의 화살표 방향의 순서로 리드 전압을 선택한다. 즉, 단계(S220)에서 리드 데이터에 대한 에러 정정 실패가 최초로 발생한 경우, 이후 수행되는 단계(S250)에서는 가장 최근에 수행되었던 리드 패스 된 리드 동작(R1_t1)에서 사용된 리드 전압(VR1")을 다음 번 리드 동작에 사용될 리드 전압으로 결정한다. 도 9a를 참조하면, 리드 전압(VR1")은 소거 상태(E)와 프로그램 상태(P1) 사이의 밸리(valley)에 존재하는 리드 전압으로서, 에러를 가장 적게 발생시키는 리드 전압이다. 따라서, 도 9a에 도시된 문턱 전압 분포에 의하면, 최초의 에러 정정 실패 이후 선택된 리드 전압(VR1"에 기초하여 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정에 성공할 것이다(S220: 예). 이에 따라, 리드 동작은 종료될 것이다.
도 9b에는 도 9a와는 상이한 문턱 전압 분포가 도시되어 있다. 한편, 도 9b에 도시된 리드 히스토리 테이블은 도 9a에 도시된 리드 히스토리 테이블과 동일하다. 단계(S220)에서 리드 데이터에 대한 에러 정정 실패가 최초로 발생한 경우, 이후 수행되는 단계(S250)에서는 전술한 바와 같이 가장 최근에 수행되었던 리드 패스 된 리드 동작(R1_t1)에서 사용된 리드 전압(VR1")을 다음 번 리드 동작에 사용될 리드 전압으로 결정할 것이다. 도 9b를 참조하면, 리드 전압(VR1")은 소거 상태(E)와 프로그램 상태(P1) 사이의 밸리(valley)와는 상당히 떨어져서 존재하는 리드 전압으로서, 에러를 상대적으로 많이 발생시키는 리드 전압이다. 따라서, 도 9b에 도시된 문턱 전압 분포에 의하면, 에러 정정 실패 이후 선택된 전압(VR1"에 기초하여 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정에 실패할 것이다(S220: 예). 이에 따라 리드 히스토리 테이블(RHT)의 리드 전압을 참조하고(S230), 현재 반도체 메모리 장치(100)에 설정되어 있는 리드 전압(VR1"이 리드 히스토리 테이블의 마지막 리드 전압(VR1)인지 여부를 판단한다(S240). 리스 히스토리 테이블의 마지막 리드 전압은, 리드 히스토리 테이블(RHT)에 포함된 리드 전압들(VR1", VR1', VR1) 중 최초 리드 패스된 리드 동작(R1_t3) 시 사용된 리드 전압(VR1)일 수 있다. 현재 반도체 메모리 장치(100)에 설정되어 있는 리드 전압(VR1"이 리드 히스토리 테이블의 마지막 리드 전압(VR1)과 상이하므로, 단계(S250)로 진행하여, 다음 번 리드 동작에 사용될 리드 전압을 결정한다. 단계(S250)에서는 이제 두 번째 리드 패스 된 리드 동작(R1_t2) 시 사용되었던 리드 전압(VR')을 다음 번 리드 동작에 사용될 리드 전압으로 결정할 것이다. 도 9b를 참조하면, 리드 전압(VR1')은 소거 상태(E)와 프로그램 상태(P1) 사이의 밸리(valley)에 존재하는 리드 전압으로서, 에러를 가장 적게 발생시키는 리드 전압이다. 따라서, 도 9b에 도시된 문턱 전압 분포에 의하면, 두 번째 에러 정정 실패 이후 선택된 전압(VR1')에 기초하여 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정에 성공할 것이다(S220: 예). 이에 따라, 리드 동작은 종료될 것이다.
도 9c에는 도 9a 또는 도 9b와는 상이한 문턱 전압 분포가 도시되어 있다. 한편, 도 9c에 도시된 리드 히스토리 테이블은 도 9a 및 도 9b에 도시된 리드 히스토리 테이블과 동일하다. 단계(S220)에서 리드 데이터에 대한 에러 정정 실패가 최초로 발생한 경우, 이후 수행되는 단계(S250)에서는 전술한 바와 같이 가장 최근에 수행되었던 리드 패스 된 리드 동작(R1_t1)에서 사용된 리드 전압(VR1")을 다음 번 리드 동작에 사용될 리드 전압으로 결정할 것이다. 도 9c를 참조하면, 리드 전압(VR1")에 의해 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정에 실패할 것이다. 이와 같이 두 번째 에러 정정 실패가 발생한 경우, 이후 수행되는 단계(S250)에서는 두 번째로 수행되었던 리드 패스 된 리드 동작(R1_t2)에서 사용된 리드 전압(VR1')을 다음 번 리드 동작에 사용될 리드 전압으로 결정할 것이다. 도 9c를 참조하면, 리드 전압(VR1')에 의해 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정에 실패할 것이다. 세 번째 에러 정정 실패가 발생한 경우, 이후 수행되는 단계(S250)에서는 리드 히스토리 테이블에 포함된 리드 동작들(R1_t1, T1_t2, R1_t3) 중 최초로 수행되었던 리드 패스 된 리드 동작(R1_t3)에서 사용된 리드 전압(VR1)을 다음 번 리드 동작에 사용될 리드 전압으로 결정할 것이다. 도 9c를 참조하면, 리드 전압(VR1)에 의해 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정에 실패할 것이다.
따라서, 이후의 단계(S240)의 판단 결과, 현재 반도체 메모리 장치(100)에 설정되어 있는 리드 전압이 리드 히스토리 테이블의 마지막 리드 전압(VR1)과 동일하므로, 리드 동작이 종료된다. 이는 리드 히스토리 테이블에 포함된 모든 리드 전압들을 순차적으로 이용하여 리드 동작을 반복 수행하였음에도 에러 정정에 실패하였음을 의미한다. 따라서, 호스트로부터 수신한 리드 요청에 대응하는 리드 동작은 최종적으로는 실패하게 될 것이다.
이와 같이, 본 발명의 실시 예에 의하면, 리드 히스토리 테이블 저장부에 저장되는 리드 히스토리 테이블은, 복수의 리드 패스된 리드 동작 시 사용되었던 리드 전압들을 포함한다. 리드 동작 시 에러 정정 실패가 반복될 때마다, 컨트롤러는 리드 히스토리 테이블에 포함된 복수의 리드 전압들 중, 가장 최근에 업데이트 된 리드 전압(VR1"부터 최초에 업데이트 된 리드 전압(VR1)까지 순차적으로 선택하여 반도체 메모리 장치(100)의 리드 동작에 이용되도록, 반도체 메모리 장치(100)를 제어한다. 이에 따라 가장 최근의 리드 패스 동작 시 사용된 리드 전압(VR1"부터 순차적으로 리드 동작에 사용되므로, 에러 정정에 성공할 확률을 높이게 된다. 이에 따라, 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템의 성능이 향상된다.
도 9a 내지 도 9c에 도시된 리드 히스토리 테이블은 각 메모리 블록들에 대하여 세 개의 리드 전압들(VR1"VR1. VR1)을 포함한다. 이는 최근 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 대한 리드 전압들이 리드 히스토리 테이블에 포함됨을 의미한다. 본 명세서에서, 리드 히스토리 테이블에 포함되는 리드 전압들에 대응하는 리드 동작들의 횟수를 “리드 히스토리 테이블의 깊이(depth)"로 정의한다. 도 9a 내지 도 9c에 도시된 실시 예에서, 리드 히스토리 테이블에는 총 3회의 리드 패스된 리드 동작들에 대응하는 리드 전압들이 포함되므로, 리드 히스토리 테이블의 깊이는 3이 된다. 다만 이는 예시적인 것으로서, 리드 히스토리 테이블의 깊이는 필요에 따라 다양하게 결정될 수 있다. 리드 히스토리 테이블의 깊이를 크게 하는 경우, 보다 많은 리드 패스된 리드 동작들에 대응하는 리드 전압들이 리드 히스토리 테이블에 저장된다. 따라서 리드 성능이 향상될 수 있는 반면, 리드 히스토리 테이블을 저장하기 위한 리드 히스토리 테이블 저장부(250)의 용량이 커지게 된다. 반면, 리드 히스토리 테이블의 깊이를 작게 하는 경우, 보다 적은 리드 패스된 리드 동작들에 대응하는 리드 전압들이 리드 히스토리 테이블에 포함된다. 이에 따라 리드 히스토리 테이블 저장부(250)의 용량은 적게 필요로 하는 반면 리드 성능이 다소 하락할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(1001)은 반도체 메모리 장치(100) 및 컨트롤러(201)를 포함한다. 도 10의 반도체 메모리 장치(100)는 도 1 및 도 2를 참조하여 설명한 반도체 메모리 장치(100)와 실질적으로 동일하다.
컨트롤러(201)는 리드 전압 제어부(210), 에러 정정 블록(230), 리드 히스토리 테이블 저장부(250) 및 리드 리트라이 테이블 저장부(270)를 포함한다. 리드 리트라이 테이블 저장부(270)를 더 포함한다는 점을 제외하고, 도 10에 도시된 컨트롤러(201)는 도 1에 도시된 컨트롤러(200)와 실질적으로 동일하다.
리드 리트라이 테이블 저장부(270)는 리드 리트라이 테이블(Read-retry table; RRT)을 저장한다. 리드 리트라이 테이블은 미리 고정된 값으로 정해진 복수 개의 리드 전압들을 포함하는 테이블이다. 동일한 데이터에 대한 에러 정정 실패가 반복됨에 따라, 리드 전압 제어부(210)는 리드 리트라이 테이블에 저장되어 있는 리드 전압들을 순차적으로 적용하여 리드 동작을 반복하게 된다. 리드 리트라이 테이블 및 이를 이용한 리드 동작은 본 발명의 기술 분야에 널리 알려져 있으므로 이에 대한 설명은 생략하기로 한다.
본 발명의 다른 실시 예에 따른 컨트롤러(201)에 의하면, 리드 전압 제어부(210)는 리드 데이터에 대한 에러 정정 실패 발생 시 먼저 리드 히스토리 테이블을 이용하여 리드 동작을 수행하고, 그럼에도 불구하고 에러 정정 실패가 반복 발생하는 경우 리드 리트라이 테이블을 이용하여 리드 동작을 수행할 수 있다. 본 발명의 다른 실시 예에 따른 컨트롤러(201)의 동작 방법에 대해서는 도 11 내지 도 13d를 참조하여 후술하기로 한다.
도 11은 도 10의 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 11을 참조하면, 도 10의 실시 예에 따른 컨트롤러(201)의 동작 방법은, 호스트로부터 리드 요청을 수신하는 단계(S100), 리드 히스토리 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어하는 단계(S200) 및 리드 리트라이 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어하고, 리드 히스토리 테이블을 업데이트하는 단계(S300)를 포함한다.
단계(S100)에서, 메모리 시스템(1000)은 호스트로부터 리드 요청을 수신한다. 보다 구체적으로, 메모리 시스템(1000)의 컨트롤러(200)는 호스트로부터 리드 요청을 수신한다. 리드 요청과 함께, 컨트롤러(200)는 리드 데이터가 저장되어 있는 논리 주소를 호스트로부터 수신할 것이다. 컨트롤러(200)는 수신한 논리 주소를 물리 주소로 변환할 것이다. 이후 단계에서 컨트롤러(200)는 변환된 물리 주소에 기초하여, 수신된 리드 요청에 대응하는 데이터를 리드하도록 반도체 메모리 장치(100)를 제어할 것이다.
단계(S200)에서, 컨트롤러(200)는 리드 히스토리 테이블 저장부(250)에 저장된 리드 히스토리 테이블을 이용하여, 반도체 메모리 장치의 리드 동작을 제어할 것이다. 단계(S200)는 도 8에 도시된 단계들(S210, S220, S230, S240, S250, S260)을 포함할 수 있다. 즉, 도 11의 단계(S200)은 도 8 내지 도 9c를 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다.
단계(S200)에 의해 반복적으로 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정이 계속하여 실패한 경우 추가 리드 방식을 이용한 리드 동작이 수행될 수 있다. 도 11의 실시 예에서, 상기 추가 리드 방식은 리드 리트라이 테이블을 이용한 리드 방식일 수 있다.
도 11의 실시 예에 의하면, 상기 추가 리드 방식으로서 단계(S300)가 수행된다. 보다 구체적으로, 리드 히스토리 테이블(RHT)에 포함된 모든 리드 전압들(VR1", VR1', VR1)에 대하여 리드 동작을 수행한 결과 모든 리드 데이터에 대하여 에러 정정 실패가 발생한 경우, 단계(S200)이 종료되고 단계(S300)이 수행된다. 단계(S200)이 수행되는 도중에 리드 데이터에 대하여 에러 정정에 성공하는 경우, 리드 동작은 종료되고 단계(S300)은 수행되지 않을 수 있다. 이하, 도 12를 참조하여 더욱 자세히 설명하기로 한다.
도 12는 도 11의 동작 방법을 보다 상세히 나타내는 순서도이다.
도 12를 참조하면, 리드 히스토리 테이블에 포함된 리드 전압을 이용한 리드 동작에 실패한 경우, 리드 리트라이 테이블을 참조하여 다음 번 리드 동작에 사용될 리드 전압을 결정한다(S310). 이 경우 리드 리트라이 테이블의 첫 번째 리드 전압이 다음 번 리드 동작에 사용될 리드 전압으로 결정될 것이다.
이후, 결정된 리드 전압을 리드 동작에 사용하도록, 반도체 메모리 장치를 제어한다(S320).. 단계(S320)에서, 리드 전압 제어부(210)는 셋-파라미터 커맨드를 이용하여, 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압을 설정할 수 있다.
이후 호스트로부터 수신한 리드 요청에 대응하는 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다(S330). 이에 따라, 리드 리트라이 테이블에 포함된 첫 번째 리드 전압을 이용하여 리드 동작이 수행될 것이다.
단계(S340)에서, 반도체 메모리 장치(100)로부터 수신될 리드 데이터에 대하여 에러 정정 실패가 발생하였는지 여부를 판단한다(S230). 에러 정정에 실패한 경우(S340: 예), 현재 리드 동작에 사용된 리드 전압이 리드 리트라이 테이블 상의 마지막 리드 전압인지 여부를 판단한다(S350). 현재 리드 리트라이 테이블의 첫 번째 리드 전압을 이용하여 리드 동작을 수행하였으므로(S350: 아니오), 단계(S310)로 진행하여 리드 리트라이 테이블의 두 번째 리드 전압을 다음 리드 동작에 사용될 리드 전압으로 결정하고(S310), 리드 동작을 반복 진행한다(S320). 이에 따라, 에러 정정 실패가 반복되는 경우, 리드 리트라이 테이블에 포함된 마지막 리드 전압까지 모두 이용하여 리드 동작을 수행하게 될 것이다.
단계(S340)의 판단 결과 에러 정정에 성공한 경우(S340: 예), 에러 정정된 데이터는 호스트로 전달될 것이다. 한편, 이 경우 현재 리드 동작에 사용된 리드 전압에 기초하여 리드 히스토리 테이블을 업데이트한다(S360). 단계(S340)의 판단 결과 에러 정정에 성공하였다는 것은 현재 수행된 리드 동작이 이제 가장 최근에 리드 패스된 리드 동작이 되었음을 의미한다. 따라서, 현재 리드 동작에 사용된 리드 동작을 가장 리드 히스토리 테이블에 추가한다. 업데이트 된 리드 히스토리 테이블은, 다음 번의 호스트로부터의 리드 요청에 대응하는 리드 동작 시 사용될 것이다.
도 13a, 도 13b, 도 13c 및 도 13d는 리드 히스토리 테이블의 업데이트를 예시적으로 설명하기 위한 도면이다. 최초 상태에서, 리드 히스토리 테이블은 아무런 리드 전압을 포함하지 않을 수 있다.
도 13a를 참조하면, 호스트로부터의 제1 요청에 의해, 제i 메모리 블록(BLKi)에 포함된 제1 페이지의 리드 동작에 리드 전압(VR1)이 사용되었다. 리드 전압(VR1)은 리드 리트라이 테이블에 포함된 전압일 수 있다. 리드 전압(VR1)에 의해 리드 데이터가 에러 정정에 성공함에 따라(ㄴ340: 아니오), 리드 패스에 사용된 리드 전압이 리드 히스토리 테이블(RHT_0)에 업데이트될 수 있다(S360).
도 13b를 참조하면, 호스트로부터의 제2 요청에 의해, 제i 메모리 블록(BLKi)에 포함된 제2 페이지에 대한 리드 동작이 수행될 수 있다. 이 경우, 도 11의 단계(S200)에 따라 먼저 이전에 업데이트 된 리드 히스토리 테이블(RHT_0)을 이용하여 반도체 메모리 장치의 리드 동작을 제어한다. 도 13b의 문턱 전압 분포에 의하면, 도 13a의 리드 히스토리 테이블(RHT_0)에 포함된 리드 전압(VR1)을 이용하여 리드 전압을 수행하는 경우 에러 정정 실패가 발생할 것이다. 이에 따라, 도 11의 단계(S300)으로 진행하여, 리드 리트라이 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어한다.
도 13b의 예시에서, 리드 리트라이 테이블에 포함된 복수의 리드 전압들 중 리드 전압(VR1a)이 포함되어 있는 경우를 가정하기로 한다. 리드 리트라이 테이블에 포함된 복수의 리드 전압들을 이용하여 리드 동작을 반복 수행하는 과정에서, 리드 전압(VR1a)에 의해 리드 동작이 수행될 수 있다. 이에 따라, 도 12의 단계(S340)에서 에러 정정이 성공할 수 있다(S340: 아니오). 리드 전압(VR1a)에 의해 리드 데이터가 에러 정정에 성공함에 따라, 리드 패스에 사용된 리드 전압이 리드 히스토리 테이블(RHT_0)에 업데이트될 수 있다(S360). 이에 따라, 현재 리드 동작에 사용된 리드 전압(VR1a)에 기초하여 리드 히스토리 테이블을 업데이트한다. 보다 구체적으로, 도 13a에 도시된 리드 히스토리 테이블(RHT_0)에 리드 전압(VR1a)을 추가하여, 업데이트 된 리드 히스토리 테이블(RHT_a)을 생성한다. 업데이트 된 리드 히스토 테이블(RHT_a)을 참조하면, 가장 최근에 수행된 리드 패스 된 리드 동작(R1_t1)에서 사용된 리드 전압(VR1a)과, 그 이전에 수행된 리드 패스 된 리드 동작(R1_t2), 즉 도 13a에서 사용된 리드 전압(VR1)이 포함되어 있다.
도 13c를 참조하면, 호스트로부터의 제3 요청에 의해, 제i 메모리 블록(BLKi)에 포함된 제3 페이지에 대한 리드 동작이 수행될 수 있다. 이 경우, 도 11의 단계(S200)에 따라 먼저 이전에 업데이트 된 리드 히스토리 테이블(RHT_a)을 이용하여 반도체 메모리 장치의 리드 동작을 제어한다. 단계(S200)에서, 도 13b의 리드 히스토리 테이블(RHT_a)에 포함된 리드 전압들(VR1a, VR1)을 순차적으로 이용하여 리드 전압을 수행할 것이다. 도 13c의 문턱 전압 분포에 의하면, 리드 히스토리 테이블(RHT_a)에 포함된 리드 전압들(VR1a, VR1)을 이용하여 리드 전압을 수행하는 경우 에러 정정 실패가 반복적으로 발생할 것이다. 이에 따라, 도 11의 단계(S300)으로 진행하여, 리드 리트라이 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어한다.
도 13c의 예시에서, 리드 리트라이 테이블에 포함된 복수의 리드 전압들 중 리드 전압(VR1b)이 포함되어 있는 경우를 가정하기로 한다. 리드 리트라이 테이블에 포함된 복수의 리드 전압들을 이용하여 리드 동작을 반복 수행하는 과정에서, 리드 전압(VR1b)에 의해 리드 동작이 수행될 수 있다. 이에 따라, 도 12의 단계(S340)에서 에러 정정이 성공할 수 있다(S340: 아니오). 리드 전압(VR1b)에 의해 리드 데이터가 에러 정정에 성공함에 따라, 리드 패스에 사용된 리드 전압이 리드 히스토리 테이블(RHT_a)에 업데이트될 수 있다. 이에 따라, 현재 리드 동작에 사용된 리드 전압(VR1b)에 기초하여 리드 히스토리 테이블을 업데이트한다. 보다 구체적으로, 도 13b에 도시된 리드 히스토리 테이블(RHT_a)에 리드 전압(VR1b)을 추가하여, 업데이트 된 리드 히스토리 테이블(RHT_b)을 생성한다. 업데이트 된 리드 히스토 테이블(RHT_b)을 참조하면, 가장 최근에 수행된 리드 패스 된 리드 동작(R1_t1)에서 사용된 리드 전압(VR1b)과, 그 이전에 수행된 리드 패스 된 리드 동작(R1_t2)에서 사용된 리드 전압(VR1a) 및 가장 먼저 수행된 리드 패스 된 리드 동작(R1_t3)에서 사용된 리드 전압(VR1)이 포함되어 있다.
도 13c를 참조하면, 리드 히스토리 테이블(RHT_b)의 깊이는 3이므로, 제i 메모리 블록(BLKi)에 대한 3개의 리드 전압들(VR1b, VR1a, VR1)이 리드 히스토리 테이블(RHT_b)에 포함된다.
도 13d를 참조하면, 호스트로부터의 제4 요청에 의해, 제i 메모리 블록(BLKi)에 포함된 제4 페이지에 대한 리드 동작이 수행될 수 있다. 이 경우, 도 11의 단계(S200)에 따라 먼저 이전에 업데이트 된 리드 히스토리 테이블(RHT_b)을 이용하여 반도체 메모리 장치의 리드 동작을 제어한다. 단계(S200)에서, 도 13c의 리드 히스토리 테이블(RHT_b)에 포함된 리드 전압들(VR1b, VR1a, VR1)을 순차적으로 이용하여 리드 전압을 수행할 것이다. 도 13c의 문턱 전압 분포에 의하면, 리드 히스토리 테이블(RHT_b)에 포함된 리드 전압들(VR1b, VR1a, VR1)을 이용하여 리드 전압을 수행하는 경우 에러 정정 실패가 반복적으로 발생할 것이다. 이에 따라, 도 11의 단계(S300)으로 진행하여, 리드 리트라이 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어한다.
도 13d의 예시에서, 리드 리트라이 테이블에 포함된 복수의 리드 전압들 중 리드 전압(VR1c)이 포함되어 있는 경우를 가정하기로 한다. 리드 리트라이 테이블에 포함된 복수의 리드 전압들을 이용하여 리드 동작을 반복 수행하는 과정에서, 리드 전압(VR1c)에 의해 리드 동작이 수행될 수 있다. 이에 따라, 도 12의 단계(S340)에서 에러 정정이 성공할 수 있다(S340: 아니오). 리드 전압(VR1c)에 의해 리드 데이터가 에러 정정에 성공함에 따라, 리드 패스에 사용된 리드 전압이 리드 히스토리 테이블(RHT_b)에 업데이트될 수 있다. 이에 따라, 현재 리드 동작에 사용된 리드 전압(VR1b)에 기초하여 리드 히스토리 테이블을 업데이트한다. 보다 구체적으로, 도 13c에 도시된 리드 히스토리 테이블(RHT_b)에 리드 전압(VR1c)을 추가하여, 업데이트 된 리드 히스토리 테이블(RHT_b)을 생성한다.
리드 히스토리 테이블(RHT_b)의 깊이가 3이므로, 새로운 리드 전압(VR1c)을 추가하기 위해서는 현재 리드 히스토리 테이블(RHT_b)에 포함된 3개의 리드 전압들(VR1b, VR1a, VR1) 중 어느 하나가 제외되어야 한다. 본 발명의 실시 예에서, 가장 먼저 리드 히스토리 테이블에 업데이트 되었던 리드 전압(VR1)이 제거된다. 이에 따라, 업데이트 된 리드 히스토리 테이블(RHT_c)은 가장 최근의 3개의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에서 사용된 리드 전압들(VR1c, VR1b, VR1a)을 포함한다.
도 14는 본 발명의 또다른 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1002)은 반도체 메모리 장치(100) 및 컨트롤러(202)를 포함한다. 도 14의 반도체 메모리 장치(100)는 도 1 및 도 2를 참조하여 설명한 반도체 메모리 장치(100)와 실질적으로 동일하다.
컨트롤러(202)는 리드 전압 제어부(210), 에러 정정 블록(230), 리드 히스토리 테이블 저장부(250) 및 최적 리드 전압 탐색부(280)를 포함한다. 최적 리드 전압 탐색부(280)를 더 포함한다는 점을 제외하고, 도 14에 도시된 컨트롤러(201)는 도 1에 도시된 컨트롤러(200)와 실질적으로 동일하다.
최적 리드 전압 탐색부(270)는 리드 대상이 되는 페이지의 메모리 셀들의 문턱 전압 분포에 기초하여 최적 리드 전압을 탐색한다. 보다 구체적으로, 최적 리드 전압 탐색부(280)는 복수의 참조 리드 전압에 기초하여 리드 동작을 반복 수행하도록 반도체 메모리 장치를 제어하고, 복수의 참조 리드 전압에 대응하는 데이터를 분석하여 복수의 문턱 전압 상태들 사이의 밸리(valley)를 탐색한다. 최적 리드 전압 탐색부(270)의 최적 리드 전압 탐색 방법에 대해서는 도 16 내지 도 17을 참조하여 후술하기로 한다.
도 15는 도 14의 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 15를 참조하면, 도 14의 실시 예에 따른 컨트롤러(202)의 동작 방법은, 호스트로부터 리드 요청을 수신하는 단계(S100), 리드 히스토리 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어하는 단계(S200) 및 최적 리드 전압 탐색 방식을 이용하여, 반도체 메모리 장치의 리드 동작을 제어하고, 리드 히스토리 테이블을 업데이트하는 단계(S301)를 포함한다.
단계(S100)에서, 메모리 시스템(1000)은 호스트로부터 리드 요청을 수신한다. 보다 구체적으로, 메모리 시스템(1000)의 컨트롤러(200)는 호스트로부터 리드 요청을 수신한다. 리드 요청과 함께, 컨트롤러(200)는 리드 데이터가 저장되어 있는 논리 주소를 호스트로부터 수신할 것이다. 컨트롤러(200)는 수신한 논리 주소를 물리 주소로 변환할 것이다. 이후 단계에서 컨트롤러(200)는 변환된 물리 주소에 기초하여, 수신된 리드 요청에 대응하는 데이터를 리드하도록 반도체 메모리 장치(100)를 제어할 것이다.
단계(S200)에서, 컨트롤러(200)는 리드 히스토리 테이블 저장부(250)에 저장된 리드 히스토리 테이블을 이용하여, 반도체 메모리 장치의 리드 동작을 제어할 것이다. 단계(S200)는 도 8에 도시된 단계들(S210, S220, S230, S240, S250, S260)을 포함할 수 있다. 즉, 도 15의 단계(S200)은 도 8 내지 도 9c를 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다.
단계(S200)에 의해 반복적으로 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정이 계속하여 실패한 경우 추가 리드 방식을 이용한 리드 동작이 수행될 수 있다. 도 15의 실시 예에서, 상기 추가 리드 방식은 최적 리드 전압 탐색 방식을 이용한 리드 방식일 수 있다.
도 15의 실시 예에 의하면, 상기 추가 리드 방식으로서 단계(S301)가 수행된다. 보다 구체적으로, 최적 리드 전압 탐색부(280)의 제어에 의해, 반도체 메모리 장치(100)는 복수의 참조 리드 전압에 기초하여 리드 동작을 반복 수행한다. 복수의 참조 리드 전압에 의한 복수의 리드 결과에 기초하여, 문턱 전압 분포의 밸리에 해당하는 최적 리드 전압이 결정되고, 결정된 최적 리드 전압에 기초하여 리드 동작이 수행된다.
단계(S301)에 대한 구체적인 실시 예에서는 도 16 및 도 17을 참조하여 더욱 자세히 설명하기로 한다.
도 16은 도 15의 동작 방법을 보다 상세히 나타내는 순서도이다. 도 17은 도 16의 단계들(S315, S325)을 설명하기 위한 도면이다. 이하에서는 도 16 및 도 17을 함께 참조하여, 본 발명의 실시 예에 따른 컨트롤러의 동작 방법을 설명하기로 한다.
도 16을 참조하면, 리드 히스토리 테이블에 포함된 리드 전압을 이용한 리드 동작에 실패한 경우, 최적 리드 전압 탐색부(280)는 복수의 참조 리드 전압(VR1_1~VR1_7)에 기초하여 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다(S315). 보다 구체적으로, 최적 리드 전압 탐색부(280)는 복수의 참조 리드 전압(VR1_1~VR1_7)에 대응하는 리드 커맨드를 생성하여 반도체 메모리 장치(100)로 전달하고, 반도체 메모리 장치(100)로부터 복수의 참조 리드 전압(VR1_1~VR1_7)에 기초한 리드 결과를 수신할 수 있다. 도 17에 도시된 예시에 의하면, 소거 상태(E)와 프로그램 상태(P1) 사이의 복수의 참조 리드 전압(VR1_1~VR1_7)에 기초하여 리드 동작이 수행된다. 각각의 참조 리드 전압(VR1_1~VR1_7)에 의해 수행된 리드 동작의 결과인 리드 데이터들은 컨트롤러(202)로 전달될 수 있다.
이후 최적 리드 전압 탐색부(280)는 복수의 리드 결과에 기초하여, 문턱 전압 분포의 밸리에 해당하는 최적 리드 전압을 결정한다(S325). 도 17에 도시된 예시에서, 복수의 참조 리드 전압(VR1_1~VR1_7) 중 제1 참조 리드 전압(VR1_1)에 의해 리드된 데이터에 포함된 1의 비트의 개수(N_B1)는 도 17의 문턱 전압 분포에서 제1 참조 리드 전압(VR1_1)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수일 수 있다. 한편, 복수의 참조 리드 전압(VR1_1~VR1_7) 중 제2 참조 리드 전압(VR1_2)에 의해 리드된 데이터에 포함된 1의 비트의 개수(N_B2)는 도 17의 문턱 전압 분포에서 제2 참조 리드 전압(VR1_1)보다 작은 문턱 전압을 갖는 메모리 셀들의 개수일 수 있다. 따라서, 구간 (VR1_1, VR1_2) 사이의 문턱 전압을 갖는 메모리 셀들의 개수는 제2 참조 리드 전압(VR1_2)에 의해 리드된 데이터에 포함된 1의 비트의 개수(N_B2)에서 제1 참조 리드 전압(VR1_1)에 의해 리드된 데이터에 포함된 1의 비트의 개수(N_B1)를 뺀 값일 수 있다. 이와 같은 방식으로, 최적 리드 전압 탐색부(280)는 복수의 참조 리드 전압(VR1_1~VR1_7)에 의해 정의되는 복수의 구간들((VR1_1, VR1_2) ~ (VR1_6, VR1_7))에 각각 포함된 메모리 셀들의 개수를 산출할 수 있다. 이후 최적 리드 전압 탐색부(280)는 메모리 셀을 가장 적게 포함하는 구간들((VR1_3, VR1_4), (VR1_4, VR1_5))을 결정할 수 있고, 이들 구간에 공통으로 포함되는 제4 참조 리드 전압(VR1_4)을 최적 리드 전압으로 결정할 수 있다.
이후, 컨트롤러(202)는 결정된 최적 리드 전압에 기초하여 리드 동작을 수행하도록, 반도체 메모리 장치(100)를 제어한다(S335). 단계(S335)에서, 리드 전압 제어부(210)는 셋-파라미터 커맨드를 이용하여, 결정된 최적 리드 전압을 반도체 메모리 장치(100)의 리드 동작에 사용되는 리드 전압으로 설정할 수 있다. 또한, 단계(S335)에서, 컨트롤러(202)는 호스트로부터 수신한 리드 요청에 대응하는 리드 커맨드를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 수신한 리드 커맨드에 대응하여 리드 동작을 수행할 것이다. 이 단계에서, 반도체 메모리 장치(100)는 결정된 최적 리드 전압에 기초하여 리드 동작을 수행하고, 리드된 데이터를 컨트롤러(202)로 전달할 수 있다.
컨트롤러(202)의 에러 정정 블록(230)은 반도체 메모리 장치(100)로부터 수신한 리드 데이터에 대한 에러 정정 동작을 수행한다. 반도체 메모리 장치로부터의 리드 데이터에 대한 에러 정정이 실패하는 경우(S345: 예), 리드 동작은 종료될 것이다.
반도체 메모리 장치로부터의 리드 데이터에 대한 에러 정정이 성공하는 경우(S345: 예), 에러 정정된 데이터는 호스트로 전달될 것이다. 한편, 이 경우 현재 리드 동작에 사용된 리드 전압에 기초하여 리드 히스토리 테이블을 업데이트한다(S355). 단계(S345)의 판단 결과 에러 정정에 성공하였다는 것은 현재 수행된 리드 동작이 이제 가장 최근에 리드 패스된 리드 동작이 되었음을 의미한다. 따라서, 현재 리드 동작에 사용된 리드 동작을 가장 리드 히스토리 테이블에 추가한다. 업데이트 된 리드 히스토리 테이블은, 다음 번의 호스트로부터의 리드 요청에 대응하는 리드 동작 시 사용될 것이다.
도 18a는 본 발명의 또다른 실시 예에 따른 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 18a를 참조하면, 메모리 시스템(1003)은 반도체 메모리 장치(100) 및 컨트롤러(203)를 포함한다. 도 18a의 반도체 메모리 장치(100)는 도 1 및 도 2를 참조하여 설명한 반도체 메모리 장치(100)와 실질적으로 동일하다.
컨트롤러(203)는 리드 전압 제어부(210), 에러 정정 블록(230), 리드 히스토리 테이블 저장부(250), 리드 리트라이 테이블 저장부(270) 및 최적 리드 전압 탐색부(280)를 포함한다. 리드 리트라이 테이블 저장부(270) 및 최적 리드 전압 탐색부(280)를 더 포함한다는 점을 제외하고, 도 18a에 도시된 컨트롤러(203)는 도 1에 도시된 컨트롤러(200)와 실질적으로 동일하다.
도 18a의 리드 리트라이 테이블 저장부(270)는 도 10을 참조하여 설명한 리드 리트라이 테이블 저장부(270)와 실질적으로 동일할 수 있다. 한편, 도 18a의 최적 리드 전압 탐색부(280)는 도 14를 참조하여 설명한 최적 리드 전압 탐색부(280)와 실질적으로 동일할 수 있다. 따라서, 리드 리트라이 테이블 저장부(270) 및 최적 리드 전압 탐색부(280)에 대한 중복된 설명은 생략하기로 한다.
도 18b는 도 18a의 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 18b를 참조하면, 도 18a의 실시 예에 따른 컨트롤러(203)의 동작 방법은, 호스트로부터 리드 요청을 수신하는 단계(S100), 리드 히스토리 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어하는 단계(S200), 리드 리트라이 테이블을 이용하여 반도체 메모리 장치의 리드 동작을 제어하고, 리드 히스토리 테이블을 업데이트하는 단계(S300) 및 최적 리드 전압 탐색 방식을 이용하여, 반도체 메모리 장치의 리드 동작을 제어하고, 리드 히스토리 테이블을 업데이트하는 단계(S301)를 포함한다.
단계(S100)에서, 메모리 시스템(1000)은 호스트로부터 리드 요청을 수신한다. 보다 구체적으로, 메모리 시스템(1000)의 컨트롤러(200)는 호스트로부터 리드 요청을 수신한다. 리드 요청과 함께, 컨트롤러(203)는 리드 데이터가 저장되어 있는 논리 주소를 호스트로부터 수신할 것이다. 컨트롤러(203)는 수신한 논리 주소를 물리 주소로 변환할 것이다. 이후 단계에서 컨트롤러(203)는 변환된 물리 주소에 기초하여, 수신된 리드 요청에 대응하는 데이터를 리드하도록 반도체 메모리 장치(100)를 제어할 것이다.
단계(S200)에서, 컨트롤러(203)는 리드 히스토리 테이블 저장부(250)에 저장된 리드 히스토리 테이블을 이용하여, 반도체 메모리 장치의 리드 동작을 제어할 것이다. 단계(S200)는 도 8에 도시된 단계들(S210, S220, S230, S240, S250, S260)을 포함할 수 있다. 즉, 도 18b의 단계(S200)은 도 8 내지 도 9c를 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다.
단계(S200)에 의해 반복적으로 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정이 계속하여 실패한 경우 단계(S300)가 수행된다. 보다 구체적으로, 리드 히스토리 테이블(RHT)에 포함된 모든 리드 전압들(VR1", VR1', VR1)에 대하여 리드 동작을 수행한 결과 모든 리드 데이터에 대하여 에러 정정 실패가 발생한 경우, 단계(S200)이 종료되고 단계(S300)이 수행된다. 단계(S200)이 수행되는 도중에 리드 데이터에 대하여 에러 정정에 성공하는 경우, 리드 동작은 종료되고 단계(S300)은 수행되지 않을 수 있다. 단계(S300)는 도 12에 도시된 단계들(S310, S320, S330, S340, S350, S360)을 포함할 수 있다. 즉, 도 18b의 단계(S300)은 도 12 내지 도 13d를 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다.
단계(S300)에서 리드 리트라이 테이블에 의해 반복적으로 리드 동작을 수행한 결과, 리드 데이터에 대한 에러 정정이 계속하여 실패한 경우 단계(S301)가 수행된다. 보다 구체적으로, 최적 리드 전압 탐색부(280)의 제어에 의해, 반도체 메모리 장치(100)는 복수의 참조 리드 전압에 기초하여 리드 동작을 반복 수행한다. 복수의 참조 리드 전압에 의한 복수의 리드 결과에 기초하여, 문턱 전압 분포의 밸리에 해당하는 최적 리드 전압이 결정되고, 결정된 최적 리드 전압에 기초하여 리드 동작이 수행된다. 단계(S301)는 도 16에 도시된 단계들(S315, S325, S335, S345, S355)을 포함할 수 있다. 즉, 도 18b의 단계(S301)은 도 16 내지 도 17을 참조하여 설명한 것과 실질적으로 동일하게 수행될 수 있다.
도 19a, 도 19b 및 도 19c는 본 발명의 실시 예들에 따른 리드 히스토리 테이블을 나타내는 도면이다.
먼저 도 19a를 참조하면, 각각의 메모리 블록들(BLK1~BLKz)에 대한 리드 전압들을 포함하는 리드 히스토리 테이블이 도시되어 있다. 도 19a의 실시 예에서, 리드 히스토리 테이블의 깊이(depth)는 3이다. 따라서, 각각의 메모리 블록들(BLK1~BLKz)마다, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들이 리드 히스토리 테이블에 포함된다. 보다 구체적으로, 제1 메모리 블록(BLK1)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_a1, VR1_b1, VR1_c1)이 리드 히스토리 테이블에 포함된다. 또한, 제2 메모리 블록(BLK2)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_a2, VR1_b2, VR1_c2)이 리드 히스토리 테이블에 포함된다. 이와 같은 방식으로, 제z 메모리 블록(BLKz)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_az, VR1_bz, VR1_cz)이 리드 히스토리 테이블에 포함된다. 전술한 바와 같이, 도 19a에 도시된 리드 히스토리 테이블의 깊이인 3은 예시적인 것으로서, 다양한 범위의 깊이(depth)가 리드 히스토리 테이블에 적용될 수 있다.
도 19b를 참조하면, 각각의 메모리 블록들(BLK1~BLKz)에 포함된 페이지들(P1~Pn)에 대한 리드 전압들을 포함하는 리드 히스토리 테이블이 도시되어 있다. 도 19b의 실시 예에서, 리드 히스토리 테이블의 깊이(depth)는 3이다. 따라서, 각각의 메모리 블록들(BLK1~BLKz)의 각 페이지들(P1~Pn)마다, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들이 리드 히스토리 테이블에 포함된다. 보다 구체적으로, 제1 메모리 블록(BLK1)의 제1 페이지(P1)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_a11, VR1_b11, VR1_c11)이 리드 히스토리 테이블에 포함된다. 또한, 제1 메모리 블록(BLK1)의 제2 페이지(P2)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_a21, VR1_b21, VR1_c21)이 리드 히스토리 테이블에 포함된다. 이와 같은 방식으로, 제1 메모리 블록(BLK1)의 제n 페이지(Pn)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_an1, VR1_bn1, VR1_cn1)이 리드 히스토리 테이블에 포함된다. 다른 메모리 블록들(BLK2~BLKz)에 포함된 페이지들(P1~Pn) 각각에 대해서도 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들이 리드 히스토리 테이블에 포함될 수 있다. 전술한 바와 같이, 도 19b에 도시된 리드 히스토리 테이블의 깊이인 3은 예시적인 것으로서, 다양한 범위의 깊이(depth)가 리드 히스토리 테이블에 적용될 수 있다.
메모리 블록에 포함된 복수의 페이지들(P1~Pn) 각각에 대한 리드 전압을 리드 히스토리 테이블에 포함하는 경우, 메모리 시스템(1000, 1001, 1002, 1003)의 성능이 향상되나 리드 히스토리 테이블 저장부(250)의 용량이 커지게 된다. 이에 따라, 메모리 블록에 포함된 복수의 페이지들(P1~Pn)을 그룹화하여 각 그룹에 대한 리드 전압을 리드 히스토리 테이블에 포함시킬 수 있다.
도 19c를 참조하면, 각각의 메모리 블록들(BLK1~BLKz)에 포함된 페이지 그룹(GR1~GRk)에 대한 리드 전압들을 포함하는 리드 히스토리 테이블이 도시되어 있다. 하나의 페이지 그룹은 복수의 페이지를 포함할 수 있다. 도 19c의 실시 예에서, 리드 히스토리 테이블의 깊이(depth)는 3이다. 따라서, 각각의 메모리 블록들(BLK1~BLKz)의 각 페이지 그룹들(GR1~GRk)마다, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_T2, R1_t3)에 사용된 리드 전압들이 리드 히스토리 테이블에 포함된다. 보다 구체적으로, 제1 메모리 블록(BLK1)의 제1 페이지 그룹(GR1)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_a11, VR1_b11, VR1_c11)이 리드 히스토리 테이블에 포함된다. 또한, 제1 메모리 블록(BLK1)의 제2 페이지 그룹(GR2)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_a21, VR1_b21, VR1_c21)이 리드 히스토리 테이블에 포함된다. 이와 같은 방식으로, 제1 메모리 블록(BLK1)의 제k 페이지 그룹(GRk)에 대해서, 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들(VR1_ak1, VR1_bk1, VR1_ck1)이 리드 히스토리 테이블에 포함된다. 다른 메모리 블록들(BLK2~BLKz)에 포함된 페이지 그룹들(GR1~GRk) 각각에 대해서도 최근의 3회의 리드 패스된 리드 동작들(R1_t1, R1_t2, R1_t3)에 사용된 리드 전압들이 리드 히스토리 테이블에 포함될 수 있다. 전술한 바와 같이, 도 19c에 도시된 리드 히스토리 테이블의 깊이인 3은 예시적인 것으로서, 다양한 범위의 깊이(depth)가 리드 히스토리 테이블에 적용될 수 있다.
도 20은 도 19c에 도시된 리드 히스토리 테이블을 설명하기 위한 도면이다. 도 20을 참조하면, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 제1 내지 제n 페이지들(Page 1~Page n)을 포함한다. 한편, 제1 내지 제n 페이지들(Page 1~Page n)은 제1 내지 제k 페이지 그룹들(GR1~GRk)로 그룹화될 수 있다. 도 20의 예시에서, 제1 내지 제k 페이지 그룹들(GR1~GRk) 각각은 8개의 페이지를 포함하는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 다양한 개수의 페이지가 하나의 페이지 그룹을 구성할 수 있다.
도 21은 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압 분포를 나타내는 도면이다. 멀티-레벨 셀에 의하면, 하나의 메모리 셀에 2 비트의 데이터를 저장할 수 있다. 2 비트의 데이터를 저장하기 위해, 메모리 셀의 문턱 전압은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 어느 하나에 속하게 된다. 멀티-레벨 셀의 문턱 전압을 구분하기 위해 제1 리드 전압(VR1), 제2 리드 전압(VR2) 및 제3 리드 전압(VR3)을 이용하게 된다. 본 발명의 실시 예에 의하면, 멀티-레벨 셀의 판독에 이용되는 제1 내지 제3 리드 전압(VR1~VR3) 각각에 대하여 리드 히스토리 테이블을 이용할 수 있다.
도 22는 멀티-레벨 셀을 포함하는 메모리 블록에 대한 리드 히스토리 테이블의 일 예를 나타내는 도면이다.
도 22를 참조하면, 각각의 메모리 블록들(BLK1~BLKz)에 대한 제1 내지 제3 리드 전압들을 포함하는 리드 히스토리 테이블(RHT_MLC)이 도시되어 있다. 도 22의 실시 예에서, 리드 히스토리 테이블의 깊이(depth)는 2이다. 따라서, 각각의 메모리 블록들(BLK1~BLKz)마다, 최근의 2회의 리드 패스된 리드 동작들에 사용된 리드 전압들이 리드 히스토리 테이블에 포함된다. 보다 구체적으로, 멀티-레벨 셀의 리드 동작을 위해, 도 21에 도시된 바와 같이 제1 내지 제3 리드 전압들(VR1~VR3)을 각각 이용하는 서브 리드 동작이 수행될 수 있다. 제1 서브 리드 동작은 소거 상태(E)와 제1 프로그램 상태(P1)를 구분하기 위한 서브 리드 동작이고, 제2 서브 리드 동작은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 구분하기 위한 서브 리드 동작이며, 제3 서브 리드 동작은 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)를 구분하기 위한 서브 리드 동작이다.
도 22의 리드 히스토리 테이블(RHT_MLC)에서, 제1 메모리 블록(BLK1)에 대해 최근의 2회의 리드 패스된 제1 서브 리드 동작(R1_t1, R1_t_2)에 사용된 리드 전압들(VR1_a1, VR1_b1)이 리드 히스토리 테이블에 포함된다. 또한, 제1 메모리 블록(BLK1)에 대해 최근의 2회의 리드 패스된 제2 서브 리드 동작(R2_t1, R2_t2)에 사용된 리드 전압들(VR2_a1, VR2_b1)이 리드 히스토리 테이블에 포함된다. 또한, 제1 메모리 블록(BLK1)에 대해 최근의 2회의 리드 패스된 제3 서브 리드 동작(R3_t1, R3_t2)에 사용된 리드 전압들(VR3_a1, VR3_b1)이 리드 히스토리 테이블에 포함된다. 다른 메모리 블록들(BLK2~BLKz)에 대해서도 마찬가지이다.
도 22에는 메모리 셀 당 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC)을 위한 리드 히스토리 테이블(RHT_MLC)이 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 특히, 트리플-레벨 셀(triple-level cell; TLC), 쿼드-레벨 셀(quad-level cell; QLC) 또는 5비트 이상의 데이터를 저장하는 메모리 셀들에 대해서도 본 발명의 실시 예에 따른 리드 히스토리 테이블 및 이를 이용한 리드 동작이 적용될 수 있다.
도 23은 도 1, 도 10, 도 14 또는 도18a의 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 23을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 반도체 메모리 장치(1100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 컨트롤러(1200)는 도 1, 도 10, 도 14 또는 도 18a를 참조하여 설명한 컨트롤러(200, 201, 202, 203)일 수 있다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 또한 컨트롤러(1200)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1220)은 에러 정정 블록(1250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(1100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 24는 도 23의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 24를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 24에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(1100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 23을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 25는 도 24를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 25에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 25에서, 도 24를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 23을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 23 및 도 24를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200~203: 컨트롤러 210: 리드 전압 제어부
230: 에러 정정 블록 250: 리드 히스토리 테이블 저장부
270: 리드 리트라이 테이블 저장부 280: 최적 리드 전압 검출부

Claims (18)

  1. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서;
    호스트로부터 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 포함된 데이터에 대한 리드 요청을 수신하는 단계; 및
    리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함하고,
    상기 리드 히스토리 테이블은 상기 어느 하나의 메모리 블록에 대한 복수의 리드 패스 동작들에 각각 사용된 리드 전압들을 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  2. 제1 항에 있어서, 상기 리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계는:
    상기 리드 요청에 대응하는 제1 리드 커맨드를 생성하여, 상기 반도체 메모리 장치로 전달하는 단계;
    상기 반도체 메모리 장치로부터 수신되는, 상기 제1 리드 커맨드에 대응하는 리드 데이터에 대한 제1 에러 정정 실패가 발생하였는지 여부를 판단하는 단계; 및
    상기 제1 에러 정정 실패가 발생하는 경우, 상기 리드 히스토리 테이블에 포함된 복수의 리드 전압들 중, 가장 최근에 리드 패스된 제1 리드 동작에 사용된 제1 리드 전압을 다음 리드 동작에 사용될 리드 전압으로 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  3. 제2 항에 있어서, 상기 리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계는:
    상기 결정된 리드 전압에 대응하는 셋-파라미터 커맨드를 상기 반도체 메모리 장치로 전달하고,
    상기 리드 요청에 대응하는 제2 리드 커맨드를 생성하여, 상기 반도체 메모리 장치로 전달하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  4. 제3 항에 있어서, 상기 리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계는:
    상기 반도체 메모리 장치로부터 수신되는, 상기 제2 리드 커맨드에 대응하는 리드 데이터에 대한 제2 에러 정정 실패가 발생하였는지 여부를 판단하는 단계; 및
    상기 제2 에러 정정 실패가 발생하는 경우, 상기 리드 히스토리 테이블에 포함된 복수의 리드 전압들 중, 상기 제1 리드 동작 이전의 리드 패스된 제2 리드 동작에 사용된 제2 리드 전압을 다음 리드 동작에 사용될 리드 전압으로 결정하는 단계를 더 포함하는, 컨트롤러의 동작 방법.
  5. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러의 동작 방법으로서;
    호스트로부터 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 포함된 데이터에 대한 리드 요청을 수신하는 단계;
    리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계; 및
    상기 리드 히스토리 테이블을 이용한 리드 데이터에 대한 에러 정정이 실패하는 경우, 추가 리드 방식을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 리드 히스토리 테이블을 업데이트하는 단계를 포함하고,
    상기 리드 히스토리 테이블은 상기 어느 하나의 메모리 블록에 대한 복수의 리드 패스 동작들에 각각 사용된 리드 전압들을 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  6. 제5 항에 있어서, 상기 추가 리드 방식을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 리드 히스토리 테이블을 업데이트하는 단계는,
    리드 리트라이 테이블을 이용하여 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  7. 제6 항에 있어서, 상기 리드 리트라이 테이블을 이용하여 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계는:
    상기 리드 리트라이 테이블에 포함된 복수의 리드 전압들 중 선택된 제1 리드 전압을 이용하여 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계; 및
    상기 제1 리드 전압에 대응하는 리드 데이터에 대한 에러 정정이 실패하는 경우, 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압들 중 선택된 제2 리드 전압을 이용하여 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  8. 제6 항에 있어서, 상기 리드 리트라이 테이블을 이용하여 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계는:
    상기 리드 리트라이 테이블에 포함된 복수의 리드 전압들 중 선택된 제1 리드 전압을 이용하여 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계; 및
    상기 제1 리드 전압에 대응하는 리드 데이터에 대한 에러 정정이 성공하는 경우, 상기 제1 리드 전압에 기초하여 상기 리드 히스토리 테이블을 업데이트하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  9. 제5 항에 있어서, 상기 추가 리드 방식을 이용하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 리드 히스토리 테이블을 업데이트하는 단계는,
    최적 리드 전압 탐색 방식을 이용하여, 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  10. 제9 항에 있어서, 상기 최적 리드 전압 탐색 방식을 이용하여, 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계는:
    복수의 참조 리드 전압에 기초하여 리드 동작을 반복 수행하도록 상기 반도체 메모리 장치를 제어하는 단계;
    상기 반도체 메모리 장치로부터 수신되는 복수의 리드 결과에 기초하여, 최적 리드 전압을 결정하는 단계; 및
    상기 최적 리드 전압에 기초하여 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 단계를 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 최적 리드 전압 탐색 방식을 이용하여, 상기 반도체 메모리 장치의 리드 동작을 제어하는 단계는:
    상기 최적 리드 전압에 대응하는 리드 데이터에 대한 에러 정정이 성공하는 경우, 상기 최적 리드 전압에 기초하여 상기 리드 히스토리 테이블을 업데이트하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  12. 제5 항에 있어서, 상기 리드 히스토리 테이블을 이용하여, 상기 리드 요청에 대응하는 데이터를 리드하도록 상기 반도체 메모리 장치를 제어하는 단계는:
    상기 리드 요청에 대응하는 제1 리드 커맨드를 생성하여, 상기 반도체 메모리 장치로 전달하는 단계;
    상기 반도체 메모리 장치로부터 수신되는, 상기 제1 리드 커맨드에 대응하는 리드 데이터에 대한 제1 에러 정정 실패가 발생하였는지 여부를 판단하는 단계; 및
    상기 제1 에러 정정 실패가 발생하는 경우, 상기 리드 히스토리 테이블에 포함된 복수의 리드 전압들 중, 가장 최근에 리드 패스된 제1 리드 동작에 사용된 제1 리드 전압을 다음 리드 동작에 사용될 리드 전압으로 결정하는 단계를 포함하는, 컨트롤러의 동작 방법.
  13. 복수의 메모리 블록들을 포함하는 반도체 메모리 장치를 제어하는 컨트롤러로서:
    상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 대한 복수의 제1 및 제2 리드 패스 동작에 각각 사용된 제1 및 제2 리드 전압을 포함하는 리드 히스토리 테이블을 저장하는 리드 히스토리 테이블 저장부;
    상기 리드 히스토리 테이블에 기초하여, 반도체 메모리 장치의 리드 동작에 사용되는 리드 전압을 조절하는 리드 전압 제어부; 및
    호스트로부터 수신된 리드 요청에 대응하여 상기 반도체 메모리 장치로부터 수신되는 제1 데이터에 대한 에러 정정 동작을 수행하는 에러 정정 블록을 포함하고,
    상기 제1 데이터에 대한 에러 정정 동작이 실패하는 경우, 상기 리드 전압 제어부는 상기 제1 및 제2 리드 전압 중 가장 최근에 상기 리드 히스토리 테이블에 업데이트된 상기 제1 리드 전압을 선택하고, 상기 제1 리드 전압에 기초하여 상기 리드 요청에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 컨트롤러.
  14. 제13 항에 있어서, 상기 컨트롤러는 상기 제1 리드 전압에 기초한 상기 리드 동작에 대응하는 제2 데이터를 수신하고,
    상기 제2 데이터에 대한 에러 정정 동작이 실패하는 경우, 상기 리드 전압 제어부는 상기 제1 리드 전압 이전에 상기 리드 히스토리 테이블에 업데이트 된 상기 제2 리드 전압을 선택하고, 상기 제2 리드 전압에 기초하여 상기 리드 요청에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 컨트롤러.
  15. 제14 항에 있어서, 상기 컨트롤러는 리드 리트라이 테이블을 저장하는 리드 리트라이 테이블 저장부를 더 포함하고,
    상기 컨트롤러는 상기 제2 리드 전압에 기초한 상기 리드 동작에 대응하는 제3 데이터를 수신하며,
    상기 제3 데이터에 대한 에러 정정 동작이 실패하는 경우, 상기 리드 전압 제어부는 상기 리드 리트라이 테이블에 포함된 복수의 리드 전압들 중 제3 리드 전압에 기초하여 상기 리드 요청에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 컨트롤러.
  16. 제15 항에 있어서, 상기 컨트롤러는 상기 제3 리드 전압에 기초한 상기 리드 동작에 대응하는 제4 데이터를 수신하며,
    상기 제4 데이터에 대한 에러 정정 동작이 성공하는 경우, 상기 제3 리드 전압이 상기 리드 히스토리 테이블에 업데이트 되는 것을 특징으로 하는, 컨트롤러.
  17. 제14 항에 있어서, 상기 컨트롤러는 복수의 참조 리드 전압에 기초하여 문턱 전압 분포의 밸리를 탐색하는 최적 리드 전압 탐색부를 더 포함하고,
    상기 컨트롤러는 상기 제2 리드 전압에 기초한 상기 리드 동작에 대응하는 제3 데이터를 수신하며,
    상기 제3 데이터에 대한 에러 정정 동작이 실패하는 경우, 상기 리드 전압 제어부는 최적 리드 전압 탐색부에 의해 탐색된 밸리에 대응하는 최적 리드 전압에 기초하여 상기 리드 요청에 대응하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 것을 특징으로 하는, 컨트롤러.
  18. 제17 항에 있어서, 상기 컨트롤러는 상기 최적 리드 전압에 기초한 상기 리드 동작에 대응하는 제4 데이터를 수신하며,
    상기 제4 데이터에 대한 에러 정정 동작이 성공하는 경우, 상기 최적 리드 전압이 상기 리드 히스토리 테이블에 업데이트 되는 것을 특징으로 하는, 컨트롤러.
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