KR20220155541A - 표시장치 - Google Patents

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capacitor
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이유진
박희진
송희림
이철곤
전무경
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삼성디스플레이 주식회사
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Abstract

화소는 구동 트랜지스터, 스위칭 트랜지스터, 제1 및 제2 커패시터를 포함한다. 상기 구동 트랜지스터의 게이트는 제1 절연층의 하측에 배치되고, 상기 제1 커패시터의 제1 전극을 정의하는 제1 도전성 패턴은 상기 제1 절연층의 하측에 배치된다. 상기 제1 커패시터의 제2 전극 및 상기 제2 커패시터의 제1 전극을 정의하는 제2 도전성 패턴은 상기 제1 절연층 상측에 배치되고, 상기 제2 커패시터의 제2 전극을 정의하는 제3 도전성 패턴은 상기 제2 도전성 패턴을 커버하는 제2 절연층의 상측에 배치되고, 상기 데이터 라인은 상기 제2 절연층의 상측에 배치될 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 산화물 트랜지스터를 구비한 표시장치에 관한 것이다.
표시장치는 복수 개의 화소들 및 복수 개의 화소들을 제어하는 구동회로(예컨대, 스캔 구동회로 및 데이터 구동회로)를 포함한다. 복수 개의 화소들 각각은 표시소자 및 표시소자를 제어하는 화소의 구동회로를 포함한다. 화소의 구동회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
스캔 구동회로 및/또는 데이터 구동회로는 복수 개의 화소들과 동일한 공정을 통해 형성될 수 있다. 스캔 구동회로 및/또는 데이터 구동회로는 유기적으로 연결된 복수 개의 트랜지스터들을 포함할 수 있다.
본 발명의 목적은 표시품질이 향상된 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 복수 개의 절연층, 제1 방향으로 연장된 제1 데이터 라인 및 상기 제1 방향에 교차하는 제2 방향으로 연장된 제1 스캔라인에 전기적으로 연결된 제1 화소, 및 제2 데이터 라인 및 상기 제1 스캔라인에 전기적으로 연결된 제2 화소를 포함하는 표시패널을 포함한다. 상기 제1 화소는, 제1 노드에 전기적으로 접속된 제1 전극, 제1 전원 전압을 수신하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광 다이오드; 소스, 드레인, 반도체 영역, 및 제2 노드에 전기적으로 연결된 게이트를 포함하고, 제2 전원 전압을 수신하는 제1 전압라인과 상기 제1 노드 사이에 전기적으로 접속된 제1 트랜지스터; 상기 제1 데이터 라인과 상기 제2 노드 사이에 전기적으로 접속된 제2 트랜지스터; 상기 제2 노드와 제1 전압을 수신하는 제2 전압라인 사이에 전기적으로 접속된 제3 트랜지스터; 상기 제1 노드와 상기 제2 노드 사이에 전기적으로 접속된 제1 커패시터; 제2 전압을 수신하는 제3 전압라인과 상기 제1 노드 사이에 전기적으로 접속된 제4 트랜지스터; 상기 제1 전압라인과 상기 제1 트랜지스터의 상기 드레인 또는 상기 소스 사이에 전기적으로 접속된 제5 트랜지스터; 및 상기 제1 전압라인과 상기 제1 노드 사이에 전기적으로 접속된 제2 커패시터를 포함할 수 있다. 상기 복수 개의 절연층은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고, 상기 제1 트랜지스터의 상기 게이트는 상기 제1 절연층의 하측에 배치되고, 상기 제1 커패시터의 제1 전극을 정의하는 제1 도전성 패턴은 상기 제1 절연층의 하측에 배치되고, 상기 제1 커패시터의 제2 전극 및 상기 제2 커패시터의 제1 전극을 정의하는 제2 도전성 패턴은 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고, 상기 제2 커패시터의 제2 전극을 정의하는 제3 도전성 패턴은 상기 제2 절연층의 상측에 배치되고, 상기 제1 데이터 라인은 상기 제2 절연층의 상측에 배치된다.
본 발명의 일 실시예에 따르면, 상기 제2 방향 내에서, 상기 제2 도전성 패턴은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치되고, 상기 제2 도전성 패턴에 중첩하는 상기 제3 도전성 패턴의 일부 영역은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 도전성 패턴의 내측에 개구부가 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 개구부를 통과하는 연결전극은 상기 제2 도전성 패턴과 상기 제1 전극을 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 따르면, 평면상에서 볼 때, 상기 제1 도전성 패턴과 상기 제2 도전성 패턴은 실질적으로 상기 상기 제3 도전성 패턴의 내측에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제5 트랜지스터의 드레인 또는 소스는 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제3 도전성 패턴에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 도전성 패턴은, 평면상에서 볼 때, 상기 제1 도전성 패턴에 실질적으로 중첩하는 전극부분 및 상기 전극부분으로부터 상기 제1 방향으로 연장되며, 상기 제1 컨택홀에 중첩하는 제1 연결부분을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 복수 개의 절연층은 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함할 수 있다. 상기 제1 전압라인은 상기 제3 절연층 상에 배치되고, 상기 제3 절연층을 관통하는 제2 컨택홀을 통해서 상기 제3 도전성 패턴에 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 도전성 패턴은 상기 전극부분으로부터 상기 제2 방향으로 연장되며, 상기 제2 컨택홀에 중첩하는 제2 연결부분을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시패널은 상기 제1 트랜지스터의 상기 반도체 영역에 중첩하고, 상기 제1 트랜지스터의 상기 반도체 영역의 하측에 배치된 도전성 패턴을 더 포함할 수 있다. 상기 반도체 영역은 금속 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전성 패턴은 상기 제3 도전성 패턴에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시패널은 도전성 패턴들을 더 포함할 수 있다. 상기 제2 내지 제5 트랜지스터 각각은 드레인, 소스, 반도체 영역, 및 게이트를 포함할 수 있다. 상기 반도체 영역은 금속 산화물을 포함할 수 있다. 상기 도전성 패턴들은 상기 반도체 영역의 하측에 배치되고, 상기 제2 내지 제5 트랜지스터 각각의 상기 반도체 영역은 상기 도전성 패턴들 중 대응하는 도전성 패턴에 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 내지 제5 트랜지스터 각각의 상기 게이트는 상기 대응하는 도전성 패턴에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 화소는, 상기 발광 다이오드의 상기 제1 전극과 상기 제2 전극 사이에 접속된 제3 커패시터를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시패널은 상기 제2 절연층 상에 배치되고, 상기 제2 방향으로 연장되며 상기 제1 전원 전압을 수신하는 제4 전압라인을 더 포함할 수 있다. 상기 제2 전압라인 및 상기 제3 전압라인은 상기 제4 전압라인과 동일한 층 상에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 표시패널은 도전성 패턴들을 더 배치될 수 있다. 상기 제2 내지 상기 제4 전압라인 각각은 상기 도전성 패턴들 중 대응하는 도전성 패턴에 중첩하고, 상기 도전성 패턴들은 상기 제2 내지 상기 제4 전압라인의 하측에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 제1 전극, 제1 전원 전압을 수신하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광 다이오드, 데이터 라인으로부터 데이터 신호에 대응하는 전압을 출력하는 스위칭 트랜지스터, 상기 스위칭 트랜지스터로부터 수신된 전압을 축적하는 제1 커패시터, 상기 제1 커패시터에 축적된 전압에 대응하도록 상기 발광 다이오드의 전류량을 제어하는 구동 트랜지스터 및 상기 제1 전원 전압보다 높은 레벨의 제2 전원 전압을 수신하는 전압라인과 상기 구동 트랜지스터의 출력 단자 사이에 접속된 제2 커패시터를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 구동 트랜지스터의 게이트는 제1 절연층의 하측에 배치되고, 상기 제1 커패시터의 제1 전극을 정의하는 제1 도전성 패턴은 상기 제1 절연층의 하측에 배치되고, 상기 제1 커패시터의 제2 전극 및 상기 제2 커패시터의 제1 전극을 정의하는 제2 도전성 패턴은 상기 제1 절연층 상측에 배치되고, 상기 제2 커패시터의 제2 전극을 정의하는 제3 도전성 패턴은 상기 제2 도전성 패턴을 커버하는 제2 절연층의 상측에 배치되고, 상기 데이터 라인은 상기 제2 절연층의 상측에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 평면상에서 볼 때, 상기 제1 도전성 패턴과 상기 제2 도전성 패턴은 실질적으로 상기 상기 제3 도전성 패턴의 내측에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 도전성 패턴의 내측에 개구부가 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 커패시터에 병렬적으로 연결된 제3 커패시터를 더 포함할 수 있다. 상기 제1 도전성 패턴은 상기 제3 커패시터의 제1 전극을 정의하고, 상기 제3 커패시터의 제2 전극을 정의하는 제4 도전성 패턴은 상기 제1 도전성 패턴의 하측에 배치되고, 상기 제1 도전성 패턴과 중첩할 수 있다.
상술한 바에 따르면, 표시패널의 두께 방향 내에서 구동 트랜지스터의 게이트와 데이터 라인 사이의 거리가 상대적으로 증가한다. 구동 트랜지스터의 게이트와 데이터 라인 사이의 커플링이 감소될 수 있다.
제2 전원 전압(ELVDD)을 수신하는 제3 도전성 패턴이 구동 트랜지스터의 게이트와 데이터 라인의 커플링을 차단할 수 있다. 또한 구동 트랜지스터의 게이트와 제3 도전성 패턴 사이의 거리가 상대적으로 증가하여 이들 사이의 기생 커패시턴스가 감소될 수 있다.
구동 트랜지스터의 게이트와 데이터 라인 사이의 거리가 증가됨에 따라 데이터 신호에 의해서 구동 트랜지스터의 게이트-소스 전압이 변동되는 것을 방지할 수 있다. 화소의 위치에 따라 나타나는 휘도 편차가 감소될 수 있다.
제1 커패시터와 제4 커패시터는 병렬연결된다. 구동 트랜지스터의 게이트와 데이터 라인 사이의 커플링이 발생하더라도, 스토리지 커패시터의 용량이 증가되기 때문에, 데이터 신호에 의해서 구동 트랜지스터의 게이트-소스 전압의 변동성이 감소한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 3은 도 2에 도시된 화소를 구동하기 위한 구동신호들의 파형도이다.
도 4는 본 발명의 일 실시예에 따른 화소에 대응하는 표시패널의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 화소들의 평면도이다.
도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 화소들에 포함된 패턴들의 적층순서에 따른 평면도이다.
도 7은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 8은 본 발명의 일 실시예에 따른 화소에 대응하는 표시패널의 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 화소에 포함된 패턴들의 적층순서에 따른 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 블럭도이다. 표시장치(DD)는 타이밍 제어부(TC), 스캔 구동회로(SDC), 데이터 구동회로(DDC), 및 표시패널(DP)을 포함한다. 본 실시예에서 표시패널(DP)은 발광형 표시패널로 설명된다. 발광형 표시패널은 유기발광 표시패널 또는 무기발광 표시패널을 포함할 수 있다.
타이밍 제어부(TC)는 입력 영상신호들을 수신하고, 스캔 구동회로(SDC)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(D-RGB)을 생성한다. 타이밍 제어부(TC)는 영상 데이터들(D-RGB)과 각종 제어 신호들(DCS, SCS)을 출력한다.
스캔 구동회로(SDC)는 타이밍 제어부(TC)로부터 스캔 제어 신호(SCS)를 수신한다.　스캔 제어 신호(SCS)는 스캔 구동회로(SDC)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 스캔 구동회로(SDC)는 복수 개의 스캔 신호들을 생성하고, 대응하는 스캔 신호라인들(SL11 내지 SL1n)에 순차적으로 출력한다.　또한, 스캔 구동회로(SDC)는 스캔 제어 신호(SCS)에 응답하여 복수 개의 발광 제어 신호들을 생성하고, 대응하는 발광 신호라인들(EL1 내지 ELn)에 복수 개의 발광 제어 신호들을 출력한다.
도 1에서 복수 개의 스캔 신호들과 복수 개의 발광 제어 신호들이 하나의 스캔 구동회로(SDC)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되는 것은 아니다. 본 발명의 일 실시예에서, 표시장치(DD)는 복수 개의 스캔 구동회를 포함할 수 있다. 또한, 본 발명의 일 실시예에서, 복수 개의 스캔 신호들을 생성하여 출력하는 구동회로와 복수 개의 발광 제어 신호들을 생성하여 출력하는 구동회로는 별개로 형성될 수 있다.
데이터 구동회로(DDC)는 타이밍 제어부(TC)로부터 데이터 제어 신호(DCS) 및 영상 데이터들(D-RGB)을 수신한다. 데이터 구동회로(DDC)는 영상 데이터들(D-RGB)을 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1 내지 DLm)에 출력한다. 데이터 신호들은 영상 데이터들(D-RGB)의 계조값에 대응하는 아날로그 전압들이다.
발광 표시패널(DP)은 복수 개 그룹의 스캔라인들을 포함할 수 있다. 도 1에는 제1 그룹의 스캔 신호라인들(SL11 내지 SL1n)을 예시적으로 도시하였다. 발광 표시패널(DP)은 발광 신호라인들(EL1 내지 ELn), 데이터 라인들(DL1 내지 DLm), 제1 전압라인(VL1), 제2 전압라인(VL2), 제3 전압라인(VL3), 제4 전압라인(VL4), 및 복수 개의 화소들(PX)을 포함한다.
제1 그룹의 스캔 신호라인들(SL11 내지 SL1n)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 나열될 수 있다. 데이터 라인들(DL1 내지 DLm)은 제1 그룹의 스캔 신호라인들(SL11 내지 SL1n)과 교차할 수 있다.
제1 전압라인(VL1)은 제1 전원 전압(ELVSS)을 수신한다. 제2 전압라인(VL2)은 제2 전원 전압(ELVDD)을 수신한다. 제2 전원 전압(ELVDD)은 제1 전원 전압(ELVSS)보다 높은 레벨을 갖는다. 제3 전압라인(VL3)은 기준 전압(Vref, 이하, 제1 전압)을 수신한다. 제4 전압라인(VL4)은 초기화 전압(Vint, 이하, 제2 전압)을 수신한다. 제1 전압(Vref)은 제2 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 제2 전압(Vint)은 제2 전원 전압(ELVDD)보다 낮은 레벨을 갖는다. 본 실시예에서 제2 전압(Vint)은 제1 전압(Vref) 및 제1 전원 전압(ELVSS)보다 낮은 레벨을 가질 수 있다.
제1 전압라인(VL1), 제2 전압라인(VL2), 제3 전압라인(VL3) 및 제4 전압라인(VL4) 중 적어도 어느 하나는 제1 방향(DR1)으로 연장된 라인과 제2 방향(DR2)으로 연장된 라인 중 적어도 하나를 포함할 수 있다. 전압라인의 제1 방향(DR1)으로 연장된 라인과 제2 방향(DR2)으로 연장된 라인은 도 4에 도시된 복수 개의 절연층들(10 내지 40) 중 서로 다른 층 상에 배치되더라도 서로 전기적으로 연결될 수 있다.
이상에서, 도 1을 참조하여 일 실시예에 따른 표시장치(DD)를 설명하였으나, 본 발명의 표시장치(DD)는 이에 제한되지 않는다. 화소 구동회로의 구성에 따라 신호라인들이 더 추가되거나, 생략될 수 있다. 또한, 하나의 화소(PX)와 신호라인들의 전기적 연결관계도 변경될 수 있다.
복수 개의 화소들(PX)은 서로 다른 컬러광을 생성하는 복수 개의 그룹을 포함할 수 있다. 예컨대, 레드 컬러광을 생성하는 레드 화소들, 그린 컬러광을 생성하는 그린 화소들, 및 블루 컬러광을 생성하는 블루 화소들을 포함할 수 있다. 레드 화소의 발광 다이오드, 그린 화소의 발광 다이오드, 및 블루 화소의 발광 다이오드는 서로 다른 물질의 발광층을 포함할 수 있다.
화소 구동회로는 복수 개의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 스캔 구동회로(SDC)와 데이터 구동회로(DDC) 중 적어도 어느 하나는 화소 구동회로와 동일한 공정을 통해 형성된 복수 개의 트랜지스터들을 포함할 수 있다.
포토리소그래피 공정과 식각 공정을 복수 회 진행하여 베이스 기판 상에 상술한 신호라인들, 복수 개의 화소들(PX), 스캔 구동회로(SDC), 및 데이터 구동회로(DDC)를 형성할 수 있다.
복수 회의 증착공정 또는 코팅공정을 통해 베이스 기판 상에 복수 개의 절연층들을 형성할 수 있다. 복수 개의 절연층들은 유기층 및/또는 무기층을 포함한다. 복수 개의 절연층들 중 어느 하나는 복수 개의 절연 패턴들을 포함할 수 있다. 복수 개의 절연층들 각각은 복수 개의 화소들(PX)에 중첩한다. 복수 개의 절연층들에는 컨택홀이 형성될 수 있다. 복수 개의 컨택홀들은 복수 개의 화소들(PX)마다 소정의 규칙으로 배열될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다. 도 3은 도 2에 도시된 화소(PXij)를 구동하기 위한 구동신호들의 파형도이다.
도 2에는 제1 그룹의 스캔라인들(SL11 내지 SL1n, 도 1 참조) 중 i번째 스캔라인(SL1i)에 연결되고, 복수 개의 데이터 라인들(DL1 내지 DLm, 도 1 참조) 중 j번째 데이터 라인(DLj)에 연결된 화소(PXij)를 대표적으로 도시하였다. 화소(PXij)는 제2 그룹의 스캔라인들 중 i번째 스캔라인(SL2i)에 연결되고, 제3 그룹의 스캔라인들 중 i번째 스캔라인(SL3i)에 연결된다.
본 실시예에서 화소 구동회로는 제1 내지 제5 트랜지스터들(T1 내지 T5), 제1 커패시터(C1) 내지 제3 커패시터(C3), 및 발광 다이오드(OLED)를 포함할 수 있다. 본 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5)은 N타입으로 설명된다. 다만, 이에 제한되지 않고, 제1 내지 제5 트랜지스터들(T1 내지 T5) 중 적어도 하나 이상은 P타입의 트랜지스터일 수 있다. 또한, 본 발명의 일 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5) 중 적어도 하나는 생략되거나, 추가적인 트랜지스터가 화소(PXij)에 더 포함될 수 있다.
본 실시예에서 제1 내지 제5 트랜지스터들(T1 내지 T5) 각각은 2개의 게이트들을 포함하는 것으로 도시하였으나, 적어도 어느 하나의 트랜지스터는 1개의 게이트만을 포함할 수 있다. 제2 내지 제5 트랜지스터들(T2 내지 T5) 각각의 상부 게이트(G2-1, G3-1, G4-1, G5-1)와 하부 게이트(G2-2, G3-2, G4-2, G5-2)는 서로 전기적으로 연결된 것으로 도시하였으나, 이에 제한되지 않는다. 제2 내지 제5 트랜지스터들(T2 내지 T5) 각각의 하부 게이트(G2-2, G3-2, G4-2, G5-2)는 플로팅 전극일 수도 있다.
본 실시예에서 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트(G1-1)가 연결된 노드는 제1 노드(ND1)로 정의되고, 제1 트랜지스터(T1)의 소스(S1)가 연결된 노드는 제2 노드(ND2)로 정의될 수 있다.
발광 다이오드(OLED)는 제1 노드(ND1)에 전기적으로 접속된 제1 전극, 제1 전원 전압(ELVSS)을 수신하는 제2 전극, 및 제1 전극과 제2 전극 사이에 배치된 발광층을 포함한다. 발광 다이오드(OLED)에 대한 구체적인 설명은 후술한다.
제1 트랜지스터(T1)는 제2 전원 전압(ELVDD)을 수신하는 제2 전압라인(VL2)과 제2 노드(ND2) 사이에 전기적으로 접속된다. 제1 트랜지스터(T1)는 제2 노드(ND2)에 접속된 소스(S1, 이하, 제1 소스), 드레인(D1, 이하 제1 드레인), 반도체 영역, 및 제2 노드(ND2)에 전기적으로 연결된 게이트(G1-1, 이하 제1 상부 게이트)를 포함할 수 있다. 제1 트랜지스터(T1)는 제2 노드(ND2)에 연결된 게이트(G1-2, 이하 제1 하부 게이트)를 더 포함할 수 있다.
제2 트랜지스터(T2)는 제1 데이터 라인(DLj)과 제1 노드(ND1) 사이에 전기적으로 접속된다. 제2 트랜지스터(T2)는 제1 노드(ND1)에 접속된 소스(S2, 이하, 제2 소스), 제1 데이터 라인(DLj)에 접속된 드레인(D2, 이하 제2 드레인), 반도체 영역, 및 제1 그룹의 i번째 스캔라인(SL1i)에 연결된 게이트(G2-1, 이하 제2 상부 게이트)를 포함할 수 있다. 제2 트랜지스터(T2)는 제2 상부 게이트(G2-1)에 전기적으로 연결된 게이트(G2-2, 이하 제2 하부 게이트)를 더 포함할 수 있다. 후술하는 제3 내지 제5 트랜지스터(T3 내지 T5)는 제2 상부 게이트(G2-1)와 제2 하부 게이트(G2-2)에 대응하는 상부 게이트(G3-1, G4-1, G5-1)와 하부 게이트(G3-2, G4-2, G5-2)를 포함할 수 있다.
제3 트랜지스터(T3)는 제1 노드(ND1)와 제1 전압(Vref)을 수신하는 제3 전압라인(VL3) 사이에 전기적으로 접속된다. 제3 트랜지스터(T3)는 제1 노드(ND1)에 접속된 드레인(D3, 이하, 제3 드레인), 제3 전압라인(VL3)에 접속된 소스(S3, 이하 제3 소스), 반도체 영역, 및 제2 그룹의 i번째 스캔라인(SL2i)에 연결된 제3 상부 게이트(G3-1)를 포함할 수 있다.
제4 트랜지스터(T4)는 제2 전압(Vint)을 수신하는 제4 전압라인(VL4)과 제2 노드(ND2) 사이에 전기적으로 접속된다. 제4 트랜지스터(T4)는 제2 노드(ND2)에 접속된 드레인(D4, 이하, 제4 드레인), 제4 전압라인(VL4)에 접속된 소스(S4, 이하 제4 소스), 반도체 영역, 및 제3 그룹의 i번째 스캔라인(SL3i)에 연결된 제4 상부 게이트(G4-1)를 포함할 수 있다.
제5 트랜지스터(T5)는 제2 전압라인(VL2)과 제1 드레인(D1) 또는 제1 소스(S1) 사이에 전기적으로 접속된다. 본 실시예에서 제5 트랜지스터(T5)는 제2 전압라인(VL2)에 접속된 소스(S5, 이하, 제5 소스), 제1 드레인(D1)에 접속된 드레인(D5, 이하 제5 드레인), 반도체 영역, 및 i번째 발광 신호라인(ELi)에 연결된 제5 상부 게이트(G5-1)를 포함할 수 있다.
제1 커패시터(C1)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 전기적으로 접속된다. 제1 커패시터(C1)는 제1 노드(ND1)에 접속하는 제1 전극(E1-1) 및 제2 노드(ND2)에 접속하는 제2 전극(E1-2)을 포함한다.
제2 커패시터(C2)는 제2 전압라인(VL2)와 제2 노드(ND2) 사이에 전기적으로 접속된다. 제2 커패시터(C2)는 제2 전압라인(VL2)에 접속하는 제1 전극(E2-1) 및 제2 노드(ND2)에 접속하는 제2 전극(E2-2)을 포함한다.
제3 커패시터(C3)는 발광 다이오드(OLED)의 제1 전극과 제2 전극 사이에 전기적으로 접속된다. 제3 커패시터(C3)는 발광 다이오드(OLED)의 제1 전극에 접속하는 제1 전극(E3-1) 및 발광 다이오드(OLED)의 제2 전극에 접속하는 제2 전극(E3-2)을 포함한다.
도 2 및 도 3을 참조하여 화소(PXij)의 동작을 좀 더 상세히 설명한다. 표시장치(DD, 도 1 참조)는 프레임 구간들마다 영상을 표시한다. 제1 그룹의 스캔라인들, 제2 그룹의 스캔라인들, 제3 그룹의 스캔라인들, 및 발광 신호라인들 각각의 신호라인들은 프레임 구간 동안 순차적으로 스캐닝된다. 도 3은 프레임 구간 중 일부를 도시하였다.
도 3을 참조하면, 신호들(Ei, GRi, GWi, GIi) 각각은 일부 구간 동안에 하이레벨(V-HIGH)을 갖고, 일부 구간 동안 로우레벨(V-LOW)을 가질 수 있다. 앞서 설명된 N타입의 제1 내지 제5 트랜지스터들(T1 내지 T5)은 대응하는 제어 신호가 하이레벨(V-HIGH)을 가질 때 턴-온된다.
초기화 구간(IP) 동안, 제3 트랜지스터(T3)와 제4 트랜지스터(T4)가 턴-온된다. 제1 노드(ND1)는 제1 전압(Vref)으로 초기화된다. 제2 노드(ND1)는 제2 전압(Vint)으로 초기화된다. 제1 커패시터(C1)가 제1 전압(Vref)과 제2 전압(Vint)의 차이값으로 초기화된다. 제2 커패시터(C2)가 제2 전원 전압(ELVDD)과 제2 전압(Vint)의 차이값으로 초기화된다. 제3 커패시터(C3)가 제1 전원 전압(ELVSS)과 제2 전압(Vint)의 차이값으로 초기화된다.
보상 구간(CP) 동안, 제3 트랜지스터(T3)와 제5 트랜지스터(T5)가 턴-온된다. 제1 커패시터(C1)에는 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 보상된다.
기입 구간(WP) 동안, 제2 트랜지스터(T2)가 턴-온된다. 제2 트랜지스터(T2)는 데이터 신호(DS)에 대응하는 전압을 출력한다. 결과적으로 제1 커패시터(C1)에는 데이터 신호(DS)에 대응하는 전압값이 충전된다. 제1 커패시터(C1)에는 제1 트랜지스터(T1)의 문턱전압이 보상된 데이터 신호(DS)가 충전된다. 화소들(PX, 도 1 참조)마다 구동 트랜지스터들의 문턱전압이 상이할 수 있는데, 도 2 및 도 3에 도시된 화소(PXij)는 구동 트랜지스터들의 문턱전압의 편차와 무관하게 데이터 신호(DS)에 비례한 크기의 전류를 발광 다이오드(OLED)에 공급할 수 있다.
이후, 발광 구간 동안, 제5 트랜지스터(T5)가 턴-온된다. 제1 트랜지스터(T1)는 제1 커패시터(C1)에 저장된 전압값에 대응하는 전류를 발광 다이오드(OLED)에 제공한다. 발광 다이오드(OLED)는 데이터 신호(DS)에 대응하는 휘도로 발광될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 4는 도 2에 도시된 화소(PXij) 중 일부 구성에 대응하는 부분의 단면을 도시하였다.
도 4를 참조하면, 표시패널(DP)은 베이스층(BS), 베이스층(BS), 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 박막 봉지층(TFE)을 포함할 수 있다. 표시패널(DP)은 반사방지층 또는 굴절률 조절층 등과 같은 기능성층들을 더 포함할 수 있다. 회로 소자층(DP-CL)은 적어도 복수 개의 절연층들과 회로 소자를 포함한다. 이하에서 설명되는 절연층들은 유기층 및/또는 무기층을 포함할 수 있다.
코팅, 증착 등의 공정을 통해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피 및 식각 공정을 통해 절연층, 반도체층 및 도전층을 선택적으로 패턴닝할 수 있다. 이러한 공정을 통해 반도체 패턴, 도전 패턴, 신호라인 등을 형성한다. 동일한 층상에 배치된 패턴은 동일한 공정을 통해서 형성된다.
베이스층(BS)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
베이스층(BS)의 상면에 적어도 하나의 무기층을 형성한다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 후술하는 배리어층(BRL) 및/또는 버퍼층(BFL)을 구성할 수 있다. 배리어층(BRL)과 버퍼층(BFL)은 선택적으로 배치될 수 있다.
배리어층(BRL)은 외부로부터 이물질이 유입되는 것을 방지한다. 배리어층(BRL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 이들 각각은 복수 개 제공될 수 있고, 실리콘옥사이드층들과 실리콘나이트라이드층들은 교번하게 적층될 수 있다.
배리어층(BRL) 상에 도전층(이하, 제1 도전층)이 배치된다. 제1 도전층은 복수 개의 도전패턴을 포함할 수 있다. 도 4에는 제1 도전층의 일부 패턴이 도시되었다. 제1 하부 게이트(G1-2) 및 제2 하부 게이트(G2-2)가 제1 도전층의 도전패턴의 일예로 도시되었다.
버퍼층(BFL)은 제1 하부 게이트(G1-2) 및 제2 하부 게이트(G2-2)을 커버하도록 배리어층(BRL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BS)과 반도체 패턴 및/또는 도전패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체층이 배치된다. 반도체층은 복수 개의 반도체 패턴을 포함할 수 있다. 반도체 패턴은 금속 산화물을 포함할 수 있다. 금속 산화물 반도체는 결정질 또는 비정질 산화물 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 혼합물을 포함할 수 있다. 산화물 반도체는 인듐-주석 산화물(ITO), 인듐-갈륨-아연 산화물(IGZO), 아연 산화물(ZnO), 인듐-아연 산화물(IZnO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-아연-주석 산화물(IZTO), 아연-주석 산화물(ZTO) 등을 포함할 수 있다.
반도체 패턴은 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수 개의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 반도체 영역(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 반도체 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인일 수 있으며, 또 다른 일부분은 신호 전달영역일 수 있다.
도 4a에 도시된 것과 같이, 제1 트랜지스터(T1)의 소스(S1), 반도체 영역(A1), 드레인(D1)이 반도체 패턴으로부터 형성된다. 제1 트랜지스터(T1)의 소스(S1) 및 드레인(D1)은 반도체 영역(A1)로부터 서로 반대 방향으로 연장된다. 제2 트랜지스터(T2)의 소스(S2), 반도체 영역(A2), 및 드레인(D2) 역시 반도체 패턴으로부터 형성된다.
상술한 제1 하부 게이트(G1-2) 및 제2 하부 게이트(G2-2)는 차광 패턴의 기능을 갖는다. 제1 하부 게이트(G1-2) 및 제2 하부 게이트(G2-2)는 제1 트랜지스터(T1)의 반도체 영역(A1) 및 제2 트랜지스터(T2)의 반도체 영역(A2)의 하측에 각각 배치되어 외부로부터 이들에 입사되는 광을 블록킹한다. 차광 패턴은 외부의 광이 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각의 전압-전류 특성을 변화시키는 것을 방지한다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 본 실시예에서 제1 절연층(10)은 표시패널(DP)에 전면적으로 형성되지 않고, 후술하는 특정한 도전 패턴에만 중첩한다. 제1 절연층(10)은 복수 개의 절연패턴들을 포함한다. 도 4에는 제1 절연패턴(10-1), 제2 절연패턴(10-2), 및 제3 절연패턴(10-3)이 예시적으로 도시되었다.
제1 절연패턴(10-1)과 제2 절연패턴(10-2)은 후술하는 제1 상부 게이트(G1-1) 및 제2 상부 게이트(G2-1)에 각각 중첩한다. 제3 절연패턴(10-3)은 후술하는 제1 도전성 패턴(P1)에 중첩한다.
제1 절연층(10) 상에 도전층(이하, 제2 도전층)이 배치된다. 제2 도전층은 제1 절연층(10)의 절연패턴들에 각각 중첩하는 복수 개의 도전패턴을 포함할 수 있다. 도 4에는 제1 상부 게이트(G1-1), 제2 상부 게이트(G2-1), 및 제1 도전성 패턴(P1)이 제2 도전층의 도전패턴의 일예로 도시되었다. 제2 도전층과 제1 절연층이 동일한 공정을 통해서 식각되기 때문에 제2 도전층의 도전패턴과 제1 절연층의 절연패턴이 실질적으로 동일한 형상을 갖는다.
제1 도전성 패턴(P1)은 도 2에 도시된 제1 커패시터(C1)의 제1 전극(E1-1)을 정의한다. 단면상에서 제1 도전성 패턴(P1)은 제1 트랜지스터(T1)의 상부 게이트(G1-1)과 이격된 것으로 도시되었으나, 제1 도전성 패턴(P1)은 제1 트랜지스터(T1)의 상부 게이트(G1-1)과 일체의 형상을 가질 수 있다. 즉, 어느 하나의 도전성 패턴의 제1 부분은 제1 트랜지스터(T1)의 상부 게이트(G1-1)에 해당하고, 제2 부분은 제1 도전성 패턴(P1)에 해당할 수 있다. 이는 도 6c에서 확인 할 수 있다.
버퍼층(BFL) 상에 제1 상부 게이트(G1-1), 제2 상부 게이트(G2-1), 및 제1 도전성 패턴(P1)을 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
제2 절연층(20) 상에 제1 도전성 패턴(P1)에 중첩하는 제2 도전성 패턴(P2)이 배치될 수 있다. 제2 도전성 패턴(P2)은 도 2에 도시된 제1 커패시터(C1)의 제2 전극(E1-2) 및 제2 커패시터(C2)의 제2 전극(E2-2)을 정의한다.
제2 절연층(20) 상에 제2 도전성 패턴(P2)을 커버하는 제3 절연층(30)이 배치된다. 본 실시예에서 제3 절연층(30)은 유기층일 수 있으며, 단층 구조를 가질 수 있으나, 특별히 제한되지 않는다.
제3 절연층(30) 상에 도전층(이하, 제3 도전층)이 배치된다. 제3 도전층은 복수 개의 도전패턴을 포함할 수 있다. 제3 도전층은 도 2에 도시된 제2 커패시터(C2)의 제1 전극(E2-1)을 정의하는 제3 도전성 패턴(P3)을 포함한다. 제3 도전성 패턴(P3)에는 개구부(P3-OP)가 정의될 수 있다.
제3 도전층은 복수 개의 연결전극을 더 포함할 수 있다. 도 4에는 제1 내지 제4 연결전극(CNE1 내지 CNE4)이 예시적으로 도시되었다. 제1 연결전극(CNE1)은 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(117)을 통해서 제1 소스(S1)에 연결되고, 제2 연결전극(CNE2)은 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(107)을 통해서 제2 소스(S2)에 연결되고, 제3 연결전극(CNE3)은 제2 및 제3 절연층(20 및 30)을 관통하는 컨택홀(106)을 통해서 제2 드레인(D2)에 연결된다.
제4 연결전극(CNE4)은 제3 절연층(30)을 관통하는 컨택홀(113)을 통해서 제2 도전성 패턴(P2)에 연결된다. 제4 연결전극(CNE4)은 개구부(P3-OP)의 내측에 배치된다. 제4 연결전극(CNE4)은 제2 도전성 패턴(P2)을 상측에 배치된 제1 전극(AE)에 전기적으로 연결시킨다.
제3 절연층(30) 상에 제3 도전층은 커버하는 제4 절연층(40)이 배치된다. 본 실시예에서 제4 절연층(40)은 유기층일 수 있으며, 단층 구조를 가질 수 있으나, 특별히 제한되지 않는다.
제4 절연층(40) 상에 도전층(이하, 제4 도전층)이 배치된다. 제4 도전층은 복수 개의 도전패턴을 포함할 수 있다. 제4 도전층은 제7 연결전극(CNE7)을 포함한다. 제7 연결전극(CNE7)은 제4 절연층(40)을 관통하는 컨택홀(205)을 통해서 제4 연결전극(CNE4)에 연결된다.
제4 도전층은 데이터 라인(DLj)과 제1 전압라인(VL1)을 더 포함할 수 있다. 데이터 라인(DLj)은 제4 절연층(40)을 관통하는 컨택홀(203)을 통해서 제3 연결전극(CNE3)에 연결된다. 후술하는 발광 다이오드(OLED)의 제1 전극(AE)에 중첩하는 제1 전압라인(VL1)의 일부분은 도 2에 도시된 제3 커패시터(C3)의 제2 전극(E3-2)을 정의한다. 발광 다이오드(OLED)의 제1 전극(AE)의 일부분은 도 2에 도시된 제3 커패시터(C3)의 제1 전극(E3-1)을 정의한다.
제4 절연층(40) 상에 제4 도전층은 커버하는 제5 절연층(50)이 배치된다. 본 실시예에서 제5 절연층(50)은 유기층일 수 있으며, 단층 구조를 가질 수 있으나, 특별히 제한되지 않는다.
발광 다이오드(OLED)의 제1 전극(AE)이 제5 절연층(50) 상에 배치된다. 제1 전극(AE)은 애노드일 수 있다 제5 절연층(50) 상에 화소정의막(PDL)이 배치된다. 제1 전극(AE)은 제5 절연층(50)을 관통하는 컨택홀(301)을 통해 제7 연결전극(CNE7)에 연결된다.
화소정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소정의막(PDL)의 개구부(OP)는 발광영역(PXA)을 정의할 수 있다. 예컨대, 복수 개의 화소들(PX, 도 1 참조)은 표시패널(DP, 도 1 참조)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 복수 개의 화소들(PX)이 배치된 영역은 화소영역으로 정의될 수 있고, 하나의 화소영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워 싸을 수 있다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX)에 공통으로 형성될 수 있다. 정공 제어층(HCL)은 정공 수송층 및 정공 주입층을 포함할 수 있다.
정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에만 배치될 수 있다. 발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다.
본 실시예에서 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 공통적으로 배치된 발광층(EML)은 백색 광 또는 청색 광을 생성할 수 있다. 또한, 발광층(EML)은 다층구조를 가질 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층 및 전자 주입층을 포함할 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 전자 제어층(ECL) 및 제2 전극(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)를 직접 커버한다. 본 발명의 일 실시예에서, 제2 전극(CE)를 직접 커버하는 캡핑층이 더 배치될 수 있다. 본 발명의 일 실시예에서 발광 다이오드(OLED)의 적층구조는 도 4a 및 도 4b에 도시된 구조에서 상하반전된 구조를 가질 수도 있다.
박막 봉지층(TFE)은 적어도 무기층 또는 유기층을 포함한다. 본 발명의 일 실시예에서 박막 봉지층(TFE)은 2개의 무기층과 그 사이에 배치된 유기층을 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소들(PXij, PXij+1)의 평면도이다. 도 6a 내지 도 6h는 본 발명의 일 실시예에 따른 화소들(PXij, PXij+1)의 패턴들의 적층순서에 따른 평면도이다. 이하, 도 1 내지 도 4를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 5에는 동일한 행에 배치된 2개의 화소(PXij, PXij+1)에 대응하는 영역과 그에 인접한 하나의 더미영역(DMA)을 도시하였다. 더미영역(DMA)은 화소행의 일측 및/또는 타측에 배치되거나, 화소행 중 복수 개의 화소들을 사이에 두고 일정한 간격으로 배치될 수 있다.
도 5 및 도 6a를 참조하면, 베이스층(BS, 도 4 참조) 상에 제1 도전층(MP1)의 도전패턴들이 배치된다. 제1 도전층(MP1)의 도전패턴은 제1 더미 전압라인(VL1-D), 제3 더미 전압라인(VL3-D), 제4 더미 전압라인(VL4-D), 제1 그룹의 더미 스캔라인(SL1i-D), 제3 그룹의 더미 스캔라인(SL3i-D), 발광 더미 신호라인(ELi-D)을 포함할 수 있다. 제1 더미 전압라인(VL1-D), 제3 더미 전압라인(VL3-D), 제4 더미 전압라인(VL4-D), 제1 그룹의 더미 스캔라인(SL1i-D), 제3 그룹의 더미 스캔라인(SL3i-D), 및 발광 더미 신호라인(ELi-D)은 후술하는 제2 전압라인(VL2), 제3 전압라인(VL3), 제4 전압라인(VL4), 제1 그룹의 i번째 스캔라인(SL1i), 제3 그룹의 i번째 스캔라인(SL3i), 및 i번째 발광 신호라인(ELi)에 각각 중첩할 수 있다.
제1 도전층(MP1)의 도전패턴은 제1, 제2, 제3, 및 제5 트랜지스터들(T1, T2, T3, T5)의 하부 게이트들(G1-2, G2-2, G3-2, G5-2)을 더 포함할 수 있다. 제4 트랜지스터(T4)의 하부 게이트(G4-2)는 제3 그룹의 더미 스캔라인(SL3i-D)의 일부분에 해당한다.
제1 도전층(MP1)의 도전패턴은 제2 그룹의 i번째 스캔라인(SL2i)을 포함한다. 제3 트랜지스터들(T3)의 하부 게이트(G3-2)는 제2 그룹의 i번째 스캔라인(SL2i)으로부터 연장된다.
도 5 및 도 6b를 참조하면, 버퍼층(BFL, 도 4 참조) 상에 반도체층(SCL)의 반도체 패턴들이 배치된다. 화소(PXij)에 대응하도록 제1 반도체 패턴(SCP1) 및 제2 반도체 패턴(SCP2)이 배치될 수 있다.
제1 반도체 패턴(SCP1)은 제2 및 제3 트랜지스터(T2 및 T3)의 소스(S2, S3), 반도체 영역(A2, A3), 및 드레인(D2, D3)을 포함할 수 있다. 제2 반도체 패턴(SCP2)은 제1, 제4 및 제5 트랜지스터(T1, T4 및 T5)의 소스(S1, S4, S5), 반도체 영역(A1, A4, A5), 및 드레인(D1, D4, D5)을 포함할 수 있다.
도 6b에 도시된 제1 반도체 패턴(SCP1)과 제2 반도체 패턴(SCP2)은 소스/드레인/반도체 영역이 서로 구별되지 않는다. 도 6c를 참조하여 설명되는 상부 게이트들(G1-1, G2-1, G3-1, G4-1, G5-1)을 마스크로 이용하여 환원 공정을 진행한 후 소스/드레인과 반도체 영역이 서로 구별된다.
도 5 및 도 6c를 참조하면, 제1 절연층(10, 도 4 참조) 상에 제1 도전층(MP1)의 도전패턴들이 배치된다. 제1 도전층(MP1)의 도전패턴들은 제1, 제2, 제3, 제4, 및 제5 트랜지스터들(T1 내지 T5)의 상부 게이트들(G1-1, G2-1, G3-1, G4-1, G5-1)을 포함할 수 있다. 상부 게이트들(G1-1, G2-1, G3-1, G4-1, G5-1)을 마스크로 이용하여 환원 공정을 진행하면, 제1 반도체 패턴(SCP1) 및 제2 반도체 패턴(SCP2) 각각의 소스/드레인은 반도체 영역 대비 더 큰 도전성을 갖는다. 환원 공정을 거치면 스위치 기능을 갖는 제1, 제2, 제3, 제4, 및 제5 트랜지스터들(T1 내지 T5)이 완성된다.
제1 도전층(MP1)의 도전패턴들은 제1 도전성 패턴(P1)을 포함할 수 있다. 제1 도전성 패턴(P1)은 제1 트랜지스터(T1)의 상부 게이트(G1-1)와 일체의 형상을 가질 수 있다.
도 5 및 도 6d를 참조하면, 제2 절연층(20, 도 4 참조) 상에 제2 도전층(MP2)의 도전패턴들이 배치된다. 제2 도전층(MP2)의 도전패턴들은 제2 도전성 패턴(P2) 및 중간 연결패턴(CNE-M)을 포함할 수 있다.
도 5 및 도 6e를 참조하면, 제2 절연층(20, 도 4 참조) 상에 제3 절연층(30)이 배치된다. 도 6e에는 제3 절연층(30)에 정의된 복수 개의 컨택홀들(101 내지 123)을 도시하였다. 복수 개의 컨택홀들(101 내지 123) 중 일부는 제2 절연층(20)과 제3 절연층(30)을 모두 관통할 수 있고, 다른 일부는 제3 절연층(30)만을 관통할 수 있다. 도 6a 내지 도 6d를 참조하여 설명한 도전 패턴들 및 후술하는 도 6f에 도시된 도전패턴들이 도 2의 등가회로를 구성하도록 컨택홀들(101 내지 123)을 통해서 전기적으로 연결된다.
도 5 및 도 6f를 참조하면, 제3 절연층(30, 도 4 참조) 상에 제3 도전층(MP3)의 도전패턴들이 배치된다. 제3 도전층(MP3)은 제1 전압라인(VL1), 제3 전압라인(VL3), 제4 전압라인(VL4), 제1 그룹의 i번째 스캔라인(SL1i), 제3 그룹의 i번째 스캔라인(SL3i), i번째 발광 신호라인(ELi)을 포함할 수 있다.
제1 전압라인(VL1)은 컨택홀(101)을 통해 제1 더미 전압라인(VL1-D)에 연결될 수 있다. 제3 전압라인(VL3)은 컨택홀(102)을 통해 제3 더미 전압라인(VL3-D)에 연결될 수 있다. 제4 전압라인(VL4)은 컨택홀(122)을 통해 제4 더미 전압라인(VL4-D)에 연결될 수 있다.
제1 그룹의 i번째 스캔라인(SL1i)은 컨택홀(105)을 통해 제1 그룹의 더미 스캔라인(SL1i-D)에 연결될 수 있다. 제3 그룹의 i번째 스캔라인(SL3i)은 컨택홀(120)을 통해 제3 그룹의 더미 스캔라인(SL3i-D)에 연결될 수 있다. i번째 발광 신호라인(ELi)은 컨택홀(119)을 통해 발광 더미 신호라인(ELi-D)에 연결될 수 있다.
제3 도전층(MP3)은 제1 내지 제6 연결전극(CNE1, CNE2, CNE3, CNE4, CNE5, CNE6)을 더 포함할 수 있다. 제5 연결전극(CNE5)은 컨택홀들(110, 111)을 통해 제2 그룹의 i번째 스캔라인(SL2i)을 제3 트랜지스터(T3)의 상부 게이트(G3-1)에 연결시킨다. 제6 연결전극(CNE6)은 컨택홀들(108, 109)을 통해 중간 연결패턴(CNE-M)을 제3 트랜지스터(T3)의 소스(S3)에 연결시킨다.
제3 도전층(MP3)은 제3 도전성 패턴(P3)을 포함할 수 있다. 제3 도전성 패턴(P3)은 제2 도전성 패턴(P2)에 중첩하는 전극부분(P3-E)을 포함한다. 제3 도전성 패턴(P3)의 일부 영역, 즉, 전극부분(P3-E)은 후술하는 j번째 데이터 라인(DLj)과 j+1번째 데이터 라인(DLj+1) 사이에 배치된다.
평면상에서 볼 때, 제1 도전성 패턴(P1)과 제2 도전성 패턴(P2)은 실질적으로 제3 도전성 패턴(P3)의 내측에 배치된다. 제3 도전성 패턴(P3)의 내측에 배치되지 않은 제1 도전성 패턴(P1)과 제2 도전성 패턴(P2)은 도 6f에서 해칭으로 표시되었다.
제3 도전성 패턴(P3)은 전극부분(P3-E)으로부터 연장된 연결부분들(P3-C1, P3-C2, P3-C3)을 더 포함할 수 있다. 연결부분들(P3-C1, P3-C2, P3-C3)은 전극부분(P3-E) 대비 좁은 면적과 좁은 너비를 갖는다.
제1 연결부분(P3-C1)은 전극부분(P3-E)으로부터 제2 방향(DR2)으로 연장된다. 제1 연결부분(P3-C1)은 컨택홀(114)을 통해 제5 트랜지스터(T5)의 드레인 또는 소스(도 6f에서는 드레인) 에 연결된다. 컨택홀(114)은 도 4에 도시된 제2 절연층(20) 및 제3 절연층(30)을 관통한다.
제2 연결부분(P3-C2)은 전극부분(P3-E)으로부터 제1 방향(DR1)으로 연장된다. 도 6h에 도시된 것과 같이, 제2 전압라인(VL2)은 제4 절연층(40)을 관통하는 컨택홀(204)을 통해서 제2 연결부분(P3-C2)에 연결된다.
제3 연결부분(P3-C3)은 전극부분(P3-E)으로부터 제1 방향(DR1)으로 연장된다. 제1 방향(DR1) 내에서 제3 연결부분(P3-C3)과 제2 연결부분(P3-C2) 사이에 전극부분(P3-E)이 배치된다. 제3 연결부분(P3-C3)은 전극부분(P3-E)을 인접한 화소(Pxij+1)의 제3 도전성 패턴(P3)에 연결한다.
도 5 및 도 6g를 참조하면, 제3 절연층(30, 도 4 참조) 상에 제4 절연층(40)이 배치된다. 도 6g에는 제4 절연층(40)에 정의된 복수 개의 컨택홀들(201 내지 205)을 도시하였다. 도 6a 내지 도 6f를 참조하여 설명한 도전 패턴들 및 후술하는 도 6h에 도시된 도전패턴들이 도 2의 등가회로를 구성하도록 컨택홀들(201 내지 205)을 통해서 전기적으로 연결된다.
도 5 및 도 6h를 참조하면, 제4 절연층(40, 도 4 참조) 상에 제4 도전층(MP4)의 도전패턴들이 배치된다. 제4 도전층(MP4)은 제1 전압라인(VL1), 제2 전압라인(VL2), 제3 전압라인(VL3), j번째 데이터라인(DLj), j+1번째 데이터라인(DLj+1), 및 제7 연결전극(CNE7)을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소(Pxij)의 등가회로도이다. 도 8은 본 발명의 일 실시예에 따른 화소에 대응하는 표시패널(DP)의 단면도이다. 도 9a 및 도 9b는 본 발명의 일 실시예에 따른 화소(Pxij)에 포함된 패턴들의 적층순서에 따른 평면도이다. 도 9a는 도 6a에 대응하고, 도 9b는 도 6c에 대응한다. 이하, 도 1 내지 도 6g를 참고하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 화소(Pxij)는 제4 커패시터(C1-2)를 더 포함할 수 있다. 도 7의 커패시터(C1-1)는 도 2의 제1 커패시터(C1)에 대응한다. 제1 커패시터(C1-1)가 제1 트랜지스터(T1)의 상부 게이트(G1-1)와 소스(S1) 사이, 즉 제1 트랜지스터(T1)의 제어 단자와 출력 단자 사이에 접속된다. 제4 커패시터(C1-2)는 제1 커패시터(C1-1)에 병렬적으로 연결된다. 결과적으로 화소(Pxij)는 용량이 증가된 스토리지 커패시터를 포함한다. 스토리지 커패시터는 데이터 신호를 수신하는 커패시터이다. 구동 트랜지스터의 게이트와 데이터 라인 사이의 커플링이 발생하더라도, 스토리지 커패시터의 용량이 증가되기 때문에, 데이터 신호에 의해서 구동 트랜지스터의 게이트-소스 전압의 변동성이 감소한다.
도 8을 참고하면, 표시패널(DP)은 제1 도전성 패턴(P1) 하측에 배치된 제4 도전성 패턴(P4)을 더 포함한다. 제1 도전성 패턴(P1)은 제4 커패시터(C1-2)의 제1 전극(E1-10, 도 7 참고)에 대응하고, 제4 도전성 패턴(P4)은 제4 커패시터(C1-2)의 제2 전극(E1-20, 도 7 참고)에 대응한다.
도 9a 참고하면, 제4 도전성 패턴(P4)은 제1 상부 게이트(G1-1)와 동일한 공정에 의해 형성되기 때문에 제1 상부 게이트(G1-1)과 동일한 층 상에 배치된다. 제4 도전성 패턴(P4)은 제1 상부 게이트(G1-1)와 일체의 형상을 가질 수 있다.
도 9b 참고하면, 제1 도전성 패턴(P1)은 제4 도전성 패턴(P4)에 중첩한다. 실질적으로 제1 도전성 패턴(P1)은 제4 도전성 패턴(P4)에 내측에 배치될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
제1 데이터 라인, 제2 데이터 라인 DLj, DLj+1
제1 스캔라인 SL1i
제1 화소, 제2 화소 PXij, Pxij+1
제1 노드 ND2
제2 노드 ND1
제1 전원 전압 ELVSS
발광 다이오드 OLED
제1 트랜지스터 내지 제5 트랜지스터 T1 내지 T5
제1 커패시터, 제2 커패시터 C1, C2
제1 전압 Vref
제1 전압라인 VL2
제2 전압라인 VL3
제3 전압라인 VL4
제2 전압 Vint
재1 절연층 20
제2 절연층 30
제1 트랜지스터의 게이트 G1-1
제1 도전성 패턴 P1
제1 커패시터의 제1 전극, 제2 전극 E1-1, E1-2
제2 커패시터의 제2 전극 E2-1
제2 도전성 패턴 P2

Claims (20)

  1. 복수 개의 절연층, 제1 방향으로 연장된 제1 데이터 라인 및 상기 제1 방향에 교차하는 제2 방향으로 연장된 제1 스캔라인에 전기적으로 연결된 제1 화소, 및 제2 데이터 라인 및 상기 제1 스캔라인에 전기적으로 연결된 제2 화소를 포함하는 표시패널을 포함하고,
    상기 제1 화소는,
    제1 노드에 전기적으로 접속된 제1 전극, 제1 전원 전압을 수신하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광 다이오드;
    소스, 드레인, 반도체 영역, 및 제2 노드에 전기적으로 연결된 게이트를 포함하고, 제2 전원 전압을 수신하는 제1 전압라인과 상기 제1 노드 사이에 전기적으로 접속된 제1 트랜지스터;
    상기 제1 데이터 라인과 상기 제2 노드 사이에 전기적으로 접속된 제2 트랜지스터;
    상기 제2 노드와 제1 전압을 수신하는 제2 전압라인 사이에 전기적으로 접속된 제3 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 전기적으로 접속된 제1 커패시터;
    제2 전압을 수신하는 제3 전압라인과 상기 제1 노드 사이에 전기적으로 접속된 제4 트랜지스터;
    상기 제1 전압라인과 상기 제1 트랜지스터의 상기 드레인 또는 상기 소스 사이에 전기적으로 접속된 제5 트랜지스터; 및
    상기 제1 전압라인과 상기 제1 노드 사이에 전기적으로 접속된 제2 커패시터를 포함하고,
    상기 복수 개의 절연층은 제1 절연층 및 상기 제1 절연층 상에 배치된 제2 절연층을 포함하고,
    상기 제1 트랜지스터의 상기 게이트는 제1 절연층의 하측에 배치되고,
    상기 제1 커패시터의 제1 전극을 정의하는 제1 도전성 패턴은 상기 제1 절연층의 하측에 배치되고,
    상기 제1 커패시터의 제2 전극 및 상기 제2 커패시터의 제1 전극을 정의하는 제2 도전성 패턴은 상기 제1 절연층과 상기 제2 절연층 사이에 배치되고,
    상기 제2 커패시터의 제2 전극을 정의하는 제3 도전성 패턴은 상기 제2 절연층의 상측에 배치되고,
    상기 제1 데이터 라인은 상기 제2 절연층의 상측에 배치된 표시장치.
  2. 제1 항에 있어서,
    상기 제2 방향 내에서, 상기 제2 도전성 패턴은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치되고,
    상기 제2 도전성 패턴에 중첩하는 상기 제3 도전성 패턴의 일부 영역은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치된 표시장치.
  3. 제2 항에 있어서,
    상기 제3 도전성 패턴의 내측에 개구부가 정의된 표시장치.
  4. 제3 항에 있어서,
    상기 개구부를 통과하는 연결전극은 상기 제2 도전성 패턴과 상기 제1 전극을 전기적으로 연결하는 표시장치.
  5. 제2 항에 있어서,
    평면상에서 볼 때, 상기 제1 도전성 패턴과 상기 제2 도전성 패턴은 실질적으로 상기 상기 제3 도전성 패턴의 내측에 배치된 표시장치.
  6. 제1 항에 있어서,
    상기 제5 트랜지스터의 드레인 또는 소스는 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제3 도전성 패턴에 연결된 표시장치.
  7. 제6 항에 있어서,
    상기 제3 도전성 패턴은,
    평면상에서 볼 때, 상기 제1 도전성 패턴에 실질적으로 중첩하는 전극부분; 및
    상기 전극부분으로부터 상기 제1 방향으로 연장되며, 상기 제1 컨택홀에 중첩하는 제1 연결부분을 포함하는 표시장치.
  8. 제7 항에 있어서,
    상기 복수 개의 절연층은 상기 제2 절연층 상에 배치된 제3 절연층을 더 포함하고,
    상기 제1 전압라인은 상기 제3 절연층 상에 배치되고, 상기 제3 절연층을 관통하는 제2 컨택홀을 통해서 상기 제3 도전성 패턴에 연결된 표시장치.
  9. 제8 항에 있어서,
    상기 제3 도전성 패턴은 상기 전극부분으로부터 상기 제2 방향으로 연장되며, 상기 제2 컨택홀에 중첩하는 제2 연결부분을 포함하는 표시장치.
  10. 제1 항에 있어서,
    상기 표시패널은 상기 제1 트랜지스터의 상기 반도체 영역에 중첩하고, 상기 제1 트랜지스터의 상기 반도체 영역의 하측에 배치된 도전성 패턴을 더 포함하고,
    상기 반도체 영역은 금속 산화물을 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 도전성 패턴은 상기 제3 도전성 패턴에 전기적으로 연결된 표시장치.
  12. 제1 항에 있어서,
    상기 표시패널은 도전성 패턴들을 더 포함하고,
    상기 제2 내지 제5 트랜지스터 각각은 드레인, 소스, 반도체 영역, 및 게이트를 포함하고,
    상기 반도체 영역은 금속 산화물을 포함하고,
    상기 도전성 패턴들은 상기 반도체 영역의 하측에 배치되고,
    상기 제2 내지 제5 트랜지스터 각각의 상기 반도체 영역은 상기 도전성 패턴들 중 대응하는 도전성 패턴에 중첩하는 표시장치.
  13. 제12 항에 있어서,
    상기 제2 내지 제5 트랜지스터 각각의 상기 게이트는 상기 대응하는 도전성 패턴에 전기적으로 연결된 표시장치.
  14. 제1 항에 있어서,
    상기 제1 화소는, 상기 발광 다이오드의 상기 제1 전극과 상기 제2 전극 사이에 접속된 제3 커패시터를 더 포함하는 표시장치.
  15. 제1 항에 있어서,
    상기 표시패널은
    상기 제2 절연층 상에 배치되고, 상기 제2 방향으로 연장되며 상기 제1 전원 전압을 수신하는 제4 전압라인을 더 포함하고,
    상기 제2 전압라인 및 상기 제3 전압라인은 상기 제4 전압라인과 동일한 층 상에 배치된 표시장치.
  16. 제15 항에 있어서,
    상기 표시패널은 도전성 패턴들을 더 포함하고,
    상기 제2 내지 상기 제4 전압라인 각각은 상기 도전성 패턴들 중 대응하는 도전성 패턴에 중첩하고,
    상기 도전성 패턴들은 상기 제2 내지 상기 제4 전압라인의 하측에 배치된 표시장치.
  17. 제1 전극, 제1 전원 전압을 수신하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광 다이오드;
    데이터 라인으로부터 데이터 신호에 대응하는 전압을 출력하는 스위칭 트랜지스터;
    상기 스위칭 트랜지스터로부터 수신된 전압을 축적하는 제1 커패시터;
    상기 제1 커패시터에 축적된 전압에 대응하도록 상기 발광 다이오드의 전류량을 제어하는 구동 트랜지스터; 및
    상기 제1 전원 전압보다 높은 레벨의 제2 전원 전압을 수신하는 전압라인과 상기 구동 트랜지스터의 출력 단자 사이에 접속된 제2 커패시터를 포함하고,
    상기 구동 트랜지스터의 게이트는 제1 절연층의 하측에 배치되고,
    상기 제1 커패시터의 제1 전극을 정의하는 제1 도전성 패턴은 상기 제1 절연층의 하측에 배치되고,
    상기 제1 커패시터의 제2 전극 및 상기 제2 커패시터의 제1 전극을 정의하는 제2 도전성 패턴은 상기 제1 절연층 상측에 배치되고,
    상기 제2 커패시터의 제2 전극을 정의하는 제3 도전성 패턴은 상기 제2 도전성 패턴을 커버하는 제2 절연층의 상측에 배치되고,
    상기 데이터 라인은 상기 제2 절연층의 상측에 배치된 표시장치.
  18. 제17 항에 있어서,
    평면상에서 볼 때, 상기 제1 도전성 패턴과 상기 제2 도전성 패턴은 실질적으로 상기 상기 제3 도전성 패턴의 내측에 배치된 표시장치.
  19. 제17 항에 있어서,
    상기 제3 도전성 패턴의 내측에 개구부가 정의된 표시장치.
  20. 제17 항에 있어서,
    상기 제1 커패시터에 병렬적으로 연결된 제3 커패시터를 더 포함하고,
    상기 제1 도전성 패턴은 상기 제3 커패시터의 제1 전극을 정의하고,
    상기 제3 커패시터의 제2 전극을 정의하는 제4 도전성 패턴은 상기 제1 도전성 패턴의 하측에 배치되고, 상기 제1 도전성 패턴과 중첩하는 표시장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110890387A (zh) * 2019-11-26 2020-03-17 京东方科技集团股份有限公司 显示基板、显示面板和显示装置
TWI828189B (zh) * 2021-07-08 2024-01-01 南韓商Ｌｇ顯示器股份有限公司 像素電路及包含該像素電路的顯示裝置
KR20230009053A (ko) * 2021-07-08 2023-01-17 엘지디스플레이 주식회사 픽셀 회로와 이를 이용한 픽셀 구동 방법 및 표시장치
CN115602113A (zh) * 2021-07-08 2023-01-13 乐金显示有限公司（Kr） 像素电路和包括该像素电路的显示装置
CN115938311A (zh) * 2021-09-03 2023-04-07 乐金显示有限公司 像素电路和包括该像素电路的显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629842B2 (en) 2008-07-11 2014-01-14 Samsung Display Co., Ltd. Organic light emitting display device
KR101361877B1 (ko) * 2009-09-18 2014-02-13 엘지디스플레이 주식회사 레귤레이터와 이를 이용한 유기발광다이오드 표시장치
KR102000642B1 (ko) 2012-12-12 2019-07-17 엘지디스플레이 주식회사 고 휘도 유기발광 다이오드 표시장치
US9595546B2 (en) * 2014-02-25 2017-03-14 Lg Display Co., Ltd. Display backplane and method of fabricating the same
US9934723B2 (en) * 2014-06-25 2018-04-03 Lg Display Co., Ltd. Thin film transistor substrate, display panel including the same, and method of manufacturing the same
KR102387791B1 (ko) 2015-12-31 2022-04-15 엘지디스플레이 주식회사 유기전계 발광표시장치 및 그 제조방법
KR102655009B1 (ko) * 2016-12-28 2024-04-04 엘지디스플레이 주식회사 전계발광 표시장치
KR102414276B1 (ko) * 2017-11-16 2022-06-29 삼성디스플레이 주식회사 표시 장치
KR102426708B1 (ko) 2018-09-07 2022-07-29 삼성디스플레이 주식회사 디스플레이 장치
KR102632445B1 (ko) * 2019-01-15 2024-02-01 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20200090313A (ko) * 2019-01-18 2020-07-29 삼성디스플레이 주식회사 표시 장치

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