CN118284164A - 显示面板 - Google Patents

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CN118284164A
CN118284164A CN202311803665.1A CN202311803665A CN118284164A CN 118284164 A CN118284164 A CN 118284164A CN 202311803665 A CN202311803665 A CN 202311803665A CN 118284164 A CN118284164 A CN 118284164A
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electrode
semiconductor pattern
display panel
light emitting
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孙暻锡
金明镐
金渊龟
金宰范
李昇宪
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Samsung Display Co Ltd
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Abstract

本发明提供一种显示面板，显示面板包括：发光元件；以及像素电路，电连接到发光元件，并且包括电连接到发光元件的驱动单元，驱动单元包括：第一晶体管，包括用于接收第一电压的第一底电极和在第一底电极上方的包括氧化物半导体的第一半导体图案；以及至少一个二极管，包括：第二底电极，与第一底电极在同一层，用于接收第二电压；和第二半导体图案，在第二底电极上方，与第一半导体图案在同一层，包括氧化物半导体，并且与第一半导体图案成为一体。

Description

显示面板
相关申请的交叉引用
本申请要求于2022年12月30日提交的韩国专利申请第10-2022-0190305号的优先权和权益，该韩国专利申请的全部内容通过引用被并入本文。
技术领域
本文中的本公开涉及一种包括用于驱动像素的驱动单元的显示面板。
背景技术
诸如电视、移动电话、平板计算机、导航单元和游戏控制台的显示装置可以包括通过显示屏向用户提供图像的显示面板。显示面板可以包括用于产生光的发光元件以及用于控制流过发光元件的电流的像素电路。像素电路可以包括紧密连接的晶体管，并且晶体管可以影响显示面板的驱动可靠性。
发明内容
本公开提供一种显示面板，该显示面板包括具有高速驱动特性的晶体管，并且可以减少或防止在低灰度级区中出现斑点缺陷以及出现不均匀亮度的可能性。
本公开的一个或多个实施例提供一种显示面板，包括：发光元件；以及像素电路，电连接到发光元件，并且包括电连接到发光元件的驱动单元，驱动单元包括：第一晶体管，包括用于接收第一电压的第一底电极和在第一底电极上方的包括氧化物半导体的第一半导体图案；以及至少一个二极管，包括：第二底电极，与第一底电极在同一层，用于接收第二电压；和第二半导体图案，在第二底电极上方，与第一半导体图案在同一层，包括氧化物半导体，并且与第一半导体图案成为一体。
第一底电极可以电连接到第二半导体图案。
第一底电极可以与第二底电极间隔开。
至少一个二极管可以包括：第一二极管，包括：第二-第一底电极，与第一底电极在同一层，用于接收第二-第一电压；和第二-第一半导体图案，包括氧化物半导体，在第二-第一底电极上方，并且与第一半导体图案在同一层；以及第n二极管，包括：第二-第n底电极，与第一底电极在同一层，用于接收第二-第n电压；和第二-第n半导体图案，包括氧化物半导体，在第二-第n底电极上方，并且与第一半导体图案在同一层。
第二-第一底电极可以与第二-第n底电极成为一体。
第二-第一电压可以等于第二-第n电压。
第一底电极可以与第二底电极成为一体。
第一晶体管可以包括第一半导体图案上方的第一绝缘图案和第一绝缘图案上方的第一栅电极，其中至少一个二极管包括在第二半导体图案上方的第二绝缘图案和在第二绝缘图案上方的第二栅电极。
第一半导体图案可以包括第一源区、第一漏区和第一沟道区，其中第一绝缘图案与第一沟道区重叠，但不与第一源区和第一漏区重叠，其中第二半导体图案包括第二源区、第二漏区和第二沟道区，并且其中第二绝缘图案与第二沟道区重叠，但不与第二源区和第二漏区重叠。
第一沟道区的在第一方向上的延伸长度可以小于第二沟道区的在第一方向上的延伸长度。
第一源区可以电连接到第二漏区和第二栅电极。
像素电路可以进一步包括连接到第一源区和第二栅电极的第一连接电极。
第二底电极和第二半导体图案可以电连接到发光元件。
第一电压可以等于第二电压。
像素电路可以进一步包括：至少一个覆盖绝缘层，被配置为覆盖第一晶体管和至少一个二极管；以及连接电极，在覆盖绝缘层上方，穿过覆盖绝缘层的至少一部分，并且连接到驱动单元。
发光元件可以包括：第一电极，电连接到驱动单元；第二电极，在第一电极上方；以及发光层，在第一电极与第二电极之间。
像素电路可以进一步包括：第二晶体管，包括第三半导体图案，第三半导体图案包括氧化物半导体，与第一半导体图案在同一层，并且与第一半导体图案间隔开。
在本公开的一个或多个实施例中，一种显示面板，包括：发光元件；以及像素电路，电连接到发光元件，并且包括第一电路单元，第一电路单元电连接到发光元件并且包括：第一晶体管，包括用于接收第一电压的第一底电极和在第一底电极上方的包括氧化物半导体的第一半导体图案；以及至少一个二极管，包括：第二底电极，用于接收第二电压，电连接到发光元件，并且与第一底电极在同一层；和第二半导体图案，包括氧化物半导体，电连接到发光元件，并且位于第二底电极上方，并且与第一半导体图案在同一层。
第一半导体图案可以包括第一源区、第一漏区和第一沟道区，其中第二半导体图案包括第二源区、电连接到第一源区的第二漏区以及第二沟道区。
在本公开的一个或多个实施例中，一种显示面板可以包括：发光元件；以及像素电路，电连接到发光元件，并且包括电连接到发光元件的第一电路单元，第一电路单元包括：第一晶体管，包括用于接收第一电压的第一底电极和在第一底电极上方的包括氧化物半导体的第一半导体图案；以及至少一个二极管，包括：第二底电极，与第一底电极在同一层，用于接收第二电压；和第二半导体图案，包括氧化物半导体，在第二底电极上方，与第一半导体图案在同一层，其中第一底电极电连接到第二底电极或第二半导体图案。
附图说明
附图被包括以提供对本公开的进一步理解，并且被并入并构成本说明书的一部分。附图图示本公开的实施例，并且与描述一起用于解释本公开的方面。在附图中：
图1是根据本公开的一个或多个实施例的显示装置的框图；
图2A是根据本公开的一个或多个实施例的像素的等效电路图；
图2B是根据本公开的一个或多个实施例的显示面板的截面图；
图3A、图4A、图5A和图6A是根据本公开的一个或多个实施例的像素的等效电路图；
图3B、图4B、图5B和图6B是根据本公开的一个或多个实施例的显示面板的截面图；
图7A和图7B是用于比较根据本公开的一个或多个实施例的驱动单元的特性与根据比较示例的驱动单元的特性的曲线图；并且
图8A和图8B是示出根据一个或多个实施例的驱动单元的特性的曲线图。
具体实施方式
通过参考实施例的详细描述和附图，可以更容易地理解本公开的一些实施例的方面以及实现这些方面的方法。在下文中，将参考附图来更详细地描述实施例。然而，所描述的实施例可以具有各种修改并且可以以不同的形式来体现，并且不应被解释为仅限于本文中所说明的实施例。进一步，本公开的各种实施例的特征中的每一个可以部分地或全部地组合或彼此组合，并且技术上的各种紧密连接以及驱动都是可行的。每个实施例可以彼此独立地实现，或者可以以关联的方式一起实现。提供所描述的实施例作为示例，使得本公开将是彻底且完整的，并且将向本领域技术人员充分地传达本公开的方面，并且应当理解，本公开涵盖在本公开的思想和技术范围内的所有修改、等同物和替换件。相应地，可以不描述对于本领域普通技术人员来说对于完全理解本公开的方面而言不是必需的工艺、元件和技术。
除非另有说明，否则在整个附图和书面描述中，相同的附图标记、字符或其组合表示相同的元件，并因此，将不重复其描述。此外，可能不示出与实施例的描述无关或不相干的部分以使描述清楚。
在附图中，为了清楚起见，可能夸大了元件、层和区的相对尺寸。另外，通常提供附图中对交叉影线和/或阴影的使用来阐明相邻元件之间的边界。因此，除非指定，否则交叉影线或阴影的存在或不存在都不会传达或指示对特定材料、材料性质、尺寸、比例、图示元件之间的共性和/或元件的任何其他特性、属性、性质等的任何偏好或要求。
本文中参考截面图示描述了各种实施例，截面图示是实施例和/或居间的结构的示意性图示。因此，例如由于制造技术和/或公差导致的图示的形状的变化是可以预期的。此外，本文公开的特定结构或功能描述仅是图示性的，以用于描述根据本公开的构思的实施例的目的。因此，本文公开的实施例不应被解释为限于区的图示的形状，而应包括例如由于制造导致的形状偏差。
例如，图示为矩形的注入区通常在其边缘处具有圆形或弯曲的特征和/或注入物浓度的梯度，而不是从注入区到非注入区的二元变化。同样，通过注入形成的掩埋区可以导致在掩埋区与通过其发生注入的表面之间的区中的一些注入。
因此，附图中所示的区本质上是示意性的，并且它们的形状不旨在图示装置的区的实际形状，并且也不旨在进行限制。另外，如本领域技术人员将认识到的，可以以各种方式修改所描述的实施例，而全部不脱离本公开的精神或范围。
在详细描述中，出于解释的目的，阐述了许多特定细节以提供对各种实施例的透彻理解。然而，显而易见的是，可以实践各种实施例，而没有这些特定细节或具有一个或多个等同布置。在其他实例中，以框图形式示出了公知的结构和装置，以避免不必要地混淆各种实施例。
为了便于解释，在本文中可以使用诸如“下面”、“下方”、“下”、“下侧”、“之下”、“上方”、“上”和“上侧”等空间相对术语来描述如附图中所示的一个元件或特征与另一元件(多个)或特征(多个)之间的关系。将理解，除了图中所描绘的定向之外，空间相对术语旨在涵盖装置在使用或操作中的不同定向。例如，如果图中的装置被翻转，则被描述为“在”其他元件或特征“下方”、“下面”或“之下”的元件将随之被定向为“在”其他元件或特征“上方”。因此，示例术语“下方”和“之下”可以涵盖上方和下方两个定向。装置可以以其他方式定向(例如，旋转90度或处于其他定向)，并且本文中所使用的空间相对描述符应被相应地解释。类似地，当第一部分被描述为布置“在”第二部分“上”时，这指示第一部分基于重力方向而布置在第二部分的上侧或下侧，而不限于其上侧。
此外，短语“在平面图中”意指当从上方观察对象部分时，并且短语“在示意性截面图中”意指当从侧面观察通过垂直切割对象部分而截取的示意性截面时。术语“重叠”或“重叠的”意指第一对象可以在第二对象的上方、下方或侧面，并且反之亦然。另外，术语“重叠”可以包括分层、堆叠、面对、在其上延伸、覆盖或部分覆盖，或者本领域普通技术人员将领会并理解的任何其他适当的术语。表述“不重叠”可以包括诸如“与……分开”、“设置在一边”或“与……偏离”的含义以及本领域普通技术人员将领会并理解的任何其他适当的等同物。术语“面对”可以意指第一对象可以直接或间接地与第二对象相对。在第三对象介于第一对象和第二对象之间的情况下，第一对象和第二对象可以被理解为间接地彼此相对，尽管仍然彼此面对。
将理解，当元件、层、区或部件被称为“形成在”另一元件、层、区或部件“上”、“在”另一元件、层、区或部件“上”、“连接到”或“(可操作地或通信地)耦接到”另一元件、层、区或部件时，其可以直接形成在另一元件、层、区或部件上、直接在另一元件、层、区或部件上、直接连接到或耦接到另一元件、层、区或部件，或者间接形成在另一元件、层、区或部件上、间接在另一元件、层、区或部件上、间接连接到或耦接到另一元件、层、区或部件使得可以存在一个或多个居间的元件、层、区或部件。另外，这可以统称为直接或间接耦接或连接以及整体或非整体耦接或连接。例如，当层、区或部件被称为“电连接”或“电耦接”到另一层、区或部件时，其可以直接电连接或耦接到其他层、区和/或部件，或者可以存在居间的层、区或部件。然而，“直接连接/直接耦接”或“直接在……上”是指一个部件直接连接或耦接另一部件或者直接在另一部件上，而没有居间的部件。另外，在本说明书中，当层、膜、区域或板等的一部分被形成在另一部分上时，形成方向不限于上方向，而是包括在侧表面上或者在下方向上形成该部分。相反，当层、膜、区域或板等的一部分被形成在另一部分“之下”时，这不仅包括该部分“直接”在另一部分“下面”的情况，还包括在该部分与另一部分之间还有另外一个部分的情况。同时，可以类似地解释诸如“在……之间”、“直接在……之间”或“与……邻近”和“与……直接邻近”的描述部件之间的关系的其他表达。另外，还将理解，当元件或层被称为在两个元件或层“之间”时，其可以是两个元件或层之间的唯一元件或层，或者也可以存在一个或多个居间的元件或层。
为了本公开的目的，当在元件列表之前时，诸如“……中的至少一个”、“……中的任何一个”或“……中的一个或多个”的表述修饰整个元件列表，并且不修饰列表中的个别元件。例如，“X、Y和Z中的至少一个”和“从由X、Y和Z构成的组中选择的至少一个”可以被解释为仅X、仅Y、仅Z、X、Y和Z中的两个或更多个的任何组合(诸如，例如XYZ、XYY、YZ和ZZ)或者它们的任何变体。类似地，诸如“A和B中的至少一个”的表述可以包括A、B或者A和B。如本文中所使用的，“或”通常意指“和/或”，并且术语“和/或”包括相关所列项目中的一个或多个的任意和所有组合。例如，诸如“A和/或B”的表述可以包括A、B或者A和B。类似地，当在元件列表之前时，诸如“……中的至少一个”、“多个”、“……中的一个”和其他前置词短语的表述修饰整个元件列表，并且不修饰列表中的个别元件。
将理解，尽管术语“第一”、“第二”、“第三”等在本文中可用于描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应受到这些术语的限制。这些术语用于区分一个元件、部件、区、层或部分与另一元件、部件、区、层或部分。因此，下面描述的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分，而不脱离本公开的精神和范围。将元件描述为“第一”元件可以不需要或者暗示第二元件或其他元件的存在。术语“第一”、“第二”等在本文中也可以用于区分元件的不同类别或集合。为了简洁起见，术语“第一”、“第二”等可以分别表示“第一类别(或第一集合)”、“第二类别(或第二集合)”等。
在示例中，x轴、y轴和/或z轴不限于直角坐标系的三个轴，并且可以在广义上解释。例如，x轴、y轴和z轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。同样适用于第一方向、第二方向和/或第三方向。
本文中使用的术语仅出于描述特定实施例的目的，并且不旨在限制本公开。如本文中所使用的，除非上下文另外明确指示，否则单数形式“一”旨在也包括复数形式，同时复数形式还旨在包括单数形式。将进一步理解，在本说明书中使用术语“包含”、“具有”和“包括”时，指定所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
当可以不同地实现一个或多个实施例时，特定工艺顺序可以与所描述的顺序不同地执行。例如，两个连续地描述的工艺可以基本上同时执行或者以与所描述的顺序相反的顺序执行。
如本文中所使用的，术语“基本上”、“大约”、“近似”和类似的术语被用作近似的术语而不是程度的术语，并且旨在说明本领域普通技术人员将认识到的测量值或计算值的固有偏差。如本文中所使用的，考虑到讨论中的测量以及与特定量的测量相关联的误差(即测量***的限制)，“大约”或“近似”包括所述的值，并且意味着在由本领域普通技术人员确定的特定值的可接受偏差范围内。例如，“大约”可以表示在一个或多个标准偏差之内，或者在所述值的±30％、±20％、±10％、±5％之内。此外，当描述本公开的实施例时，“可以”的使用是指“本公开的一个或多个实施例”。
除非另有限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常所理解的含义相同的含义。还将理解的是，除非在本文中明确如此限定，否则术语，诸如在常用词典中限定的那些术语应被解释为具有与它们在相关领域和/或本说明书的上下文中的含义一致的含义，并且不应以理想化或过于正式的含义进行解释。
在下文中，将参考附图来描述根据本公开的一个或多个实施例的显示面板。
图1是根据本公开的一个或多个实施例的显示装置DD的框图。
显示装置DD可以是响应于电信号而被激活并且显示图像的装置。例如，显示装置DD可以包括诸如电视和户外广告牌的大型装置以及诸如监视器、移动电话、平板计算机、导航单元和游戏控制台的中小型装置。这里，显示装置DD的实施例被提供为示例，并且不限于任何一个示例，只要不脱离本公开即可。
参考图1，显示装置DD包括时序控制单元TC、扫描驱动电路SDC、数据驱动电路DDC和显示面板DP。时序控制单元TC和数据驱动电路DDC中的每一个以驱动芯片的形式来提供，但可以直接形成在显示面板DP上。本公开不限于此。
时序控制单元TC可以接收图像输入信号，并且可以产生图像数据信号D-RGB，图像数据信号D-RGB是通过转换图像输入信号的数据格式以满足与数据驱动电路DDC的接口规范而获得的。时序控制单元TC可以接收控制信号以输出扫描控制信号SCS和数据控制信号DCS。图像输入信号和控制信号可以从主控制器(或图形处理器)提供。
数据驱动电路DDC可以从时序控制单元TC接收数据控制信号DCS和图像数据信号D-RGB。数据驱动电路DDC可以将图像数据信号D-RGB转换为数据信号，并且可以将数据信号输出到多条数据线DL1至DLm。数据信号可以包括与图像数据信号D-RGB的灰度级值相对应的模拟电压。
扫描驱动电路SDC可以从时序控制单元TC接收扫描控制信号SCS。扫描控制信号SCS可以包括用于启动扫描驱动电路SDC的操作的垂直启动信号以及用于确定信号的输出时序的时钟信号等。扫描驱动电路SDC可以产生多个扫描信号，并且可以将扫描信号顺序地输出到对应的扫描信号线SL1至SLn。此外，扫描驱动电路SDC可以响应于扫描控制信号SCS而产生多个发光控制信号，并且可以将多个发光控制信号输出到对应的发光信号线EL1至ELn。
图1示出从单个扫描驱动电路SDC输出扫描信号和发光控制信号，但本公开不限于此。在根据一个或多个实施例的显示装置DD中，用于产生并输出扫描信号的驱动电路可以与用于产生并输出发光控制信号的驱动电路分开地提供。
根据本公开的一个或多个实施例的显示面板DP可以包括发光型显示面板，但本公开不受特别限制。例如，显示面板DP可以包括有机发光显示面板、无机发光显示面板或量子点发光显示面板。有机发光显示面板的发光层可以包括有机发光材料，并且无机发光显示面板的发光层可以包括无机发光材料。量子点发光显示面板的发光层可以包括量子点和量子棒等。在下文中，显示面板DP被描述为有机发光显示面板。
显示面板DP可以包括扫描信号线SL1至SLn、发光信号线EL1至ELn、数据线DL1至DLm、第一电压线VL1、第二电压线VL2、第三电压线VL3、第四电压线VL4和像素PX。与图1中图示的不同，显示面板DP可以包括多组扫描信号线。
扫描信号线SL1至SLn可以在第一方向DR1上延伸，并且可以在第二方向DR2上布置。发光信号线EL1至ELn可以在第一方向DR1上延伸，并且可以在第二方向DR2上布置。数据线DL1至DLm可以与第一组扫描信号线SL1至SLn交叉。数据线DL1至DLm可以在第二方向DR2上延伸，并且可以在第一方向DR1上布置。
像素PX可以分别电连接到第一组扫描信号线SL1至SLn、发光信号线EL1至ELn和数据线DL1至DLm。图1中图示的信号线的连接关系仅仅是示例。连接到像素PX的信号线的类型及数量并不限于此，并且信号线的电气连接关系可以被改变。
第一电压线VL1可以接收第一源电压ELVSS。第二电压线VL2可以接收第二源电压ELVDD。第二源电压ELVDD可以具有比第一源电压ELVSS的电平高的电平。第三电压线VL3可以接收参考电压Vref。第四电压线VL4可以接收初始化电压Vint。参考电压Vref和初始化电压Vint中的每一个可以具有比第二源电压ELVDD的电平低的电平。初始化电压Vint可以具有比参考电压Vref和第一源电压ELVSS的电平低的电平。
构成显示面板DP的像素PX中的每一个可以包括发光元件LED(图2A)以及用于控制发光元件LED(图2A)的发光的像素电路。像素电路可以包括多个晶体管和至少一个电容器。扫描驱动电路SDC和数据驱动电路DDC中的至少一个可以包括与像素PX的像素电路通过同一工艺形成的晶体管。
像素PX可以响应于扫描信号而接收数据电压。像素PX可以响应于发光控制信号而发射具有与数据电压相对应的亮度的光，从而显示图像。像素PX的发光时间可以由发光控制信号来控制。相应地，显示面板DP可以通过像素PX来输出图像。
像素PX可以包括产生具有不同颜色的光的多个组。例如，像素PX可以包括用于产生红光的红色像素、用于产生绿光的绿色像素以及用于产生蓝光的蓝色像素。红色像素的发光元件、绿色像素的发光元件和蓝色像素的发光元件的发光层可以包括不同的材料。然而，本公开不必限于此。
图2A是根据本公开的一个或多个实施例的像素PX的等效电路图。
图2A代表性地图示连接到扫描信号线SL1至SLn(图1)当中的第i扫描信号线SLi(或第一扫描信号线)且连接到数据线DL1至DLm(图1)当中的第j数据线DLj(或第一数据线)的像素PX。
像素PX可以包括像素电路和发光元件LED，像素电路包括多个晶体管T1和T2以及存储电容器CST。多个晶体管T1和T2中的每一个可以包括具有氧化物半导体层的晶体管。多个晶体管T1和T2可以通过低温多晶氧化物(LTPO)工艺来形成。多个晶体管T1和T2被描述为N型晶体管。然而，本公开不限于此，并且多个晶体管T1或T2中的至少一个可以包括P型晶体管。此外，在本公开的一个或多个实施例中，可以省略多个晶体管T1或T2中的至少一个，或者可以在像素PX中进一步包括附加晶体管。例如，像素电路可以进一步包括连接到发光信号线EL1至ELn(图1)以接收多个发光控制信号的感测晶体管。
多个晶体管T1和T2中的每一个可以包括源极、漏极和栅极。源极、漏极和栅极可以分别被提供为源电极、漏电极和栅电极。如本文中所使用的，“电连接在晶体管与信号线之间或者在晶体管与另一晶体管之间”意指“晶体管的电极具有与信号线或另一晶体管成为一体的形状，或经由连接电极来与信号线或另一晶体管连接”。
第一晶体管T1可以是驱动晶体管，并且第二晶体管T2可以是开关晶体管。第一晶体管T1被图示为包括两个栅极，并且第二晶体管T2被图示为包括一个栅极。然而，本公开不限于此，并且第二晶体管T2也可以包括两个栅极。
此外，在根据一个或多个实施例的像素PX中，像素电路包括电连接到第一晶体管T1的至少一个二极管DI。如本文中所使用的，第一晶体管T1和至少一个二极管DI被描述为被包括在“驱动单元DTU”中。驱动单元DTU包括第一晶体管T1和至少一个二极管DI。作为示例，图2A图示一个二极管DI被包括在驱动单元DTU中。然而，本公开不限于此，并且两个或更多个二极管DI可以被包括在驱动单元DTU中。此外，驱动单元DTU可以被称为“第一电路单元”。
发光元件LED可以包括发光二极管。发光元件LED可以包括第一电极、第二电极以及位于第一电极与第二电极之间的发光层。发光元件LED的第一电极可以电连接到与二极管DI连接的第一节点ND1，并且第二电极可以电连接到接收第一源电压ELVSS的第一电压线VL1。
驱动单元DTU可以电连接在发光元件LED与接收第二源电压ELVDD的第二电压线VL2之间。
包括在驱动单元DTU中的第一晶体管T1可以包括电连接到二极管DI的第一源极S1、电连接到第二电压线VL2的第一漏极D1以及电连接到第二节点ND2的第一上栅极G1-1。第一晶体管T1可以进一步包括第一下栅极G1-2。第一下栅极G1-2可以是被施加第一电压VB1的栅极。在一个或多个实施例中，第一下栅极G1-2可以连接到电极或布线以接收对应的恒定电压。例如，施加到第一下栅极G1-2的第一电压VB1可以包括第二源电压ELVDD。
包括在驱动单元DTU中的二极管DI可以包括电连接到第一节点ND1的第二源极S2、经由第一晶体管T1与二极管DI之间的第三节点ND3电连接到第一晶体管T1的第二漏极D2以及电连接到第三节点ND3的第二上栅极G2-1。二极管DI可以进一步包括第二下栅极G2-2。第二下栅极G2-2可以是被施加第二电压VB2的栅极。在一个或多个实施例中，第二下栅极G2-2可以连接到电极或布线以接收特定的恒定电压。例如，施加到第二下栅极G2-2的第二电压VB2可以包括第二源电压ELVDD。此外，第二电压VB2和第一电压VB1可以彼此相等。
驱动单元DTU可以根据存储电容器CST的充电容量来控制发光元件LED的驱动电流。
第二晶体管T2可以电连接在第j数据线DLj与第二节点ND2之间。第二晶体管T2可以包括电连接到第二节点ND2的第三源极S3、电连接到第j数据线DLj的第三漏极D3以及电连接到接收第一扫描信号GWi的第i扫描信号线SLi的第三栅极G3。在一个或多个实施例中，第二晶体管T2可以进一步包括电连接到第二上栅极G2-1的第二下栅极。第二晶体管T2可以根据第一扫描信号GWi而导通，并且可以根据从第j数据线DLj传输的数据信号DS来将数据电压提供给存储电容器CST。
在一个或多个实施例中，像素电路可以进一步包括分别接收参考电压Vref(图1)和初始化电压Vint(图1)的第三晶体管和第四晶体管。第三晶体管和第四晶体管可以分别连接到第三电压线VL3(图1)和第四电压线VL4(图1)。像素电路可以进一步包括第五晶体管，第五晶体管连接到发光信号线EL1至ELn(图1)当中的对应的发光信号线，以接收发光控制信号。
关于根据一个或多个实施例的被包括在像素PX中的第一晶体管T1和第二晶体管T2，第一晶体管T1中的电荷载流子迁移率可以低于第二晶体管T2中的电荷载流子迁移率。在一个或多个实施例中，第一晶体管T1中的电子迁移率可以低于第二晶体管T2中的电子迁移率。例如，当第一晶体管T1中的电荷载流子具有第一迁移率并且第二晶体管T2中的电荷载流子具有第二迁移率时，第一迁移率可以低于第二迁移率。驱动晶体管T1用于控制电流的量，而开关晶体管T2必须快速地导通和截止以进行高速驱动。相应地，第一迁移率可以低于第二迁移率。
存储电容器CST可以电连接在第一节点ND1与第二节点ND2之间。存储电容器CST可以包括电连接到第二节点ND2的第一存储电极E1以及电连接到第一节点ND1的第二存储电极E2。
此外，除了存储电容器CST之外，像素电路可以进一步包括保持电容器。保持电容器可以电连接在第二电压线VL2与第一节点ND1之间。
图1中图示的像素PX中的每一个可以包括具有与图2A中图示的像素PX的等效电路图相同的配置的像素电路。然而，图2A中图示的像素PX的配置仅仅是示例，并且包括在像素PX中的晶体管和电容器的数量或者它们之间的连接结构可以被不同地改变。
图2B是根据本公开的一个或多个实施例的显示面板DP的截面图。图2B图示显示面板DP的与图2A中图示的一个像素PX相对应的截面。
一起参考图2A和图2B，显示面板DP可以包括基底层BL、电路元件层DP-CL、显示元件层DP-ED和封装层TFE。在一个或多个实施例中，根据一个或多个实施例的显示面板DP可以进一步包括位于封装层TFE上的一个或多个功能层，例如反射防止层或折射率调节层。
包括在显示面板DP中的像素PX中的每一个可以包括在电路元件层DP-CL处的像素电路以及在显示元件层DP-ED处并且电连接到像素电路的一些部件的发光元件LED。图2B图示构成像素PX的像素电路中的驱动单元DTU和第二晶体管T2，并且与像素电路连接的发光元件LED的截面被图示为示例。
基底层BL可以提供电路元件层DP-CL位于其上的基底表面。基底层BL可以包括玻璃基板、金属基板、聚合物基板或者有机/无机复合材料基板。
在一个或多个实施例中，基底层BL可以包括至少一个合成树脂层。包括在基底层BL中的合成树脂层可以包括丙烯酸类树脂、甲基丙烯酸类树脂、聚异戊二烯、乙烯类树脂、环氧类树脂、氨基甲酸乙酯类树脂、纤维素类树脂、硅氧烷类树脂、聚酰胺类树脂和苝类树脂中的至少一种。
基底层BL可以进一步包括限定基底层BL的上表面的阻挡层。阻挡层可以包括减少或防止异物从外部流入的至少一个无机层。例如，阻挡层可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。
电路元件层DP-CL可以位于基底层BL上。电路元件层DP-CL可以包括构成像素PX的像素电路的晶体管T1和T2、至少一个二极管DI以及多个绝缘层BFL、CV1、CV2、VIA1和VIA2。多个绝缘层BFL、CV1、CV2、VIA1和VIA2可以包括缓冲层BFL、覆盖绝缘层CV1和CV2以及中间绝缘层VIA1和VIA2。然而，包括在电路元件层DP-CL中的绝缘层的数量和堆叠结构并不限于图示的版本。
通过涂覆或沉积，在基底层BL上形成绝缘层、半导体层和导电层。随后，绝缘层、半导体层和导电层可以通过多次光刻被图案化，从而形成电路元件层DP-CL的半导体图案和导电图案。这里，图2B中图示的电路元件层DP-CL的截面结构仅仅是示例，并且可以根据电路元件层DP-CL的制造工艺或像素电路的配置而改变。
电路元件层DP-CL包括驱动单元DTU，并且驱动单元DTU包括第一晶体管T1和至少一个二极管DI。作为示例，图2A和图2B图示一个二极管DI被包括在驱动单元DTU中。
第一晶体管T1包括第一半导体图案SP1和第一栅电极G1-1。第一半导体图案SP1包括第一源区S1、第一沟道区A1和第一漏区D1。第一晶体管T1可以包括位于第一半导体图案SP1下方的第一底电极BML1。
二极管DI包括第二半导体图案SP2和第二栅电极G2-1。第二半导体图案SP2包括第二源区S2、第二沟道区A2和第二漏区D2。二极管DI可以包括位于第二半导体图案SP2下方的第二底电极BML2。
包括在二极管DI中的第二半导体图案SP2可以电连接到被包括在第一晶体管T1中的第一半导体图案SP1。如图2B中图示的，第二半导体图案SP2可以具有与第一半导体图案SP1成为一体的形状。
第二晶体管T2可以包括第三半导体图案SP3和第三栅电极G3。第三半导体图案SP3包括第三源区S3、第三沟道区A3和第三漏区D3。在一个或多个实施例中，第二晶体管T2可以进一步包括位于第三半导体图案SP3下方的第三导电图案。在一个或多个实施例中，第二晶体管T2可以在第一方向DR1上与第一晶体管T1间隔开。
缓冲层BFL可以位于基底层BL上。缓冲层BFL可以覆盖第一底电极BML1和第二底电极BML2。缓冲层BFL可以增强基底层BL与半导体图案SP1、SP2和SP3和/或底电极BML1和BML2之间的结合强度。缓冲层BFL可以包括至少一个无机层。例如，缓冲层BFL可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以位于缓冲层BFL上。在一个或多个实施例中，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个包括氧化物半导体。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可以包括金属氧化物半导体材料。由于第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个包括金属氧化物半导体材料，因此可以增加晶体管内部的电子迁移率，并且可以减少泄漏电流。此外，包括在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的氧化物半导体可以相同。然而，本公开不限于此，并且包括在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的氧化物半导体中的至少一个的材料可以不同于其他氧化物半导体的材料。例如，包括在第三半导体图案SP3中的氧化物半导体可以不同于包括在第一半导体图案SP1和第二半导体图案SP2中的每一个中的氧化物半导体。
金属氧化物半导体材料可以包括结晶氧化物或非晶氧化物。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以包括诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和钛(Ti)的金属氧化物，或诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)和/或钛(Ti)的金属和其氧化物的混合物。在一个或多个实施例中，金属氧化物半导体材料可以包括氧化铟锡(ITO)、氧化铟镓锌(IGZO)、氧化锌(ZnxOy)、氧化铟锌(IZO)、氧化锌铟(ZIO)、氧化铟(InxOy)、氧化钛(TixOy)、氧化铟锌锡(IZTO)、氧化锌锡(ZTO)等。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可以包括具有不同电气特性的多个区。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可以包括根据金属氧化物是否被还原而划分的多个区。其中金属氧化物被还原的区(在下文中，被称为还原区)可以具有比其中金属氧化物未被还原的区(在下文中，被称为非还原区)大的电导率。还原区可以基本上用作晶体管的源区(例如，第一源区S1)、漏区(例如，第一漏区D1)或信号传输区。非还原区可以基本上对应于晶体管的沟道区(例如，第一沟道区A1)。
第一晶体管T1的第一源区S1和第一漏区D1可以分别是第一晶体管T1的第一源极和第一漏极，如关于图2A所描述的。此外，第一晶体管T1的第一源极和第一漏极可以包括第一半导体图案SP1的第一源区S1和第一漏区D1以及与第一源区S1和第一漏区D1连接的连接电极。
第一源区S1和第一漏区D1可以彼此间隔开，其中第一沟道区A1在第一源区S1与第一漏区D1之间。也就是说，第一源区S1和第一漏区D1可以从第一沟道区A1在彼此相反的方向上延伸。
第一底电极BML1可以位于第一晶体管T1的第一沟道区A1下方。第一底电极BML1可以具有遮光图案的功能。第一底电极BML1可以在厚度方向上与第一沟道区A1间隔开，其中缓冲层BFL在第一底电极BML1与第一沟道区A1之间。第一底电极BML1可以阻挡从外部朝向第一半导体图案SP1入射的光。因此，第一底电极BML1可以降低或防止外部光改变第一晶体管T1的电压-电流特性的可能性。
此外，与第一沟道区A1重叠的第一底电极BML1可以对应于关于图2A所描述的第一下栅极G1-2。与第一沟道区A1重叠的第一栅电极G1-1可以对应于关于图2A所描述的第一上栅极G1-1。
特定的电压被施加到第一底电极BML1。第一底电极BML1可以连接到电极或布线以接收特定的恒定电压。第一底电极BML1可以接收第一电压VB1。施加到第一底电极BML1的第一电压VB1可以包括第二源电压ELVDD。
此外，第一底电极BML1可以电连接到以下所描述的第二底电极BML2和第二半导体图案SP2中的一个。由于第一底电极BML1电连接到第二底电极BML2和第二半导体图案SP2中的一个，因此第二底电极BML2或第二半导体图案SP2可以接收与施加到第一底电极BML1的电压相同的电压。以下在图2B以及图4A至图6B的描述中描述第一底电极BML1与第二底电极BML2或第二半导体图案SP2之间的连接关系。
二极管DI的第二源区S2和第二漏区D2可以分别是二极管DI的第二源极和第二漏极，如关于图2A所描述的。此外，二极管DI的第二源极和第二漏极可以包括第二半导体图案SP2的第二源区S2和第二漏区D2以及与第二源区S2和第二漏区D2连接的连接电极。
第二源区S2和第二漏区D2可以彼此间隔开，其中第二沟道区A2在第二源区S2与第二漏区D2之间。也就是说，第二源区S2和第二漏区D2可以从第二沟道区A2在彼此相反的方向上延伸。第一半导体图案SP1的第一源区S1可以连接到第二半导体图案SP2的第二漏区D2。相应地，第二半导体图案SP2可以具有与第一半导体图案SP1成为一体的形状。第二半导体图案SP2可以与第一半导体图案SP1通过同一工艺形成，并且可以包括相同的材料。
第二底电极BML2可以位于二极管DI的第二沟道区A2的下方。第二底电极BML2可以具有遮光图案的功能。第二底电极BML2可以在厚度方向上与第二沟道区A2间隔开，其中缓冲层BFL在第二底电极BML2与第二沟道区A2之间。第二底电极BML2可以阻挡从外部朝向第二半导体图案SP2入射的光。因此，第二底电极BML2可以降低或防止外部光改变二极管DI的电压-电流特性的可能性。
此外，与第二沟道区A2重叠的第二底电极BML2可以对应于关于图2A所描述的第二下栅极G2-2。与第二沟道区A2重叠的第二栅电极G2-1可以对应于关于图2A所描述的第二上栅极G2-1。
特定的电压被施加到第二底电极BML2。第二底电极BML2可以连接到电极或布线以接收特定的恒定电压。第二底电极BML2可以接收第二电压VB2。施加到第二底电极BML2的第二电压VB2可以包括第二源电压ELVDD。第二电压VB2可以与施加到第一底电极BML1的第一电压VB1相同。此外，第二底电极BML2可以与第一底电极BML1位于同一层，并且可以通过同一工艺同时或基本上同时形成。
第二晶体管T2的第三源区S3和第三漏区D3可以分别是第二晶体管T2的第三源极和第三漏极，如关于图2A所描述的。第二晶体管T2的第三源极和第三漏极可以包括第三半导体图案SP3的第三源区S3和第三漏区D3以及与第三源区S3和第三漏区D3连接的连接电极。
第三源区S3和第三漏区D3可以彼此间隔开，其中第三沟道区A3在第三源区S3与第三漏区D3之间。也就是说，第三源区S3和第三漏区D3可以从第三沟道区A3在彼此相反的方向上延伸。第二晶体管T2的第三半导体图案SP3可以在第一方向DR1上与第一晶体管T1的第一半导体图案SP1间隔开。
在一个或多个其他实施例中，第二晶体管T2可以进一步包括位于第三半导体图案SP3下方的第三底电极。第三底电极可以位于至少第三沟道区A3的下方，并且可以降低或防止外部光改变第二晶体管T2的电压-电流特性的可能性。特定的恒定电压可以被施加到第三底电极。
这里，作为示例，图2B图示第一晶体管T1的第一沟道区A1、二极管DI的第二沟道区A2和第二晶体管T2的第三沟道区A3在第一方向DR1上具有相同的长度。然而，本公开不限于此，并且第一沟道区A1、第二沟道区A2和第三沟道区A3中的至少一个的在第一方向DR1上的长度可以不同于其他沟道区的在第一方向DR1上的长度。例如，第三沟道区A3的在第一方向DR1上的长度可以大于第一沟道区A1和/或第二沟道区A2的在第一方向DR1上的长度。此外，第一沟道区A1的在第一方向DR1上的长度可以小于第二沟道区A2的在第一方向DR1上的长度。也就是说，二极管DI的在第一方向DR1上的沟道区的延伸长度可以大于第一晶体管T1的在第一方向DR1上的沟道区的延伸长度。
第一晶体管T1可以进一步包括位于第一半导体图案SP1上的第一绝缘图案GI1。第一绝缘图案GI1可以位于第一半导体图案SP1上以与第一沟道区A1重叠(例如，而不与第一源区S1或第一漏区D1重叠)。第一栅电极G1-1可以位于第一绝缘图案GI1上，并且可以在第三方向DR3上与第一半导体图案SP1间隔开。第一栅电极G1-1可以位于第一沟道区A1上方，并且可以与第一沟道区A1重叠。第一栅电极G1-1可以限定第一晶体管T1的第一沟道区A1。也就是说，第一晶体管T1的第一沟道区A1的长度可以基本上对应于第一栅电极G1-1的长度。
二极管DI可以进一步包括位于第二半导体图案SP2上的第二绝缘图案GI2。第二绝缘图案GI2可以位于第二半导体图案SP2上以与第二沟道区A2重叠(例如，而不与第二源区S2或第二漏区D2重叠)。第二栅电极G2-1可以位于第二绝缘图案GI2上，并且可以在第三方向DR3上与第二半导体图案SP2间隔开。第二栅电极G2-1可以位于第二沟道区A2上方，并且可以与第二沟道区A2重叠。第二栅电极G2-1可以限定二极管DI的第二沟道区A2。也就是说，二极管DI的第二沟道区A2的长度可以基本上对应于第二栅电极G2-1的长度。
第二晶体管T2可以进一步包括位于第三半导体图案SP3上的附加绝缘图案GI-S。附加绝缘图案GI-S可以位于第三半导体图案SP3上以与第三沟道区A3重叠。第三栅电极G3可以位于附加绝缘图案GI-S上，并且可以在第三方向DR3上与第三半导体图案SP3间隔开。第三栅电极G3可以位于第三沟道区A3上方，并且可以与第三沟道区A3重叠。第三栅电极G3可以限定第二晶体管T2的第三沟道区A3。也就是说，第二晶体管T2的第三沟道区A3的长度可以基本上对应于第三栅电极G3的长度。
这里，通过一工艺形成一个绝缘层，并且随后，该绝缘层可以被图案化以形成第一绝缘图案GI1、第二绝缘图案GI2和附加绝缘图案GI-S。
第一绝缘图案GI1、第二绝缘图案GI2和附加绝缘图案GI-S中的每一个可以包括无机材料。例如，第一绝缘图案GI1、第二绝缘图案GI2和附加绝缘图案GI-S中的每一个可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。
这里，第一绝缘图案GI1、第二绝缘图案GI2和附加绝缘图案GI-S被图示为具有相同的厚度。然而，本公开不限于此，并且第一绝缘图案GI1、第二绝缘图案GI2和附加绝缘图案GI-S中的至少一个可以具有与其他绝缘图案的厚度不同的厚度。例如，附加绝缘图案GI-S可以具有比第一绝缘图案GI1和第二绝缘图案GI2中的每一个的厚度大的厚度。此外，第一绝缘图案GI1可以具有与第二绝缘图案GI2的厚度不同的厚度。
电路元件层DP-CL可以包括一个或多个覆盖绝缘层CV1和/或CV2，覆盖绝缘层CV1和/或CV2覆盖第一晶体管T1、第二晶体管T2和至少一个二极管DI中的每一个。覆盖绝缘层CV1和CV2可以包括例如第一覆盖绝缘层CV1和第二覆盖绝缘层CV2。
第一覆盖绝缘层CV1可以位于缓冲层BFL上。参考图2B，第一覆盖绝缘层CV1可以被定位为覆盖第一半导体图案SP1至第三半导体图案SP3以及第一栅电极G1-1至第三栅电极G3中的每一个。然而，本公开不限于此。例如，第一覆盖绝缘层CV1可以被图案化以覆盖第一半导体图案SP1至第三半导体图案SP3，而不覆盖第一栅电极G1-1至第三栅电极G3。
第一覆盖绝缘层CV1可以包括至少一个无机层。例如，第一覆盖绝缘层CV1可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。然而，第一覆盖绝缘层CV1的材料不限于上述示例。
第二覆盖绝缘层CV2位于第一覆盖绝缘层CV1上，并且可以覆盖晶体管T1和T2以及至少一个二极管DI。第二覆盖绝缘层CV2可以包括至少一个无机层。例如，第二覆盖绝缘层CV2可以包括氧化铝、氧化钛、氧化硅、氮化硅、氮氧化硅、氧化锆和氧化铪中的至少一种。
在第二覆盖绝缘层CV2中提供有至少一个接触孔，并且连接电极CNE1、CNE2、CNE3和CNE4可以经由接触孔连接到第一晶体管T1、第二晶体管T2和至少一个二极管DI的一部分。连接电极CNE1、CNE2、CNE3和CNE4可以穿过第一覆盖绝缘层CV1和第二覆盖绝缘层CV2的至少一部分，并且可以分别连接到包括第一晶体管T1和至少一个二极管DI的驱动单元DTU并且连接到第二晶体管T2。连接电极CNE1、CNE2、CNE3和CNE4可以分别电连接到第一晶体管T1、第二晶体管T2和至少一个二极管DI中的每一个的源区、漏区和栅电极等。例如，第一连接电极CNE1将第一晶体管T1的第一源区S1和二极管DI的第二栅电极G2-1彼此连接。第二连接电极CNE2连接到二极管DI的第二源区S2和第二底电极BML2中的每一个。第三连接电极CNE3连接到第一晶体管T1的第一漏区D1。第四连接电极CNE4连接到第二晶体管T2的第三源区S3和第三漏区D3中的每一个。连接电极CNE1、CNE2、CNE3和CNE4布置在覆盖绝缘层CV2上，并且可以经由穿过覆盖绝缘层CV1和CV2的至少一部分的接触孔分别电连接到第一晶体管T1、第二晶体管T2和至少一个二极管DI中的每一个的源区、漏区和栅电极等。
电路元件层DP-CL可以包括布置在覆盖绝缘层CV1和CV2上方的中间绝缘层VIA1和VIA2。中间绝缘层VIA1和VIA2可以包括例如第一中间绝缘层VIA1和第二中间绝缘层VIA2。
第一中间绝缘层VIA1可以覆盖连接电极CNE1、CNE2、CNE3和CNE4，并且可以位于第二覆盖绝缘层CV2上。第一中间绝缘层VIA1可以包括无机层和有机层中的至少一个，并且可以具有单层或多层结构。第一中间绝缘层VIA1可以包括例如有机层。由于第一中间绝缘层VIA1包括有机层，因此可以覆盖被布置在第一中间绝缘层VIA1下方的部件的弯曲的上表面，并且可以提供平坦的上表面。
在第一中间绝缘层VIA1中提供有至少一个接触孔，并且上连接电极UCNE1、UCNE2和UCNE3可以经由至少一个接触孔分别连接到连接电极CNE2、CNE3和CNE4的一部分。上连接电极UCNE1、UCNE2和UCNE3穿过第一中间绝缘层VIA1，并且可以分别连接到连接电极CNE2、CNE3和CNE4的一部分。
例如，第一上连接电极UCNE1连接到第二连接电极CNE2，第二上连接电极UCNE2连接到第三连接电极CNE3，并且第三上连接电极UCNE3连接到第四连接电极CNE4。第二上连接电极UCNE2电连接到第一晶体管T1的第一漏区D1，并且可以电连接到图2A中图示的第二电压线VL2，并且可以接收第二源电压ELVDD。第三上连接电极UCNE3电连接到第二晶体管T2的第三漏区D3，并且可以电连接到图2A中图示的第j数据线DLj以接收数据电压。
第二中间绝缘层VIA2位于第一中间绝缘层VIA1上，并且可以覆盖上连接电极UCNE1、UCNE2和UCNE3。第二中间绝缘层VIA2可以包括无机层和有机层中的至少一个，并且可以具有单层或多层结构。第二中间绝缘层VIA2可以包括例如有机层。由于第二中间绝缘层VIA2包括有机层，因此可以覆盖被布置在第二中间绝缘层VIA2下方的部件的弯曲的上表面，并且可以提供平坦的上表面。
显示元件层DP-ED可以位于电路元件层DP-CL上。显示元件层DP-ED可以包括发光元件LED和像素限定层PDL。发光元件LED可以包括第一电极AE、第二电极CE和发光层EML。在一个或多个实施例中，发光元件LED的第一电极AE可以是阳极，并且第二电极CE可以是阴极。
发光元件LED的第一电极AE以及像素限定层PDL可以位于第二中间绝缘层VIA2上。第一电极AE可以至少经由穿过第二中间绝缘层VIA2的接触孔连接到第一上连接电极UCNE1。随着第一电极AE连接到第一上连接电极UCNE1，第一电极AE可以经由第一上连接电极UCNE1和第二连接电极CNE2电连接到二极管DI的第二源区S2和第二底电极BML2中的每一个。也就是说，发光元件LED的第一电极AE可以电连接到二极管DI的第二半导体图案SP2和第二底电极BML2中的每一个。
可以在像素限定层PDL中限定发光开口，第一电极AE的至少一部分通过发光开口被暴露。第一电极AE的通过发光开口被暴露的部分可以对应于发光区。
像素限定层PDL可以包括聚合物树脂，并且可以进一步包括被包含在聚合物树脂中的无机材料。在一个或多个实施例中，像素限定层PDL可以具有特定的颜色。例如，像素限定层PDL可以包括基础树脂以及与基础树脂混合的黑色颜料和/或黑色染料。然而，像素限定层PDL不限于此。
第二电极CE可以面对第一电极AE定位。第二电极CE可以在多个像素PX(图1)中共同地定位。也就是说，第二电极CE可以是在多个像素PX(图1)中共同提供的公共电极。
发光层EML可以位于第一电极AE与第二电极CE之间。发光层EML可以包括有机材料和/或无机材料。发光层EML可以作为图案而位于与像素限定层PDL中限定的发光开口相对应的区中。发光层EML可以产生红光、绿光和蓝光中的一种。然而，本公开不限于此，并且发光层EML可以针对多个像素PX(图1)共同地定位，并且可以产生蓝光或白光。作为示例，图2B图示发光元件LED包括一个发光层EML，但本公开不限于此。发光元件LED可以包括串联发光元件，串联发光元件包括被提供有多个发光层的叠层。
发光元件LED可以进一步包括被提供在发光层EML与第一电极AE和第二电极CE中的每一个之间的至少一个功能层。例如，发光元件LED可以进一步包括被提供在第一电极AE与发光层EML之间的空穴控制层以及被提供在第二电极CE与发光层EML之间的电子控制层。空穴控制层和电子控制层中的每一个可以针对多个像素PX(图1)共同地定位。空穴控制层可以包括空穴注入层、空穴传输层和电子阻挡层中的至少一个。电子控制层可以包括电子注入层、电子传输层和空穴阻挡层中的至少一个。
第一源电压ELVSS(图2A)可以被施加到第二电极CE，并且第二源电压ELVDD(图2A)可以被施加到第一电极AE。注入到发光层EML中的空穴和电子复合并形成激子，并且当激子跃迁到基态时，发光元件LED可以发射光。
封装层TFE可以位于显示元件层DP-ED上，并且可以将发光元件LED密封。封装层TFE可以包括多个薄膜。例如，封装层TFE可以包括无机膜以及位于无机膜之间的有机膜。封装层TFE的薄膜可以被定位为增强发光元件LED的光学效率或者保护发光元件LED。无机膜可以保护发光元件LED免受湿气和/或氧气的影响，并且有机膜可以保护发光元件LED免受诸如灰尘颗粒的异物的影响。
在根据本公开的一个或多个实施例的显示面板DP中，驱动单元DTU包括第一晶体管T1和至少一个二极管DI。第一晶体管T1和至少一个二极管DI分别包括半导体图案SP1和SP2以及底电极BML1和BML2。底电极BML1和BML2具有对其施加特定电压的结构。相应地，可以扩大驱动单元DTU的驱动范围，从而减少或防止在低灰度级区中出现斑点缺陷。
当驱动单元DTU仅包括第一晶体管T1，第一晶体管T1包括包含氧化物半导体的第一半导体图案SP1时，氧化物半导体由于低阈值电压而具有低的亚阈值摆动值，并且因此，低灰度级区中的驱动范围变窄。相应地，可能容易地观看到低灰度级区中的斑点缺陷，并且可能产生不均匀的亮度。例如，当增加第二晶体管T2的载流子迁移率以增强作为开关晶体管的第二晶体管T2的导通/截止特性时，可能加剧低灰度级区中的可见斑点缺陷以及不均匀的亮度。
根据本公开的一个或多个实施例的驱动单元DTU包括第一晶体管T1和至少一个二极管DI。二极管DI包括具有与第一半导体图案SP1成为一体的形状并且与第一半导体图案SP1电连接的第二半导体图案SP2，并且还包括与第一底电极BML1位于同一层并且被施加特定的电压的第二底电极BML2。相应地，可以扩大低灰度级区中的驱动范围并调节驱动范围和阈值电压，从而减少或防止低灰度级区中的斑点缺陷，并且还减少或防止不均匀的亮度。根据一个或多个实施例的驱动单元DTU具有其中二极管DI的第二半导体图案SP2电连接到第一晶体管T1的第一半导体图案SP1的结构，从而增加电阻并扩大驱动范围。此外，驱动单元DTU被设计为具有其中二极管DI的第二底电极BML2和第二半导体图案SP2中的每一个电连接到发光元件LED的第一电极AE的结构，从而进一步扩大驱动范围。另外，由于施加到第二底电极BML2的电压被调节，因此驱动范围和阈值电压可以被调节。
图3A、图4A、图5A和图6A是根据本公开的一个或多个实施例的像素的等效电路图。图3B、图4B、图5B和图6B是根据本公开的一个或多个实施例的显示面板的截面图。图3A、图4A、图5A和图6A图示与图2A中图示的像素PX不同的根据实施例的像素的等效电路图，并且图3B、图4B、图5B和图6B分别图示显示面板的对应于图3A、图4A、图5A和图6A的像素中的截面。在下文中，当参考图3A至图6B描述根据其他实施例的像素和显示面板时，对与参考图2A和图2B描述的部件相同的部件给予相同的附图标记，并且可以省略它们的重复详细描述。
一起参考图3A和图3B，根据一个或多个实施例的具有像素PX-1的显示面板DP-1包括驱动单元DTU-1。驱动单元DTU-1可以包括第一晶体管T1和多个二极管DI1至DIn。驱动单元DTU-1可以包括一个第一晶体管T1和n个二极管DI1至DIn。为了便于图示，作为示例，图3B图示驱动单元DTU-1包括两个二极管。然而，本公开不限于此，并且驱动单元DTU-1可以包括三个或更多个二极管。作为示例，图3A和图3B图示包括在驱动单元DTU-1中的第一二极管DI1与第n二极管DIn之间的布置关系，但可以在第一二极管DI1与第n二极管DIn之间进一步提供一个或多个二极管。
参考图3A，多个二极管DI1至DIn可以分别包括第二漏极D2-1和D2-n、第二源极S2-1和S2-n、第二上栅极G2-11和G2-n1以及第二下栅极G2-12和G2-n2。例如，第一二极管DI1可以包括电连接到第一晶体管T1的第二-第一漏极D2-1、电连接到第n二极管DIn的第二-第一源极S2-1以及电连接到第三节点ND3的第二-第一上栅极G2-11和第二-第一下栅极G2-12。
第n二极管DIn可以包括电连接到第一二极管DI1的第二-第n漏极D2-n、电连接到第一节点ND1的第二-第n源极S2-n以及电连接到第四节点ND4的第二-第n上栅极G2-n1和第二-第n下栅极G2-n2。这里，第四节点ND4可以被提供在多个二极管DI1至DIn之间。
第二下栅极G2-12和G2-n2可以是分别对其施加第二电压VB2-1和VB2-n的栅极。在一个或多个实施例中，第二-第一下栅极G2-12可以接收第二-第一电压VB2-1，并且第二-第n下栅极G2-n2可以接收第二-第n电压VB2-n。施加到多个第二下栅极G2-12和G2-n2的电压可以彼此相等。例如，第二-第一电压VB2-1和第二-第n电压VB2-n两者可以是第二源电压ELVDD。此外，第二-第一电压VB2-1和第二-第n电压VB2-n中的每一个可以等于第一电压VB1。
一起参考图3A和图3B，包括在驱动单元DTU-1中的第一晶体管T1和多个二极管DI1至DIn可以分别包括半导体图案SP1、SP2-1和SP2-n、栅电极G1-1、G2-11和G2-n1以及底电极BML1、BML2-1和BML2-n。第一晶体管T1可以包括第一半导体图案SP1、第一栅电极G1-1和第一底电极BML1。第一二极管DI1可以包括第二-第一半导体图案SP2-1、第二-第一栅电极G2-11和第二-第一底电极BML2-1。第n二极管DIn可以包括第二-第n半导体图案SP2-n、第二-第n栅电极G2-n1和第二-第n底电极BML2-n。
分别包括在多个二极管DI1至DIn中的第二半导体图案SP2-1至SP2-n可以电连接到被包括在第一晶体管T1中的第一半导体图案SP1。如图3B中图示的，第一二极管DI1的第二-第一半导体图案SP2-1和第n二极管DIn的第二-第n半导体图案SP2-n中的每一个可以具有与第一半导体图案SP1成为一体的形状。也就是说，第一半导体图案SP1的第一源区S1可以连接到第二-第一半导体图案SP2-1的第二-第一漏区D2-1，并且第二-第一半导体图案SP2-1的第二-第一源区S2-1可以连接到第二-第n半导体图案SP2-n的第二-第n漏区D2-n。相应地，第二-第一半导体图案SP2-1和第二-第n半导体图案SP2-n中的每一个可以具有与第一半导体图案SP1成为一体的形状。第二-第一半导体图案SP2-1和第二-第n半导体图案SP2-n中的每一个可以与第一半导体图案SP1通过同一工艺形成，并且可以包括相同的材料。
第二-第一源区S2-1和第二-第一漏区D2-1可以彼此间隔开，其中第二-第一沟道区A2-1在第二-第一源区S2-1与第二-第一漏区D2-1之间。也就是说，第二-第一源区S2-1和第二-第一漏区D2-1可以从第二-第一沟道区A2-1在彼此相反的方向上延伸。第二-第n源区S2-n和第二-第n漏区D2-n可以彼此间隔开，其中第二-第n沟道区A2-n在第二-第n源区S2-n与第二-第n漏区D2-n之间。也就是说，第二-第n源区S2-n和第二-第n漏区D2-n可以从第二-第n沟道区A2-n在彼此相反的方向上延伸。
第二底电极BML2-1至BML2-n可以分别位于多个二极管DI1至DIn的第二沟道区A2-1至A2-n的下方。第二底电极BML2-1和BML2-n可以分别在厚度方向上与第二沟道区A2-1和A2-n间隔开，其中缓冲层BFL在第二底电极BML2-1和BML2-n与第二沟道区A2-1和A2-n之间。第二底电极BML2-1和BML2-n可以阻挡从外部朝向第二半导体图案SP2-1和SP2-n入射的光。与第二-第一沟道区A2-1重叠的第二-第一底电极BML2-1可以位于第二-第一半导体图案SP2-1的下方，并且与第二-第n沟道区A2-n重叠的第二-第n底电极BML2-n可以位于第二-第n半导体图案SP2-n的下方。
此外，与第二-第一沟道区A2-1重叠的第二-第一底电极BML2-1可以对应于关于图3A所描述的第二-第一下栅极G2-12。与第二-第一沟道区A2-1重叠的第二-第一栅电极G2-11可以对应于关于图3A所描述的第二-第一上栅极G2-11。与第二-第n沟道区A2-n重叠的第二-第n底电极BML2-n可以对应于关于图3A所描述的第二-第一下栅极G2-n2。与第二-第n沟道区A2-n重叠的第二-第n栅电极G2-n1可以对应于关于图3A所描述的第二-第一上栅极G2-n1。
特定的电压被施加到第二底电极BML2-1和BML2-n中的每一个。第二底电极BML2-1和BML2-n可以分别连接到电极或布线以接收恒定电压。第二底电极BML2-1和BML2-n可以接收第二电压VB2-1和VB2-n。第二-第一底电极BML2-1可以接收第二-第一电压VB2-1，并且第二-第n底电极BML2-n可以接收第二-第n电压VB2-n。施加到多个第二底电极BML2-1和BML2-n的电压可以彼此相等。例如，第二-第一电压VB2-1和第二-第n电压VB2-n两者可以是第二源电压ELVDD。此外，第二-第一电压VB2-1和第二-第n电压VB2-n中的每一个可以等于第一电压VB1。此外，第二底电极BML2-1和BML2-n中的每一个可以与第一底电极BML1位于同一层，并且可以通过同一工艺同时或基本上同时形成。
第一二极管DI1可以进一步包括位于第二-第一半导体图案SP2-1上的第二绝缘图案GI2。第二绝缘图案GI2可以位于第二-第一半导体图案SP2-1上以与第二-第一沟道区A2-1重叠。第二-第一栅电极G2-11可以位于第二绝缘图案GI2上，并且可以在第三方向DR3上与第二-第一半导体图案SP2-1间隔开。第二-第一栅电极G2-11可以位于第二-第一沟道区A2-1的上方，并且可以与第二-第一沟道区A2-1重叠。第二-第一栅电极G2-11可以限定第一二极管DI1的第二-第一沟道区A2-1。
第n二极管DIn可以进一步包括位于第二-第n半导体图案SP2-n上的第三绝缘图案GI3。第三绝缘图案GI3可以位于第二-第n半导体图案SP2-n上以与第二-第n沟道区A2-n重叠。第二-第n栅电极G2-n1可以位于第三绝缘图案GI3上，并且可以在第三方向DR3上与第二-第n半导体图案SP2-n间隔开。第二-第n栅电极G2-n1可以位于第二-第n沟道区A2-n的上方，并且可以与第二-第n沟道区A2-n重叠。第二-第n栅电极G2-n1可以限定第n二极管DIn的第二-第n沟道区A2-n。
由于驱动单元DTU-1包括多个二极管DI1至DIn，因此穿过覆盖绝缘层CV1和CV2的至少一部分的连接电极CNE1-1、CNE1-2、CNE2和CNE3可以包括将第一晶体管T1和多个二极管DI1至DIn电连接的至少一个连接电极。在一个或多个实施例中，第一-第一连接电极CNE1-1将第一晶体管T1的第一源区S1和第一二极管DI1的第二-第一栅电极G2-11彼此连接。第一-第二连接电极CNE1-2将第一二极管DI1的第二-第一源区S2-1和第n二极管DIn的第二-第n栅电极G2-n1彼此连接。
第二连接电极CNE2可以连接到半导体图案并且连接到多个二极管DI1至DIn当中的最后一个二极管的底电极。在一个或多个实施例中，第二连接电极CNE2可以电连接到离第一晶体管T1最远的第n二极管DIn的第二-第n半导体图案SP2-n和第二-第n底电极BML2-n。发光元件LED的第一电极AE可以经由第一上连接电极UCNE1和第二连接电极CNE2电连接到第n二极管DIn的第二-第n半导体图案SP2-n和第二-第n底电极BML2-n中的每一个。根据一个或多个实施例的包括驱动单元DTU-1的显示面板DP-1包括第一晶体管T1和多个二极管DI1至DIn，从而增加电阻并且扩大驱动范围。此外，驱动单元DTU-1被设计为具有如下的结构，其中作为多个二极管DI1至DIn中的最后一个二极管的第n二极管DIn的第二-第n半导体图案SP2-n和第二-第n底电极BML2-n中的每一个电连接到发光元件LED的第一电极AE，从而进一步扩大驱动范围。另外，由于施加到第二-第n底电极BML2-n的电压被调节，因此驱动范围和阈值电压可以被调节。
图4A和图4B、图5A和图5B以及图6A和图6B分别图示根据其他实施例的驱动单元DTU-2、DTU-3和DTU-4以及包括驱动单元DTU-2、DTU-3和DTU-4的像素PX-2、PX-3和PX-4和显示面板DP-2、DP-3和DP-4。如同图3A和图3B中图示的驱动单元DTU-1，这些驱动单元包括多个二极管DI1至DIn，但包括在驱动单元DTU-2、DTU-3和DTU-4中的每一个中的第一晶体管T1和多个二极管DI1至DIn的连接关系与驱动单元DTU-1中的第一晶体管T1和多个二极管DI1至DIn的连接关系有所不同。
当考察图4A和图4B中图示的包括驱动单元DTU-2的像素PX-2和显示面板DP-2时，包括在驱动单元DTU-2的第一晶体管T1中的第一下栅极G1-2连接到第三节点ND3，并且可以电连接到第一二极管DI1的第二-第一漏极D2-1。包括在驱动单元DTU-2的第一二极管DI1中的第二-第一下栅极G2-12连接到被提供在多个二极管DI1至DIn之间的第四节点ND4，并且可以电连接到被包括在第n二极管DIn中的第二-第n漏极D2-n。也就是说，图4B中图示的第一底电极BML1可以电连接到第一二极管DI1的第二-第一漏极D2-1，并且第二-第一底电极BML2-1可以电连接到被包括在第n二极管DIn中的第二-第n漏极D2-n。根据一个或多个实施例的驱动单元DTU-2具有如下的电路配置，其中第一晶体管T1的第一底电极BML1和第一二极管DI1的第二-第一底电极BML2-1分别连接到下一个布置的二极管的半导体图案的漏区(例如，连接到相应后续二极管的半导体图案的漏区)。相应地，可以进一步扩大驱动单元DTU-2的驱动范围，从而减少或防止在低灰度级区中出现斑点缺陷以及出现不均匀的亮度。
当考察图5A和图5B中图示的包括驱动单元DTU-3的像素PX-3和显示面板DP-3时，包括在多个二极管DI1至DIn中的第二下栅极G2-12和G2-n2可以彼此连接以形成一体的形状。也就是说，包括在图5B中图示的多个二极管DI1至DIn中的第二底电极BML2-1和BML2-n可以彼此连接以形成一体的形状。第二底电极BML2-1和BML2-n可以被提供为具有一体形状的第二公共底电极BML2-C。由于第二底电极BML2-1和BML2-n可以被提供为第二公共底电极BML2-C，因此相同的电压可以被施加到多个二极管DI1至DIn的底电极。
当考察图6A和图6B中图示的包括驱动单元DTU-4的像素PX-4和显示面板DP-4时，包括在多个二极管DI1至DIn中的第二下栅极G2-12和G2-n2中的至少一个与包括在第一晶体管T1中的第一下栅极G1-2可以彼此连接以形成一体的形状。在一个或多个实施例中，包括在第一二极管DI1中的第二-第一下栅极G2-12与包括在第一晶体管T1中的第一下栅极G1-2可以彼此连接以形成一体的形状。也就是说，包括在第一二极管DI1中的第二-第一底电极BML2-1与包括在第一晶体管T1中的第一底电极BML1可以彼此连接以形成一体的形状。彼此连接的第一底电极BML1和第二-第一底电极BML2-1可以被提供为具有一体形状的公共底电极BML-C。由于第一底电极BML1和第二-第一底电极BML2-1被提供为具有一体形状的公共底电极BML-C，因此相同的电压可以被施加到第一晶体管T1和第一二极管DI1的底电极。此外，作为示例，图6A图示如下的配置，其中第一晶体管T1的第一下栅极G1-2仅连接到多个二极管DI1至DIn的第二下栅极G2-12至G2-n2当中的第二-第一下栅极G2-12，但本公开不限于此。第一下栅极G1-2可以连接到第二下栅极G2-12至G2-n2当中的两个或更多个下栅极。也就是说，第一底电极BML1与第二底电极BML2-1至BML2-n当中的多个底电极可以彼此连接以形成一体的形状。
图7A和图7B是用于比较根据本公开的一个或多个实施例的驱动单元的特性与根据比较示例的驱动单元的特性的曲线图。在图7A和图7B中的每一个中，由“1T”指示的曲线图是根据比较示例的驱动单元的特性曲线图，并且示出仅包括第一晶体管(驱动晶体管)而不包括二极管的驱动单元中的由于驱动电压VGS上的变化而导致的电流量IDS上的变化。在图7A和图7B中的每一个中，由“1T1D”指示的曲线图是根据一个或多个实施例的驱动单元的特性曲线图，并且示出包括第一晶体管和一个二极管的驱动单元中的由于驱动电压VGS上的变化而导致的电流量IDS上的变化。此外，如图7A中所指示的，在“1T1D”之后列出的数值中的每一个可以指示二极管的沟道区的在一个方向上的长度。此外，图7B中由“1T1D-1”指示的曲线图具有如同图4A中图示的驱动单元DTU-2的结构，其中图4A中图示的第一晶体管T1的第一下栅极G1-2连接到第三节点ND3并且连接到第一二极管DI1的第二-第一漏极D2-1。由“1T1D-2”指示的曲线图具有如同图6A中图示的驱动单元DTU-4的结构，其中第一晶体管T1的第一下栅极G1-2具有与第一二极管DI1的第二下栅极G2-12成为一体的形状。由“1T1D-3”指示的曲线图具有如同图2A中图示的驱动单元DTU的结构，其中第一电压VB1和第二电压VB2分别被施加到第一晶体管T1的第一下栅极G1-2和二极管DI的第二下栅极G2-2，并且第一电压VB1等于第二电压VB2。
当考察图7A和图7B时，与根据比较示例的驱动单元相比，根据一个或多个实施例的驱动单元可以由于驱动单元的驱动电压VGS上的变化而具有更大的电流量IDS上的变化。当电流量IDS从大约10pA改变到大约10nA时驱动电压VGS上的变化被限定为第一驱动范围时，根据一个或多个实施例的驱动单元具有比根据比较示例的驱动单元大的第一驱动范围。如图7A中图示的，根据比较示例的驱动单元具有大约0.522V的第一驱动范围，但根据实施例的驱动单元依据二极管的长度而具有大约0.696V、大约1.485V、大约1.704V和大约1.852V的第一驱动范围。此外，如图7B中图示的，可以确认，与根据比较示例的不包括二极管的驱动单元相比，包括二极管的驱动单元示出由于驱动电压VGS上的变化而导致的电流量IDS上的更大变化，并且因此，具有更高的第一驱动范围。
图8A和图8B是示出根据一个或多个实施例的驱动单元的特性的曲线图。图8A是示出根据一个或多个实施例的由于被施加到驱动单元中的底电极的第一电压和第二电压上的变化而导致的阈值电压VTH上的变化的曲线图。图8B是示出根据一个或多个实施例的由于被施加到驱动单元中的底电极的第一电压和第二电压上的变化而导致的第一驱动范围DR1上的变化的曲线图。
当考察图8A和图8B时，根据一个或多个实施例的驱动单元的第一驱动范围DR1和阈值电压VTH可以通过改变被施加到驱动单元的底电极的第一电压和第二电压而被调节。相应地，可以减少或防止低灰度级区中的斑点缺陷，并且减少或防止不均匀的亮度。此外，通过调节被施加到底电极的电压的简单方法，可以确保驱动单元和包括驱动单元的显示面板所需的驱动范围和阈值电压。
根据本公开的一个或多个实施例的包括在像素电路中的晶体管包括金属氧化物，并且因此，电子迁移率可以相对高，并且可以减少泄漏电流。
根据本公开的一个或多个实施例的像素电路包括连接到驱动晶体管的至少一个二极管。此外，二极管包括底电极，该底电极与驱动晶体管的底电极位于同一层，并且对其施加特定的电压。相应地，可以扩大低灰度级区中的驱动范围并调节驱动范围和阈值电压，从而减少或防止在低灰度级区中出现斑点缺陷，并且减少或防止不均匀的亮度。
尽管已经参考本公开的实施例描述了本公开，但将理解，本领域技术人员或具有本领域普通知识的人员可以对本公开进行各种改变和修改，而不脱离本公开的精神和技术领域。因此，本公开的技术范围将由权利要求来确定，其中其功能等同物将被包括在其中，并且不应受到前述描述的限制。

Claims (20)

1.一种显示面板，包括：
发光元件；以及
像素电路，电连接到所述发光元件，并且包括电连接到所述发光元件的驱动单元，所述驱动单元包括：
第一晶体管，包括用于接收第一电压的第一底电极和在所述第一底电极上方的包括氧化物半导体的第一半导体图案；以及
至少一个二极管，包括：第二底电极，与所述第一底电极在同一层，用于接收第二电压；和第二半导体图案，在所述第二底电极上方，与所述第一半导体图案在同一层，包括氧化物半导体，并且与所述第一半导体图案成为一体。
2.根据权利要求1所述的显示面板，其中，
所述第一底电极电连接到所述第二半导体图案。
3.根据权利要求1所述的显示面板，其中，
所述第一底电极与所述第二底电极间隔开。
4.根据权利要求1所述的显示面板，其中，所述至少一个二极管包括：
第一二极管，包括：第二-第一底电极，与所述第一底电极在同一层，用于接收第二-第一电压；和第二-第一半导体图案，包括氧化物半导体，在所述第二-第一底电极上方，并且与所述第一半导体图案在同一层；以及
第n二极管，包括：第二-第n底电极，与所述第一底电极在同一层，用于接收第二-第n电压；和第二-第n半导体图案，包括氧化物半导体，在所述第二-第n底电极上方，并且与所述第一半导体图案在同一层。
5.根据权利要求4所述的显示面板，其中，
所述第二-第一底电极与所述第二-第n底电极成为一体。
6.根据权利要求4所述的显示面板，其中，
所述第二-第一电压等于所述第二-第n电压。
7.根据权利要求1所述的显示面板，其中，
所述第一底电极与所述第二底电极成为一体。
8.根据权利要求1所述的显示面板，其中，
所述第一晶体管包括所述第一半导体图案上方的第一绝缘图案和所述第一绝缘图案上方的第一栅电极，并且
其中所述至少一个二极管包括在所述第二半导体图案上方的第二绝缘图案和在所述第二绝缘图案上方的第二栅电极。
9.根据权利要求8所述的显示面板，其中，
所述第一半导体图案包括第一源区、第一漏区和第一沟道区，
其中所述第一绝缘图案与所述第一沟道区重叠，但不与所述第一源区和所述第一漏区重叠，
其中所述第二半导体图案包括第二源区、第二漏区和第二沟道区，并且
其中所述第二绝缘图案与所述第二沟道区重叠，但不与所述第二源区和所述第二漏区重叠。
10.根据权利要求9所述的显示面板，其中，
所述第一沟道区的在第一方向上的延伸长度小于所述第二沟道区的在所述第一方向上的延伸长度。
11.根据权利要求9所述的显示面板，其中，
所述第一源区电连接到所述第二漏区和所述第二栅电极。
12.根据权利要求9所述的显示面板，其中，所述像素电路进一步包括：
第一连接电极，连接到所述第一源区和所述第二栅电极。
13.根据权利要求1所述的显示面板，其中，
所述第二底电极和所述第二半导体图案电连接到所述发光元件。
14.根据权利要求1所述的显示面板，其中，
所述第一电压等于所述第二电压。
15.根据权利要求1所述的显示面板，其中，所述像素电路进一步包括：
至少一个覆盖绝缘层，被配置为覆盖所述第一晶体管和所述至少一个二极管；以及
连接电极，在所述覆盖绝缘层上方，穿过所述覆盖绝缘层的至少一部分，并且连接到所述驱动单元。
16.根据权利要求1-15中任一项所述的显示面板，其中，所述发光元件包括：
第一电极，电连接到所述驱动单元；
第二电极，在所述第一电极上方；以及
发光层，在所述第一电极与所述第二电极之间。
17.根据权利要求1-15中任一项所述的显示面板，其中，所述像素电路进一步包括：
第二晶体管，包括第三半导体图案，所述第三半导体图案包括氧化物半导体，与所述第一半导体图案在同一层，并且与所述第一半导体图案间隔开。
18.一种显示面板，包括：
发光元件；以及
像素电路，电连接到所述发光元件，并且包括第一电路单元，所述第一电路单元电连接到所述发光元件并且包括：
第一晶体管，包括用于接收第一电压的第一底电极和在所述第一底电极上方的包括氧化物半导体的第一半导体图案；以及
至少一个二极管，包括：第二底电极，用于接收第二电压，电连接到所述发光元件，并且与所述第一底电极在同一层；和第二半导体图案，包括氧化物半导体，电连接到所述发光元件，并且位于所述第二底电极上方，并且与所述第一半导体图案在同一层。
19.根据权利要求18所述的显示面板，其中，
所述第一半导体图案包括第一源区、第一漏区和第一沟道区，
其中所述第二半导体图案包括第二源区、电连接到所述第一源区的第二漏区以及第二沟道区。
20.一种显示面板，包括：
发光元件；以及
像素电路，电连接到所述发光元件，并且包括电连接到所述发光元件的第一电路单元，所述第一电路单元包括：
第一晶体管，包括用于接收第一电压的第一底电极和在所述第一底电极上方的包括氧化物半导体的第一半导体图案；以及
至少一个二极管，包括：第二底电极，与所述第一底电极在同一层，用于接收第二电压；和第二半导体图案，包括氧化物半导体，在所述第二底电极上方，与所述第一半导体图案在同一层，
其中所述第一底电极电连接到所述第二底电极或所述第二半导体图案。
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