KR20220147915A - 적층형 전자 부품 및 그 제조방법 - Google Patents
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Abstract
본 발명의 일 실시형태에 따른 적층형 전자 부품의 제조 방법은, 복수 개의 제1 내부 전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부 전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계; 상기 제1 내부 전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 형성하는 단계; 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층체를 절단하여 적층 바디를 얻는 단계; 상기 적층 바디의 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 노출된 측면에 점착층을 접착하는 점착층 접착 단계; 및 상기 점착층을 박리함으로써 상기 측면의 이물질을 제거하는 점착층 박리 단계; 를 포함한다.
Description
본 발명은 적층형 전자 부품 및 그 제조방법에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
또한, 최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
적층 세라믹 커패시터의 소형 및 고용량화를 위해서는 전극 유효면적의 극대화 (용량구현에 필요한 유효 부피 분율을 증가)가 요구된다.
상기와 같이 소형 및 고용량 적층 세라믹 커패시터를 구현하기 위하여, 적층 세라믹 커패시터를 제조함에 있어서, 내부 전극이 바디의 폭 방향으로 노출되도록 함으로써, 마진 없는 설계를 통해 내부 전극 폭 방향 면적을 극대화하되, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향 전극 노출면에 사이드 마진부를 별도로 부착하여 완성하는 방법이 적용되고 있다.
사이드 마진부를 별도로 부착하는 방법에 의해 커패시터의 단위 부피당 용량은 향상시킬 수 있으나, 사이드 마진부가 벌어지는 불량, 단락 발생, 내습 신뢰성 저하 등의 문제점이 발생할 수 있다.
본 발명의 여러 목적 중 하나는 사이드 마진부가 벌어지는 불량, 단락 발생, 내습 신뢰성 저하를 개선한 적층형 전자 부품 및 그 제조방법을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자부품의 제조방법은 복수 개의 제1 내부 전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부 전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계; 상기 제1 내부 전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 형성하는 단계; 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층체를 절단하여 적층 바디를 얻는 단계; 상기 적층 바디의 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 노출된 측면에 사이드 마진부용 세라믹 그린시트를 부착하는 단계; 상기 사이드 마진부용 세라믹 그린시트가 부착된 적층 바디를 소성하는 단계; 상기 소성 후 환원 분위기에서 열처리하는 단계; 및 상기 환원 분위기에서 열처리된 적층 바디에 외부 전극을 형성하는 단계; 를 포함하며, 상기 사이드 마진부용 세라믹 그린시트는 금속 산화물을 포함한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 바디; 상기 제1 면 및 제2 면에 배치되는 사이드 마진부; 상기 제3 면 및 제4 면에 배치되는 외부 전극; 및 상기 바디의 내부에 배치되며, 상기 제3 면 또는 제4 면에서 상기 외부 전극과 연결되고, 상기 제1 및 제2 면에서 상기 사이드 마진부와 연결되는 복수의 내부 전극; 을 포함하고, 상기 사이드 마진부에서 상기 바디의 내부 방향으로 3μm 내에 존재하는 내부전극에 포함된 공극의 수를 Np, 내부 전극의 개수를 Ne라 할 때, Np/Ne는 0.15 이하이다.
본 발명의 여러 효과 중 하나는 점착층을 이용해 절단면의 이물질을 제거함으로써, 단락 발생을 억제한 것이다.
또한, 본 발명의 여러 효과 중 하나는 사이드 마진부가 벌어지는 불량을 억제하고, 내습 신뢰성 저하를 개선한 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6 내지 도 18은 본 발명의 일 실시형태에 따른 적층형 전자부품의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 19는 발명예를 길이 방향 중앙에서 두께 및 폭 방향으로 절단한 후, 두께 방향 중앙부의 사이드 마진부와 바디의 경계부를 내부 전극 20개가 보이도록 주사 전자 현미경(SEM)으로 스캔하여 얻은 이미지이다.
도 20은 비교예를 길이 방향 중앙에서 두께 및 폭 방향으로 절단한 후, 두께 방향 중앙부의 사이드 마진부와 바디의 경계부를 내부 전극 20개가 보이도록 주사 전자 현미경(SEM)으로 스캔하여 얻은 이미지이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6 내지 도 18은 본 발명의 일 실시형태에 따른 적층형 전자부품의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
도 19는 발명예를 길이 방향 중앙에서 두께 및 폭 방향으로 절단한 후, 두께 방향 중앙부의 사이드 마진부와 바디의 경계부를 내부 전극 20개가 보이도록 주사 전자 현미경(SEM)으로 스캔하여 얻은 이미지이다.
도 20은 비교예를 길이 방향 중앙에서 두께 및 폭 방향으로 절단한 후, 두께 방향 중앙부의 사이드 마진부와 바디의 경계부를 내부 전극 20개가 보이도록 주사 전자 현미경(SEM)으로 스캔하여 얻은 이미지이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, W 방향은 제1 방향 또는 폭 방향, L 방향은 제2 방향 또는 길이 방향, T 방향은 제3 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품의 제조방법
도 6 내지 도 18은 본 발명의 일 실시형태에 따른 적층형 전자부품의 제조방법을 개략적으로 나타내는 단면도 및 사시도이다.
이하, 도 6 내지 도 18을 참조하여, 본 발명의 일 실시형태인 적층형 전자부품의 제조방법에 대하여 상세히 설명한다.
본 발명의 또 다른 일 실시형태에 따른 적층형 전자부품의 제조방법은 복수 개의 제1 내부 전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부 전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계; 상기 제1 내부 전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 형성하는 단계; 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층체를 절단하여 적층 바디를 얻는 단계; 상기 적층 바디의 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 노출된 측면에 점착층을 접착하는 점착층 접착 단계; 및 상기 점착층을 박리함으로써 상기 측면의 이물질을 제거하는 점착층 박리 단계; 를 포함할 수 있다.
도 6에 도시된 바와 같이, 세라믹 그린시트(211) 위에 소정의 간격을 두고 복수 개의 제1 내부 전극 패턴(221)을 형성한다. 상기 복수 개의 제1 내부 전극 패턴(221)은 스트라이프형일 수 있으며, 서로 평행하게 형성될 수 있다.
상기 세라믹 그린시트(211)는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다.
상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨(BaTiO3) 파우더가 사용될 수 있다. 상기 세라믹 그린시트(211)가 소성되면 바디(110)를 구성하는 유전체층(111)이 된다.
제1 내부 전극 패턴(221)은 도전성 금속을 포함하는 내부 전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있다.
상기 세라믹 그린시트(211) 상에 제1 내부 전극 패턴(221)을 형성하는 방법은 특별히 제한되지 않으나, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.
또한, 또 다른 세라믹 그린시트(211) 위에 소정의 간격을 두고 복수 개의 제2 내부 전극 패턴(222)을 형성할 수 있다. 상기 복수 개의 제2 내부 전극 패턴(221)은 스트라이프형일 수 있으며, 서로 평행하게 형성될 수 있다.
이하, 제1 내부 전극 패턴(221)이 형성된 세라믹 그린시트는 제1 세라믹 그린시트(221a)로 지칭될 수 있고, 제2 내부 전극 패턴(222)이 형성된 세라믹 그린시트는 제2 세라믹 그린시트(221b)로 지칭될 수 있다.
다음으로, 도 7에 도시된 바와 같이, 제1 내부 전극 패턴(221)과 제2 내부 전극 패턴(222)이 교차 적층되도록 제1 및 제2 세라믹 그린시트(221a, 221b)를 번갈아가며 적층할 수 있다.
이후, 상기 제1 내부 전극 패턴(221)은 제1 내부 전극(121)이 되고, 제2 내부 전극 패턴(222)은 제2 내부 전극(122)이 될 수 있다.
이때, 상기 제1 및 제2 세라믹 그린시트의 두께(td')는 0.6 μm 이하일 수 있다. 이에 따라, 유전체층(td)의 두께가 0.4 μm 이하인 박막을 갖는 초소형 고용량 적층형 전자부품을 구현할 수 있다.
또한, 제1 및 제2 내부 전극 패턴의 두께(te`)는 0.5 μm 이하일 수 있다. 이에 따라, 내부 전극(te)의 두께가 0.4 μm 이하인 박막을 갖는 초소형 고용량 적층형 전자부품을 구현할 수 있다.
도 8은 본 발명의 일 실시예에 따라 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층체(220)를 도시하는 단면도이고, 도 9는 제1 및 제2 세라믹 그린 시트가 적층된 세라믹 그린시트 적층체(220)를 도시하는 사시도이다.
도 8 및 도 9를 참조하면, 복수 개의 평행한 제1 내부 전극 패턴(221)이 인쇄된 제1 세라믹 그린시트(211a)와 복수 개의 평행한 제2 내부 전극 패턴(222)이 인쇄된 제2 세라믹 그린시트(211b)는 서로 번갈아가며 적층되어 있다.
보다 구체적으로, 제1 세라믹 그린시트(211a)에 인쇄된 스트라이프형 제1 내부 전극 패턴(221)의 중앙부와 제2 세라믹 그린시트(211b)에 인쇄된 스트라이프형 제2 내부 전극 패턴(222) 사이의 간격이 중첩되도록 적층될 수 있다.
다음으로, 도 9에 도시된 바와 같이, 상기 세라믹 그린시트 적층체(220)는 복수 개의 스트라이프형 제1 내부 전극 패턴(221) 및 스트라이프형 제2 내부 전극 패턴(222)을 가로지르도록 절단될 수 있다. 즉, 상기 세라믹 그린시트 적층체(210)는 서로 직교하는 C1-C1 및 C2-C2 절단선을 따라 절단된 적층 바디(210)가 될 수 있다.
보다 구체적으로, 스트라이프형 제1 내부 전극 패턴(221) 및 스트라이프형 제2 내부 전극 패턴(222)은 길이 방향으로 절단되어 일정한 폭을 갖는 복수 개의 내부 전극으로 분할될 수 있다. 이때, 적층된 세라믹 그린시트도 내부 전극 패턴과 함께 절단된다. 이에 따라 유전체층은 내부 전극의 폭과 동일한 폭을 갖도록 형성될 수 있다.
또한, C2-C2 절단선을 따라 개별적인 바디 사이즈에 맞게 절단할 수 있다. 즉, 제1 사이드 마진부 및 제2 사이드 마진부를 형성하기 전에 막대형 적층체를 C2-C2 절단선을 따라 개별적인 바디 사이즈로 절단하여 복수 개의 적층 바디(210)를 형성할 수 있다.
즉, 막대형 적층체를 중첩된 제1 내부 전극의 중심부와 제2 내부 전극 간에 형성된 소정의 간격이 동일한 절단선에 의하여 절단되도록 절단할 수 있다. 이에 따라, 제1 내부 전극 및 제2 내부 전극의 일단은 절단면에 교대로 노출될 수 있다.
세라믹 그린시트 적층체(220)를 절단하기 위한 방법은 특별히 한정할 필요는 없다. 예를 들어, 블레이드(blade)를 이용하여 길로틴 방식으로 절단하거나, 다이싱 블레이드(dicing blade)를 회전시켜 절단하는 다이싱 방식을 이용할 수 있다.
도 10을 참조하면, 적층 바디(210)는 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하며, 상기 제1 내부 전극 패턴(221)이 상기 제1, 제2 및 제3 면으로 노출되고 상기 제2 내부 전극 패턴(222)이 상기 제1, 제2 및 제4 면으로 노출될 수 있다. 제1 내부 전극 패턴(221)과 제2 내부 전극 패턴의 말단(222)이 폭 방향으로 노출된 측면은 제1 및 제2 면(1, 2)일 수 있다.
적층 바디(210)의 제1 및 제2 면에 점착층 점착 단계 및 점착층 박리 단계를 행하는 경우, 제1 및 제2 면 중 어느 한 면에 점착층 점착 단계 및 점착층 박리 단계를 행한 후, 나머지 한 면에 점착층 점착 단계 및 점착층 박리 단계를 행할 수 있다.
이후, 적층 바디(210)의 제1 내부 전극 패턴(221)과 제2 내부 전극 패턴(222)의 말단이 노출된 측면에 점착층(AD)을 접착하고, 점착층(AD)을 박리함으로써 측면의 이물질을 제거할 수 있다.
세라믹 그린시트 적층체(220)의 절단 시 세라믹 그린시트 적층체(220)를 고정하기 위한 점착 물질들이 블레이드 또는 다이싱 불레이드에 묻게 될 수 있으며, 블레이드 또는 다이싱 불레이드에 묻은 점착 물질들이 적층 바디(210)에 전이되어 점착 잔사(30)가 될 수 있다. 점착 잔사(30)에 의해 사이드 마진부가 벌어지는 불량이 발생할 수 있으며, 내습 신뢰성이 저하될 수 있다.
또한, 도 11의 S1 영역의 확대도인 도 12를 참조하면, 세라믹 그린시트 적층체(220)의 절단 시 블레이드 또는 다이싱 불레이드에 의하여 내부 전극 패턴(221, 222)의 금속 입자(21)가 밀려나 적층 바디(210)의 측면 중 세라믹 그린시트(211)의 표면에 이물질로 존재하게 될 수 있다. 이때, 금속 입자(21)의 일부는 표면에 노출됨에 따라 산화되어 산화 금속 입자(21`)로 존재할 수 있다. 세라믹 그린시트(211)의 표면에 존재하는 금속 입자(21) 및 산화 금속 입자(21`)는 소성 후 제1 내부 전극과 제2 내부 전극을 전기적으로 연결시키는 통로가 되어 단락(short)이 발생할 수 있다. 한편, 도 11 내지 도 18에 도시한 적층 바디(210)는 제1 및 제2 내부 전극 패턴이 모두 보이도록 도 10의 III-III`에 따라 절단한 단면을 도시한 것이다.
본 발명의 일 실시예에 따라, 적층 바디(210)의 제1 내부 전극 패턴(221)과 제2 내부 전극 패턴(222)의 말단이 노출된 측면에 점착층(AD)을 접착하고, 점착층(AD)을 박리함으로써 측면의 이물질을 제거하는 경우, 적층 바디(210)의 측면 중 세라믹 그린시트(211)의 표면에 배치된 금속 입자(21) 및 산화 금속 입자(21`)에 의한 단락(short)을 억제할 수 있으며, 점착 잔사(30)에 의한 사이드 마진부가 벌어지는 불량 및 내습 신뢰성 불량을 억제할 수 있다.
또한, 점착층(AD)을 이용하여 이물질을 제거함에 따라, 연마, 절삭, 에칭, 레이저 연마 등을 이용한 이물질 제거에 비하여 적층 바디(210)의 물리적, 화학적 변형을 최소화하고 생산성을 높여 효율적으로 이물질을 제거할 수 있다.
도 11 및 도 13에 도시된 바와 같이, 점착층(AD)이 부착된 베이스 필름(BF)을 준비한 후, 점착층(AD)이 적층 바디(210)의 제1 내부 전극 패턴(221)과 제2 내부 전극 패턴(222)의 말단이 노출된 측면에 접착하도록 가압할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 점착층(AD)을 박리하면, 점착층(AD)에 점착 잔사(30), 도전성 금속(21), 산화 도전성 금속(21`) 등의 이물질을 제거할 수 있다.
도 16은 도 15의 S2 영역을 확대한 도면이다. 이물질이 제거된 적층 바디(210)의 측면의 표면을 확대하여 도시한 도 16을 참조하면, 금속 입자(21)의 일부 및 표면에 노출됨에 따라 산화된 산화 금속 입자(21`)가 제거된 것을 확인할 수 있다.
또한, 금속 입자(21) 및 산화 도전성 금속(21`)은 제거됨에 따라 표면 거칠기가 증가하고, 세라믹 그린시트 및 내부 전극 패턴의 일부 영역이 제거된 것을 확인할 수 있다.
이때, 점착층(AD) 박리 후 적층 바디(210) 측면(1, 2)의 중심선 평균 거칠기가 점착층(AD) 박리 전 적층 바디(210) 측면(1, 2)의 중심선 평균 거칠기보다 1.5배 이상 클 수 있다. 이에 따라, 사이드 마진부와 측면과의 접촉 면적을 증가시킬 수 있어 사이드 마진부와의 접착력을 향상시킬 수 있다.
이때, 상기 제거된 일부 영역은 적층 바디(210)의 측면에서부터 상기 측면에 수직한 방향으로의 깊이(d)가 0nm 초과 250nm 이하일 수 있다. 깊이(d)가 250nm 초과인 경우에는 정전 용량이 저하될 수 있으며, 외관 불량이 발생할 수 있다.
점착층(AD)의 종류는 특별히 한정할 필요는 없으며, 천연계, 합성고무계, 실리콘계, 우레탄계, 아크릴계 등일 수 있으며, 실리콘-아크릴-우레탄 등이 혼합된 것일 수 있다. 천연계의 예시로는 라텍스, 전분, 셀룰로오스, 단백질 등이 있고, 합성고무계의 예시로는 IR(Isoprene Rubber), NBR(Nitrile Butadiene Rubber), SBR(Styrene Butadiene Rubber), CR(Chloroprene Rubber), Silicon Rubber 등이 있다.
다만, 본 발명의 일 실시예에 따르면 도 14에 도시된 바와 같이, 점착층(AD)은 자외선 조사시 경화되는 물질을 포함하며, 점착층(AD) 점착한 후 박리하기 전에 점착층(AD)에 자외선(UV)을 조사하는 단계를 추가로 포함할 수 있다.
점착층(AD)이 자외선 조사시 경화되는 물질을 포함하는 경우, 점착층(AD)이 적층 바디(210)의 제1 내부 전극 패턴(221)과 제2 내부 전극 패턴(222)의 말단이 노출된 측면에 접착하도록 가압시 이물질들은 점착층(AD)의 내부로 일부 피랍된 형태가 된다. 이후, 자외선(UV, ultraviolet rays)를 조사하면 점착층이 경화되어 점착력이 저하됨으로써, 적층 바디(210)의 표면에 큰 손상 없이 이물질을 용이하게 제거할 수 있다.
한편, 점착층(AD)의 두께 대비 베이스 필름(BF)의 두께의 비를 특별히 한정할 필요는 없으며, 베이스 필름(BF)의 두께가 아주 얇아 점착층의 두께 대비 베이스 필름의 두께의 비가 2.8%인 경우에도 안정적으로 이물질을 제거할 수 있음을 실험을 통해 확인할 수 있었다.
따라서, 상기 점착층의 상기 적층 바디와의 부착 면과 반대 면은 베이스 필름과 접착되어 있으며, 상기 점착층의 두께 대비 상기 베이스 필름의 두께의 비는 2.8% 이상일 수 있다.
이때, 베이스 필름의 종류는 특별히 한정할 필요는 없으며, 금속계, 고분자계, 종이계, 면계, 고무계 등일 수 있다. 금속계의 예시로는 Cu 포일(foil), Al 포일(foil) 등이 있으며, 필름계의 예시로는 PET(Polyethylene terephthalate), PI(Polyimid, PU(Polyurethane), PO(Polyolefin), PP(Polypropylene), PE(Polyethylene), 나일론(Nylon), 셀로판(Cellophane), PEN(Polyethylene Naphtalate), Teflon(Polytetrafluoroethylene), PVC(Polyvinyl chloride), PVDC(Polyvinylidene chloride), PS(Polystyrene) 등이 있다.
일 실시예에서, 상기 점착층 접착 단계는 85℃ 이하에서 수행될 수 있다. 85℃를 초과하는 온도에서는 점착층이 적층 바디(210)에 달라 붙을 수 있어 오히려 점착 잔사가 증가할 수 있기 때문에, 사이드 마진부가 벌어지는 불량 및 내습 신뢰성 불량이 증가할 수 있다.
이후, 상기 적층 바디(210)의 제1 및 제2 면에 제1 사이드 마진부 및 제2 사이드 마진부를 형성할 수 있다.
도 17에 도시된 바와 같이, 상기 적층 바디(210)의 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 노출된 측면에 사이드 마진부용 세라믹 그린시트(212)를 부착할 수 있다.
상기 적층 바디(210)의 제1 면에 사이드 마진부용 세라믹 그린시트(212)를 부착하여 제1 사이드 마진부(112)를 형성할 수 있으며, 이후 상기 적층 바디(220)의 제2 면에 사이드 마진부용 세라믹 그린시트(212)를 부착하여 제2 사이드 마진부(113)를 형성할 수 있다.
구체적으로, 제1 사이드 마진부(112)의 형성 방법은 사이드 마진부용 세라믹 그린시트(212)를 러버 재질의 펀칭 탄성재(300) 상부에 배치한다.
다음으로, 상기 적층 바디(210)의 제1 측면이 상기 사이드 마진부용 세라믹 그린시트(212)와 마주하도록 상기 적층 바디(210)를 90도 회전한 후, 상기 적층 바디(210)를 상기 사이드 마진부용 세라믹 그린시트(212)에 가압 밀착시킨다.
상기 적층 바디(210)를 상기 사이드 마진부용 세라믹 그린시트(212)에 가압 밀착시켜 사이드 마진부용 세라믹 그린시트(212)를 상기 적층 바디(210)에 전사할 경우, 상기 러버 재질의 펀칭 탄성재(300)로 인하여 상기 사이드 마진부용 세라믹 그린시트(212)는 상기 적층 바디(210)의 측면 모서리부까지 형성되고, 나머지 부분은 절단될 수 있다.
도 18에서는, 사이드 마진부용 세라믹 그린시트(212)가 상기 적층 바디(210)의 측면 모서리부까지 형성된 것을 나타내고 있다.
그 이후 상기 적층 바디(210)를 180도 회전하여, 상술한 공정을 반복하여 적층 바디(210)의 제2 측면에 제2 사이드 마진부(113)를 형성할 수 있다.
다음으로, 상기 사이드 마진부용 세라믹 그린시트가 부착된 적층 바디(210)를 소성(sintering)할 수 있다. 세라믹 그린시트(211)는 소성 후 유전체층(111)이 되고, 제1 및 제2 내부 전극 패턴(221, 222)은 소성 후 각각 제1 및 제2 내부 전극(121, 122)이 될 수 있다. 따라서, 적층 바디(210)는 소성 후 유전체층(111), 제1 및 제2 내부 전극(121, 122)을 포함하는 바디(110)가 될 수 있된다.
본 발명에서는 점착층으로 측면(1, 2)의 산화 금속 입자(21`)를 제거하였기 때문에, 사이드 마진부용 세라믹 그린시트(212)의 약 알칼리성 성분이 내부 전극 패턴(221, 222)의 산화되지 않은 금속 입자와 만나서 소성 시 내부 전극의 수축을 억제할 수 있다. 이에 따라, 소성 후 측면(1, 2)에서부터 적층 바디 내부 방향으로 3μm 내에 존재하는 공극의 수를 줄일 수 있어 내습 신뢰성을 향상시킬 수 있다.
일 실시예에서, 소성 후 적층 바디(210)의 측면(1, 2)에서부터 적층 바디(210) 내부 방향으로 3μm 내에 존재하는 공극의 수를 Np, 내부 전극의 개수를 Ne라 할 때, Np/Ne를 0.15 이하로 확보할 수 있다. 보다 바람직하게는 상기 Np/Ne는 0.10 이하일 수 있으며, 보다 더 바람직하게는 0.05 이하일 수 있다.
이후, 제1 내부 전극(121)이 노출된 바디(110)의 제3 면과 상기 제2 내부 전극(122)이 노출된 바디(110)의 제4 면에 각각 외부 전극(131, 132)을 형성할 수 있다.
우선, 적층 바디(210)에 사이드 마진부(212)의 일부를 커버하도록 외부 전극용 도전성 페이스트를 도포할 수 있다.
이후, 도포된 외부 전극용 도전성 페이스트를 소성(firing)하여 외부 전극을 형성할 수 있다.
이후, 상기 외부 전극 상에 도금층을 형성하는 단계를 수행할 수 있다.
도금층을 형성하는 방법은 특별히 한정할 필요는 없으며, 전해 도금법, 무전해 도금법 등일 이용할 수 있다. 또한, Ni, Sn, Pd 등을 이용하여 도금층을 형성할 수 있다. 또한, 도금층 형성은 도금층이 2층 이상으로 형성되도록 수행될 수 있다.
도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층, Sn 도금층, 또는 Pd 도금층일 수 있으며, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태이거나, Ni 도금층 및 Pd 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 적층형 전자 부품에서 외부 전극 및 사이드 마진부를 제외하고 도시한 사시도이다.
도 4는 도 1의 I-I`에 따른 단면도이다.
도 5는 도 1의 II-II`에 따른 단면도이다.
도 6은 도 5의 S 영역을 확대한 도면이다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 복수의 유전체층(111)을 포함하며, 제1 방향(W 방향)으로 대향하는 제1 면(1) 및 제2 면(2), 상기 제1 면 및 제2 면과 연결되고 제2 방향(L 방향)으로 대향하는 제3 면(3) 및 제4 면(4), 상기 제1 면 내지 제4 면과 연결되고 제3 방향(T 방향)으로 대향하는 제5 면(5) 및 제6 면(6)을 포함하는 바디(110); 상기 제1 면(1) 및 제2 면(2)에 배치되는 사이드 마진부(112, 113); 상기 제3 면(3) 및 제4 면(4)에 배치되는 외부 전극(131, 132); 및 상기 바디(110)의 내부에 배치되며, 상기 제3 면(3) 또는 제4 면(4)에서 상기 외부 전극(131, 132)과 연결되고, 상기 제1 및 제2 면(1, 2)에서 상기 사이드 마진부(112, 113)와 연결되는 복수의 내부 전극(121, 122); 을 포함하고, 상기 사이드 마진부에서 상기 바디의 내부 방향으로 3μm 내에 존재하는 내부전극에 포함된 공극의 수를 Np, 내부 전극의 개수를 Ne라 할 때, Np/Ne는 0.15 이하이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향(W 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향(L 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향(Z 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
또한, 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
상기 바디(110) 내부에 배치된 복수 개의 내부 전극(121, 122)은 바디의 제3 면(3) 또는 제4 면(4)으로 일단이 노출된다.
상기 내부 전극(121, 122)은 서로 다른 극성을 갖는 제1 내부 전극(121) 및 제2 내부 전극(122)을 한 쌍으로 할 수 있다.
제1 내부 전극(121)의 일단은 제3 면(3)으로 노출되고, 제2 내부 전극(122)의 일단은 제4 면(4)으로 노출될 수 있다. 제1 내부 전극(121)의 타단은 제4 면(4)으로부터 이격되어 배치되고, 제2 내부 전극(122)의 타단은 제3 면(3)으로부터 이격되어 배치될 수 있다.
바디의 제3 면(3) 및 제4 면(4)에는 외부 전극(131, 132)이 배치되어 내부 전극(121, 122)과 연결될 수 있다.
도 3을 참조하면, 유전체층(111)에 제1 내부 전극(121)이 형성되어 있다. 상기 제1 내부 전극(121)은 유전체층의 길이 방향에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부 전극(121)의 일단은 제3 면(3)까지 형성되어 제3 면(3)으로 노출되고, 제1 내부 전극(121)의 타단은 바디(110)의 제4 면(4)으로부터 소정의 간격을 두고 형성될 수 있다.
바디(110)의 제3 면(3)으로 노출된 제1 내부 전극의 단부는 제1 외부 전극(131)과 연결된다.
제1 내부 전극과 반대로 제2 내부 전극(122)의 일단은 제4 면(4)으로 노출되어 제2 외부 전극(132)과 연결되고, 제2 내부 전극(122)의 타단은 제3 면(3)으로부터 소정의 간격을 두고 형성된다.
상기 내부 전극은 고용량 적층형 전자 부품 구현을 위해 400층 이상 적층될 수 있으나 반드시 이에 제한되는 것은 아니다.
사이드 마진부(112, 113)에서 바디(110)의 내부 방향으로 3μm 내에 존재하는 내부전극에 포함된 공극의 수를 Np, 내부 전극의 개수를 Ne라 할 때, Np/Ne는 0.15 이하일 수 있다. 보다 바람직하게는 상기 Np/Ne는 0.10 이하일 수 있으며, 보다 더 바람직하게는 0.05 이하일 수 있다.
사이드 마진부에 인접한 내부 전극의 말단에 공극의 수가 증가하는 경우 수분 침투 경로로 작용하여 내습 신뢰성이 저하될 우려가 있으나, 본 발명의 일 실시형태에 따라 Np/Ne를 0.15 이하로 하는 경우 내습 신뢰성을 향상시킬 수 있다.
사이드 마진부에 인접한 내부 전극의 말단에 공극의 수를 제어하는 방법은 특별히 한정할 필요는 없으나, 상술한 바와 같이 사이드 마진부를 배치하기 전에 점착층으로 바디의 제1 및 제2 면(1, 2)의 산화 금속 입자(21`)를 제거함으로써, 사이드 마진부용 세라믹 그린시트(212)의 약 알칼리성 성분이 내부 전극 패턴(221, 222)의 산화되지 않은 금속 입자와 만나서 소성 시 내부 전극의 수축을 억제할 수 있고, 이에 따라 사이드 마진부에 인접한 내부 전극의 말단에 공극의 수를 억제할 수 있다.
Np/Ne는 0.15 이하로 제어하는 방법은 특별히 한정하지 않는다. 예를 들어, 상술한 본 발명의 일 실시형태에 따라,
이때, 상기 Np 및 Ne는 상기 바디를 상기 제2 방향 중앙부에서 상기 제1 및 제3 방향으로 자른 단면에서 상기 제3 방향 중앙부에 배치된 20개의 내부 전극에서 측정한 것일 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다.
상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
바디(110)는 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 제3 방향(T 방향)의 양 단면(end surface)에 형성된 보호층(114, 115)을 포함할 수 있다.
상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 제3 방향(T 방향)으로 적층하여 형성될 수 있다.
보호층(114, 115)은 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 제3 방향(T 방향)의 양 단면(end surface)에 각각 제3 방향(T 방향)으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
보호층(114, 115)은 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
일 실시예에서, 유전체층(111)의 평균 두께는 0.4μm 이하일 수 있다. 유전체층의 두께는 내부 전극의 간격과 대응되므로, 유전체층의 두께가 얇으면 적층형 전자부품의 정전 용량이 향상될 수 있다.
일 실시예에서, 내부 전극(121, 122)의 평균 두께는 0.4μm 이하일 수 있다. 본 실시 예의 적층형 전자부품은 내부 전극의 단부에서 커패시터 바디의 단차가 개선될 수 있다. 따라서, 유전체층과 내부 전극의 두께를 위와 같이 얇게 하여 다층 박막화를 하더라도 적층형 전자부품의 신뢰성에 큰 문제가 발생하지 않기 때문에, 적층형 전자부품의 용량을 증가시키면서 신뢰성도 확보할 수 있다. 또한, 위와 같이 제1 및 제2 내부 전극의 평균 두께가 얇아지면 소성 후 수축율이 감소하게 되므로, 커패시터 바디의 단부 및 마진부에서의 보이드의 직경을 더 감소시킬 수 있고, 따라서 적층형 전자부품의 신뢰성을 더 향상시킬 수 있다.
유전체층 및 내부전극층의 평균 두께는 적층 본체의 길이 방향 단면을 1만 배율의 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다. 보다 구체적으로, 스캔된 이미지에서 하나의 유전체층 및 내부 전극층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 상기 등간격인 30개의 지점은 용량 형성부(A)에서 지정될 수 있다. 또한, 이러한 평균값 측정을 10개의 유전체층 및 내부 전극으로 확장하여 평균값을 측정하면, 유전체층 및 내부전극층의 평균 두께를 더욱 일반화할 수 있다.
바디의 제1 면(1) 및 제2 면(2)에는 사이드 마진부(112, 113)가 배치된다. 사이드 마진부(112, 113)는 제1 면(1)에 배치되는 제1 사이드 마진부(112) 및 제2 면(2)에 배치되는 제2 사이드 마진부(113)을 포함할 수 있다.
복수의 내부 전극(121, 122)의 각 측부는 상기 바디(110)의 폭 방향 면인 제1 면(1) 및 제2 면(2)에 노출되며, 노출된 측부 상에 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)가 배치될 수 있다.
사이드 마진부(112, 113)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 사이드 마진부(112, 113)의 제1 방향 크기는 특별히 제한할 필요는 없다. 예를 들어, 제1 및 제2 사이드 마진부(112)의 제1 방향 크기는 각각 2μm 이상 10μm 이하일 수 있다. 이때, 제1 및 제2 사이드 마진부(112)의 제1 방향 크기는 복수의 내부 전극(121, 122) 중 중앙부에 배치되는 내부 전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께(tc1)를 의미할 수 있다.
제1 및 제2 사이드 마진부(112, 113)의 제1 방향 크기가 2μm 미만인 경우에는 측면으로 노출되는 내부 전극(121, 122)의 쇼트를 방지하기 어려울 수 있으며, 10μm 초과인 경우에는 상대적으로 내부 전극(121, 122)의 중첩 면적이 감소하여 사이드 마진부 도입에 따른 고용량 확보 효과가 미미해질 수 있기 때문이다.
도 5를 참조하면, 복수의 내부 전극(121, 122) 중 중앙부에 배치되는 내부 전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 최외곽에 배치되는 내부 전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께(tc2)의 비율은 1.0 이하일 수 있다. 이때, 제1 및 제2 사이드 마진부 영역의 두께는 제1 및 제2 사이드 마진부의 제1 방향 크기를 의미할 수 있다.
중앙부에 배치되는 내부 전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 최외곽에 배치되는 내부 전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께(tc2)의 비율의 하한값은 특별히 제한되는 것은 아니지만, 0.9 이상인 것이 바람직하다.
본 발명의 일 실시형태에 따르면, 제1 또는 제2 사이드 마진부(112, 113)가 종래와 달리 사이드 마진부용 세라믹 그린시트를 바디(110)의 측면에 부착하여 형성되기 때문에 제1 또는 제2 사이드 마진부의 위치별 두께가 일정하다.
즉, 종래에는 사이드 마진부를 세라믹 슬러리를 도포 혹은 인쇄하는 방식으로 형성하였기 때문에, 사이드 마진부의 위치별 두께의 편차가 심하였다.
구체적으로, 종래의 경우에는 바디의 중앙부에 배치되는 내부 전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께가 다른 영역의 두께에 비하여 두껍게 형성되었다.
예를 들면, 종래의 경우 중앙부에 배치되는 내부 전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께 대비 최외곽에 배치되는 내부 전극의 말단과 접하는 제1 또는 제2 사이드 마진부 영역의 두께의 비율은 0.9 미만 정도로서 그 편차가 크다.
이와 같이 사이드 마진부의 위치별 두께의 편차가 큰 종래의 경우, 동일 사이즈 적층형 전자 부품에 있어서 사이드 마진부가 차지하는 부분이 크기 때문에 용량 형성부의 사이즈를 크게 확보할 수 없어 고용량 확보에 어려움이 있다.
반면에, 본 발명의 일 실시형태는 복수의 내부 전극(121, 122) 중 중앙부에 배치되는 내부 전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 최외곽에 배치되는 내부 전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc2)의 비율은 0.9 이상 1.0 이하이기 때문에, 제1 및 제2 사이드 마진부(112, 113)의 제1 방향 길이를 얇게할 수 있어 용량 형성부의 사이즈를 크게 확보할 수 있다.
본 발명의 일 실시형태에서는 종래와 달리 세라믹 그린 시트를 바디의 측면에 부착하여 형성하기 때문에 제1 또는 제2 사이드 마진부의 위치별 두께가 일정하다.
이로 인하여, 고용량 적층형 전자 부품의 구현이 가능하다.
한편, 도 5를 참조하면, 복수의 내부 전극(121, 122) 중 중앙부에 배치되는 내부 전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 바디(110)의 모서리와 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc3)의 비율은 1.0 이하일 수 있다.
중앙부에 배치되는 내부 전극의 말단과 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc1) 대비 상기 바디(110)의 모서리와 접하는 상기 제1 또는 제2 사이드 마진부 영역의 두께(tc3)의 비율의 하한값은 0.9 이상인 것이 바람직하다.
상기 특징으로 인하여, 사이드 마진부의 영역별 두께 편차가 적어 용량 형성부의 사이즈를 크게 확보할 수 있으며, 이로 인하여 고용량 적층형 전자 부품의 구현이 가능하다.
상기 tc1, tc2 및 tc3는 상기 바디를 상기 제2 방향 중앙부에서 상기 제1 및 제3 방향으로 자른 단면에서 측정한 것일 수 있다.
외부 전극(131, 132)은 바디(110)의 제3 면(3) 및 제4 면(4)에 배치된다.
도 4에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
또한, 도 1을 참조하면, 외부 전극(131, 132)은 사이드 마진부(112, 113)의 일부를 덮는 형태로 배치될 수 있다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
외부 전극(131, 132)의 다층 구조에 대한 예를 들면, 도 4에 도시된 바와 같이 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a), 상기 전극층(131a, 132a) 상에 배치된 도전성 수지층(131b, 132b) 및 상기 도전성 수지층(131b, 132b) 상에 배치된 도금층(131c, 132c)을 포함할 수 있다.
다만, 이에 한정되는 것은 아니며, 외부 전극은 전극층(131a, 132a) 및 상기 전극층(131a, 132a) 상에 배치된 도금층을 포함하는 2층 구조를 가질 수 있다.
전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성될 수도 있다. 또한, 제1 및 제2 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도전성 수지층(131b, 132b)은 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
도전성 수지층(131b, 132b)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도금층(131c, 132c)에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층, Sn 도금층, 또는 Pd 도금층일 수 있으며, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태이거나, Ni 도금층 및 Pd 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
(실험예 1)
세라믹 그린시트 적층체를 절단하여 도 10에 도시된 바와 같은 적층 바디를 마련한 후, 발명예는 UV Tape으로 측면(1, 2)에 UV Tape를 접착 및 가압한 후, UV Tape에 UV를 조사하여 경화시킨 후, UV Tape을 박리하는 이물질 제거 공정을 수행하였다. 반면에, 비교예는 별도의 이물질 제거 공정을 수행하지 않았다.
이후, 발명예 및 비교예의 측면(1, 2)의 두께 방향 및 길이 방향에 대한 중심선 평균 거칠기(Ra)를 측정하였다.
두께 방향에 대한 중심선 평균 거칠기는 길이 방향으로 균등한 간격을 가지는 12개의 선에 대하여 측정한 값 및 이들의 평균 값을 하기 표 1에 기재하였다. 마찬가지로, 길이 방향에 대한 중심선 평균 거칠기도 두께 방향으로 균등한 간격을 가지는 12개의 선에 대하여 측정한 값 및 이들의 평균 값을 하기 표 1에 기재하였다.
산술 평균 조도(Ra)란 조도 곡선에서 그 평균선의 방향으로 기준 길이(ℓ)만 추출한 뒤, 이 추출 부분의 평균선 방향에 X축을, 세로 배율 방향에 Y축을 취하고, 조도 곡선을 y=f(x)로 나타내어 하기 식 1로 구한 값을 마이크로미터 단위로 표시한 것이다.
[식 1]
산술 평균 조도(Ra)는 Keyence 사의 VK-X1000 (Nanosurface 3D optical profiler) 장비를 이용하여 칩의 LT면에서 길이방향과 두께방향으로 Scan하여 측정하였다.
| 구분 | 두께방향 Ra (μm) | 길이방향 Ra (μm) | ||
| 비교예 | 발명예 | 비교예 | 발명예 | |
| 1 | 0.176 | 1.003 | 0.105 | 0.749 |
| 2 | 0.857 | 0.668 | 0.571 | 0.785 |
| 3 | 0.243 | 0.966 | 0.467 | 0.477 |
| 4 | 0.778 | 0.477 | 0.392 | 0.361 |
| 5 | 0.120 | 0.717 | 0.299 | 0.806 |
| 6 | 0.706 | 1.279 | 0.267 | 0.598 |
| 7 | 0.631 | 0.679 | 0.272 | 0.630 |
| 8 | 0.070 | 0.268 | 0.237 | 0.815 |
| 9 | 0.423 | 0.358 | 0.336 | 0.684 |
| 10 | 0.746 | 0.436 | 0.620 | 0.184 |
| 11 | 0.299 | 1.512 | 0.132 | 0.555 |
| 12 | 0.124 | 0.241 | 0.192 | 0.585 |
| 평균값 | 0.431 | 0.717 | 0.324 | 0.602 |
비교예의 두께 방향에 대한 중심선 평균 거칠기의 평균값은 0.431, 발명예의 두께 방향에 대한 중심선 평균 거칠기의 평균값은 0.717로 측정되어 두께 방향에 대한 중심선 평균 거칠기가 1.5배 이상 향상된 것을 확인할 수 있다.
또한, 비교예의 길이 방향에 대한 중심선 평균 거칠기의 평균값은 0.324, 발명예의 길이 방향에 대한 중심선 평균 거칠기의 평균값은 0.602로 측정되어 길이 방향에 대한 중심선 평균 거칠기가 1.5배 이상 향상된 것을 확인할 수 있다.
이후, 제1 및 제2 면에 사이드 마진부를 형성한 후, 사이드 마진부의 접착 강도를 측정하였다. 사이드 마진부의 접착 강도는 비교예 및 발명예 각각 100개의 샘플에 대하여 사이드 마진부를 횡방향으로 당겨 사이드 마진부가 떨어지는 최대 강도를 Dage 4000 plus 장비를 사용하여 측정하였다.
비교예의 사이드 마진부의 접착 강도의 평균값을 100으로 하였을 때, 발명예의 사이드 마진부의 접착 강도의 평균값은 112 정도로 접착 강도가 12% 향상됨을 확인하였다.
이후, 소성 공정을 거친 후 내부 전극의 폭 방향 끝단의 공극을 관찰하였다.
우선, 발명예 및 비교예의 샘플 칩을 폭 방향(W 방향)과 두께 방향(T 방향)에 의해 규정되는 면(WT면)이 노출하도록 연마기에 의해, 상기 샘플 칩의 WT 측면을 연마했다. 이때, 샘플 칩의 길이 방향(L 방향)의 1/2 정도의 깊이까지 연마를 실시하고, 연마면인 WT면(WT 연마 단면)을 노출시켰다. 내부 전극이 적층되어 있는 영역을 T 방향으로 3등분으로 분할하고, 상부 영역, 중간 영역, 하부 영역의 3개의 영역으로 나누었다. 그리고 도 19 및 도 20에 나타내는 바와 같이, 상기 중간영역에서, 상기 사이드 마진부에서 상기 바디의 내부 방향으로 3μm 내에 존재하는 내부 전극에 포함된 공극의 수를 Np로 측정하였다.
도 19는 발명예에 대한 이미지이고, 도 20은 비교예에 대한 이미지이다. 도 19 와 도 20을 비교해 보면, 사이드 마진부에서 바디의 내부 방향으로 3μm 내에 존재하는 내부전극에 포함된 공극의 수를 Np, 내부 전극의 개수를 Ne라 할 때, 발명예의 Np/Ne는 0.15이고, 비교예의 Np/Ne는 0.35이다. 비교예에 비하여 발명예의 내부 전극 끝단에서의 공극 수가 현저히 감소된 것을 확인할 수 있다.
또한, 비교예 및 발명예 각각 100개의 샘플을 제작하여 쇼트 불량률을 비교하였다. 비교예의 쇼트 불량률을 100을 했을 때, 발명예의 쇼트 불량률은 41.10으로 측정되어 쇼트 불량률도 현저히 감소된 것을 확인할 수 있었다.
(실험예 2)
점착 테이프 사양 및 공정 조건을 하기 표 2의 조건으로 하여 이물질을 제거한 후, 점찬잔사, 사이드 마진부 불량 및 내습 신뢰성을 측정하여 하기 표 3에 기재하였다.
점착 잔사는 이미지 분석 프로그램을 이용하여 점착 잔사와 그외 부분을 명확히 구분한 후 점착잔사 면적을 정량적으로 측정하였다.
사이드마진 불량은 각 시험번호 당 1200개의 샘플 칩에 대하여 WT 방향으로 몰딩하여 폴리싱 후, 광학현미경으로 사이드 마진이 벌어져 있는지 여부를 T 방향 1/10부분, 1/3부분, 1/2부분에 대하여 3회씩 검사하여 확인하였으며, 사이드 마진이 벌어져 있는 샘플을 불량으로 판단하여 그 개수를 하기 표 3에 기재하였다.
내습 신뢰성 평가는 각 시험번호 당 120개의 샘플 칩에 대하여 평가하였다. 각 샘플 칩을 120℃, 상대습도 95%의 분위기에서 5V/μm의 전계를 20시간 동안 인가한 후, 전계 인가 개시 전과 비교하여 절연 저항치가 1/10 이하로 저하된 샘플 칩을 불량으로 판단하였으며, 불량으로 판단된 샘플 칩의 개수를 하기 표 3에 기재하였다.
| 시험 번호 |
점착 테이프 | 공정조건 | ||||
| 베이스필름 두께(㎛) |
점착층 두께(㎛) |
점착력 (gf/25㎜) |
온도 (℃) |
가압력 (kgf/ea) |
가압시간 (sec) |
|
| 1 | 20 | 50 | 500 | 40 | 0.375 | 10 |
| 2 | 15 | 10 | 500 | 60 | 0.375 | 10 |
| 3 | 20 | 10 | 500 | 60 | 0.375 | 10 |
| 4 | 1.4 | 50 | 500 | 60 | 0.375 | 10 |
| 5 | 50 | 50 | 500 | 60 | 0.375 | 10 |
| 6 | 80 | 40 | 900 | 85 | 0.15 | 5 |
| 7 | 50 | 50 | 100 | 60 | 0.375 | 10 |
| 8 | 40 | 10 | 500 | 60 | 0.375 | 10 |
| 9 | 40 | 10 | 500 | 60 | 0.562 | 10 |
| 10 | 80 | 40 | 500 | 85 | 0.149 | 5 |
| 11 | 80 | 5 | 500 | 85 | 0.15 | 5 |
| 12 | 80 | 40 | 700 | 85 | 0.15 | 1 |
| 13 | 40 | 10 | 500 | 60 | 0.075 | 10 |
| 14 | 80 | 10 | 200 | 85 | 0.15 | 5 |
| 15 | 80 | 10 | 200 | 100 | 0.149 | 5 |
| 16 | - | - | - | - | - | - |
| 시험 번호 |
점착잔사 측정 | 사이드마진 불량 | 내습신뢰성 | ||||
| 세정 전 (%) |
세정 후 (%) |
세정률 (%) |
시료수 (ea) |
불량수 (ea) |
시료수 (ea) |
불량수 (ea) |
|
| 1 | 4.65 | 1.63 | 64.946 | 1200 | 0 | 120 | 0 |
| 2 | 2.93 | 0.81 | 72.355 | 1200 | 0 | 120 | 0 |
| 3 | 3.81 | 1.52 | 60.105 | 1200 | 0 | 120 | 0 |
| 4 | 3.22 | 0.74 | 77.019 | 1200 | 0 | 120 | 0 |
| 5 | 3.71 | 1.51 | 59.299 | 1200 | 0 | 120 | 0 |
| 6 | 1.72 | 1.04 | 39.535 | 1200 | 0 | 120 | 1 |
| 7 | 2.72 | 1.45 | 46.691 | 1200 | 0 | 120 | 1 |
| 8 | 3.33 | 1.76 | 47.147 | 1200 | 0 | 120 | 1 |
| 9 | 2.56 | 0.98 | 61.719 | 1200 | 0 | 120 | 1 |
| 10 | 1.43 | 0.92 | 35.664 | 1200 | 1 | 120 | 1 |
| 11 | 1.51 | 1.05 | 30.464 | 1200 | 1 | 120 | 1 |
| 12 | 1.51 | 1.07 | 29.139 | 1200 | 1 | 120 | 1 |
| 13 | 3.12 | 1.88 | 39.744 | 1200 | 1 | 120 | 2 |
| 14 | 1.34 | 1.09 | 18.657 | 1200 | 3 | 120 | 3 |
| 15 | 0.32 | 4.61 | -50 | 1200 | 15 | 120 | 6 |
| 16 | 3.84 | - | - | 1200 | 10 | 120 | 7 |
점착층 접착시 온도가 100℃인 시험번호 15의 경우, 이물질을 제거 공정을 수행하지 않은 시험번호 16 보다 점착잔사가 증가하였으며 사이드 마진 벌어짐 불량도 증가하였다.
시험번호 15를 제외한 시험번호 1 내지 14는 모두 시험번호 16에 비하여 사이드 마진부 불량률이 현저히 감소하고, 내습 신뢰성도 향상된 것을 확인할 수 있다. 시험번호 15를 제외한면 다양한 조건에서 점착층으로 이물질
특히, 시험번호 4의 경우 베이스 필름을 매우 얇게하여 실험한 것으로, 점착층의 두께 대비 베이스 필름의 두께의 비가 2.8%인 경우에도 안정적으로 이물질을 제거할 수 있음을 실험을 통해 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 사이드 마진부
121, 122: 내부 전극
131, 132: 외부 전극
110: 바디
111: 유전체층
112, 113: 사이드 마진부
121, 122: 내부 전극
131, 132: 외부 전극
Claims (26)
- 복수 개의 제1 내부 전극 패턴이 소정의 간격을 두고 형성된 제1 세라믹 그린시트 및 복수 개의 제2 내부 전극 패턴이 소정의 간격을 두고 형성된 제2 세라믹 그린시트를 마련하는 단계;
상기 제1 내부 전극 패턴과 상기 제2 내부 전극 패턴이 교차되도록 상기 제1 세라믹 그린시트와 상기 제2 세라믹 그린시트를 적층하여 세라믹 그린시트 적층체를 형성하는 단계;
상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 폭 방향으로 노출된 측면을 갖도록 상기 세라믹 그린시트 적층체를 절단하여 적층 바디를 얻는 단계;
상기 적층 바디의 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 노출된 측면에 점착층을 접착하는 점착층 접착 단계; 및
상기 점착층을 박리함으로써 상기 측면의 이물질을 제거하는 점착층 박리 단계; 를 포함하는 적층형 전자 부품의 제조방법.
- 제1항에 있어서,
상기 점착층 박리 후 상기 측면의 중심선 평균 거칠기가 상기 점착층 박리 전 측면의 중심선 평균 거칠기의 1.5배 이상인
적층형 전자 부품의 제조방법.
- 제2항에 있어서,
상기 점착층을 박리하는 단계에서 상기 측면의 세라믹 그린시트 및 내부 전극 패턴의 일부 영역이 제거되며, 상기 일부 영역은 상기 측면에서부터 상기 측면에 수직한 방향으로 0nm 초과 250nm 이하인
적층형 전자 부품의 제조방법.
- 제1항에 있어서,
상기 점착층은 자외선 조사시 경화되는 물질을 포함하며,
상기 점착층 점착 단계와 상기 점착층 박리 단계 사이에 상기 점착층에 자외선을 조사하는 단계를 추가로 포함하는
적층형 전자 부품의 제조방법.
- 제1항에 있어서,
상기 점착층의 상기 적층 바디와의 부착 면과 반대 면은 베이스 필름과 접착되어 있으며,
상기 점착층의 두께 대비 상기 베이스 필름의 두께의 비는 2.8% 이상인
적층형 전자 부품의 제조방법.
- 제1항에 있어서,
상기 점착층 접착 단계는 85℃ 이하에서 수행되는
적층형 전자 부품의 제조방법.
- 제1항에 있어서,
상기 적층 바디는 제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극 패턴이 상기 제1, 제2 및 제3 면으로 노출되고 상기 제2 내부 전극 패턴이 상기 제1, 제2 및 제4 면으로 노출되고, 상기 제1 내부 전극 패턴과 제2 내부 전극 패턴의 말단이 폭 방향으로 노출된 측면은 상기 제1 및 제2 면인
적층형 전자 부품의 제조방법.
- 제1항에 있어서,
상기 점착층이 제거된 적층 바디의 측면에 사이드 마진부용 세라믹 그린시트를 부착하여 사이드 마진부를 형성하는 단계; 를 더 포함하는
적층형 전자 부품의 제조방법.
- 제8항에 있어서,
상기 사이드 마진부용 세라믹 그린시트가 부착된 적층 바디를 소성하는 단계; 를 더 포함하는
적층형 전자 부품의 제조방법.
- 제9항에 있어서,
상기 소성 후 상기 측면에서부터 상기 적층 바디 내부 방향으로 3μm 내에 존재하는 공극의 수를 Np, 내부 전극의 개수를 Ne라 할 때, Np/Ne는 0.15 이하인
적층형 전자 부품의 제조방법.
- 제9항에 있어서,
상기 적층 바디에 상기 사이드 마진부의 일부를 커버하도록 외부 전극용 도전성 페이스트를 도포하는 단계; 를 더 포함하는
적층형 전자 부품의 제조방법.
- 제11항에 있어서,
상기 외부 전극용 도전성 페이스트가 도포된 적층 바디를 소성하여 외부 전극을 형성하는 단계; 를 더 포함하는
적층형 전자 부품의 제조방법.
- 제12항에 있어서,
상기 외부 전극 상에 도금층을 형성하는 단계; 를 더 포함하는
적층형 전자 부품의 제조방법.
- 제13항에 있어서,
상기 도금층을 형성하는 단계는 도금층이 2층 이상으로 형성되도록 수행되는
적층형 전자 부품의 제조방법.
- 제4항에 있어서,
상기 점착층 박리 후 상기 측면의 중심선 평균 거칠기가 상기 점착층 박리 전 측면의 중심선 평균 거칠기의 1.5배 이상인
적층형 전자 부품의 제조방법.
- 제15항에 있어서,
상기 점착층을 박리하는 단계에서 상기 측면의 세라믹 그린시트 및 내부 전극 패턴의 일부 영역이 제거되며, 상기 일부 영역은 상기 측면에서부터 상기 측면에 수직한 방향으로 0nm 초과 250nm 이하인
적층형 전자 부품의 제조방법.
- 제4항에 있어서,
상기 점착층의 상기 적층 바디와의 부착 면과 반대 면은 베이스 필름과 접착되어 있으며,
상기 점착층의 두께 대비 상기 베이스 필름의 두께의 비는 2.8% 이상인
적층형 전자 부품의 제조방법.
- 제4항에 있어서,
상기 점착층 접착 단계는 85℃ 이하에서 수행되는
적층형 전자 부품의 제조방법.
- 복수의 유전체층을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 바디;
상기 제1 면 및 제2 면에 배치되는 사이드 마진부;
상기 제3 면 및 제4 면에 배치되는 외부 전극; 및
상기 바디의 내부에 배치되며, 상기 제3 면 또는 제4 면에서 상기 외부 전극과 연결되고, 상기 제1 및 제2 면에서 상기 사이드 마진부와 연결되는 복수의 내부 전극; 을 포함하고,
상기 사이드 마진부에서 상기 바디의 내부 방향으로 3μm 내에 존재하는 내부전극에 포함된 공극의 수를 Np, 내부 전극의 개수를 Ne라 할 때, Np/Ne는 0.15 이하인
적층형 전자 부품.
- 제19항에 있어서,
상기 Np 및 Ne는 상기 바디를 상기 제2 방향 중앙부에서 상기 제1 및 제3 방향으로 자른 단면에서 상기 제3 방향 중앙부에 배치된 20개의 내부 전극에서 측정한 것인
적층형 전자 부품.
- 제19항에 있어서,
상기 외부 전극은 상기 사이드 마진부의 일부를 덮도록 연장되어 배치되는
적층형 전자 부품.
- 제21항에 있어서,
상기 복수의 내부 전극 중 중앙부에 배치되는 내부 전극의 말단과 접하는 상기 사이드 마진부 영역의 두께 대비 최외곽에 배치되는 내부 전극의 말단과 접하는 상기 사이드 마진부 영역의 두께의 비율은 0.9 이상 1.0 이하인
적층형 전자 부품.
- 제22항에 있어서,
상기 복수의 내부 전극 중 중앙부에 배치되는 내부 전극의 말단과 접하는 상기 사이드 마진부 영역의 두께 대비 상기 바디의 모서리와 접하는 상기 사이드 마진부 영역의 두께의 비율은 0.9 이상 1.0 이하인
적층형 전자 부품.
- 제21항에 있어서,
상기 유전체층의 평균 두께는 0.4μm 이하인
적층형 전자 부품.
- 제21항에 있어서,
상기 내부 전극의 평균 두께는 0.4μm 이하인
적층형 전자 부품.
- 제21항에 있어서,
상기 유전체층 및 내부 전극의 평균 두께는 0.4μm 이하인
적층형 전자 부품.
Priority Applications (4)
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