KR20220147767A - 화소 및 이를 구비한 표시 장치 - Google Patents

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KR20220147767A
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최지연
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 각 프레임의 영상 데이터에 대응하여 서로 다른 전압의 제1 데이터 신호 및 제2 데이터 신호를 출력하는 데이터 구동부; 및 상기 제1 데이터 신호 및 상기 제2 데이터 신호에 대응하여 발광하는 화소를 포함한다. 상기 화소는, 제1 전원과 제1 노드의 사이에 연결되며 상기 제1 데이터 신호에 대응하는 구동 전류를 생성하는 전류 생성부; 상기 제1 노드에 연결된 제1 전극, 제2 전원에 연결된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 연결된 제1 발광 소자를 포함한 제1 발광부; 상기 제1 노드에 연결되며 상기 제1 전극과 분리된 제3 전극, 상기 제2 전원에 연결된 제4 전극, 및 상기 제3 전극과 상기 제4 전극의 사이에 연결된 제2 발광 소자를 포함한 제2 발광부; 및 상기 제1 노드와 상기 제2 발광부의 사이에 연결되며 상기 제2 데이터 신호에 대응하여 상기 제2 발광부로 공급되는 분할 전류를 조절하는 전류 제어부를 포함한다.

Description

화소 및 이를 구비한 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 화소 및 이를 구비한 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 발광 소자들을 포함한 화소 및 이를 구비한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 각 프레임의 영상 데이터에 대응하여 서로 다른 전압의 제1 데이터 신호 및 제2 데이터 신호를 출력하는 데이터 구동부; 및 상기 제1 데이터 신호 및 상기 제2 데이터 신호에 대응하여 발광하는 화소를 포함할 수 있다. 상기 화소는, 제1 전원과 제1 노드의 사이에 연결되며 상기 제1 데이터 신호에 대응하는 구동 전류를 생성하는 전류 생성부; 상기 제1 노드에 연결된 제1 전극, 제2 전원에 연결된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 연결된 제1 발광 소자를 포함한 제1 발광부; 상기 제1 노드에 연결되며 상기 제1 전극과 분리된 제3 전극, 상기 제2 전원에 연결된 제4 전극, 및 상기 제3 전극과 상기 제4 전극의 사이에 연결된 제2 발광 소자를 포함한 제2 발광부; 및 상기 제1 노드와 상기 제2 발광부의 사이에 연결되며 상기 제2 데이터 신호에 대응하여 상기 제2 발광부로 공급되는 분할 전류를 조절하는 전류 제어부를 포함할 수 있다.
일 실시예에서, 상기 데이터 구동부는, 상기 화소에 대응하는 영상 데이터의 계조 값에 따라 상기 제1 데이터 신호의 전압 및 상기 제2 데이터 신호의 전압을 가변할 수 있다.
일 실시예에서, 상기 데이터 구동부는, 상기 화소에 대응하는 영상 데이터가 제1 계조 값을 가지는 경우, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 각각 제1 전압 및 제2 전압으로 생성하고, 상기 화소에 대응하는 영상 데이터가 상기 제1 계조 값보다 큰 제2 계조 값을 가지는 경우, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 각각 제3 전압 및 제4 전압으로 생성할 수 있다. 상기 제3 전압의 진폭은 상기 제1 전압의 진폭보다 클 수 있고, 상기 제4 전압의 진폭은 상기 제2 전압의 진폭보다 클 수 있다.
일 실시예에서, 상기 데이터 구동부는, 상기 영상 데이터 및 제1 감마 전압을 이용하여 상기 제1 데이터 신호를 생성할 수 있고, 상기 영상 데이터 및 제2 감마 전압을 이용하여 상기 제2 데이터 신호를 생성할 수 있다.
일 실시예에서, 상기 전류 생성부는, 상기 제1 전원과 상기 제1 노드의 사이에 연결되며, 제2 노드의 전압에 대응하여 상기 구동 전류를 생성하는 제1 트랜지스터; 상기 제1 데이터 신호가 공급되는 제1 데이터선과 상기 제2 노드의 사이에 연결되며, 제1 주사 신호에 의해 턴-온되는 제2 트랜지스터; 상기 제1 노드와 초기화 전원선의 사이에 연결되며, 상기 제1 주사 신호 또는 제어 신호에 의해 턴-온되는 제3 트랜지스터; 및 상기 제1 노드와 상기 제2 노드의 사이에 연결되는 제1 커패시터를 포함할 수 있다.
일 실시예에서, 상기 전류 제어부는, 상기 제1 노드와 상기 제2 발광부의 사이에 연결되며, 제3 노드의 전압에 대응하여 상기 분할 전류를 조절하는 제4 트랜지스터; 상기 제2 데이터 신호를 상기 제3 노드로 공급하기 위한 제5 트랜지스터; 및 상기 제4 트랜지스터의 일 전극과 상기 제3 노드의 사이에 연결되는 제2 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제5 트랜지스터는, 상기 제2 데이터 신호가 공급되는 제2 데이터선과 상기 제3 노드의 사이에 연결되며 상기 제1 주사 신호에 의해 턴-온될 수 있다.
일 실시예에서, 상기 제5 트랜지스터는, 상기 제1 데이터선과 상기 제3 노드의 사이에 연결되며 제2 주사 신호에 의해 턴-온될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 트랜지스터의 게이트 전극에 연결된 제1 주사선; 상기 제5 트랜지스터의 게이트 전극에 연결된 제2 주사선; 및 상기 제1 주사선 및 상기 제2 주사선으로 상기 제1 주사 신호 및 상기 제2 주사 신호를 순차적으로 출력하는 주사 구동부를 더 포함할 수 있다.
일 실시예에서, 상기 데이터 구동부는, 상기 제1 데이터선으로 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 순차적으로 출력할 수 있다.
일 실시예에서, 상기 데이터 구동부는, 상기 화소에 대응하는 영상 데이터의 계조 값이 기준 계조 값 이하인 경우, 상기 제2 데이터 신호를 상기 제4 트랜지스터의 오프 전압으로 생성할 수 있다.
일 실시예에서, 상기 제2 전극 및 상기 제4 전극은 서로 연결되며 하나의 통합 전극을 형성할 수 있다.
일 실시예에서, 상기 제2 전원은, 제1 전위의 제2 전원을 공급하는 제1 서브 전원, 및 상기 제1 전위보다 낮은 제2 전위의 제2 전원을 공급하는 제2 서브 전원을 포함할 수 있다. 상기 제2 전극 및 상기 제4 전극은 서로 분리되며, 각각 상기 제1 서브 전원 및 상기 제2 서브 전원에 연결될 수 있다.
본 발명의 일 실시예에 따른 화소는, 제1 전원과 제1 노드의 사이에 연결되며 제1 데이터 신호에 대응하는 구동 전류를 생성하는 전류 생성부; 상기 제1 노드에 연결된 제1 전극, 제2 전원에 연결된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 연결된 제1 발광 소자를 포함한 제1 발광부; 상기 제1 노드에 연결되며 상기 제1 전극과 분리된 제3 전극, 상기 제2 전원에 연결된 제4 전극, 및 상기 제3 전극과 상기 제4 전극의 사이에 연결된 제2 발광 소자를 포함한 제2 발광부; 및 상기 제1 노드와 상기 제2 발광부의 사이에 연결되며 제2 데이터 신호에 대응하여 상기 제2 발광부로 공급되는 분할 전류를 조절하는 전류 제어부를 포함할 수 있다.
일 실시예에서, 상기 전류 생성부는, 상기 제1 전원과 상기 제1 노드의 사이에 연결되며, 제2 노드의 전압에 대응하여 상기 구동 전류를 생성하는 제1 트랜지스터; 상기 제1 데이터 신호가 공급되는 제1 데이터선과 상기 제2 노드의 사이에 연결되며, 제1 주사 신호에 의해 턴-온되는 제2 트랜지스터; 상기 제1 노드와 초기화 전원선의 사이에 연결되며, 상기 제1 주사 신호 또는 제어 신호에 의해 턴-온되는 제3 트랜지스터; 및 상기 제1 노드와 상기 제2 노드의 사이에 연결되는 제1 커패시터를 포함할 수 있다.
일 실시예에서, 상기 전류 제어부는, 상기 제1 노드와 상기 제2 발광부의 사이에 연결되며, 제3 노드의 전압에 대응하여 상기 분할 전류를 조절하는 제4 트랜지스터; 상기 제2 데이터 신호를 상기 제3 노드로 공급하기 위한 제5 트랜지스터; 및 상기 제4 트랜지스터의 일 전극과 상기 제3 노드의 사이에 연결되는 제2 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제5 트랜지스터는, 상기 제2 데이터 신호가 공급되는 제2 데이터선과 상기 제3 노드의 사이에 연결되며 상기 제1 주사 신호에 의해 턴-온될 수 있다.
일 실시예에서, 상기 제5 트랜지스터는, 상기 제1 데이터선과 상기 제3 노드의 사이에 연결되며 제2 주사 신호에 의해 턴-온될 수 있다.
일 실시예에서, 상기 제2 전극 및 상기 제4 전극은 서로 연결되며 하나의 통합 전극을 형성할 수 있다.
일 실시예에서, 상기 제2 전원은, 제1 전위의 제2 전원을 공급하는 제1 서브 전원, 및 상기 제1 전위보다 낮은 제2 전위의 제2 전원을 공급하는 제2 서브 전원을 포함할 수 있다. 상기 제2 전극 및 상기 제4 전극은 서로 분리되며, 각각 상기 제1 서브 전원 및 상기 제2 서브 전원에 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따른 화소는 제1 발광 소자를 포함한 제1 발광부와 제2 발광 소자를 포함한 제2 발광부를 포함하며, 상기 화소에 대응하는 영상 데이터의 계조 값에 따라 제1 발광부와 제2 발광부에 흐르는 전류의 비율이 조절될 수 있다. 이에 따라, 화소를 저휘도로 구동하더라도, 화소의 발광 효율 저하 및 색 편이(clolor shift)를 방지 또는 저감할 수 있다.
또한, 본 발명의 일 실시예에서, 상기 화소를 고휘도로 구동할 때에는 제2 발광부로 공급되는 분할 전류의 비율을 보다 높일 수 있다. 이에 따라, 화소의 발광에 따른 스트레스를 제1 및 제2 발광부들에 분산시키고, 제1 및 제2 발광 소자들의 열화를 균일화할 수 있다. 이에 따라, 화소의 열화에 따른 표시 장치의 화질 저하를 개선할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 의한 감마 저장부를 나타내는 블록도이다.
도 5 내지 도 7은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 8은 본 발명의 일 실시예에 의한 화소의 구동 신호들을 나타내는 파형도이다.
도 9 및 도 10은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도들이다.
도 11은 본 발명의 일 실시예에 의한 화소의 구동 신호들을 나타내는 파형도이다.
도 12는 본 발명의 일 실시예에 의한 화소 및 이를 포함한 표시 장치를 나타내는 단면도이다.
도 13 내지 도 16은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
도 17 및 도 18은 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 일 실시예에 의한 화소의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선에 따른 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향(일 예로, 길이 방향)을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함할 수 있다. 또한, 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 선택적으로 더 포함할 수 있다. 이 경우, 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다. 또한, 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 배치된 다른 전극층을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 로드) 형상으로 제공되며, 길이 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는, 상부면) 및/또는 그 주변 영역을 포함할 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는, 하부면) 및/또는 그 주변 영역을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL) 및/또는 제2 반도체층(SCL2)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1) 및/또는 상기 제1 반도체층(SCL1)에 연결된 적어도 하나의 전극층이 배치될 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포함할 수 있으며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있다. 또는, 발광 소자(LD)의 제2 단부(EP2)에 적어도 하나의 다른 전극층이 배치될 수도 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 일 실시예에서, 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이에 따라, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치될 수 있다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 연결하기 위한 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
본 발명의 실시예들을 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
전극층(ETL)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과하지 않고 발광 소자(LD)의 외부로 방출되는 경우 전극층(ETL)은 불투명하게 형성될 수도 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL)(또는, 제2 반도체층(SCL2)) 및 제1 반도체층(SCL1)(또는, 발광 소자(LD)의 제2 단부(EP2)에 제공된 다른 전극층)을 노출할 수 있다. 예를 들어, 절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 대응하는 두 밑면들에는 제공되지 않을 수 있다.
발광 소자(LD)의 표면, 특히 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공되면, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연 피막(INF)이 제공되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 소수성 재료를 이용하여 발광 소자들(LD)을 표면 처리할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 알루미늄 산화물(AlxOy), 및 TiO2 또는 이로 확정되지 않은 타이타늄 산화물(TixOy) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 절연 피막(INF)의 구성 물질이 이에 한정되지는 않는다.
절연 피막(INF)은 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
일 실시예에서, 절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 중 적어도 하나의 단부에 대응하는 영역에서 일부 식각(또는, 제거)될 수 있다. 일 예로, 절연 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가지도록 식각될 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다.
일 실시예에서, 발광 소자(LD)는 나노미터 내지 마이크로미터 범위의 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노미터 내지 마이크로미터 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 수백 나노미터 범위의 직경(D) 및 수 마이크로미터 범위의 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기는 변경될 수 있다.
발광 소자(LD)의 구조, 형상 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 코어-쉘 구조와 같은 다른 구조 및/또는 형상으로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 화소에 복수의 발광 소자들(LD)을 배열하고, 상기 발광 소자들(LD)을 화소의 광원으로 이용할 수 있다. 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 블록도이다. 도 4는 본 발명의 일 실시예에 의한 감마 저장부(GS)를 나타내는 블록도이다. 일 실시예에서, 도 4의 감마 저장부(GS)는 도 3의 감마 전압 생성부(GMG)에 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 도 4의 감마 저장부(GS)는 도 3의 타이밍 제어부(TCON) 등에 제공될 수도 있다.
도 3을 참조하면, 표시 장치(DD)는, 화소들(PXL)을 포함한 표시 패널(DPN)과, 화소들(PXL)을 구동하기 위한 구동 회로를 포함할 수 있다. 구동 회로는, 주사 구동부(SDR), 데이터 구동부(DDR), 감마 전압 생성부(GMG) 및 타이밍 제어부(TCON)를 포함할 수 있다. 도 3에서는 표시 패널(DPN), 주사 구동부(SDR), 데이터 구동부(DDR), 감마 전압 생성부(GMG) 및 타이밍 제어부(TCON)를 각각 별개의 구성으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 표시 패널(DPN), 주사 구동부(SDR), 데이터 구동부(DDR), 감마 전압 생성부(GMG) 및/또는 타이밍 제어부(TCON)는 하나의 패널 및/또는 구동 IC에 통합되어 제조될 수도 있다.
표시 패널(DPN)은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은, 주사선들(SL) 및 데이터선들(DL)과, 상기 주사선들(SL) 및 데이터선들(DL)에 연결된 화소들(PXL)을 포함할 수 있다.
주사선들(SL)은 주사 구동부(SDR)와 화소들(PXL)을 연결할 수 있다. 이에 따라, 주사 구동부(SDR)로부터 출력되는 주사 신호들이 주사선들(SL)을 통해 화소들(PXL)로 전달될 수 있다. 주사 신호들에 의해, 화소들(PXL)의 구동 타이밍(일 예로, 각각의 화소들(PXL)에 제1 및 제2 데이터 신호들이 입력되는 데이터 프로그래밍 기간)이 제어될 수 있다.
데이터선들(DL)은 데이터 구동부(DDR)와 화소들(PXL)을 연결할 수 있다. 이에 따라, 데이터 구동부(DDR)로부터 출력되는 제1 및 제2 데이터 신호들이 데이터선들(DL)을 통해 화소들(PXL)로 전달될 수 있다. 제1 및 제2 데이터 신호들을 이용하여, 화소들(PXL)의 발광을 제어할 수 있다.
화소들(PXL)은 표시 영역(DA)에 배열될 수 있다. 일 실시예에서, 화소들(PXL)은 매트릭스 형태로 표시 영역(DA)에 배열되고, 표시 영역(DA)은 서로 교차하는 수평 라인들 및 수직 라인들을 포함할 수 있다.
각각의 수평 라인은 제1 방향(DR1)(일 예로, 수평 방향 또는 가로 방향)을 따라 배열된 복수의 화소들(PXL)을 포함한 화소 행을 포함하며, 상기 화소 행의 화소들(PXL)에 연결된 적어도 하나의 신호선을 더 포함할 수 있다. 예를 들어, 각각의 수평 라인은 해당 화소 행의 화소들(PXL)에 연결된 적어도 하나의 주사선(SL)을 포함할 수 있다.
각각의 수직 라인은 제2 방향(DR2)(일 예로, 수직 방향 또는 세로 방향)을 따라 배열된 복수의 화소들(PXL)을 포함한 화소 열을 포함하며, 상기 화소 열의 화소들(PXL)에 연결된 적어도 하나의 신호선을 더 포함할 수 있다. 예를 들어, 각각의 수직 라인은 해당 화소 열의 화소들(PXL)에 연결된 적어도 하나의 데이터선(DL)을 포함할 수 있다.
일 실시예에서, 각각의 수직 라인은 복수의 데이터선들(DL)을 포함할 수 있다. 일 예로, 각각의 수직 라인은 해당 화소 열에 배열된 화소들(PXL)의 종류 및/또는 색에 대응하는 복수의 데이터선들(DL), 및/또는 각각의 화소(PXL)에 연결되는 복수의 데이터선들(DL)을 포함할 수 있다.
표시 영역(DA)에 배열되는 화소들(PXL)의 배열 구조 및 방향 등은 실시예에 따라 다양하게 변경될 수 있다.
각각의 화소(PXL)는 적어도 하나의 주사선(SL) 및 적어도 하나의 데이터선(DL)에 연결되며, 각각의 프레임 기간 동안 제1 주사 신호, 제1 데이터 신호 및 제2 데이터 신호를 공급받을 수 있다. 또한, 각각의 화소(PXL)는 각각의 프레임 기간 동안 제2 주사 신호를 선택적으로 더 공급받을 수 있다.
또한, 각각의 화소(PXL)는 적어도 하나의 신호선 및/또는 전원선에 더 연결될 수 있다. 예를 들어, 각각의 화소(PXL)는, 제1 전원선, 제2 전원선, 초기화 전원선 및/또는 제어선에 더 연결될 수 있다.
화소들(PXL)은 주사선들(SL)로부터 제1 주사 신호 및/또는 제2 주사 신호가 공급될 때, 데이터선들(DL)을 통해 각각의 제1 및 제2 데이터 신호들을 공급받을 수 있다. 각각의 화소(PXL)는 각 프레임의 발광 기간마다 상기 화소(PXL)로 공급된 제1 및 제2 데이터 신호들에 대응하여 발광할 수 있다.
일 실시예에서, 화소들(PXL)은 복수의 발광 소자들을 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 적어도 하나의 제1 발광 소자를 포함한 제1 발광부, 및 적어도 하나의 제2 발광 소자를 포함한 제2 발광부를 포함할 수 있다. 일 실시예에서, 각 화소(PXL)의 휘도는 제1 데이터 신호에 대응할 수 있고, 각 화소(PXL)의 제1 발광부와 제2 발광부에 흐르는 전류의 비는 제2 데이터 신호에 대응할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 도 1 및 도 2의 실시예에 의한 발광 소자(LD), 일 예로, 나노미터 내지 마이크로미터 범위의 작은 크기를 가지는 막대형 발광 소자(LD)를 포함할 수 있다. 예를 들어, 제1 발광부 및 제2 발광부는 각각 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 다른 크기 범위의 무기 또는 유기 발광 소자, 또는 코어-쉘 구조의 무기 발광 소자 등을 이용하여 화소(PXL)의 광원을 구성할 수도 있다.
또한, 각각의 화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 화소들(PXL)은 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다. 또한, 화소들(PXL)은 실질적으로 서로 동일 또는 유사하게 구성될 수 있다.
일 실시예에서, 화소들(PXL)은 적어도 두 가지 색의 화소들(PXL)을 포함할 수 있다. 예를 들어, 화소들(PXL)은, 적색의 빛을 방출하기 위한 적색 화소들, 녹색의 빛을 방출하기 위한 녹색 화소들, 및 청색의 빛을 방출하기 위한 청색 화소들을 포함할 수 있다.
일 실시예에서, 각각의 수직 라인에는 서로 다른 색의 화소들(PXL), 및 이에 대응하는 복수의 데이터선들(DL)이 배치될 수 있다. 상기 서로 다른 색의 화소들(PXL)은, 서로 다른 색의 빛을 방출하는 무기 발광 소자들(일 예로, 도 1 및 도 2의 실시예에 의한 발광 소자들(LD)로서 각각 제1 색 및 제2 색으로 발광하는 무기 발광 소자들)을 포함함으로써, 상기 서로 다른 색의 빛을 방출할 수 있다. 또는, 상기 서로 다른 색의 화소들(PXL)은, 서로 동일한 색의 빛을 방출하는 무기 발광 소자들(일 예로, 도 1 및 도 2의 실시예에 의한 발광 소자들(LD)로서 서로 동일한 색(일 예로, 청색)으로 발광하는 무기 발광 소자들)을 포함하되, 적어도 한 색의 화소들(PXL)은 색 변환을 위한 별도의 구성을 추가적으로 포함할 수 있다. 예를 들어, 적어도 한 종류의 파장 변환 입자들(일 예로, 퀀텀 닷)을 포함한 광 변환층, 및/또는 특정 색의 컬러 필터를 단독 또는 복합적으로 화소들(PXL)에 적용함으로써, 상기 서로 다른 색의 화소들(PXL)이 상기 서로 다른 색의 빛을 방출하도록 제어할 수 있다. 상기 광 변환층 및/또는 컬러 필터는, 각 화소(PXL)에 포함되도록 상기 화소(PXL)의 내부에 제공되거나, 각 화소(PXL)의 주변(일 예로, 상기 화소(PXL)의 상부)에 별도로 제공 및/또는 배치되는 구성일 수 있다.
표시 패널(DPN)은 비표시 영역(NA)을 포함할 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
주사 구동부(SDR)는 타이밍 제어부(TCON)로부터 제1 제어 신호(SCS)를 공급받고, 제1 제어 신호(SCS)에 대응하여 주사선들(SL)로 주사 신호들을 공급할 수 있다. 제1 제어 신호(SCS)는 주사 제어 신호일 수 있다. 예를 들어, 제1 제어 신호(SCS)는 주사 개시 신호(일 예로, 주사 구동부(SDR)의 첫 번째 스테이지로 입력되는 샘플링 펄스) 및 적어도 하나의 주사 클럭 신호를 포함할 수 있다.
일 실시예에서, 주사 구동부(SDR)는, 제1 제어 신호(SCS)에 대응하여 주사선들(SL)로 주사 신호들을 순차적으로 출력할 수 있다. 주사 신호들에 의해 선택된 화소들(PXL)은 데이터선들(DL)로부터 해당 프레임의 제1 및 제2 데이터 신호들을 공급받을 수 있다.
데이터 구동부(DDR)는 타이밍 제어부(TCON)로부터 제2 제어 신호(DCS) 및 영상 데이터(IMD)를 공급받고, 상기 제2 제어 신호(DCS) 및 영상 데이터(IMD)에 대응하여 데이터선들(DL)로 제1 및 제2 데이터 신호들을 출력할 수 있다. 제2 제어 신호(DCS)는 데이터 제어 신호일 수 있다. 예를 들어, 제2 제어 신호(DCS)는 소스 샘플링 펄스, 소스 샘플링 클럭 및 소스 출력 인에이블 신호 등을 포함할 수 있다.
일 실시예에서, 데이터 구동부(DDR)는 각 프레임의 영상 데이터(IMD)에 대응하여 적어도 일부의 계조 값에 대해서 서로 다른 전압의 제1 데이터 신호들 및 제2 데이터 신호들을 출력할 수 있다. 예를 들어, 데이터 구동부(DDR)는 각 프레임의 영상 데이터(IMD)에 포함된 각 화소(PXL)의 계조 값 중 적어도 일부의 계조 값에 대응하여, 상기 화소(PXL)로 서로 다른 전압의 제1 데이터 신호와 제2 데이터 신호를 출력할 수 있다.
제1 데이터 신호는 각 프레임 기간 동안 해당 화소(PXL)에서 표시할 휘도에 대응하는 전압 또는 전류 신호일 수 있다. 일 예로, 제1 데이터 신호는 해당 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값에 대응하는 데이터 전압일 수 있다. 또한, 제1 데이터 신호는 해당 화소(PXL)에서 표현하고자 하는 휘도의 감마 값에 대응하는 데이터 전압일 수 있다.
제2 데이터 신호는 각 프레임 기간 동안 해당 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값에 대응하는 데이터 전압으로서, 적어도 일부의 계조 값에 대하여 제1 데이터 신호와는 상이한 신호일 수 있다. 예를 들어, 제2 데이터 신호는 적어도 일부의 계조 값에 대응하여 각 화소(PXL)의 제1 발광부와 제2 발광부에 흐르는 전류의 비를 조절하기 위한 데이터 전압일 수 있다.
일 실시예에서, 각 프레임의 영상 데이터(IMD)에 대응하는 제1 데이터 신호들과 제2 데이터 신호들은 서로 다른 감마 전압들(Vgam)을 이용하여 생성될 수 있다. 일 예로, 데이터 구동부(DDR)는, 각 프레임의 영상 데이터(IMD) 및 제1 감마 전압(Vgam1)을 이용하여 해당 프레임 기간 동안 화소들(PXL)에 공급될 제1 데이터 신호들을 생성할 수 있다. 또한, 데이터 구동부(DDR)는, 상기 각 프레임의 영상 데이터(IMD) 및 제2 감마 전압(Vgam2)을 이용하여 해당 프레임 기간 동안 화소들(PXL)에 공급될 제2 데이터 신호들을 생성할 수 있다.
일 예로, 각각의 화소(PXL)에 대응하는 제1 데이터 신호는 상기 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값, 및 상기 계조 값에 대응하는 제1 감마 전압(Vgam1)에 따라 생성된 제1 데이터 전압일 수 있다. 또한, 각각의 화소(PXL)에 대응하는 제2 데이터 신호는 상기 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값, 및 상기 계조 값에 대응하는 제2 감마 전압(Vgam2)에 따라 생성된 제2 데이터 전압일 수 있다. 일 실시예에서, 각각의 계조 값(또는, 적어도 하나의 계조 값)에 대응하는 제1 데이터 전압과 제2 데이터 전압은 서로 다를 수 있다.
일 실시예에서, 데이터 구동부(DDR)는 각각의 수평 기간 동안 해당 수평 라인의 화소들(PXL)에 연결된 데이터선들(DL)(일 예로, 제1 및 제2 데이터선들)로 상기 화소들(PXL) 각각에 대응하는 제1 데이터 신호와 제2 데이터 신호를 동시에 출력할 수 있다. 또는, 데이터 구동부(DDR)는 각각의 수평 기간 동안 해당 수평 라인의 화소들(PXL)에 연결된 데이터선들(DL)(일 예로, 제1 데이터선들)로 상기 화소들(PXL) 각각에 대응하는 제1 데이터 신호와 제2 데이터 신호를 순차적으로 출력할 수 있다.
감마 전압 생성부(GMG)는 디지털 형태의 입력 영상 신호(RGB)를 아날로그 전압 형태의 제1 및 제2 데이터 신호들(일 예로, 제1 및 제2 데이터 전압들)로 변환하기 위한 복수의 감마 전압들(Vgam)을 생성할 수 있다. 일 예로, 표시 장치가 0 내지 255 계조를 표현한다고 할 때, 감마전압 생성부(GMG)는 화소들(PXL)이 소정의 목표 감마 값(또는, 목표 감마 커브), 일 예로, 2.2 감마에 대응하는 특성을 나타내도록 입력 영상 신호(RGB)의 계조 값들에 대응하는 제1 감마 전압(Vgam1) 및 제2 감마 전압(Vgam2)을 생성하고, 상기 제1 감마 전압(Vgam1) 및 제2 감마 전압(Vgam2)을 데이터 구동부(DDR)로 공급할 수 있다.
제1 감마 전압(Vgam1) 및 제2 감마 전압(Vgam2) 각각은, 입력 영상 신호(RGB)의 기준 계조 값들에 대응하는 복수의 감마 전압들을 포함할 수 있다. 일 실시예에서, 제1 감마 전압(Vgam1) 및 제2 감마 전압(Vgam2)은 각각의 화소(PXL)에서 최종적으로 표현되는 휘도 특성(또는, 감마 특성)이 목표 감마 값(일 예로, 2.2 감마)이 될 수 있도록 실험적으로 결정될 수 있다.
일 실시예에서, 제1 데이터 신호에 의해 각각의 화소(PXL)에 흐르는 구동 전류가 결정될 수 있다. 또한, 제1 감마 전압(Vgam1)은 목표 감마 값(일 예로, 2.2 감마) 또는 상기 목표 감마 값과 유사한 감마 값에 대응하는 감마 전압들을 포함할 수 있다.
일 실시예에서, 제2 데이터 신호에 의해 각 화소(PXL)에 포함된 복수의 발광부들로 공급되는 구동 전류의 비가 결정될 수 있고, 제2 감마 전압(Vgam2)은 입력 영상 신호(RGB)의 기준 계조 값들에 대응하여 각 화소(PXL)의 발광부들로 공급되는 구동 전류의 비율을 원하는 값 또는 형태로 제어하기 위한 감마 전압들을 포함할 수 있다. 예를 들어, 제2 감마 전압(Vgam2)은 제1 설정 값 이하의 저계조 범위에 속하는 적어도 하나의 기준 계조 값에 대응하여 각 화소(PXL)의 구동 전류가 주로 상기 화소(PXL)의 제1 발광부에 공급되도록 제어하고, 상기 제1 설정 값 이상의 계조 범위에 속하는 기준 계조 값들에 대응하여 상기 구동 전류가 상기 화소(PXL)의 제1 발광부와 제2 발광부에 나뉘어 흐르도록 제어하기 위한 감마 전압들일 수 있다. 일 실시예에서, 제2 감마 전압(Vgam2)은 제1 설정 값 이상인 소정의 계조 범위에 속하는 기준 계조 값들에 대응하여 각각의 기준 계조 값이 높아질수록 상기 화소(PXL)의 제2 발광부에 흐르는 구동 전류의 비율이 보다 높아지도록 상기 화소(PXL)를 제어하기 위한 감마 전압들일 수 있다.
이를 위해, 감마 전압 생성부(GMG)는, 각 색의 화소들(PXL)에 대하여 서로 다르게 설정된 제1 감마 값(또는, 제1 감마 전압(Vgam1)) 및 제2 감마 값(또는, 제2 감마 전압(Vgam2))을 저장할 수 있다. 예를 들어, 감마 전압 생성부(GMG)는, 도 4에 도시된 바와 같이 적색 화소들에 대응하는 제1 적색 감마 값(GAMr1)(일 예로, 복수의 계조 값들에 대응하는 복수의 제1 적색 계조 전압들)이 저장된 제1 룩업 테이블(LUT1), 적색 화소들에 대응하는 제2 적색 감마 값(GAMr2)(일 예로, 복수의 계조 값들에 대응하는 복수의 제2 적색 계조 전압들)이 저장된 제2 룩업 테이블(LUT2)을 포함할 수 있다. 유사하게, 감마 전압 생성부(GMG)는, 녹색 화소들에 대응하는 제1 녹색 감마 값(GAMg1)(일 예로, 복수의 계조 값들에 대응하는 복수의 제1 녹색 계조 전압들)이 저장된 제3 룩업 테이블(LUT3), 녹색 화소들에 대응하는 제2 녹색 감마 값(GAMg2)(일 예로, 복수의 계조 값들에 대응하는 복수의 제2 녹색 계조 전압들)이 저장된 제4 룩업 테이블(LUT4), 청색 화소들에 대응하는 제1 청색 감마 값(GAMb1)(일 예로, 복수의 계조 값들에 대응하는 복수의 제1 청색 계조 전압들)이 저장된 제5 룩업 테이블(LUT5), 및 청색 화소들에 대응하는 제2 청색 감마 값(GAMb2)(일 예로, 복수의 계조 값들에 대응하는 복수의 제2 청색 계조 전압들)이 저장된 제6 룩업 테이블(LUT6)을 포함할 수 있다.
타이밍 제어부(TCON)는 외부(일 예로, 호스트 프로세서)로부터 제어 신호들(CS) 및 입력 영상 신호(RGB)를 공급받고, 상기 제어 신호들(CS) 및 입력 영상 신호(RGB)에 대응하여 주사 구동부(SDR) 및 데이터 구동부(DDR)의 동작을 제어할 수 있다. 제어 신호들(CS)은, 수직 동기 신호, 수평 동기 신호 및 메인 클럭 신호 등과 같은 타이밍 신호들을 포함할 수 있다.
타이밍 제어부(TCON)는 제어 신호들(CS)에 대응하여 제1 제어 신호(SCS)와 제2 제어 신호(DCS)를 생성할 수 있다. 제1 제어 신호(SCS)는 주사 구동부(SDR)로 공급될 수 있고, 제2 제어 신호(DCS)는 데이터 구동부(DDR)로 공급될 수 있다.
또한, 타이밍 제어부(TCON)는 각 프레임 기간 동안 표시하고자 하는 영상에 대응하는 입력 영상 신호(RGB)를 이용하여 각 프레임의 영상 데이터(IMD)를 생성하고, 상기 영상 데이터(IMD)를 데이터 구동부(DDR)로 공급할 수 있다. 예를 들어, 타이밍 제어부(TCON)는 데이터 구동부(DDR)와의 인터페이스(interface) 사양에 맞춰 입력 영상 신호(RGB)의 데이터 포맷을 변환하여 영상 데이터(IMD)를 생성할 수 있다.
상술한 실시예에 의한 표시 장치(DD)에서, 각각의 화소(PXL)는 어느 하나의 주사선(SL) 및 복수의 데이터선들(DL)에 연결될 수 있다. 이 경우, 각각의 수직 라인은 복수의 데이터선들(DL)을 포함하며, 데이터 구동부(DDR)는 상기 복수의 데이터선들(DL)로 서로 다른 데이터 신호들을 동시에 공급할 수 있다. 일 예로, 데이터 구동부(DDR)는 상기 복수의 데이터선들(DL)에 대응하는 개수의 채널들을 포함한 데이터 신호 생성부 및 버퍼부를 포함하며, 각각의 수평 기간마다 주사 신호에 동기되도록 상기 복수의 데이터선들(DL)로 제1 및 제2 데이터 신호들을 동시에 공급할 수 있다.
또는, 각각의 화소(PXL)는 복수의 주사선들(SL) 및 어느 하나의 데이터선(DL)에 연결될 수 있다. 이 경우, 주사 구동부(SDR)는 상기 복수의 주사선들(SL)로 각각 제1 주사 신호와 제2 주사 신호를 순차적으로 공급할 수 있다. 또한, 데이터 구동부(DDR)는 상기 어느 하나의 데이터선(DL)으로 제1 데이터 신호와 제2 데이터 신호를 순차적으로 공급할 수 있다. 일 예로, 데이터 구동부(DDR)는, 각각의 수평 라인에 대응하는 수평 기간 동안, 제1 주사 신호와 동기되도록 데이터선들(DL)로 해당 수평 라인의 화소들(PXL)에 대응하는 제1 데이터 신호들을 출력하고, 제2 주사 신호와 동기되도록 데이터선들(DL)로 해당 수평 라인의 화소들(PXL)에 대응하는 제2 데이터 신호들을 동시에 출력할 수 있다.
일 실시예에서, 제1 데이터 신호는 화소들(PXL)을 통해 표현하고자 하는 휘도 특성에 대응하는 데이터 전압일 수 있다. 또한, 제2 데이터 신호는 각 프레임 기간 동안 해당 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값에 대응하여 해당 화소(PXL)의 제1 발광부와 제2 발광부에 나뉘어 흐르는 구동 전류의 비율을 조절하기 위한 데이터 전압으로서, 적어도 하나의 계조 값에 대응하여 제1 데이터 신호의 전압과 상이한 전압으로 생성된 데이터 전압일 수 있다.
일 실시예에서, 제2 데이터 신호는, 소정의 기준 계조 값 이하의 저계조에서는 화소(PXL)의 구동 전류가 제1 발광부에 집중적으로 흐르도록 화소(PXL)를 제어하고, 기준 계조 값 이상의 계조에서는 화소(PXL)의 구동 전류가 제1 발광부와 제2 발광부에 나뉘어 흐르도록 화소(PXL)를 제어할 수 있는 데이터 전압에 대응할 수 있다. 또한, 제2 데이터 신호는, 기준 계조 값 이상의 계조 값에 대해서는 계조 값이 커질수록 제2 발광부에 상대적으로 큰 전류가 흐르도록 제2 발광부에 흐르는 분할 전류의 비율을 증가시킬 수 있는 데이터 전압에 대응할 수 있다.
도 5 내지 도 7은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 도 5와 비교하여, 도 6은 제2 전원(VSS)과 관련한 화소(PXL)의 다른 실시예를 나타낸다. 도 5와 비교하여, 도 7은 제1 발광부(EMU1) 및 제2 발광부(EMU2)의 구조와 관련한 화소(PXL)의 다른 실시예를 나타낸다.
실시예에 따라, 도 5 내지 도 7에 도시된 각각의 화소(PXL)는 도 3의 표시 영역(DA)에 제공된 화소들(PXL) 중 어느 하나일 수 있다. 또한, 표시 영역(DA)에 배치된 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 5 내지 도 7을 참조하면, 화소(PXL)는, 주사선(SL), 제1 데이터선(DL1), 제2 데이터선(DL2), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 또한, 화소(PXL)는 적어도 하나의 다른 전원선 및/또는 신호선에 선택적으로 더 연결될 수 있다. 예를 들어, 화소(PXL)는 초기화 전원선(INL)(또는, 센싱선) 및/또는 제어선(SSL)에 더 연결될 수 있다.
화소(PXL)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결되며 각각 적어도 하나의 발광 소자(LD)를 포함한 제1 발광부(EMU1) 및 제2 발광부(EMU2)를 포함할 수 있다. 또한, 화소(PXL)는, 제1 전원(VDD)과 제1 발광부(EMU1)의 사이 및 제1 전원(VDD)과 제2 발광부(EMU2)의 사이에 연결되며 주사 신호 및 제1 데이터 신호에 의해 구동되는 전류 생성부(CRG), 및 상기 전류 생성부(CRG)와 제2 발광부(EMU2)의 사이에 연결되며 주사 신호 및 제2 데이터 신호에 의해 구동되는 전류 제어부(CRC)를 포함할 수 있다.
전류 생성부(CRG)는, 제1 전원(VDD)과 제1 노드(N1)의 사이에 연결되며, 제1 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 이를 위해, 전류 생성부(CRG)는, 제1 주사 신호가 공급되는 주사선(SL), 제1 데이터 신호가 공급되는 제1 데이터선(DL1), 및 제1 전원(VDD)이 공급되는 제1 전원선(PL1)에 연결될 수 있다.
또한, 전류 생성부(CRG)는, 소정의 제어 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 초기화 전원(또는, 레퍼런스 전원) 또는 센싱 회로에 연결되는 초기화 전원선(INL)에 선택적으로 더 연결될 수 있다. 일 실시예에서, 상기 제어 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 상기 제어 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수 있다.
전류 생성부(CRG)는 제1 발광부(EMU1) 및 제2 발광부(EMU2)에도 연결될 수 있다. 예를 들어, 전류 생성부(CRG)는 제1 발광부(EMU1)의 제1 전극(ELT1) 및 제2 발광부(EMU2)의 제3 전극(ELT3)에 연결될 수 있다.
전류 생성부(CRG)는, 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 전류 생성부(CRG)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 연결될 수 있고, 제1 트랜지스터(M1)의 게이트 전극은 제2 노드(N2)에 연결될 수 있다. 제1 트랜지스터(M1)는 제2 노드(N2)의 전압에 대응하여 화소(PXL)의 구동 전류를 생성할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 각각의 프레임 기간 동안 제2 노드(N2)로 공급되는 제1 데이터 신호에 대응하는 구동 전류를 생성하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("제2 게이트 전극" 또는 "백 게이트 전극"이라고도 함)을 더 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 제1 노드(N1)에 연결되는 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴과 중첩되도록 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 제1 데이터선(DL1)과 제2 노드(N2)의 사이에 연결될 수 있고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 제1 주사 신호에 의해 턴-온될 수 있다. 예를 들어, 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 제1 데이터선(DL1)과 제2 노드(N2)를 연결할 수 있다.
각각의 프레임 기간마다 제1 데이터선(DL1)으로는 해당 프레임의 제1 데이터 신호가 공급되고, 상기 제1 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제2 노드(N2)로 공급될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각 프레임의 제1 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 제1 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(M3)는 제1 노드(N1)와 초기화 전원선(INL)의 사이에 연결될 수 있고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어 신호에 의해 턴-온될 수 있다. 예를 들어, 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제어 신호가 공급될 때 턴-온되어, 초기화 전원선(INL)으로 공급되는 초기화 전원의 전압(또는, 레퍼런스 전압)을 제1 노드(N1)로 전달할 수 있다.
한편, 화소(PXL)의 특성을 센싱하기 위한 센싱 기간 동안, 제3 트랜지스터(M3)는 제어선(SSL)으로부터 공급되는 제어 신호에 의해 턴-온되어, 제1 노드(N1)의 전압을 초기화 전원선(INL)으로 전달할 수 있다. 초기화 전원선(INL)으로 전달된 제1 노드(N1)의 전압은 센싱 회로를 경유하여 타이밍 제어부 등의 구동 회로에 제공되어, 화소들(PXL)의 특성 편차를 보상하는 데에 이용될 수 있다.
제어선(SSL)이 주사선(SL)으로 통합될 시, 제3 트랜지스터(M3)는 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온될 수 있다. 제3 트랜지스터(M3)가 턴-온되면, 초기화 전원선(INL)으로 공급되는 초기화 전원의 전압이 제1 노드(N1)로 전달되거나, 제1 노드(N1)의 전압이 초기화 전원선(INL)으로 전달될 수 있다.
제1 커패시터(C1)는 제1 노드(N1)와 제2 노드(N2)의 사이에 연결될 수 있다. 제1 커패시터(C1)는 각각의 프레임 기간 동안 제2 노드(N2)로 공급되는 제1 데이터 신호에 대응하는 전압을 충전할 수 있다. 이에 따라, 화소(PXL)의 발광 기간 동안 제1 트랜지스터(M1)가 제1 데이터 신호에 대응하는 정도로 턴-온될 수 있다.
전류 제어부(CRC)는, 제1 노드(N1)와 제2 발광부(EMU2)의 사이에 연결되며, 제2 데이터 신호에 대응하여 제2 발광부(EMU2)로 공급되는 분할 전류를 조절할 수 있다. 분할 전류는 전류 생성부(CRG)에서 생성된 구동 전류의 적어도 일 부분에 해당하는 전류로서, 상기 구동 전류 중 제2 발광부(EMU2)로 공급되는 전류일 수 있다.
전류 제어부(CRC)는, 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 전류 제어부(CRC)는 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제2 커패시터(C2)를 포함할 수 있다.
제4 트랜지스터(M4)는 제1 노드(N1)와 제2 발광부(EMU2)의 사이에 연결될 수 있고, 제4 트랜지스터(M4)의 게이트 전극은 제3 노드(N3)에 연결될 수 있다. 제4 트랜지스터(M4)는 제3 노드(N3)의 전압에 대응하여 제2 발광부(EMU2)로 공급되는 분할 전류를 조절할 수 있다. 예를 들어, 제4 트랜지스터(M4)는 각각의 프레임 기간 동안 제3 노드(N3)로 공급되는 제2 데이터 신호에 대응하여, 제2 발광부(EMU2)로 공급되는 구동 전류의 비율을 조절하는 서브 구동 트랜지스터일 수 있다. 일 예로, 제4 트랜지스터(M4)는 제2 데이터 신호의 전압에 대응하는 정도로 턴-온되어 제2 발광부(EMU2)로 공급되는 분할 전류를 조절할 수 있다.
일 실시예에서, 제1 기준 계조 값(일 예로, 저계조 기준 값) 이하에 대응하는 제2 데이터 신호는, 제4 트랜지스터(M4)를 실질적으로 오프시키는 진폭 또는 레벨의 데이터 전압일 수 있다. 이에 따라, 제1 기준 계조 값 이하에 대응하는 제2 데이터 신호가 공급될 때, 화소(PXL)의 구동 전류는 제1 발광부(EMU1)에 집중적으로 공급될 수 있다. 이 경우, 제2 발광부(EMU2)에는 전류가 흐르지 않거나, 미세 전류만이 흐를 수 있다.
일 실시예에서, 제1 기준 계조 값 이상에 대응하는 제2 데이터 신호는, 계조 값이 증가할수록 보다 큰 진폭 또는 레벨을 가지는 데이터 전압(일 예로, 보다 큰 전류가 흐르도록 하는 데이터 전압)일 수 있다. 이에 따라, 제1 기준 계조 값 이상에 대응하는 제2 데이터 신호가 공급될 때, 계조 값이 증가할수록 화소(PXL)의 구동 전류 중 보다 큰 비율을 차지하는 분할 전류가 제2 발광부(EMU2)에 흐를 수 있다.
일 실시예에서, 소정의 제2 기준 계조 값(일 예로, 고계조 기준 값) 이상에 대응하는 제2 데이터 신호는 제4 트랜지스터(M4)를 완전히 턴-온시킬 수 있는 데이터 전압일 수 있다. 이에 따라, 제2 기준 계조 값 이상에 대응하는 제2 데이터 신호가 공급될 때, 화소(PXL)의 구동 전류는 제2 발광부(EMU2)에 보다 집중될 수 있다.
일 실시예에서, 제2 데이터 신호에 의해 제2 발광부(EMU2)로 공급되는 분할 전류를 용이하게 조절할 수 있도록, 제1 트랜지스터(M1)와 제4 트랜지스터(M4)의 상대 크기 및/또는 특성을 조절할 수 있다. 일 실시예에서, 제1 트랜지스터(M1)의 전류 구동 능력을 충분히 확보할 수 있도록 제1 트랜지스터(M1)의 크기(일 예로, 제1 트랜지스터(M1)의 채널의 폭과 길이의 비(W/L))는 제4 트랜지스터(M4)의 크기(일 예로, 제4 트랜지스터(M4)의 채널의 폭과 길이의 비(W/L))보다 크게 형성될 수 있다. 또한, 제1 트랜지스터(M1)와 제4 트랜지스터(M4)의 크기 및/또는 특성 차이를 고려하여, 제2 데이터 신호의 전압(또는, 제2 감마 전압(Vgam2))을 조절할 수 있다.
제5 트랜지스터(M5)는 제2 데이터선(DL2)과 제3 노드(N3)의 사이에 연결될 수 있고, 제5 트랜지스터(M5)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제5 트랜지스터(M5)는 제1 주사 신호에 의해 턴-온될 수 있다. 예를 들어, 제5 트랜지스터(M5)는, 주사선(SL)으로부터 게이트-온 전압의 제1 주사 신호가 공급될 때 턴-온되어, 제2 데이터선(DL2)과 제3 노드(N3)를 연결할 수 있다.
각각의 프레임 기간마다 제2 데이터선(DL2)으로는 해당 프레임의 제2 데이터 신호가 공급되고, 상기 제2 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제5 트랜지스터(M5)를 통해 제3 노드(N3)로 공급될 수 있다. 예를 들어, 제5 트랜지스터(M5)는 각 프레임의 제2 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 제2 스위칭 트랜지스터일 수 있다.
제2 커패시터(C2)는 제4 트랜지스터(M4)의 일 전극과 제3 노드(N3)의 사이에 연결될 수 있다. 예를 들어, 제2 커패시터(C2)는 제4 트랜지스터(M4)의 소스 전극과 제3 노드(N3)의 사이에 연결될 수 있다. 제2 커패시터(C2)는 각각의 프레임 기간 동안 제3 노드(N3)로 공급되는 제2 데이터 신호에 대응하는 전압을 충전할 수 있다. 이에 따라, 화소(PXL)의 발광 기간 동안 제4 트랜지스터(M4)가 제2 데이터 신호에 대응하는 정도로 턴-온될 수 있다.
한편, 도 5 및 도 6에서는 화소(PXL)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제5 트랜지스터들(M1 내지 M5) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
제1 발광부(EMU1) 및 제2 발광부(EMU2)는 전류 생성부(CRG)와 제2 전원(VSS)의 사이에 병렬로 연결될 수 있다. 다만, 전류 생성부(CRG)와 제2 발광부(EMU2)의 사이에는 전류 제어부(CRC)가 연결될 수 있다. 제1 발광부(EMU1) 및 제2 발광부(EMU2)는 전류 생성부(CRG)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다.
도 5의 실시예에서, 제1 발광부(EMU1) 및 제2 발광부(EMU2)는 어느 하나의 제2 전원선(PL2)을 통해 서로 동일한 제2 전원(VSS)에 연결될 수 있다. 제2 전원(VSS)은 제1 전원(VDD)보다 낮은 전위를 가지는 저전위 화소 전원일 수 있고, 제1 전원(VDD)은 고전위 화소 전원일 수 있다. 화소(PXL)의 발광 기간 동안 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 제1 및 제2 발광 소자들(LD1, LD2) 각각의 문턱 전압 이상일 수 있다.
도 5의 실시예에서와 같이 제1 발광부(EMU1)와 제2 발광부(EMU2)가 하나의 제2 전원선(PL2)을 통해 동일한 제2 전원(VSS)에 연결될 경우, 제2 전극(ELT2)과 제4 전극(ELT4)은 일체 또는 비일체로 연결 및/또는 형성될 수 있다. 이 경우, 제2 전극(ELT2)과 제4 전극(ELT4)은 전기적으로 하나의 통합 전극(IELT)을 형성할 수 있다.
도 6의 실시예에서, 제2 전원(VSS)은 서로 다른 전위를 가지는 복수의 서브 전원들(일 예로, 제1 서브 전원(VSS1) 및 제2 서브 전원(VSS2))을 포함하고, 제1 발광부(EMU1) 및 제2 발광부(EMU2)는 서로 다른 제2 전원선들(일 예로, 제1 서브 전원선(PL2_1) 및 제2 서브 전원선(PL2_2))을 통해 서로 다른 서브 전원들에 연결될 수 있다. 이 경우, 제2 전극(ELT2)과 제4 전극(ELT4)은 서로 분리될 수 있다.
예를 들어, 제1 발광부(EMU1)는 제1 서브 전원선(PL2_1)을 통해 제1 서브 전원(VSS1)에 연결되고, 제2 발광부(EMU2)는 제2 서브 전원선(PL2_2)을 통해 제2 서브 전원(VSS2)에 연결될 수 있다. 제1 서브 전원(VSS1)은 제1 전위의 제2 전원(VSS)을 공급하고, 제2 서브 전원(VSS2)은 제2 전위의 제2 전원(VSS)을 공급할 수 있다. 일 실시예에서, 제2 전위는 제1 전위보다 낮을 수 있다. 이 경우, 전류 생성부(CRG) 및 전류 제어부(CRC)에 의해 제1 발광부(EMU1)와 제2 발광부(EMU2)에 구동 전류가 나뉘어 흐르는 기간 동안, 제2 발광부(EMU2)에 보다 많은 전류가 흐르도록 유도할 수 있다.
도 5 및 도 6의 실시예들에서, 제1 발광부(EMU1) 및 제2 발광부(EMU2)는 각각 병렬 구조의 발광부로 구성될 수 있으나, 이에 한정되지는 않는다. 일 예로, 제1 발광부(EMU1) 및 제2 발광부(EMU2) 중 적어도 하나는 도 7의 실시예에서와 같이 직-병렬 구조로 구성될 수도 있다.
제1 발광부(EMU1)는 전류 생성부(CRG)와 제2 전원(VSS)의 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)와, 상기 제1 발광 소자(LD1)에 연결된 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함할 수 있다. 예를 들어, 제1 발광부(EMU1)는, 제1 노드(N1)에 연결된 제1 전극(ELT1), 제2 전원선(PL2)(또는, 제1 서브 전원선(PL2_1))을 통해 제2 전원(VSS)(또는, 제1 서브 전원(VSS1))에 연결된 제2 전극(ELT2), 및 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 상기 적어도 하나의 제1 발광 소자(LD1)는 제1 발광부(EMU1)의 광원을 구성하며, 상기 제1 발광부(EMU1)로 공급되는 구동 전류(일 예로, 분할 전류)에 대응하는 휘도로 발광할 수 있다.
일 실시예에서, 제1 발광부(EMU1)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 발광부(EMU1)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬로만 연결된 복수의 제1 발광 소자들(LD1)을 포함하거나, 상기 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 단일의 제1 발광 소자(LD1)만을 포함할 수도 있다.
또는, 제1 발광부(EMU1)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직-병렬로 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다. 예를 들어, 제1 발광부(EMU1)는 도 7에 도시된 바와 같이 적어도 두 개의 직렬 단들에 배열된 제1 발광 소자들(LD1)을 포함한 직-병렬 혼합 구조로 구성될 수도 있다. 이 경우, 제1 발광부(EMU1)는 연속된 두 개의 직렬 단들을 연결하는 적어도 하나의 제1 중간 전극(IET1)을 더 포함할 수 있다.
제2 발광부(EMU2)는 전류 생성부(CRG)와 제2 전원(VSS)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)와, 상기 제2 발광 소자(LD2)에 연결된 제3 전극(ELT3) 및 제4 전극(ELT4)을 포함할 수 있다. 예를 들어, 제2 발광부(EMU2)는, 제1 전극(ELT1)과 분리되며 전류 제어부(CRC)(일 예로, 제 4 트랜지스터(M4))를 통해 제1 노드(N1)에 연결된 제3 전극(ELT3), 제2 전원선(PL2)(또는, 제2 서브 전원선(PL2_2))을 통해 제2 전원(VSS)(또는, 제2 서브 전원(VSS2))에 연결된 제4 전극(ELT4), 및 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 상기 적어도 하나의 제2 발광 소자(LD2)는 제2 발광부(EMU2)의 광원을 구성하며, 상기 제2 발광부(EMU2)로 공급되는 구동 전류(일 예로, 분할 전류)에 대응하는 휘도로 발광할 수 있다.
일 실시예에서, 제2 발광부(EMU2)는 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에 병렬로 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제2 발광부(EMU2)는, 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에 직렬로만 연결된 복수의 제2 발광 소자들(LD2)을 포함하거나, 상기 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에 연결된 단일의 제2 발광 소자(LD2)만을 포함할 수도 있다.
또는, 제2 발광부(EMU2)는 제3 전극(ELT3)과 제4 전극(ELT4)의 사이에 직-병렬로 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다. 예를 들어, 제2 발광부(EMU2)는 도 7에 도시된 바와 같이 적어도 두 개의 직렬 단들에 배열된 제2 발광 소자들(LD2)을 포함한 직-병렬 혼합 구조로 구성될 수도 있다. 이 경우, 제2 발광부(EMU2)는 연속된 두 개의 직렬 단들을 연결하는 적어도 하나의 제2 중간 전극(IET2)을 더 포함할 수 있다.
도 8은 본 발명의 일 실시예에 의한 화소(PXL)의 구동 신호들을 나타내는 파형도이다. 예를 들어, 도 8은 도 5 내지 도 7의 실시예들에 의한 화소들(PXL)로 공급될 수 있는 제1 주사 신호(SC1), 제1 데이터 신호(Vdata1) 및 제2 데이터 신호(Vdata2)의 일 예를 나타낸다.
도 3 내지 도 8을 참조하면, 한 프레임 기간(1F) 동안, 주사 구동부(SDR)는 수평 라인 단위로 각각의 주사선(SL)에 게이트-온 전압의 제1 주사 신호(SC1)를 공급할 수 있다. 또한, 한 프레임 기간(1F) 동안, 데이터 구동부(DDR)는, 각각의 수평 라인에 대응하는 수평 기간에 동기되도록(일 예로, 각각의 제1 주사 신호(SC1)에 동기되도록) 데이터선들(DL)로 해당 수평 라인의 화소들(PXL)에 대응하는 제1 데이터 신호들(Vdata1) 및 제2 데이터 신호들(Vdata2)을 공급할 수 있다.
각각의 제1 데이터 신호(Vdata1)는 이에 대응하는 화소(PXL)에 연결된 제1 데이터선(DL1)으로 공급되고, 각각의 제2 데이터 신호(Vdata2)는 이에 대응하는 화소(PXL)에 연결된 제2 데이터선(DL2)으로 공급될 수 있다. 일 예로, 각각의 제1 주사 신호(SC1)가 공급되는 기간 동안, 제1 및 제2 데이터선들(DL1, DL2)을 통해 해당 수평 라인에 배치된 화소들(PXL)로 제1 및 제2 데이터 신호들(Vdata1, Vdata2)이 동시에 공급될 수 있다.
예를 들어, 각각의 주사선(SL)에 게이트-온 전압의 제1 주사 신호(SC1)가 공급되면, 상기 주사선(SL)에 연결된 화소(PXL)(일 예로, 해당 수평 라인에 배열된 화소들(PXL))의 제2 트랜지스터(M2) 및 제5 트랜지스터(M5)가 턴-온될 수 있다. 이에 따라, 화소(PXL)의 제1 데이터선(DL1)으로 공급된 제1 데이터 신호(Vdata1)가 제2 노드(N2)로 공급될 수 있다. 또한, 화소(PXL)의 제2 데이터선(DL2)으로 공급된 제2 데이터 신호(Vdata2)는 제3 노드(N3)로 공급될 수 있다.
각각의 주사선(SL)에 게이트-온 전압의 제1 주사 신호(SC1)가 공급되는 기간 동안, 제어선(SSL)(또는, 주사선(SL))으로 게이트-온 전압의 제어 신호(또는, 제1 주사 신호(SC1))가 공급될 수 있다. 이에 따라, 상기 제어선(SSL)에 연결된 화소(PXL)(일 예로, 해당 수평 라인에 배열된 화소들(PXL))의 제3 트랜지스터(M3)가 턴-온될 수 있다.
이에 따라, 제1 커패시터(C1)에 제1 데이터 신호(Vdata1)에 대응하는 전압이 저장될 수 있다. 또한, 제2 커패시터(C2)에는 제2 데이터 신호(Vdata2)에 대응하는 전압이 저장될 수 있다.
제1 주사 신호(SC1)와 제1 및 제2 데이터 신호들(Vdata1, Vdata2)의 공급에 따른 데이터 프로그래밍 기간에 후속하여, 화소(PXL)의 발광 기간이 이어질 수 있다. 발광 기간 동안, 화소(PXL)는 제1 및 제2 데이터 신호들(Vdata1, Vdata2)에 대응하여 발광할 수 있다.
일 실시예에서, 데이터 구동부(DDR)는 각각의 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값에 따라 상기 화소(PXL)로 공급될 제1 데이터 신호(Vdata1)의 전압 및 제2 데이터 신호(Vdata2)의 전압을 가변할 수 있다. 일 예로, 데이터 구동부(DDR)는 각각의 화소(PXL)에 대응하는 영상 데이터(IMD)가 제1 계조 값을 가지는 경우, 제1 전압(V1)의 제1 데이터 신호(Vdata1_1) 및 제2 전압(V2)의 제2 데이터 신호(Vdata2_1)를 생성할 수 있다. 또한, 데이터 구동부(DDR)는 각각의 화소(PXL)에 대응하는 영상 데이터(IMD)가 제1 계조 값보다 큰 제2 계조 값을 가지는 경우, 제3 전압(V3)의 제1 데이터 신호(Vdata1_2) 및 제4 전압(V4)의 제2 데이터 신호(Vdata2_2)를 생성할 수 있다. 제3 전압(V3)의 진폭 또는 레벨은 제1 전압(V1)의 진폭 또는 레벨보다 클 수 있고, 제4 전압(V4)의 진폭 또는 레벨은 제2 전압(V2)의 진폭 또는 레벨보다 클 수 있다.
예를 들어, 데이터 구동부(DDR)는, 영상 데이터(IMD)의 계조 값에 따라 각각의 화소(PXL)에서 최종적으로 표현하고자 하는 목표 감마 값에 대응하는 진폭 또는 레벨의 전압으로 제1 데이터 신호(Vdata1)를 생성할 수 있다. 이에 따라, 각각의 발광 기간 동안, 화소(PXL)에는 제1 데이터 신호(Vdata1)에 대응하는 구동 전류가 흐를 수 있다.
또한, 데이터 구동부(DDR)는, 영상 데이터(IMD)의 계조 값에 따라 제1 및 제2 발광부들(EMU1, EMU2)에 흐르는 구동 전류의 비율을 조절할 수 있도록 제2 데이터 신호(Vdata2)를 생성할 수 있다.
예를 들어, 데이터 구동부(DDR)는, 각각의 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값이 제1 기준 계조 값 이하인 경우, 제4 트랜지스터(M4)의 오프 전압(일 예로, 제4 트랜지스터(M4)를 실질적으로 오프시키거나 약하게 턴-온시킬 수 있는 진폭 또는 레벨의 전압)으로 제2 데이터 신호(Vdata2)를 생성할 수 있다. 일 예로, 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값이 제1 기준 계조 값 이하일 경우, 상기 영상 데이터(IMD)의 계조 값에 대응하는 제2 데이터 신호(Vdata2)의 전압(일 예로, 제2 전압(V2))은, 제4 트랜지스터(M4)를 오프시킬 수 있는 레벨로 설정될 수 있다. 이에 따라, 제1 기준 계조 값 이하에 대응하는 제2 데이터 신호(Vdata2)가 공급될 때, 화소(PXL)의 구동 전류는 제1 발광부(EMU1)에 집중될 수 있다. 이 경우, 제2 발광부(EMU2)에는 구동 전류가 흐르지 않거나, 미세 전류만이 흐를 수 있다. 일 실시예에서, 제1 기준 계조 값 이하의 계조 값은, 화소(PXL)에서 소정의 제1 기준 전류 이하의 구동 전류가 생성되는 범위의 계조 값일 수 있다.
화소(PXL)에 상대적으로 적은 양의 구동 전류가 흐르는 저계조 범위에서, 제2 발광부(EMU2)로 흐르는 전류를 차단하고 제1 발광부(EMU1)에 구동 전류를 집중적으로 공급하게 되면, 각각의 제1 발광 소자(LD1)에 흐르는 전류가 증가할 수 있다. 이에 따라, 화소(PXL)를 저계조로 구동할 때 각각의 발광 소자(LD)에 흐르는 전류의 밀도가 낮아짐에 따라 발생할 수 있는 발광 효율의 저하 및 색 편이(color shift)를 방지 또는 저감할 수 있다. 이에 따라, 화소(PXL)의 저계조 표현력을 높일 수 있다.
또한, 데이터 구동부(DDR)는, 각각의 화소(PXL)에 대응하는 영상 데이터(IMD)가 제1 기준 계조 값보다 큰 범위의 계조 값을 가지는 경우, 상기 계조 값이 증가할수록 진폭 또는 레벨이 증가하도록 제2 데이터 신호(Vdata2)를 생성할 수 있다. 이에 따라, 제1 기준 계조 값 이상에 대응하는 제2 데이터 신호(Vdata2)가 공급될 때, 계조 값이 증가할수록 화소(PXL)의 구동 전류 중 보다 큰 비율을 차지하는 분할 전류가 제2 발광부(EMU2)에 흐를 수 있다. 일 실시예에서, 제2 기준 계조 값 이상에 대응하는 제2 데이터 신호(Vdata2)는 제4 트랜지스터(M4)를 완전히 턴-온시킬 수 있는 데이터 전압일 수 있다. 이에 따라, 화소(PXL)의 구동 전류는 제2 발광부(EMU2)에 보다 집중될 수 있다. 일 실시예에서, 제2 발광부(EMU2)에 인가되는 제2 전원(VSS)의 전압을 제1 발광부(EMU1)에 인가되는 제2 전원(VSS)의 전압보다 낮춰 제2 발광부(EMU2)에 보다 큰 전류가 흐르도록 유도할 수 있다.
화소(PXL)에 상대적으로 큰 구동 전류가 흐르는 고계조 범위(또는, 제1 기준 계조 값 이상의 계조 범위 중 일부 계조 범위)에서, 제1 발광부(EMU1)에 비해 제2 발광부(EMU2)에 보다 큰 전류가 흐르도록 제어하게 되면, 제1 발광 소자들(LD1)의 지속적인 발광에 따른 스트레스를 완화하고, 제1 및 제2 발광 소자들(LD1, LD2)의 열화 편차를 저감할 수 있다. 이에 따라, 화소(PXL)의 열화를 개선하고, 표시 장치(DD)의 화질을 개선할 수 있다.
도 9 및 도 10은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 9는 도 5의 실시예에 의한 화소(PXL)의 변경 실시예를 나타내고, 도 10은 도 6의 실시예에 의한 화소(PXL)의 변경 실시예를 나타낸다.
도 11은 본 발명의 일 실시예에 의한 화소(PXL)의 구동 신호들을 나타내는 파형도이다. 예를 들어, 도 11은 도 9 및 도 10의 실시예들에 의한 화소들(PXL)로 공급될 수 있는 제1 주사 신호(SC1), 제2 주사 신호(SC2), 제1 데이터 신호(Vdata1) 및 제2 데이터 신호(Vdata2)의 일 예를 나타낸다. 도 9 내지 도 11의 실시예들에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 3 내지 도 8과 함께, 도 9 내지 도 11을 참조하면, 화소(PXL)의 전류 생성부(CRG) 및 전류 제어부(CRC)는 하나의 데이터선(DL), 일 예로, 제1 데이터선(DL1)을 공유할 수 있다. 이 경우, 표시 장치(DD)는 도 5 내지 도 7에 도시된 제2 데이터선(DL2)은 포함하지 않을 수 있다.
또한, 각각의 화소(PXL)는 제1 주사선(SL1)과 제2 주사선(SL2)을 포함한 복수의 주사선들(SL)에 연결될 수 있다. 예를 들어, 도 3의 표시 영역(DA)에는 각각의 수평 라인마다 복수의 주사선들(SL)이 배치될 수 있다.
제2 트랜지스터(M2)는 제1 데이터선(DL1)과 제2 노드(N2)의 사이에 연결될 수 있고, 제2 트랜지스터(M2)의 게이트 전극은 제1 주사선(SL1)에 연결될 수 있다. 제2 트랜지스터(M2)는 제1 주사선(SL1)으로 공급되는 게이트-온 전압의 제1 주사 신호(SC1)에 의해 턴-온될 수 있다.
제5 트랜지스터(M5)는 제1 데이터선(DL1)과 제3 노드(N3)의 사이에 연결될 수 있고, 제5 트랜지스터(M5)의 게이트 전극은 제2 주사선(SL2)에 연결될 수 있다. 제5 트랜지스터(M5)는 제2 주사선(SL2)으로 공급되는 게이트-온 전압의 제2 주사 신호(SC2)에 의해 턴-온될 수 있다.
주사 구동부(SDR)는 제1 주사선(SL1) 및 제2 주사선(SL2)으로 각각 제1 주사 신호(SC1) 및 제2 주사 신호(SC2)를 공급하며, 상기 제1 주사 신호(SC1) 및 제2 주사 신호(SC2)를 서로 다른 시점에 공급할 수 있다. 예를 들어, 주사 구동부(SDR)는 각각의 수평 기간 동안 해당 수평 라인의 제1 주사선(SL1) 및 제2 주사선(SL2)으로 제1 주사 신호(SC1) 및 제2 주사 신호(SC2)를 순차적으로 출력할 수 있다.
데이터 구동부(DDR)는 각각의 제1 데이터선(DL1)으로 제1 데이터 신호(Vdata1) 및 제2 데이터 신호(Vdata2)를 순차적으로 출력할 수 있다. 예를 들어, 데이터 구동부(DDR)는 제1 주사 신호(SC1)와 동기되도록 각각의 제1 데이터선(DL1)으로 제1 데이터 신호(Vdata1)를 공급하고, 제2 주사 신호(SC2)와 동기되도록 각각의 제1 데이터선(DL1)으로 제2 데이터 신호(Vdata2)를 공급할 수 있다.
이에 따라, 제1 주사 신호(SC1)가 공급되는 기간 및 제2 주사 신호(SC2)가 공급되는 기간을 포함한 데이터 프로그래밍 기간 동안, 제1 커패시터(C1)에는 제1 데이터 신호(Vdata1)에 대응하는 전압이 저장되고, 제2 커패시터(C2)에는 제2 데이터 신호(Vdata2)에 대응하는 전압이 저장될 수 있다.
도 9 및 도 10의 실시예들에 의한 화소(PXL)의 동작 과정은, 각각 제1 주사 신호(SC1) 및 제2 주사 신호(SC2)에 대응하여 화소(PXL)로 제1 데이터 신호(Vdata1) 및 제2 데이터 신호(Vdata2)가 순차적으로 공급되는 점을 제외하고는, 도 9 및 도 10의 실시예들에 의한 화소(PXL)의 동작 과정과 실질적으로 유사 또는 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 12는 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 포함한 표시 장치(DD)를 나타내는 단면도이다. 예를 들어, 도 12는 어느 하나의 화소(PXL)가 배치된 화소 영역을 중심으로, 표시 장치(DD)의 단면을 개략적으로 나타낸다.
도 12에서는 표시 장치(DD)의 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소(PXL)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1))를 도시하기로 한다. 이외에도, 화소 회로층(PCL)에는 화소들(PXL) 각각의 전류 생성부(CRG) 및 전류 제어부(CRC)를 구성하는 회로 소자들, 및 화소들(PXL)에 연결되는 각종 신호선들 및/또는 전원선들이 더 배치될 수 있다.
또한, 도 12에서는 표시 장치(DD)의 표시층(DPL)에 배치될 수 있는 발광 소자들(LD) 및 이에 연결되는 전극들의 일 예로서, 도 5의 실시예 등에서와 같이, 제1 발광부(EMU1)에 구비된 제1 전극(ELT1), 제2 전극(ELT2) 및 어느 하나의 제1 발광 소자(LD1)와, 제2 발광부(EMU2)에 구비된 제3 전극(ELT3), 제4 전극(ELT4) 및 어느 하나의 제2 발광 소자(LD2)를 도시하기로 한다. 이외에도, 표시층(DPL)에는 적어도 하나의 다른 전극 및/또는 절연 패턴 등이 더 배치될 수 있다.
도 3 내지 도 12를 참조하면, 표시 장치(DD)는, 베이스 층(BSL), 화소 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다. 일 실시예에서, 화소 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 배치될 수 있다. 일 예로, 화소 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
또한, 표시 장치(DD)는, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 화소 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다. 일 예로, 표시층(DPL)을 포함한 베이스 층(BSL)의 일면 상에 별도의 상부 기판이 배치되고, 상기 상부 기판에 컬러 필터층(CFL)이 형성될 수도 있다.
베이스 층(BSL), 화소 회로층(PCL), 표시층(DPL), 컬러 필터층(CFL) 및/또는 봉지층(ENC)은 표시 장치(DD)의 표시 패널(DPN)을 구성할 수 있다.
베이스 층(BSL)은 단단한(rigid) 기판이거나, 유연한(flexible) 기판 또는 필름일 수 있고, 그 재료나 구조가 특별히 한정되지는 않는다. 예를 들어, 베이스 층(BSL)은 유리 기판이나 폴리머 필름 등과 같은 절연 부재를 포함하며, 단일 층 또는 다중 층의 기판 또는 필름일 수 있다.
화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 제공될 수 있다. 화소 회로층(PCL)은, 각각의 화소(PXL)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)의 각 화소 영역에는 제1 내지 제5 트랜지스터들(M1 내지 M5), 및 제1 및 제2 커패시터들(C1, C2)이 형성될 수 있다.
또한, 화소 회로층(PCL)은, 화소들(PXL)에 연결되는 각종 신호선들 및 전원선들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 주사선들(SL), 데이터선들(DL), 초기화 전원선들(INL), 및 제1 및 제2 전원선들(PL1, PL2)을 포함할 수 있다.
추가적으로, 화소 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
화소 회로층(PCL)은 베이스 층(BSL) 상에 배치되며, 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치되며, 화소들(PXL)에 포함된 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 포함할 수 있다.
또한, 제1 도전층은 적어도 하나의 배선 및/또는 브릿지 패턴을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제2 방향(DR2)(또는, 제1 방향(DR1))으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제1 도전층은, 제1 전원선(PL1), 초기화 전원선(INL) 및/또는 데이터선들(DL)을 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 트랜지스터들(M)의 반도체 패턴들(SCP)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 트랜지스터들(M)의 게이트 전극들(GE)을 포함할 수 있다. 또한, 제2 도전층은 제1 및 제2 커패시터들(C1, C2) 각각의 일 전극 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 그리고, 층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 트랜지스터들(M)의 소스 전극들(SE) 및 드레인 전극들(DE)을 포함할 수 있다. 각각의 소스 전극(SE)은 적어도 하나의 컨택홀(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 일 영역(일 예로, 소스 영역)에 연결되고, 각각의 드레인 전극(DE)은 적어도 하나의 다른 컨택홀(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다.
또한, 제3 도전층은 제1 및 제2 커패시터들(C1, C2) 각각의 일 전극, 적어도 하나의 배선, 및/또는 브릿지 패턴을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제1 방향(DR1)(또는, 제2 방향(DR2))으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 제2 전원선(PL2) 및 주사선들(SL)을 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선이 다중 층으로 구성될 경우, 제3 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 유기 절연층을 포함하며, 화소 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션층(PSV) 상에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 화소들(PXL)의 제1 및 제2 발광부들(EMU1, EMU2)을 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 제1 발광부(EMU1)를 구성하는 제1 및 제2 전극들(ELT1, ELT2) 및 제1 발광 소자들(LD1)과, 각 화소(PXL)의 제2 발광부(EMU2)를 구성하는 제3 및 제4 전극들(ELT3, ELT4) 및 제2 발광 소자들(LD2)을 포함할 수 있다. 또한, 표시층(DPL)은, 제1 전극(ELT1)과 중첩되는 제1 정렬 전극(ALE1), 제2 전극(ELT2)과 중첩되는 제2 정렬 전극(ALE2), 및 제3 전극(ELT3)과 중첩되는 제3 정렬 전극(ALE3)을 포함할 수 있다. 일 실시예에서, 제2 전극(ELT2) 및 제4 전극(ELT4)은 하나의 통합 전극(IELT)을 구성하고, 제2 정렬 전극(ALE2)은 상기 통합 전극(ILET)과 중첩될 수 있다.
제1 및 제2 발광 소자들(LD1, LD2)은 화소(PXL)의 발광 영역(EA)에 제공될 수 있다. 제1 내지 제4 전극들(ELT1 내지 ELT4), 및 제1 내지 제3 정렬 전극들(ALE1 내지 ALE3)은 화소(PXL)의 발광 영역(EA)에 제공될 수 있다. 제1 내지 제4 전극들(ELT1 내지 ELT4), 및 제1 내지 제3 정렬 전극들(ALE1 내지 ALE3) 중 적어도 하나의 전극은 비발광 영역(NEA)으로 연장될 수 있다.
또한, 표시층(DPL)은, 화소 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제2 뱅크(BNK2) 및 제3 절연층(INS3)을 포함할 수 있다. 또한, 표시층(DPL)은, 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 뱅크 패턴들(BNP)은 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3) 각각의 일 부분과 중첩되도록 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)의 하부에 배치될 수 있다.
뱅크 패턴들(BNP)에 의해 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 뱅크 패턴들(BNP)과 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 각 화소(PXL)의 광 효율을 향상시킬 수 있다.
뱅크 패턴들(BNP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 뱅크 패턴들(BNP)은 단일 층 또는 다중 층으로 이루어질 수 있다. 뱅크 패턴들(BNP) 상에는, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)이 형성될 수 있다.
제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 다른 도전 물질을 포함할 수도 있다. 즉, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 발광 소자들(LD)의 정렬 단계에서 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호들이 인가되는 정렬 배선들을 구성할 수 있다. 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 발광 소자들(LD)의 정렬이 완료된 이후, 식각 공정 등을 통해 각 화소(PXL)의 정렬 전극들로 분리될 수 있다.
제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
한편, 도 12 에서는 각 화소(PXL)의 발광 영역(EA)에 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)이 배치되는 실시예를 개시하였으나, 각각의 발광 영역(EA)에 배치되는 정렬 전극들의 수가 이에 한정되지는 않는다. 예를 들어, 각각의 발광 영역(EA)에는 적어도 한 쌍의 정렬 전극들이 배치되고, 상기 한 쌍의 정렬 전극들의 사이에 발광 소자들(LD)이 배치될 수 있다.
제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3) 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)을 각각 제1, 제2 및 제3 전극들(ELT1, ELT2, ELT3)에 연결하기 위한 복수의 컨택홀들(일 예로, 도 17의 제1, 제2 및 제3 컨택홀들(CH1, CH2, CH3))을 포함할 수도 있다. 다른 실시예에서, 제1 절연층(INS1)은, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)이 형성된 표시 영역(DA) 상에 전면적으로 형성되되, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3) 각각의 일 부분을 노출하는 개구부들을 포함할 수 있다. 제1 절연층(INS1)에 컨택홀들이 형성된 영역(또는, 제1 절연층(INS1)이 개구된 영역)에서 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)이 각각 제1, 제2 및 제3 전극들(ELT1, ELT2, ELT3)에 연결될 수 있다. 또 다른 실시예에서, 제1 절연층(INS1)은 발광 소자들(LD)이 배열된 영역의 하부에만 국부적으로 배치될 수도 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
제1, 제2 및 제3 전극들(ELT1, ELT2, ELT3)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 제1, 제2 및 제3 전극들(ELT1, ELT2, ELT3)이 손상되는 것을 방지할 수 있다. 또한, 제1, 제2 및 제3 전극들(ELT1, ELT2, ELT3)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
제1, 제2 및 제3 전극들(ELT1, ELT2, ELT3) 및 제1 절연층(INS1)이 형성된 표시 영역(DA) 상에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 화소들(PXL)의 발광 영역들(EA)에 대응하는 개구부들을 가지며, 각각의 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 이에 따라, 화소들(PXL) 사이의 광 간섭을 방지할 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급될 수 있다. 발광 소자들(LD)은 화소(PXL)의 제조 공정에서 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)(또는, 제1, 제2 및 제3 정렬 배선들)에 인가되는 정렬 신호들에 의해, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3)의 사이에 정렬될 수 있다. 일 실시예에서, 제3 정렬 신호는 제1 정렬 신호와 동일할 수 있다. 이 경우, 발광 소자들(LD)의 정렬이 완료되기 이전까지 제1 정렬 배선과 제3 정렬 배선은 서로 연결될 수 있다.
예를 들어, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD) 중 일부(일 예로, 적어도 하나의 제1 발광 소자(LD1))는, 제1 단부(EP1)가 제1 정렬 전극(ALE1)을 향하고, 제2 단부(EP2)가 제2 정렬 전극(ALE2)을 향하도록 제1 방향(DR1) 또는 사선 방향 등으로 배열될 수 있다. 또한, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD) 중 다른 일부(일 예로, 적어도 하나의 제2 발광 소자(LD2))는, 제1 단부(EP1)가 제3 정렬 전극(ALE3)을 향하고, 제2 단부(EP2)가 제2 정렬 전극(ALE2)을 향하도록 제1 방향(DR1) 또는 사선 방향 등으로 배열될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)(또는, "절연 패턴"이라고도 함)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 해당 화소(PXL)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 상부에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정하고, 쇼트 결함을 방지할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2) 상에는, 제1 전극(ELT1), 제2 전극(ELT2), 제3 전극(ELT3) 및 제4 전극(ELT4) 중 서로 다른 전극들이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 전극(ELT1)이 배치되고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 제2 전극(ELT2)(또는, 통합 전극(IELT))이 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 제3 전극(ELT3)이 배치되고, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제4 전극(ELT4)(또는, 통합 전극(IELT))이 배치될 수 있다.
제1 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 전기적으로 연결될 수 있고, 제2 전극(ELT2)은 제1 발광 소자(LD1)의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 제3 전극(ELT3)은 제2 발광 소자(LD2)의 제1 단부(EP1)에 전기적으로 연결될 수 있고, 제4 전극(ELT4)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 전극(ELT1)은 제1 정렬 전극(ALE1)에 전기적으로 연결되고, 상기 제1 정렬 전극(ALE1)을 통해 제1 트랜지스터(M1)에 전기적으로 연결될 수 있다. 제2 전극(ELT2) 및 제4 전극(ELT4)은 제2 정렬 전극(ALE2)에 전기적으로 연결되고, 상기 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 제3 전극(ELT3)은 제3 정렬 전극(ALE3)에 전기적으로 연결되고, 상기 제3 정렬 전극(ALE3)을 통해 제3 트랜지스터(M3)에 전기적으로 연결될 수 있다.
예를 들어, 도 12에서는 제1 정렬 전극(ALE1)과 제1 전극(ELT1)이 서로 분리된 것으로 도시되었지만, 제1 정렬 전극(ALE1)과 제1 전극(ELT1)은 도시되지 않은 영역에서 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다. 유사하게, 제2 정렬 전극(ALE2), 제2 전극(ELT2) 및 제4 전극(ELT4)은 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있고, 제3 정렬 전극(ALE3)과 제3 전극(ELT3)은 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다.
추가적으로, 도 12에서는, 제1 트랜지스터(M1)와 제1 정렬 전극(ALE1)이 서로 분리된 것으로 도시되었지만, 각 화소(PXL)의 제1 트랜지스터(M1)와 제1 정렬 전극(ALE1)(또는, 제1 전극(ELT1))은 도시되지 않은 영역에서 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다. 유사하게, 각 화소(PXL)의 제2 정렬 전극(ALE2)(또는, 제2 전극(ELT2) 및/또는 제4 전극(ELT4))은 적어도 하나의 컨택홀(또는, 컨택부)을 통해 제2 전원선(PL2)에 연결될 수 있고, 각 화소(PXL)의 제4 트랜지스터(M4)와 제3 정렬 전극(ALE3)(또는, 제3 전극(ELT3))은 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다.
제1 전극(ELT1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치될 수 있고, 제2 전극(ELT2)은 제2 정렬 전극(ALE2)의 일 부분과 중첩되도록 상기 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다. 제3 전극(ELT3)은 제3 정렬 전극(ALE3)의 일 부분과 중첩되도록 상기 제3 정렬 전극(ALE3)의 상부에 배치될 수 있고, 제4 전극(ELT4)은 제2 정렬 전극(ALE2)의 일 부분과 중첩되도록 상기 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 서로 동일 또는 상이한 층에 형성될 수 있고, 제3 및 제4 전극들(ELT3, ELT4)은 서로 동일 또는 상이한 층에 형성될 수 있다. 일 예로, 제1, 제2, 제3 및 제4 전극들(ELT1, ELT2, ELT3, ELT4)은 서로 동일한 층에 동시에 형성될 수 있다. 또는, 제1 및 제3 전극들(ELT1, ELT3)은 서로 동일한 층에 형성되고, 제2 및 제4 전극들(ELT2, ELT4)은 서로 동일한 층에 형성되되, 제2 및 제4 전극들(ELT2, ELT4)은 적어도 한 층의 절연층(또는, 절연 패턴)을 사이에 개재하고 제1 및 제3 전극들(ELT1, ELT3)과는 상이한 층에 형성될 수도 있다. 제1, 제2, 제3 및/또는 제4 전극들(ELT1, ELT2, ELT3, ELT4)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
제1, 제2, 제3 및 제4 전극들(ELT1, ELT2, ELT3, ELT4)은 적어도 하나의 도전 물질을 포함함으로써, 도전성을 가질 수 있다. 또한, 제1, 제2, 제3 및/또는 제4 전극들(ELT1, ELT2, ELT3, ELT4)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다. 일 실시예에서, 제1, 제2, 제3 및 제4 전극들(ELT1, ELT2, ELT3, ELT4)은, 발광 소자들(LD)로부터 방출된 광이 투과할 수 있도록 투명한 도전성 물질을 포함할 수 있다.
일 실시예에서, 표시 장치(DD)는 발광 소자들(LD)의 상부에 제공된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)이 배열된 각각의 발광 영역(EA)에는 광 변환층(CCL)이 배치될 수 있다.
또한, 표시 장치(DD)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다. 일 실시예에서, 광 변환층(CCL) 및 제2 뱅크(BNK2)는 표시층(DPL)에 형성될 수 있으나, 이에 한정되지는 않는다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 이에 따라, 화소들(PXL) 사이의 광 간섭을 방지할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하는 파장 변환 입자들(또는, 컬러 변환 입자들), 및/또는 발광 소자들(LD)로부터 방출된 빛을 산란시켜 출광 효율을 높이는 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 각각의 발광 영역(EA)에는, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함하는 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 각각의 광 변환층(CCL)이 제공될 수 있다.
예를 들어, 어느 하나의 화소(PXL)가 적색(또는, 녹색)의 화소로 설정되고, 상기 화소(PXL)의 발광 영역(EA)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 청색의 발광 소자들(LD) 상에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
화소들(PXL)의 제1 및 제2 발광부들(EMU1, EMU2) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제3 절연층(INS3)이 형성될 수 있다.
일 실시예에서, 제3 절연층(INS3)은 유기 절연막 및/또는 무기 절연막을 포함하며, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 제3 절연층(INS3)은 화소들(PXL)의 제1 및 제2 발광부들(EMU1, EMU2) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제3 절연층(INS3) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 화소들(PXL)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 색 화소(일 예로, 적색 화소)의 발광 영역(EA)에 배치된 제1 컬러 필터(CF1)(일 예로, 적색 컬러 필터), 제2 색 화소(일 예로, 녹색 화소)의 발광 영역(EA)에 배치된 제2 색 컬러 필터(CF2)(일 예로, 녹색 컬러 필터), 및 제3 색 화소(일 예로, 청색 화소)의 발광 영역(EA)에 배치된 제3 색 컬러 필터(CF3)(일 예로, 청색 컬러 필터)를 포함할 수 있다. 일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치되어, 화소들(PXL) 사이의 광 간섭을 차단할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 서로 분리되어 형성되고, 상기 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제4 절연층(INS4)을 포함한 적어도 하나의 유기 절연막 및/또는 무기 절연막을 포함할 수 있다. 제4 절연층(INS4)은 화소 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록, 표시 영역(DA)에 전면적으로 형성될 수 있다.
제4 절연층(INS4)은, 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제4 절연층(INS4)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlxOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제4 절연층(INS4)은 다중 층으로 형성될 수 있다. 예를 들어, 제4 절연층(INS4)은, 적어도 두 층의 무기 절연막들과, 상기 적어도 두 층의 무기 절연막들의 사이에 개재된 적어도 한 층의 유기 절연막을 포함할 수 있다. 다만, 제4 절연층(INS4)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제4 절연층(INS4)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
도 13 내지 도 16은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 13은 도 5의 실시예에 의한 화소(PXL)의 화소 회로(PXC)를 나타내고, 도 14는 도 6의 실시예에 의한 화소(PXL)의 화소 회로(PXC)를 나타낸다. 또한, 도 15는 도 9의 실시예에 의한 화소(PXL)의 화소 회로(PXC)를 나타내고, 도 16은 도 10의 실시예에 의한 화소(PXL)의 화소 회로(PXC)를 나타낸다. 도 13 내지 도 16에 도시된 각각의 화소 회로(PXC)는 전류 생성부(CRG) 및 전류 제어부(CRC)를 포함한 구성일 수 있다. 도 13 내지 도 16의 실시예들에서, 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 중복되는 부분들에 대한 상세한 설명은 생략하기로 한다. 일 실시예에서, 화소(PXL)에 제공된 회로 소자들 및 이에 연결되는 배선들은 도 12의 화소 회로층(PCL)에 배치될 수 있다.
도 3, 도 5, 도 12 및 도 13을 참조하면, 화소(PXL)의 주변에는 상기 화소(PXL)에 연결되는 배선들이 배치될 수 있다. 예를 들어, 화소(PXL)의 주변에는, 상기 화소(PXL)에 연결되는 주사선(SL), 제1 데이터선(DL1), 제2 데이터선(DL2), 제1 전원선(PL1), 제2 전원선(PL2) 및 초기화 전원선(INL)이 배치될 수 있다.
일 실시예에서, 제어선(SSL)은 주사선(SL)과 통합될 수 있다. 이 경우, 제3 트랜지스터(M3)의 게이트 전극은 주사선(SL)에 연결될 수 있다.
일 실시예에서, 각각의 화소 열에는 적어도 두 가지 색의 화소들(PXL)이 배치될 수 있다. 이 경우, 각각의 화소 열에는 복수의 제1 데이터선들(DL1) 및 복수의 제2 데이터선들(DL2)이 배치될 수 있다. 상기 제1 데이터선들(DL1)은 서로 다른 색의 화소들(PXL)에 연결되고, 상기 제2 데이터선들(DL2)은 서로 다른 색의 화소들(PXL)에 연결될 수 있다. 예를 들어, 각각의 화소 열에 배치된 제1 색 화소들은 제1_1 데이터선(D1_1) 및 제2_1 데이터선(D2_1)에 연결될 수 있고, 각각의 화소 열에 배치된 제2 색 화소들은 제1_2 데이터선(D1_2) 및 제2_2 데이터선(D2_2)에 연결될 수 있다. 또한, 각각의 화소 열에 배치된 제3 색 화소들은 제1_3 데이터선(D1_3) 및 제2_3 데이터선(D2_3)에 연결될 수 있다.
각각의 배선은 표시 영역(DA)에서 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장되도록 형성될 수 있다. 일 예로, 주사선(SL) 및 제2 전원선(PL2)은 제1 방향(DR1)을 따라 연장될 수 있고, 제1 데이터선들(DL1), 제2 데이터선들(DL2), 제1 전원선(PL1) 및 초기화 전원선(INL)은 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 적어도 하나의 배선은 메쉬형 배선으로 형성될 수 있고, 이 경우 상기 적어도 하나의 배선은 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 연장된 메인 배선과, 상기 메인 배선과 교차하며 상기 메인 배선에 연결된 서브 배선을 포함할 수 있다. 일 예로, 주사선(SL)은 제1 방향(DR1)으로 연장되며, 제2 방향(DR2)으로 연장된 서브 주사선(SLV)에 연결될 수 있다. 이 경우, 표시 장치(DD)가 표시 영역(DA)의 상측 또는 하측에 배치된 패드들 및/또는 구동 회로를 통해 주사 신호들을 공급하는 단변 구동형 표시 장치(Single Side Driving Display)일 경우에도 수평 라인 단위로 화소들(PXL)에 각각의 주사 신호를 공급할 수 있다.
유사한 방식으로, 적어도 하나의 전원선(일 예로, 제1 전원선(PL1), 제2 전원선(PL2) 및/또는 초기화 전원선(IPL))도 메쉬형 배선으로 형성될 수 있다. 이 경우, 표시 영역(DA)의 화소들(PXL)에 균일한 레벨의 전원을 공급할 수 있다.
제1 방향(DR1)으로 연장된 배선들과 제2 방향(DR2)으로 연장된 배선들은 화소 회로층(PCL)의 서로 다른 층에 배치될 수 있다. 일 예로, 제1 방향(DR1)으로 연장된 배선들은 트랜지스터들(M)의 소스 전극들(SE) 및 드레인 전극들(DE)과 함께 화소 회로층(PCL)의 제3 도전층에 배치될 수 있고, 제2 방향(DR2)으로 연장된 배선들은 적어도 일부의 트랜지스터들(M)(일 예로, 각 화소(PXL)의 제1 트랜지스터(M1))의 하부 금속층(BML)과 함께 화소 회로층(PCL)의 제1 도전층에 배치될 수 있다. 또한, 각각의 배선은 단일 층 또는 다중 층의 배선으로 형성될 수 있고, 배선들의 위치, 구조, 형상, 및/또는 배열 방향 등은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 화소 회로층(PCL)에 배치된 소정의 회로 소자들, 전극들, 및/또는 배선들은 상기 화소 회로층(PCL)에 형성된 적어도 하나의 컨택홀(CH)을 통해 서로 연결될 수 있다. 편의상, 도 13에서는 화소 회로층(PCL) 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
화소 회로층(PCL)은, 표시층(DPL)과의 사이에 형성된 적어도 하나의 컨택부를 더 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은, 제1 컨택부(CNT1), 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)를 포함할 수 있다.
제1 컨택부(CNT1)는 화소 회로층(PCL)의 제1 트랜지스터(M1), 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 제1 커패시터(C1)가 연결된 제1 노드(N1)를 표시층(DPL)의 제1 전극(ELT1)에 연결할 수 있다. 제2 컨택부(CNT2)는 화소 회로층(PCL)의 제2 전원선(PL2)을 표시층(DPL)의 제2 전극(ELT2) 및 제4 전극(ELT4)에 연결할 수 있다. 제3 컨택부(CNT3)는 화소 회로층(PCL)의 제4 트랜지스터(M4)를 표시층(DPL)의 제3 전극(ELT3)에 연결할 수 있다.
제1 컨택부(CNT1), 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)는, 각각 적어도 하나의 컨택홀 및/또는 비아홀로 구성될 수 있다. 제1 컨택부(CNT1), 제2 컨택부(CNT2) 및 제3 컨택부(CNT3)의 위치는 화소 회로층(PCL)과 표시층(DPL)의 설계 구조에 따라 다양하게 변경될 수 있다.
화소 회로(PXC)는, 전류 생성부(CRG)를 구성하는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제1 커패시터(C1)를 포함할 수 있다. 또한, 화소 회로(PXC)는, 전류 제어부(CRC)를 구성하는 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제2 커패시터(C2)를 더 포함할 수 있다.
제1 트랜지스터(M1)는 제1 반도체 패턴(SCP1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 또한, 제1 트랜지스터(M1)는 제1 게이트 전극(GE1) 및 제1 반도체 패턴(SCP1)과 중첩되는 하부 금속층(BML)을 더 포함할 수 있다.
제1 반도체 패턴(SCP1)은, 제1 게이트 전극(GE1) 및 하부 금속층(BML)과 중첩되며, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다. 예를 들어, 제1 반도체 패턴(SCP1)의 양 단부들은 각각의 컨택홀(CH)을 통해 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다.
제1 게이트 전극(GE1)은, 제1 커패시터(C1)의 제1 전극(CE1_1) 및 제2 소스 전극(SE2)에 연결될 수 있다. 예를 들어, 제1 게이트 전극(GE1)은, 제1 커패시터(C1)의 제1 전극(CE1_1)과 일체로 연결되며, 적어도 하나의 컨택홀(CH)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
제1 소스 전극(SE1)은, 제1 커패시터(C1)의 제2 전극(CE1_2), 제3 소스 전극(SE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다. 예를 들어, 제1 소스 전극(SE1)은, 제1 커패시터(C1)의 제2 전극(CE1_2), 제3 소스 전극(SE3) 및 제4 드레인 전극(DE4)과 일체로 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 제1 컨택부(CNT1)를 통해 표시층(DPL)에 형성된 제1 전극(ELT1)에 연결될 수 있다. 일 예로, 제1 소스 전극(SE1), 제1 커패시터(C1)의 제2 전극(CE1_2), 제3 소스 전극(SE3) 및 제4 드레인 전극(DE4)은, 제1 컨택부(CNT1)를 통해 제1 정렬 전극(ALE1)에 연결되고, 상기 제1 정렬 전극(ALE1)을 통해 제1 전극(ELT1)에 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 전원선(PL1)에 연결될 수 있다. 예를 들어, 제1 드레인 전극(DE1)은 적어도 하나의 컨택홀(CH)을 통해 제1 전원선(PL1)에 연결될 수 있다.
하부 금속층(BML)은 제1 반도체 패턴(SCP1) 및 제1 게이트 전극(GE1)과 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 적어도 하나의 컨택홀(CH)을 통해 제1 소스 전극(SE1)에 연결될 수 있다.
제2 트랜지스터(M2)는 제2 반도체 패턴(SCP2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 반도체 패턴(SCP2)은, 제2 게이트 전극(GE2)과 중첩되며, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다. 예를 들어, 제2 반도체 패턴(SCP2)의 양 단부들은 각각의 컨택홀(CH)을 통해 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다.
제2 게이트 전극(GE2)은, 주사선(SL)에 연결될 수 있다. 예를 들어, 제2 게이트 전극(GE2)은 적어도 하나의 컨택홀(CH)을 통해 주사선(SL)에 연결될 수 있다.
제2 소스 전극(SE2)은, 제1 커패시터(C1)의 제1 전극(CE1_1) 및 제1 게이트 전극(GE1)에 연결될 수 있다. 예를 들어, 제2 소스 전극(SE2)은 적어도 하나의 컨택홀(CH)을 통해 제1 커패시터(C1)의 제1 전극(CE1_1) 및 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 전극(DE2)은, 어느 하나의 제1 데이터선(DL1)에 연결될 수 있다. 예를 들어, 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제1_1 데이터선(D1_1)에 연결될 수 있다.
제3 트랜지스터(M3)는 제3 반도체 패턴(SCP3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 반도체 패턴(SCP3)은, 제3 게이트 전극(GE3)과 중첩되며, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다. 예를 들어, 제3 반도체 패턴(SCP3)의 양 단부들은 각각의 컨택홀(CH)을 통해 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다.
제3 게이트 전극(GE3)은, 주사선(SL)(또는, 주사선(SL)과 분리된 별도의 제어선(SSL))에 연결될 수 있다. 일 실시예에서, 제3 게이트 전극(GE3)은 제2 게이트 전극(GE2)과 일체로 연결되며, 적어도 하나의 컨택홀(CH)을 통해 주사선(SL)에 연결될 수 있다.
제3 소스 전극(SE3)은, 제1 커패시터(C1)의 제2 전극(CE1_2) 및 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 제3 소스 전극(SE3)은, 제1 커패시터(C1)의 제2 전극(CE1_2) 및 제1 소스 전극(SE1)과 일체로 연결될 수 있다.
제3 드레인 전극(DE3)은, 초기화 전원선(INL)에 연결될 수 있다. 예를 들어, 제3 드레인 전극(DE3)은 적어도 하나의 컨택홀(CH)을 통해 초기화 전원선(INL)에 연결될 수 있다.
제1 커패시터(C1)는 제1 전극(CE1_1) 및 제2 전극(CE1_2)을 포함할 수 있다.
제1 커패시터(C1)의 제1 전극(CE1_1)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)에 연결될 수 있다. 예를 들어, 제1 커패시터(C1)의 제1 전극(CE1_1)은, 제1 게이트 전극(GE1)과 일체로 연결될 수 있고, 적어도 하나의 컨택홀(CH)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
제1 커패시터(C1)의 제2 전극(CE1_2)은 제1 소스 전극(SE1), 제3 소스 전극(SE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다. 예를 들어, 제1 커패시터(C1)의 제2 전극(CE1_2)은 제1 소스 전극(SE1), 제3 소스 전극(SE3) 및 제4 드레인 전극(DE4)과 일체로 연결될 수 있다.
제4 트랜지스터(M4)는 제4 반도체 패턴(SCP4), 제4 게이트 전극(GE4), 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)을 포함할 수 있다. 일 실시예에서, 제4 트랜지스터(M4)의 하부에는 차광 패턴(LBP)이 배치될 수 있다. 예를 들어, 차광 패턴(LBP)은 제4 소스 전극(SE4)과 중첩되도록 화소 회로층(PCL)의 제1 도전층에 배치될 수 있다.
제4 반도체 패턴(SCP4)은, 제4 게이트 전극(GE4)과 중첩되며, 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)에 연결될 수 있다. 예를 들어, 제4 반도체 패턴(SCP4)의 양 단부들은 각각의 컨택홀(CH)을 통해 제4 소스 전극(SE4) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
제4 게이트 전극(GE4)은, 제2 커패시터(C2)의 제1 전극(CE2_1) 및 제5 소스 전극(SE5)에 연결될 수 있다. 예를 들어, 제4 게이트 전극(GE4)은, 제2 커패시터(C2)의 제1 전극(CE2_1)과 일체로 연결되며, 적어도 하나의 컨택홀(CH)을 통해 제5 소스 전극(SE5)에 연결될 수 있다.
제4 소스 전극(SE4)은, 제2 커패시터(C2)의 제2 전극(CE2_2)에 연결될 수 있다. 예를 들어, 제4 소스 전극(SE4)은, 제2 커패시터(C2)의 제2 전극(CE2_2)과 일체로 연결될 수 있다. 또한, 제4 소스 전극(SE4)은 제3 컨택부(CNT3)를 통해 표시층(DPL)에 형성된 제3 전극(ELT3)에 연결될 수 있다. 일 예로, 제4 소스 전극(SE4) 및 제2 커패시터(C2)의 제2 전극(CE2_2)은, 제3 컨택부(CNT3)를 통해 제3 정렬 전극(ALE3)에 연결되고, 상기 제3 정렬 전극(ALE3)을 통해 제3 전극(ELT3)에 연결될 수 있다.
제4 드레인 전극(DE4)은 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 제4 드레인 전극(DE4)은 제1 소스 전극(SE1)과 일체로 연결될 수 있다.
제5 트랜지스터(M5)는 제5 반도체 패턴(SCP5), 제5 게이트 전극(GE5), 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)을 포함할 수 있다.
제5 반도체 패턴(SCP5)은, 제5 게이트 전극(GE5)과 중첩되며, 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)에 연결될 수 있다. 예를 들어, 제5 반도체 패턴(SCP5)의 양 단부들은 각각의 컨택홀(CH)을 통해 제5 소스 전극(SE5) 및 제5 드레인 전극(DE5)에 연결될 수 있다.
제5 게이트 전극(GE5)은, 주사선(SL)에 연결될 수 있다. 예를 들어, 제5 게이트 전극(GE5)은 적어도 하나의 컨택홀(CH)을 통해 주사선(SL)에 연결될 수 있다.
제5 소스 전극(SE5)은, 제2 커패시터(C2)의 제1 전극(CE2_1) 및 제4 게이트 전극(GE4)에 연결될 수 있다. 예를 들어, 제5 소스 전극(SE5)은 적어도 하나의 컨택홀(CH)을 통해 제2 커패시터(C2)의 제1 전극(CE2_1) 및 제4 게이트 전극(GE4)에 연결될 수 있다.
제5 드레인 전극(DE5)은, 어느 하나의 제2 데이터선(D2)에 연결될 수 있다. 예를 들어, 제5 드레인 전극(DE5)은 적어도 하나의 컨택홀(CH)을 통해 제2_1 데이터선(D2_1)에 연결될 수 있다.
제2 커패시터(C2)는 제1 전극(CE2_1) 및 제2 전극(CE2_2)을 포함할 수 있다.
제2 커패시터(C2)의 제1 전극(CE2_1)은 제4 게이트 전극(GE4) 및 제5 소스 전극(SE5)에 연결될 수 있다. 예를 들어, 제2 커패시터(C2)의 제1 전극(CE2_1)은 제4 게이트 전극(GE4)과 일체로 연결될 수 있고, 적어도 하나의 컨택홀(CH)을 통해 제5 소스 전극(SE5)에 연결될 수 있다.
제2 커패시터(C2)의 제2 전극(CE2_2)은 제4 소스 전극(SE4)에 연결될 수 있다. 예를 들어, 제2 커패시터(C2)의 제2 전극(CE2_2)은 제4 소스 전극(SE4)과 일체로 연결될 수 있다.
도 6 및 도 14를 참조하면, 제2 전원선(PL2)은 서로 분리된 제1 서브 전원선(PL2_1) 및 제2 서브 전원선(PL2_2)을 포함할 수 있다. 제1 서브 전원선(PL2_1)은 제2 컨택부(CNT2)를 통해 표시층(DPL)의 제2 전극(ELT2)에 연결될 수 있다. 제2 서브 전원선(PL2_2)은 제4 컨택부(CNT4)를 통해 표시층(DPL)의 제4 전극(ELT4)에 연결될 수 있다.
도 9 및 도 15를 참조하면, 주사선(SL)은 서로 분리된 제1 주사선(SL1) 및 제2 주사선(SL2)을 포함할 수 있다. 제1 주사선(SL1)은 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)에 연결될 수 있다. 제2 주사선(SL2)은 제5 게이트 전극(GE5)에 연결될 수 있다. 일 실시예에서, 표시 장치(DD)는 제1 및 제2 주사선들(SL1, SL2)과 교차하는 제1 및 제2 서브 주사선들(SLV1, SLV2)을 더 포함할 수 있다. 제1 주사선(SL1)은 제1 서브 주사선(SLV1)에 연결되고, 제2 주사선(SL2)은 제2 서브 주사선(SLV2)에 연결될 수 있다. 제1 데이터선(DL1)(일 예로, 제1_1 데이터선(D1_1))은 제2 드레인 전극(DE2) 및 제5 드레인 전극(DE5)에 연결될 수 있다.
도 10 및 도 16을 참조하면, 제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해 표시층(DPL)의 제2 전극(ELT2)에 연결된 제1 서브 전원선(PL2_1), 및 제4 컨택부(CNT4)를 통해 표시층(DPL)의 제4 전극(ELT4)에 연결된 제2 서브 전원선(PL2_2)을 포함할 수 있다. 주사선(SL)은, 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)에 연결된 제1 주사선(SL1), 및 제5 게이트 전극(GE5)에 연결된 제2 주사선(SL2)을 포함할 수 있다. 제1 데이터선(DL1)은 제2 드레인 전극(DE2) 및 제5 드레인 전극(DE5)에 연결될 수 있다.
상술한 실시예들 이외에도, 화소 회로층(PCL)에 배치되는 화소 회로들(PXC) 및 배선들의 구조는 다양하게 변경될 수 있다.
도 15 또는 도 16의 실시예에 의한 화소(PXL)를 포함한 표시 장치(DD)는, 도 13 또는 도 14의 실시예에 의한 화소(PXL)를 포함한 표시 장치(DD)와 비교하여, 제2 데이터선들(DL2)을 포함하지 않을 수 있다. 이에 따라, 표시 영역(DA)에 배치되는 배선들의 수를 줄일 수 있다.
도 17 및 도 18은 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도들이다. 예를 들어, 도 17은 도 5의 실시예에서와 같이 제2 전극(ELT2)과 제4 전극(ELT4)이 하나의 통합 전극(IELT)을 구성하는 화소(PXL)의 발광부(EMU)를 나타내고, 도 18은 도 6의 실시예에서와 같이 제2 전극(ELT2)과 제4 전극(ELT4)이 서로 분리된 화소(PXL)의 발광부(EMU)를 나타낸다. 도 17 및 도 18에 도시된 각각의 발광부(EMU)는 제1 발광부(EMU1) 및 제2 발광부(EMU2)를 포함하는 구성일 수 있다. 도 17 및 도 18의 실시예들에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다. 일 실시예에서, 화소(PXL)의 발광부(EMU)는 도 12의 표시층(DPL)에 배치될 수 있다.
도 3 내지 도 17을 참조하면, 화소(PXL)는, 표시층(DPL)의 각 화소 영역에 배치된 제1 내지 제3 정렬 전극들(ALE1 내지 ALE3), 제1 내지 제4 전극들(ELT1 내지 ELT4), 및 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수 있다. 또한, 화소(PXL)는 제1 내지 제3 정렬 전극들(ALE1 내지 ALE3)의 하부에 배치되는 뱅크 패턴들(BNP)을 더 포함할 수 있다. 제1 내지 제3 정렬 전극들(ALE1 내지 ALE3), 제1 내지 제4 전극들(ELT1 내지 ELT4), 제1 및 제2 발광 소자들(LD1, LD2), 및 뱅크 패턴들(BNP)은 발광 영역(EA)에 배치되며, 이들 중 적어도 일부는 비발광 영역(NEA) 및/또는 분리 영역(SPA)으로 연장될 수 있다.
표시층(DPL)에는 제1 뱅크(BNK1)가 더 제공될 수 있다. 제1 뱅크(BNK1)는 각각의 발광 영역(EA)에 대응하는 제1 개구부(OPA1)를 포함하며, 각각의 분리 영역(SPA)에 대응하는 제2 개구부(OPA2)를 더 포함할 수 있다.
제1 내지 제3 정렬 전극들(ALE1 내지 ALE3)은 서로 분리될 수 있다. 일 실시예에서, 제1 내지 제3 정렬 전극들(ALE1 내지 ALE3)은 제1 방향(DR1)을 따라 서로 이격되며, 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 제1 내지 제3 정렬 전극들(ALE1 내지 ALE3) 각각의 크기, 형상, 개수, 위치 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
제1 정렬 전극(ALE1)은 제1 발광 소자들(LD1)의 주변에 위치하며, 제1 전극(ELT1)과 중첩될 수 있다. 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 제1 트랜지스터(M1)에 연결될 수 있고, 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 연결될 수 있다. 일 실시예에서, 제1 컨택부(CNT1)는 비발광 영역(NEA)에 배치되고, 제1 컨택홀(CH1)은 분리 영역(SPA)에 배치될 수 있다. 다만, 제1 컨택부(CNT1) 및 제1 컨택홀(CH1)의 위치는 화소 회로(PXC) 및 발광부(EMU)의 설계 구조 등에 따라 다양하게 변경될 수 있다.
화소들(PXL)의 제1 정렬 전극들(ALE1)은 먼저 서로 연결되도록 형성되어 제1 정렬 배선을 구성할 수 있다. 제1 정렬 배선은 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 분리 영역(SPA)에서 단선(open)될 수 있다. 이에 따라, 이웃한 화소들(PXL)의 제1 정렬 전극들(ALE1)이 서로 분리될 수 있다.
제2 정렬 전극(ALE2)은 제1 및 제2 발광 소자들(LD1, LD2)의 주변에 위치하며, 제2 및 제4 전극들(ELT2, ELT4)을 포함한 통합 전극(IELT)과 중첩될 수 있다. 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 연결되고, 제2 컨택홀(CH2)을 통해 통합 전극(IELT)에 연결될 수 있다. 일 실시예에서, 제2 컨택부(CNT2)는 비발광 영역(NEA)에 배치되고, 제2 컨택홀(CH2)은 분리 영역(SPA)에 배치될 수 있다. 다만, 제2 컨택부(CNT2) 및 제2 컨택홀(CH2)의 위치는 화소 회로(PXC) 및 발광부(EMU)의 설계 구조 등에 따라 다양하게 변경될 수 있다.
화소들(PXL)의 제2 정렬 전극들(ALE2)은 먼저 서로 연결되도록 형성되어 제2 정렬 배선을 구성할 수 있다. 제2 정렬 배선은 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 분리 영역(SPA)에서 단선될 수 있다. 이에 따라, 이웃한 화소들(PXL)의 제2 정렬 전극들(ALE2)이 서로 분리될 수 있다. 또는, 제2 정렬 배선은 발광 소자들(LD)의 정렬이 완료된 이후에도 단선되지 않을 수 있다. 이 경우, 화소들(PXL)의 제2 정렬 전극들(ALE2)은 일체로 형성될 수 있다.
제3 정렬 전극(ALE3)은 제2 발광 소자들(LD2)의 주변에 위치하며, 제3 전극(ELT3)과 중첩될 수 있다. 제3 정렬 전극(ALE3)은 제3 컨택부(CNT3)를 통해 제4 트랜지스터(M4)에 연결될 수 있고, 제3 컨택홀(CH3)을 통해 제3 전극(ELT3)에 연결될 수 있다. 일 실시예에서, 제3 컨택부(CNT3)는 비발광 영역(NEA)에 배치되고, 제3 컨택홀(CH3)은 분리 영역(SPA)에 배치될 수 있다. 다만, 제3 컨택부(CNT3) 및 제3 컨택홀(CH3)의 위치는 화소 회로(PXC) 및 발광부(EMU)의 설계 구조 등에 따라 다양하게 변경될 수 있다.
화소들(PXL)의 제3 정렬 전극들(ALE3)은 먼저 서로 연결되도록 형성되어 제3 정렬 배선을 구성할 수 있다. 제3 정렬 배선은 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 분리 영역(SPA)에서 단선될 수 있다. 이에 따라, 이웃한 화소들(PXL)의 제3 정렬 전극들(ALE3)이 서로 분리될 수 있다. 일 실시예에서, 제3 정렬 배선은 제1 정렬 배선과 연결되도록 형성될 수 있다. 이 경우 발광 소자들(LD)의 정렬에 이용되는 정렬 신호들의 개수를 줄일 수 있다.
제1 발광 소자들(LD1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 배치될 수 있다. 여기서, 제1 발광 소자들(LD1)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 배치된다 함은, 제1 발광 소자들(LD1) 각각의 적어도 일 부분이 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 영역에 위치함을 의미할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및/또는 제2 정렬 전극들(ALE1, ALE2)과 중첩되거나, 중첩되지 않을 수 있다.
제1 발광 소자들(LD1)은 방향성을 가지고 정렬될 수 있다. 예를 들어, 제1 발광 소자들(LD1)은, 제1 단부들(EP1)이 제1 정렬 전극(ALE1)을 향하고, 제2 단부들(EP2)이 제2 정렬 전극들(ALE2)을 향하도록 정렬될 수 있다.
제2 발광 소자들(LD2)은 제2 및 제3 정렬 전극들(ALE2, ALE3)의 사이에 배치될 수 있다. 여기서, 제2 발광 소자들(LD2)이 제2 및 제3 정렬 전극들(ALE2, ALE3)의 사이에 배치된다 함은, 제2 발광 소자들(LD2) 각각의 적어도 일 부분이 제2 및 제3 정렬 전극들(ALE2, ALE3) 사이의 영역에 위치함을 의미할 수 있다. 각각의 제2 발광 소자(LD2)는 제2 및/또는 제3 정렬 전극들(ALE2, ALE3)과 중첩되거나, 중첩되지 않을 수 있다.
제2 발광 소자들(LD2)은 방향성을 가지고 정렬될 수 있다. 예를 들어, 제2 발광 소자들(LD2)은, 제1 단부들(EP1)이 제1 정렬 전극(ALE1)을 향하고, 제2 단부들(EP2)이 제2 정렬 전극들(ALE2)을 향하도록 정렬될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)(일 예로, 제1 발광 소자(LD1) 또는 제2 발광 소자(LD2))는, 도 1 및 도 2의 실시예에 의한 발광 소자(LD)일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 나노미터 내지 마이크로미터 범위의 작은 크기를 가지는 막대형상을 가질 수 있다. 다만, 발광부(EMU)를 구성하는 발광 소자들(LD)의 종류가 이에 한정되지는 않는다.
제1 전극(ELT1), 통합 전극(IELT)(제2 및 제4 전극들(ELT2, ELT4)) 및 제3 전극(ELT3)은 서로 분리될 수 있다. 일 실시예에서, 제1 전극(ELT1), 통합 전극(IELT) 및 제3 전극(ELT3)은 제1 방향(DR1)을 따라 서로 이격되며, 각각이 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전극(ELT1), 통합 전극(IELT) 및 제3 전극(ELT3) 각각의 크기, 형상, 개수, 위치 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
제1 전극(ELT1)은 제1 정렬 전극(ALE1)과 중첩되며, 제1 컨택홀(CH1)을 통해 제1 정렬 전극(ALE1)에 연결될 수 있다. 또한, 제1 전극(ELT1)은 제1 발광 소자들(LD1)의 제1 단부들(EP1)과 중첩되며, 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 연결될 수 있다.
통합 전극(IELT)은 제2 정렬 전극(ALE2)과 중첩되며, 제2 컨택홀(CH2)을 통해 제2 정렬 전극(ALE2)에 연결될 수 있다. 또한, 통합 전극(IELT)은 제1 및 제2 발광 소자들(LD1, LD2)의 제2 단부들(EP2)과 중첩되며, 제1 및 제2 발광 소자들(LD1, LD2)의 제2 단부들(EP2)에 연결될 수 있다.
제3 전극(ELT3)은 제3 정렬 전극(ALE3)과 중첩되며, 제3 컨택홀(CH3)을 통해 제3 정렬 전극(ALE3)에 연결될 수 있다. 또한, 제3 전극(ELT3)은 제2 발광 소자들(LD2)의 제1 단부들(EP1)과 중첩되며, 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 연결될 수 있다.
도 3 내지 도 18을 참조하면, 제2 전극(ELT2)과 제4 전극(ELT4)은 서로 분리될 수 있다. 제2 전극(ELT2)의 하부에는 제2 정렬 전극(ALE2)이 배치되고, 제4 전극(ELT4)의 하부에는 제4 정렬 전극(ALE4)이 배치될 수 있다.
제2 정렬 전극(ALE2)은, 제2 컨택부(CNT2)를 통해 제1 서브 전원선(PL2_1)에 연결될 수 있다. 또한, 제2 정렬 전극(ALE2)은 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 연결될 수 있다.
제4 정렬 전극(ALE4)은, 제4 컨택부(CNT4)를 통해 제2 서브 전원선(PL2_2)에 연결될 수 있다. 또한, 제4 정렬 전극(ALE4)은 제4 컨택홀(CH4)을 통해 제4 전극(ELT4)에 연결될 수 있다.
일 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 제1 방향(DR1)을 따라 서로 이격될 수 있다. 제3 및 제4 정렬 전극들(ALE3, ALE4)은, 제1 방향(DR1)을 따라 서로 이격될 수 있고, 제2 방향(DR2)을 따라 제1 및 제2 정렬 전극들(ALE1, ALE2)로부터 이격될 수 있다. 제1 내지 제4 전극들(ELT1 내지 ELT4)은 각각 제1 내지 제4 정렬 전극들(ALE1 내지 ALE4)과 중첩될 수 있다.
일 실시예에서, 화소들(PXL)의 제1 및 제3 정렬 전극들(ALE1, ALE3)은 먼저 서로 연결되도록 형성되어 제1 정렬 배선을 구성할 수 있다. 제1 정렬 배선은 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 분리 영역(SPA), 및 제1 및 제2 발광부들(EMU1, EMU2)의 사이에서 단선될 수 있다. 이에 따라, 화소들(PXL)의 제1 및 제3 정렬 전극들(ALE1, ALE3)을 각각의 개별 패턴들로 형성할 수 있다.
유사하게, 화소들(PXL)의 제2 및 제4 정렬 전극들(ALE2, ALE4)은 먼저 서로 연결되도록 형성되어 제2 정렬 배선을 구성할 수 있다. 제2 정렬 배선은 발광 소자들(LD)의 정렬이 완료된 이후, 각각의 분리 영역(SPA), 및 제1 및 제2 발광부들(EMU1, EMU2)의 사이에서 단선될 수 있다. 이에 따라, 화소들(PXL)의 제2 및 제4 정렬 전극들(ALE2, ALE4)을 각각의 개별 패턴들로 형성할 수 있다.
제1 내지 제4 정렬 전극들(ALE1 내지 ALE4), 및 제1 내지 제4 전극들(ELT1 내지 ELT4) 각각의 위치나 상호 배치 구조 등은 다양하게 변경될 수 있다. 또한, 제1 내지 제4 컨택부들(CNT1 내지 CNT4), 및 제1 내지 제4 컨택홀들(CH1 내지 CH4) 각각의 위치도 다양하게 변경될 수 있다.
전술한 본 발명의 실시예들에 따르면, 각각의 화소(PXL)는 제1 발광 소자(LD1)를 포함한 제1 발광부(EMU1)와 제2 발광 소자(LD2)를 포함한 제2 발광부(EMU2)를 포함하며, 상기 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값에 따라 제1 발광부(EMU1)와 제2 발광부(EMU2)에 흐르는 전류의 비율이 조절될 수 있다. 예를 들어, 상기 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값이 제1 기준 계조 값 이하일 경우, 상기 화소(PXL)의 구동 전류는 제1 발광부(EMU1)에 집중되도록 제어될 수 있다. 이에 따라, 화소(PXL)를 저휘도로 구동하더라도, 상기 화소(PXL)의 발광 효율 저하 및 색 편이를 방지 또는 저감할 수 있다. 이에 따라, 화소(PXL)의 저계조 표현력을 높이고, 표시 장치(DD)의 화질을 개선할 수 있다.
또한, 본 발명의 일 실시예에서, 상기 화소(PXL)를 고휘도로 구동할 때에는 제2 발광부(EMU2)로 공급되는 분할 전류의 비율을 높일 수 있다. 예를 들어, 상기 화소(PXL)에 대응하는 영상 데이터(IMD)의 계조 값이 제1 기준 계조 값 이상일 경우, 상기 영상 데이터(IMD)의 계조 값이 증가할수록 제2 발광부(EMU2)로 공급되는 분할 전류의 비율이 증가하도록 제1 및 제2 발광부들(EMU1, EMU2)로 공급되는 구동 전류의 비율을 조절할 수 있다. 이에 따라, 화소(PXL)의 발광에 따른 스트레스를 제1 및 제2 발광부들(EMU1, EMU2)에 분산시키고, 상기 제1 및 제2 발광부들(EMU1, EMU2)을 구성하는 제1 및 제2 발광 소자들(LD1, LD2)의 열화를 균일화할 수 있다. 이에 따라, 화소(PXL)의 열화에 따른 표시 장치(DD)의 화질 저하를 방지 또는 저감할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
C1: 제1 커패시터 C2: 제2 커패시터
CRC: 전류 제어부 CRG: 전류 생성부
DA: 표시 영역 DD: 표시 장치
DDR: 데이터 구동부 DL: 데이터선
DL1: 제1 데이터선 DL2: 제2 데이터선
ELT1: 제1 전극 ELT2: 제2 전극
ELT3: 제3 전극 ELT4: 제4 전극
EMU1: 제1 발광부 EMU2: 제2 발광부
IELT: 통합 전극 LD1: 제1 발광 소자
LD2: 제2 발광 소자 M1: 제1 트랜지스터
M2: 제2 트랜지스터 M3: 제3 트랜지스터
M4: 제4 트랜지스터 M5: 제5 트랜지스터
PL1: 제1 전원선 PL2: 제2 전원선
SDR: 주사 구동부 SL: 주사선
SL1: 제1 주사선 SL2: 제2 주사선
PXL: 화소

Claims (20)

  1. 각 프레임의 영상 데이터에 대응하여 서로 다른 전압의 제1 데이터 신호 및 제2 데이터 신호를 출력하는 데이터 구동부; 및
    상기 제1 데이터 신호 및 상기 제2 데이터 신호에 대응하여 발광하는 화소를 포함하며,
    상기 화소는,
    제1 전원과 제1 노드의 사이에 연결되며 상기 제1 데이터 신호에 대응하는 구동 전류를 생성하는 전류 생성부;
    상기 제1 노드에 연결된 제1 전극, 제2 전원에 연결된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 연결된 제1 발광 소자를 포함한 제1 발광부;
    상기 제1 노드에 연결되며 상기 제1 전극과 분리된 제3 전극, 상기 제2 전원에 연결된 제4 전극, 및 상기 제3 전극과 상기 제4 전극의 사이에 연결된 제2 발광 소자를 포함한 제2 발광부; 및
    상기 제1 노드와 상기 제2 발광부의 사이에 연결되며 상기 제2 데이터 신호에 대응하여 상기 제2 발광부로 공급되는 분할 전류를 조절하는 전류 제어부를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 데이터 구동부는, 상기 화소에 대응하는 영상 데이터의 계조 값에 따라 상기 제1 데이터 신호의 전압 및 상기 제2 데이터 신호의 전압을 가변하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 데이터 구동부는,
    상기 화소에 대응하는 영상 데이터가 제1 계조 값을 가지는 경우, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 각각 제1 전압 및 제2 전압으로 생성하고,
    상기 화소에 대응하는 영상 데이터가 상기 제1 계조 값보다 큰 제2 계조 값을 가지는 경우, 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 각각 제3 전압 및 제4 전압으로 생성하며,
    상기 제3 전압의 진폭은 상기 제1 전압의 진폭보다 크고, 상기 제4 전압의 진폭은 상기 제2 전압의 진폭보다 큰, 표시 장치.
  4. 제1 항에 있어서,
    상기 데이터 구동부는,
    상기 영상 데이터 및 제1 감마 전압을 이용하여 상기 제1 데이터 신호를 생성하고,
    상기 영상 데이터 및 제2 감마 전압을 이용하여 상기 제2 데이터 신호를 생성하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 전류 생성부는,
    상기 제1 전원과 상기 제1 노드의 사이에 연결되며, 제2 노드의 전압에 대응하여 상기 구동 전류를 생성하는 제1 트랜지스터;
    상기 제1 데이터 신호가 공급되는 제1 데이터선과 상기 제2 노드의 사이에 연결되며, 제1 주사 신호에 의해 턴-온되는 제2 트랜지스터;
    상기 제1 노드와 초기화 전원선의 사이에 연결되며, 상기 제1 주사 신호 또는 제어 신호에 의해 턴-온되는 제3 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드의 사이에 연결되는 제1 커패시터를 포함하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 전류 제어부는,
    상기 제1 노드와 상기 제2 발광부의 사이에 연결되며, 제3 노드의 전압에 대응하여 상기 분할 전류를 조절하는 제4 트랜지스터;
    상기 제2 데이터 신호를 상기 제3 노드로 공급하기 위한 제5 트랜지스터; 및
    상기 제4 트랜지스터의 일 전극과 상기 제3 노드의 사이에 연결되는 제2 커패시터를 포함하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제5 트랜지스터는, 상기 제2 데이터 신호가 공급되는 제2 데이터선과 상기 제3 노드의 사이에 연결되며 상기 제1 주사 신호에 의해 턴-온되는, 표시 장치.
  8. 제6 항에 있어서,
    상기 제5 트랜지스터는, 상기 제1 데이터선과 상기 제3 노드의 사이에 연결되며 제2 주사 신호에 의해 턴-온되는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 트랜지스터의 게이트 전극에 연결된 제1 주사선;
    상기 제5 트랜지스터의 게이트 전극에 연결된 제2 주사선; 및
    상기 제1 주사선 및 상기 제2 주사선으로 상기 제1 주사 신호 및 상기 제2 주사 신호를 순차적으로 출력하는 주사 구동부를 더 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 데이터 구동부는, 상기 제1 데이터선으로 상기 제1 데이터 신호 및 상기 제2 데이터 신호를 순차적으로 출력하는, 표시 장치.
  11. 제6 항에 있어서,
    상기 데이터 구동부는, 상기 화소에 대응하는 영상 데이터의 계조 값이 기준 계조 값 이하인 경우, 상기 제2 데이터 신호를 상기 제4 트랜지스터의 오프 전압으로 생성하는, 표시 장치.
  12. 제1 항에 있어서,
    상기 제2 전극 및 상기 제4 전극은 서로 연결되며 하나의 통합 전극을 형성하는, 표시 장치.
  13. 제1 항에 있어서,
    상기 제2 전원은, 제1 전위의 제2 전원을 공급하는 제1 서브 전원, 및 상기 제1 전위보다 낮은 제2 전위의 제2 전원을 공급하는 제2 서브 전원을 포함하고,
    상기 제2 전극 및 상기 제4 전극은 서로 분리되며, 각각 상기 제1 서브 전원 및 상기 제2 서브 전원에 연결되는, 표시 장치.
  14. 제1 전원과 제1 노드의 사이에 연결되며 제1 데이터 신호에 대응하는 구동 전류를 생성하는 전류 생성부;
    상기 제1 노드에 연결된 제1 전극, 제2 전원에 연결된 제2 전극, 및 상기 제1 전극과 상기 제2 전극의 사이에 연결된 제1 발광 소자를 포함한 제1 발광부;
    상기 제1 노드에 연결되며 상기 제1 전극과 분리된 제3 전극, 상기 제2 전원에 연결된 제4 전극, 및 상기 제3 전극과 상기 제4 전극의 사이에 연결된 제2 발광 소자를 포함한 제2 발광부; 및
    상기 제1 노드와 상기 제2 발광부의 사이에 연결되며 제2 데이터 신호에 대응하여 상기 제2 발광부로 공급되는 분할 전류를 조절하는 전류 제어부를 포함하는, 화소.
  15. 제14 항에 있어서,
    상기 전류 생성부는,
    상기 제1 전원과 상기 제1 노드의 사이에 연결되며, 제2 노드의 전압에 대응하여 상기 구동 전류를 생성하는 제1 트랜지스터;
    상기 제1 데이터 신호가 공급되는 제1 데이터선과 상기 제2 노드의 사이에 연결되며, 제1 주사 신호에 의해 턴-온되는 제2 트랜지스터;
    상기 제1 노드와 초기화 전원선의 사이에 연결되며, 상기 제1 주사 신호 또는 제어 신호에 의해 턴-온되는 제3 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드의 사이에 연결되는 제1 커패시터를 포함하는, 화소.
  16. 제15 항에 있어서,
    상기 전류 제어부는,
    상기 제1 노드와 상기 제2 발광부의 사이에 연결되며, 제3 노드의 전압에 대응하여 상기 분할 전류를 조절하는 제4 트랜지스터;
    상기 제2 데이터 신호를 상기 제3 노드로 공급하기 위한 제5 트랜지스터; 및
    상기 제4 트랜지스터의 일 전극과 상기 제3 노드의 사이에 연결되는 제2 커패시터를 포함하는, 화소.
  17. 제16 항에 있어서,
    상기 제5 트랜지스터는, 상기 제2 데이터 신호가 공급되는 제2 데이터선과 상기 제3 노드의 사이에 연결되며 상기 제1 주사 신호에 의해 턴-온되는, 화소.
  18. 제16 항에 있어서,
    상기 제5 트랜지스터는, 상기 제1 데이터선과 상기 제3 노드의 사이에 연결되며 제2 주사 신호에 의해 턴-온되는, 화소.
  19. 제14 항에 있어서,
    상기 제2 전극 및 상기 제4 전극은 서로 연결되며 하나의 통합 전극을 형성하는, 화소.
  20. 제14 항에 있어서,
    상기 제2 전원은, 제1 전위의 제2 전원을 공급하는 제1 서브 전원, 및 상기 제1 전위보다 낮은 제2 전위의 제2 전원을 공급하는 제2 서브 전원을 포함하고,
    상기 제2 전극 및 상기 제4 전극은 서로 분리되며, 각각 상기 제1 서브 전원 및 상기 제2 서브 전원에 연결되는, 화소.
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