KR20220145947A - 표시 장치 - Google Patents

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KR20220145947A KR1020210051287A KR20210051287A KR20220145947A KR 20220145947 A KR20220145947 A KR 20220145947A KR 1020210051287 A KR1020210051287 A KR 1020210051287A KR 20210051287 A KR20210051287 A KR 20210051287A KR 20220145947 A KR20220145947 A KR 20220145947A
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electrode
pixel
light emitting
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이지혜
곽진선
이용희
표기현
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 제1 방향을 따라 표시 영역에 순차적으로 배열된 제1 화소 및 제2 화소를 포함하며, 발광 영역들을 기준으로, 각각이 제2 방향을 따라 배열된 서브 화소들을 포함하는 화소들; 및 상기 화소들에 연결된 제1 전원선 및 제2 전원선을 포함할 수 있다. 상기 서브 화소들 각각은, 발광 소자, 상기 발광 소자와 상기 제1 전원선의 사이에 연결된 제1 전극, 및 상기 발광 소자와 상기 제2 전원선의 사이에 연결된 제2 전극을 포함할 수 있다. 상기 제1 및 제2 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 하나의 통합 전극을 구성하며, 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 표시 영역에 형성되는 컨택부의 개수를 저감할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 방향을 따라 표시 영역에 순차적으로 배열된 제1 화소 및 제2 화소를 포함하며, 발광 영역들을 기준으로, 각각이 제2 방향을 따라 배열된 서브 화소들을 포함하는 화소들; 및 상기 화소들에 연결된 제1 전원선 및 제2 전원선을 포함할 수 있다. 상기 서브 화소들 각각은, 발광 소자, 상기 발광 소자와 상기 제1 전원선의 사이에 연결된 제1 전극, 및 상기 발광 소자와 상기 제2 전원선의 사이에 연결된 제2 전극을 포함할 수 있다. 상기 제1 및 제2 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 하나의 통합 전극을 구성하며, 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결될 수 있다.
일 실시예에서, 상기 통합 전극은, 상기 제1 및 제2 화소들의 서브 화소들 각각에서 상기 제1 방향을 따라 연장되는 제1 패턴부들; 및 상기 제1 및 제2 화소들의 사이에서 상기 제2 방향을 따라 연장되며, 상기 제1 패턴부들을 연결하는 제2 패턴부를 포함할 수 있다.
일 실시예에서, 상기 제2 전원선은, 상기 제1 화소와 상기 제2 화소의 사이에 배치된 서브 전원선을 포함할 수 있다. 상기 서브 전원선은, 상기 표시 영역에서 상기 제2 방향을 따라 연장되며, 상기 제2 패턴부와 중첩될 수 있다.
일 실시예에서, 상기 화소들은, 상기 제2 방향을 따라 상기 제1 화소에 후속하여 배치된 제3 화소, 및 상기 제2 방향을 따라 상기 제2 화소에 후속하여 배치된 제4 화소를 더 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제4 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 상기 통합 전극을 구성하며, 상기 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결될 수 있다.
일 실시예에서, 상기 화소들은, 상기 제1 방향을 따라 상기 제1 및 제2 화소들에 후속하여 순차적으로 배치된 제5 화소 및 제6 화소를 더 포함할 수 있다. 상기 제1, 제2, 제5 및 제6 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 상기 통합 전극을 구성하며, 상기 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결될 수 있다.
일 실시예에서, 상기 화소들은, 상기 제2 방향을 따라 상기 제5 화소에 후속하여 배치된 제7 화소, 및 상기 제2 방향을 따라 상기 제6 화소에 후속하여 배치된 제8 화소를 더 포함할 수 있다. 상기 제1 내지 제8 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 상기 통합 전극을 구성하며, 상기 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결될 수 있다.
일 실시예에서, 상기 화소들의 서브 화소들 각각의 발광 영역을 둘러싸도록 상기 표시 영역에 배치된 제1 뱅크를 더 포함할 수 있다. 상기 제1 뱅크는, 상기 화소들의 서브 화소들 각각의 발광 영역에 대응하여 개별적으로 개구된 제1 개구부들; 및 상기 제1 방향을 따라 순차적으로 배열된 화소 행들의 사이에서 일괄적으로 개구된 제2 개구부들을 포함할 수 있다.
일 실시예에서, 상기 서브 화소들 각각은, 상기 발광 소자, 상기 제1 전극 및 상기 제2 전극을 포함한 발광부; 및 상기 발광부와 상기 제1 전원선의 사이에 연결된 화소 회로를 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 서브 화소들의 발광부들 및 상기 제1 뱅크가 배치되는 표시층; 및 상기 표시층과 중첩되며, 상기 서브 화소들의 화소 회로들, 상기 제1 전원선 및 상기 제2 전원선이 배치되는 화소 회로층을 포함할 수 있다.
일 실시예에서, 상기 발광부는, 상기 화소 회로층과 상기 제1 전극의 사이에 위치하도록 상기 표시층에 배치되는 제1 정렬 전극; 및 상기 화소 회로층과 상기 제2 전극의 사이에 위치하도록 상기 표시층에 배치되는 제2 정렬 전극을 더 포함할 수 있다.
일 실시예에서, 상기 서브 화소들의 제1 정렬 전극들은 서로 분리되고, 상기 서브 화소들의 제2 정렬 전극들은 서로 연결될 수 있다.
일 실시예에서, 상기 서브 화소들의 제1 정렬 전극들은 각각의 제1 컨택홀을 통해 각각의 화소 회로에 연결되고, 상기 서브 화소들의 제2 정렬 전극들은 각각의 제2 컨택홀을 통해 상기 제2 전원선에 연결될 수 있다.
일 실시예에서, 상기 서브 화소들의 제1 전극들은 각각의 제3 컨택홀을 통해 각각의 제1 정렬 전극에 연결되고, 상기 제1 정렬 전극 및 상기 화소 회로를 통해 상기 제1 전원선에 연결되며, 상기 서브 화소들의 제2 전극들은 상기 제1 컨택부를 통해 상기 제2 전원선에 연결될 수 있다.
일 실시예에서, 상기 서브 화소들의 제3 컨택홀들 및 상기 제1 컨택부는, 상기 제1 뱅크와 중첩되지 않도록 상기 제2 개구부들에 대응하는 영역에 배치될 수 있다.
일 실시예에서, 상기 발광부는, 상기 제1 전극과 상기 제2 전극의 사이에 연결된 중간 전극; 상기 제1 전극과 상기 중간 전극의 사이에 연결된 제1 발광 소자; 및 상기 중간 전극과 상기 제2 전극의 사이에 연결된 제2 발광 소자를 더 포함할 수 있다.
일 실시예에서, 상기 제1 화소의 서브 화소들의 발광부들은 상기 제1 화소가 제공된 제1 화소 영역에서 상기 제2 방향을 따라 배열되고, 상기 제1 화소의 서브 화소들의 화소 회로들은 상기 제1 화소 영역에서 상기 제1 방향을 따라 배열될 수 있다.
일 실시예에서, 상기 표시 장치는 상기 화소들에 연결된 주사선들을 더 포함할 수 있다. 상기 주사선들 각각은 상기 표시 영역에서 각각 상기 제1 방향 및 상기 제2 방향으로 연장된 복수의 서브 주사선들을 포함할 수 있다.
일 실시예에서, 상기 제1 전원선은 상기 표시 영역에서 각각 상기 제1 방향 및 상기 제2 방향으로 연장된 제1-1 서브 전원선 및 제1-2 서브 전원선을 포함하고, 상기 제2 전원선은 상기 표시 영역에서 각각 상기 제1 방향 및 상기 제2 방향으로 연장된 제2-1 서브 전원선 및 제2-2 서브 전원선을 포함할 수 있다.
일 실시예에서, 상기 통합 전극은, 상기 제2-2 서브 전원선과 중첩되는 영역에서 상기 제2 방향으로 연장되며, 상기 제1 컨택부를 통해 상기 제2-2 서브 전원선에 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따르면, 제1 방향을 따라 순차적으로 배열된 제1 및 제2 화소들을 포함한 복수의 화소들에 포함된 서브 화소들의 제2 전극들을 일체로 연결하고, 상기 제2 전극들을 제1 컨택부를 통해 제2 전원선에 공통으로 연결할 수 있다. 이에 따라, 화소들과 제2 전원선의 사이에 형성되는 컨택부의 수를 저감할 수 있다.
추가적으로, 본 발명의 일 실시예에 따르면, 서브 화소들 각각의 발광 영역을 둘러싸도록 표시 영역에 배치된 제1 뱅크를 이웃한 화소 행들의 사이에서 통합적으로 개구하고, 상기 제1 뱅크가 통합적으로 개구된 영역에서 서브 화소들의 제1 전극들 및 제2 전극들을 각각 제1 정렬 전극들 및 제2 전원선에 연결할 수 있다. 이에 따라, 서브 화소들의 제1 전극들 및 제2 전극들을 용이하게 형성할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도들이다.
도 6은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 7 내지 도 9는 각각 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도들이다.
도 10은 본 발명의 일 실시예에 의한 표시 영역의 화소 회로층을 나타내는 평면도이다.
도 11은 도 10의 제1 화소를 나타내는 평면도이다.
도 12는 본 발명의 일 실시예에 의한 표시 영역의 표시층을 나타내는 평면도이다.
도 13은 도 12의 제2 전극들 및 제1 뱅크를 나타내는 평면도이다.
도 14 내지 도 16은 각각 본 발명의 일 실시예에 의한 제2 전극들 및 제1 뱅크를 나타내는 평면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 일 실시예에 의한 표시 장치의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선에 따른 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향(일 예로, 길이 방향)을 따라 순차적으로 배치된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함한다. 또한, 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 선택적으로 더 포함할 수 있다. 이 경우, 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다. 또한, 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 배치된 다른 전극층을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 일 방향을 따라 연장된 막대(또는, 로드) 형상으로 제공되며, 길이 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 제1 단부(EP1)는 발광 소자(LD)의 제1 밑면(또는, 상부면)일 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 제2 밑면(또는, 하부면)일 수 있다.
본 발명의 실시예를 설명함에 있어서, 막대 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포함할 수 있으며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 즉, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치되고, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)이 배치될 수 있다. 다른 실시예에서는, 발광 소자(LD)의 제2 단부(EP2)에 적어도 하나의 다른 전극층이 배치될 수도 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 도펀트가 도핑된 N형 반도체층일 수 있다. 다만, 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SCL1)을 구성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 일 실시예에서, 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 선택적으로 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(ACT)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 제2 도전형의 반도체층일 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 도펀트가 도핑된 P형 반도체층일 수 있다. 다만, 제2 반도체층(SCL2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SCL2)을 구성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치될 수 있다. 전극층(ETL)은 제2 반도체층(SCL2)을 보호하며, 상기 제2 반도체층(SCL2)을 소정의 전극 또는 배선 등에 원활히 연결하기 위한 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
본 발명의 실시예들을 설명함에 있어, "연결(또는 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
전극층(ETL)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과하지 않고 발광 소자(LD)의 외부로 방출되는 경우 전극층(ETL)은 불투명하게 형성될 수도 있다.
일 실시예에서, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 각각 전극층(ETL)(또는, 제2 반도체층(SCL2)) 및 제1 반도체층(SCL1)(또는, 발광 소자(LD)의 제2 단부(EP2)에 제공된 다른 전극층)을 노출할 수 있다. 예를 들어, 절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 대응하는 두 밑면들에는 제공되지 않을 수 있다.
발광 소자(LD)의 표면, 특히 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및/또는 전극층(ETL)의 외주면을 커버하도록 절연 피막(INF)이 제공되면, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 잉크)에 혼합하여 각각의 발광 영역(일 예로, 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록, 소수성 재료를 이용하여 발광 소자들(LD)을 표면 처리할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 알루미늄 산화물(AlxOy), 및 TiO2 또는 이로 확정되지 않은 타이타늄 산화물(TixOy) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연 피막(INF)은 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
일 실시예에서, 절연 피막(INF)은 적어도 일 영역, 일 예로 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 중 적어도 하나의 단부에 대응하는 영역에서 일부 식각(또는, 제거)될 수 있다. 일 예로, 절연 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가지도록 식각될 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다.
일 실시예에서, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 수백 나노미터 범위의 직경(D) 및 수 마이크로미터 범위의 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기는 변경될 수 있다.
또한, 발광 소자(LD)의 구조, 형상 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)는 전극층(ETL)을 포함하지 않을 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(SCL1)의 일 단부에 배치된 다른 전극층을 더 포함할 수도 있다. 또한, 발광 소자(LD)는 코어-쉘 구조 또는 이외의 구조로 형성될 수도 있다.
발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 화소(또는, 서브 화소)에 복수의 발광 소자들(LD)을 배열하고, 상기 발광 소자들(LD)을 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 도 3에서는 표시 영역(DA)을 포함한 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하기로 한다. 표시 장치(DD)는 화소들(PXL)을 구동하기 위한 구동 회로(일 예로, 주사 구동부, 데이터 구동부, 및 타이밍 제어부 등을 포함한 구동 회로)를 더 포함할 수 있다. 일 실시예에서 구동 회로의 적어도 일 부분은 표시 패널(DP)의 내부에 형성 및/또는 배치될 수 있고, 다른 실시예에서 구동 회로는 표시 패널(DP)의 외부에 제공될 수 있다.
도 3을 참조하면, 표시 장치(DD)는, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공된 화소들(PXL)을 포함할 수 있다.
베이스 층(BSL)은, 표시 패널(DP)을 구성하기 위한 베이스 부재로서, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
표시 패널(DP)은 다양한 형상으로 제공될 수 있다. 일 예로, 표시 패널(DP)은 직사각형의 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)은 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 표시 패널(DP)은 각진 모서리 및/또는 곡선형의 모서리를 포함할 수 있다.
편의상, 도 3에서는 표시 패널(DP)이 직사각형의 판 형상을 가지는 것으로 도시하기로 한다. 또한, 표시 패널(DP)의 세로 방향(열 방향 또는 Y 방향)을 제1 방향(DR1)으로, 표시 패널(DP)의 가로 방향(행 방향 또는 X 방향)을 제2 방향(DR2)으로, 표시 패널(DP)의 두께 방향(또는, 높이 방향)을 제3 방향(DR3)으로 표시하기로 한다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형 또는 타원형 등을 비롯하여 다양한 형상을 가질 수 있다. 일 실시예에서, 표시 영역(DA)은 표시 패널(DP)의 형상에 부합되는 형상을 가질 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배열될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다.
각각의 화소(PXL)는 복수의 서브 화소들(SPX)을 포함할 수 있다. 예를 들어, 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색의 빛을 방출할 수 있다. 예를 들어, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 각각 적색, 녹색 및 청색의 빛을 방출할 수 있다. 각각의 화소(PXL)를 구성하는 서브 화소들(SPX)의 개수, 종류 및/또는 배열 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 각각의 서브 화소(SPX)는 소정 색의 서브 화소로 설정되고, 상기 소정 색의 빛을 생성하는 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 적어도 일부의 서브 화소들(SPX)은 제1 색(일 예로, 청색)의 빛을 생성하는 발광 소자(LD)를 포함하고, 상기 서브 화소(SPX)의 상부에 제1 색의 빛을 제2 색(일 예로, 적색 또는 녹색)의 빛으로 변환하는 광 변환층이 배치될 수 있다. 이에 따라, 상기 적어도 일부의 서브 화소들(SPX)을 이용하여 제2 색의 빛을 생성할 수 있다.
각각의 서브 화소(SPX)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1 및 도 2의 실시예에 의한 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 서브 화소(SPX)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 서브 화소(SPX)의 광원을 구성할 수도 있다.
화소들(PXL)은 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 화소들(PXL)은 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치될 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 배선들, 내장 회로부 및/또는 패드들(PAD)이 배치될 수 있다.
일 실시예에서, 배선들, 내장 회로부 및/또는 패드들(PAD)은 표시 패널(DP)의 외곽 변들 중 어느 일 변에 대응하는 비표시 영역(NA)의 일 부분에만 배치될 수 있다. 예를 들어, 표시 장치(DD)는, 표시 패널(DP)의 배선들, 내장 회로부 및/또는 패드들(PAD)이 표시 영역(DA)의 하단(또는, 상단)에 위치한 어느 일 변의 비표시 영역(NA)에만 배치되며 나머지 비표시 영역(NA)에는 배선들, 내장 회로부 및 패드들(PAD)이 배치되지 않는 단변 구동형 표시 장치(Single Side Driving Display)로 형성될 수 있다. 이 경우, 비표시 영역(NA)의 면적을 축소 또는 최소화할 수 있다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도들이다. 예를 들어, 도 4 및 도 5는 서로 다른 구조의 발광부들(EMU)을 포함한 서브 화소들(SPX)을 나타낸다.
실시예에 따라, 도 4 및 도 5에 도시된 각각의 서브 화소(SPX)는 도 3의 각 화소(PXL)에 포함된 서브 화소들(SPX) 중 어느 하나일 수 있다. 또한, 표시 영역(DA)에 배치된 서브 화소들(SPX)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 서브 화소(SPX)는, 주사선(SL), 데이터선(DL)(또는, 서브 데이터선), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 또한, 서브 화소(SPX)는 적어도 하나의 다른 전원선 및/또는 신호선에 선택적으로 더 연결될 수 있다. 예를 들어, 서브 화소(SPX)는 센싱선(SENL) 및/또는 제어선(SSL)에 더 연결될 수 있다.
서브 화소(SPX)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 서브 화소(SPX)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 주사선(SL) 및 데이터선(DL)에 연결되며, 제1 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 전원(VDD)이 공급되는 제1 전원선(PL1), 및 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다.
또한, 화소 회로(PXC)는, 제2 주사 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결되는 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 일 실시예에서, 제2 주사 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 제2 주사 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMU)의 제1 전극(ELT1)(일 예로, 애노드 전극)이 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 서브 화소(SPX)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)(또는, 백 게이트 전극)을 더 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 서브 화소(SPX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 구동 회로(일 예로, 타이밍 제어부)에 제공되어 화소들(PXL)(또는, 서브 화소들(SPX))의 특성 편차를 보상하는 등에 이용될 수 있다.
한편, 도 4 및 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 서브 화소(SPX)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된, 제1 전극(ELT1), 제2 전극(ELT2) 및 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및/또는 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결된 제1 전극(ELT1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결된 제2 전극(ELT2), 및 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원일 수 있고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상일 수 있다.
일 실시예에서, 발광부(EMU)는, 도 4에 도시된 바와 같이 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 순방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1)은 제1 전극(ELT1)에 연결되고, 발광 소자들(LD)의 제2 단부들(EP2)은 제2 전극(ELT2)에 연결될 수 있다. 다른 실시예에서, 서브 화소(SPX)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬로만 연결된 복수의 발광 소자들(LD)을 포함하거나, 상기 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 순방향으로 연결된 단일의 발광 소자(LD)만을 포함할 수도 있다.
또 다른 실시예에서, 발광부(EMU)는 도 5에 도시된 바와 같이 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직-병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 발광부(EMU)가 적어도 두 개의 직렬 단들에 나뉘어 배열된 복수의 발광 소자들(LD)을 포함할 경우, 발광부(EMU)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 연결된 적어도 하나의 중간 전극(IET)을 더 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 순차적으로 연결된 제1 전극(ELT1), 중간 전극(IET) 및 제2 전극(ELT2)을 포함할 수 있다. 또한, 발광부(EMU)는, 제1 전극(ELT1)과 중간 전극(IET)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)(일 예로, 복수의 제1 발광 소자들(LD1)), 및 중간 전극(IET)과 제2 전극(ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)(일 예로, 복수의 제2 발광 소자들(LD2))를 포함한 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 제1 단부들(EP1) 및 제2 단부들(EP2)은 각각 제1 전극(ELT1) 및 중간 전극(IET)에 연결되고, 제2 발광 소자들(LD2)의 제1 단부들(EP1) 및 제2 단부들(EP2)은 각각 중간 전극(IET) 및 제2 전극(ELT2)에 연결될 수 있다.
각각의 발광 소자(LD)는, 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 서브 화소(SPX)의 광원을 구성할 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다.
한편, 도 4 및 도 5에서는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 순방향으로 연결된 발광 소자들(LD)(즉, 유효 광원들)만을 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 발광부(EMU)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자를 더 포함할 수 있다.
도 6은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 도 6에서는 제1 방향(DR1)을 따라 표시 영역(DA)에 순차적으로 배열된 제1 화소(PXL1) 및 제2 화소(PXL2)를 중심으로, 표시 영역(DA)의 구조를 개략적으로 도시하기로 한다. 예를 들어, 제1 화소(PXL1)는 표시 영역(DA)의 제n(n은 자연수) 수평 라인(일 예로, n번째 화소 행) 및 제m(m은 자연수) 수직 라인(일 예로, m번째 화소 열)에 배치되고, 제2 화소(PXL2)는, 표시 영역(DA)의 제n+1 수평 라인(일 예로, n+1번째 화소 행) 및 제m 수직 라인에 배치될 수 있다. 즉, 제1 화소(PXL1) 및 제2 화소(PXL2)는 표시 영역(DA)에서 동일한 수직 라인 상에 배치되며, 제1 방향(DR1)을 따라 상하로 서로 인접할 수 있다.
도 3 내지 도 6을 참조하면, 표시 영역(DA)은 제1 화소(PXL1) 및 제2 화소(PXL2)를 포함한 복수의 화소들(PXL)과, 상기 화소들(PXL)에 연결된 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 제1 전원선(PL1) 및 제2 전원선(PL2)을 포함할 수 있다. 일 실시예에서, 각 수평 라인의 제어선(SSL)은 해당 수평 라인의 주사선(SL)과 통합될 수 있다.
주사선들(SL)은 각각의 수평 라인마다 형성될 수 있다. 각각의 주사선(SL)은, 해당 수평 라인에 배치된 서브 화소들(SPX)의 화소 회로들(PXC)에 연결될 수 있다.
일 실시예에서, 각각의 주사선(SL)은, 표시 영역(DA)에서 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 복수의 서브 주사선들을 포함할 수 있다. 예를 들어, 제n 주사선(SLn)은, 표시 영역(DA)의 제n 수평 라인에 배치되며 제2 방향(DR2)을 따라 연장된 제1 서브 주사선(SLn_H), 및 상기 제1 서브 주사선(SLn_H)과 교차하도록 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며 상기 제1 서브 주사선(SLn_H)에 연결된 제2 서브 주사선(SLn_V)을 포함할 수 있다. 유사하게, 제n+1 주사선(SLn+1)은, 표시 영역(DA)의 제n+1 수평 라인에 배치되며 제2 방향(DR2)을 따라 연장된 제1 서브 주사선(SLn+1_H), 및 상기 제1 서브 주사선(SLn+1_H)과 교차하도록 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며 상기 제1 서브 주사선(SLn+1_H)에 연결된 제2 서브 주사선(SLn+1_V)을 포함할 수 있다.
이와 같이, 주사선들(SL)을 제1 방향(DR1) 및 제2 방향(DR2)으로 형성하게 되면, 패드들(PAD) 및/또는 구동 회로(일 예로, 주사 구동부)의 위치를 자유롭게 변경할 수 있다. 예를 들어, 표시 장치(DD)가 단변 구동형 표시 장치일 경우에도 수평 라인 단위로 화소들(PXL)에 각각의 주사 신호를 공급할 수 있다.
데이터선들(DL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며, 각각의 수직 라인마다 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 데이터선들(DL)은 인접한 두 개의 수직 라인들마다 형성되며, 상기 두 개의 수직 라인들이 데이터선들(DL)을 공유할 수도 있다. 이 경우, 상기 두 개의 수직 라인들의 화소들(PXL)에 연결되는 주사선들(SL)을 분리함으로써, 상기 화소들(PXL)에 데이터 신호가 입력되는 시간을 분할할 수 있다.
각각의 데이터선(DL)은, 해당 수직 라인에 배치된 서브 화소들(SPX)의 화소 회로들(PXC)에 연결될 수 있다. 또한, 각각의 데이터선(DL)은, 각 화소(PXL)를 구성하는 서브 화소들(SPX)에 개별적으로 연결되는 복수의 서브 데이터선들을 포함할 수 있다. 예를 들어, 제m 데이터선(DLm)은, 제m 수직 라인에 배치된 화소들(PXL)의 제1 서브 화소들(SPX1)에 연결되는 제1 서브 데이터선(D1), 상기 제m 수직 라인에 배치된 화소들(PXL)의 제2 서브 화소들(SPX2)에 연결되는 제2 서브 데이터선(D2), 및 상기 제m 수직 라인에 배치된 화소들(PXL)의 제3 서브 화소들(SPX3)에 연결되는 제3 서브 데이터선(D3)을 포함할 수 있다. 이에 따라, 각각의 서브 화소(SPX)에 개별적으로 데이터 신호를 공급할 수 있다.
센싱선들(SENL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며, 적어도 하나의 수직 라인마다 형성될 수 있다. 일 실시예에서, 센싱선들(SENL)은 각각의 수직 라인마다 형성되며 각각의 화소(PXL)를 구성하는 서브 화소들(SPX)에 공통으로 연결될 수 있다. 이 경우, 각 화소(PXL)의 특성을 개별적으로 검출할 수 있다. 다른 실시예에서, 센싱선들(SENL)은 복수의 수직 라인들이 공유하도록 형성될 수 있다. 이 경우, 복수의 화소들(PXL)을 포함한 블록 단위로 화소들(PXL)의 특성을 검출할 수 있다.
제1 전원선(PL1) 및 제2 전원선(PL2)은 표시 영역(DA)의 화소들(PXL)에 공통으로 연결될 수 있다. 예를 들어, 제1 전원선(PL1)은 서브 화소들(SPX)의 화소 회로들(PXC)에 공통으로 연결되고, 제2 전원선(PL2)은 서브 화소들(SPX)의 발광부들(EMU)에 공통으로 연결될 수 있다.
일 실시예에서, 제1 전원선(PL1) 및 제2 전원선(PL2)은 각각 메쉬 형태로 형성되어 제1 전원(VDD) 및 제2 전원(VSS)의 전압 강하(IR drop)를 방지 또는 최소화할 수 있다. 이에 따라, 화소들(PXL)에 균일한 레벨의 제1 전원(VDD) 및 제2 전원(VSS)을 전달할 수 있다.
예를 들어, 제1 전원선(PL1)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 적어도 하나의 제1-1 서브 전원선(PL1_V), 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 제1-1 서브 전원선(PL1_V)에 연결된 적어도 하나의 제1-2 서브 전원선(PL1_H)을 포함할 수 있다. 적어도 하나의 제1-1 서브 전원선(PL1_V) 및 적어도 하나의 제1-2 서브 전원선(PL1_H)은 서로 교차하며, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
유사하게, 제2 전원선(PL2)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 적어도 하나의 제2-1 서브 전원선(PL2_V), 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 제2-1 서브 전원선(PL2_V)에 연결된 적어도 하나의 제2-2 서브 전원선(PL2_H)을 포함할 수 있다. 적어도 하나의 제2-1 서브 전원선(PL2_V) 및 적어도 하나의 제2-2 서브 전원선(PL2_H)은 서로 교차하며, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
일 실시예에서, 제1-1 서브 전원선(PL1_V) 및 제2-1 서브 전원선(PL2_V)은 적어도 하나의 수직 라인마다 형성될 수 있다. 예를 들어, 제1-1 서브 전원선(PL1_V) 및 제2-1 서브 전원선(PL2_V)은 각각의 수직 라인마다 형성되며 해당 수직 라인의 화소 열에 배열된 화소 회로들(PXC)을 사이에 두고 서로 이격될 수 있다. 제1-1 서브 전원선(PL1_V) 및 제2-1 서브 전원선(PL2_V)의 개수 및/또는 위치 등은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1-2 서브 전원선(PL1_H) 및 제2-2 서브 전원선(PL2_H)은 하나의 수평 라인 또는 복수의 수평 라인들마다 형성될 수 있다. 예를 들어, 제1-2 서브 전원선(PL1_H) 및 제2-2 서브 전원선(PL2_H)은, 각각의 수평 라인에 배치된 화소들(PXL)을 사이에 두고 제1 방향(DR1)을 따라 표시 영역(DA)에 서로 교번적으로 배열될 수 있다. 일 예로, 제1-2 서브 전원선(PL1_H)은 홀수 번째 수평 라인에 위치한 화소 행의 상단 영역에 위치하고, 제2-2 서브 전원선(PL2_H)은 짝수 번째 수평 라인에 위치한 화소 행의 상단 영역에 형성되며, 서로 인접한 한 쌍의 제1-2 서브 전원선(PL1_H) 및 제2-2 서브 전원선(PL2_H)은 각 수평 라인의 화소 행에 배열된 화소 회로들(PXC)을 사이에 두고 서로 이격될 수 있다.
예를 들어, 제1 화소(PXL1)의 상단 영역(일 예로, 제n 주사선(SLn)의 제1 서브 주사선(SLn_H)의 주변)에는 어느 하나의 제1-2 서브 전원선(PL1_H)이 배치되고, 제1 화소(PXL1)와 제2 화소(PXL2)의 사이(일 예로, 제n+1 주사선(SLn+1)의 제1 서브 주사선(SLn+1_H)의 주변)에는 어느 하나의 제2-2 서브 전원선(PL2_H)이 배치되며, 제2 화소(PXL2)의 하단 영역(일 예로, 제n+2 주사선의 제1 서브 주사선(SLn+2_H)의 주변)에는 어느 하나의 제1-2 서브 전원선(PL1_H)이 배치될 수 있다. 제1-2 서브 전원선(PL1_H) 및 제2-2 서브 전원선(PL2_H)의 개수 및/또는 위치 등은 실시예에 따라 다양하게 변경될 수 있다.
각각의 화소(PXL)는 복수의 서브 화소들(SPX)을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
각각의 서브 화소(SPX)는 각각의 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제1 화소 회로(PXC1) 및 제1 발광부(EMU1)를 포함하고, 제2 서브 화소(SPX2)는 제2 화소 회로(PXC2) 및 제2 발광부(EMU2)를 포함하며, 제3 서브 화소(SPX3)는 제3 화소 회로(PXC3) 및 제3 발광부(EMU3)를 포함할 수 있다.
각 화소(PXL)의 화소 회로들(PXC)과 발광부들(EMU)은 서로 다른 층에 배치되며, 서로 중첩될 수 있다. 예를 들어, 화소 회로들(PXC)은 각각의 화소(PXL)가 배치된 화소 영역(PXA)의 화소 회로층(일 예로, 도 7 내지 도 9의 PCL)에 배치될 수 있다. 그리고, 발광부들(EMU)은, 해당 화소(PXL)의 화소 회로들(PXC), 및/또는 적어도 하나의 배선(일 예로, 적어도 하나의 주사선(SL), 센싱선(SENL), 데이터선(DL)(또는, 서브 데이터선), 제1 전원선(PL1), 및/또는 제2 전원선(PL2))과 중첩되도록 각 화소 영역(PXA)의 표시층(일 예로, 도 7 내지 도 9의 DPL)에 배치될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 각각의 화소 영역(PXA)에서 제1 방향(DR1)을 따라 배열될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은, 상기 제1 화소(PXL1)가 제공된 제1 화소 영역(PXA1)에서 소정의 순서로 제1 방향(DR1)을 따라 배열될 수 있다. 유사하게, 제2 화소(PXL2)의 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은, 상기 제2 화소(PXL2)가 제공된 제2 화소 영역(PXA2)에서 소정의 순서로 제1 방향(DR1)을 따라 배열될 수 있다.
일 실시예에서, 제3 화소 회로(PXC3)는 제1 방향(DR1) 상에서 각 화소 영역(PXA)의 중앙에 위치하고, 제1 및 제2 화소 회로들(PXC1, PXC2)은 제1 방향(DR1) 상에서 제3 화소 회로(PXC3)의 양측에 배치될 수 있다. 다만, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)의 위치 및/또는 배열 순서는 실시예에 따라 변경될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 제1 전원선(PL1) 및 해당 수평 라인의 주사선(SL)에 공통으로 연결되며, 해당 수직 라인의 서로 다른 서브 데이터선들에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)는 제1 서브 데이터선(D1)에 연결되고, 제2 화소 회로(PXC2)는 제2 서브 데이터선(D2)에 연결되며, 제3 화소 회로(PXC3)는 제3 서브 데이터선(D3)에 연결될 수 있다.
또한, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 예를 들어, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 해당 수직 라인의 센싱선(SENL)에 공통으로 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 연결될 수 있다. 예를 들어, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은, 각각의 제1 컨택홀(일 예로, 도 10 내지 도 12의 CH1)을 통해 각각 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)에 연결될 수 있다. 또한, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 제2 컨택홀(일 예로, 도 10 내지 도 12의 CH2) 및/또는 제4 컨택홀(일 예로, 도 10 내지 도 12의 CH4)을 통해 어느 하나의 제2-2 서브 전원선(PL2_H)에 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 화소 영역(PXA)에서 제2 방향(DR2)을 따라 배열될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은, 상기 제1 화소(PXL1)가 제공된 제1 화소 영역(PXA1)에서 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 유사하게, 제2 화소(PXL2)의 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은, 상기 제2 화소(PXL2)가 제공된 제2 화소 영역(PXA2)에서 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 각각 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)의 일 영역(또는, 일 부분)에 대응하는 발광 영역들을 가지며, 이에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 발광 영역들은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 적어도 하나의 신호선(일 예로, 각각의 주사선(SL), 데이터선(DL) 및/또는 센싱선(SENL)) 및/또는 적어도 하나의 전원선(일 예로, 제1 전원선(PL1) 및/또는 제2 전원선(PL2))과 중첩되거나, 중첩되지 않을 수 있다. 예를 들어, 제3 발광부(EMU3)는 해당 수직 라인의 제3 서브 데이터선(D3), 제2-1 서브 전원선(PL2_V), 및/또는 제2 서브 주사선(SLn_V)과 중첩될 수 있다.
한편, 도 6의 실시예에서는 서브 화소들(SPX)의 화소 회로들(PXC)과 발광부들(EMU)이 각각의 화소(PXL)가 제공된 화소 영역(PXA)에서 서로 다른 방향을 따라 배열되는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 회로들(PXC)과 발광부들(EMU)의 위치 및/또는 배열 방향 등은 실시예에 따라 다양하게 변경될 수 있다.
도 7 내지 도 9는 각각 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도들이다. 예를 들어, 도 7 내지 도 9는 도 5의 실시예에서와 같이 제1 및 제2 전극들(ELT1, ELT2), 중간 전극(IET), 및 제1 및 제2 발광 소자들(LD1, LD2)을 포함한 어느 하나의 서브 화소(SPX)를 중심으로 표시 영역(DA)의 단면을 개략적으로 도시한 것이다. 도 7 내지 도 9는 제1 및 제2 전극들(ELT1, ELT2), 및 중간 전극(IET)의 상호 위치와 관련하여 서로 다른 실시예들에 의한 서브 화소(SPX)의 단면을 나타낸다.
도 7 내지 도 9에서는 표시 영역(DA)의 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1))의 단면을 예시적으로 도시하기로 한다. 화소 회로층(PCL)에는 각각의 화소 회로(PXC)에 구비된 회로 소자들 외에도 각종 신호선들 및/또는 전원선들이 더 배치될 수 있다. 또한, 도 7 내지 도 9에서는 표시 영역(DA)의 표시층(DPL)에 배치될 수 있는 발광부(EMU)의 일 예로서, 도 5의 실시예에서와 같이 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함한 발광부(EMU)의 단면을 예시적으로 도시하기로 한다.
표시 영역(DA)에 배치되는 서브 화소들(SPX)은 실질적으로 서로 유사한 단면 구조를 가질 수 있다. 다만, 서브 화소들(SPX)을 구성하는 회로 소자들 및 상기 회로 소자들에 포함된 전극들의 크기, 위치 및/또는 형상 등은 서브 화소(SPX)별로 상이할 수도 있다. 예를 들어, 평면 상에서 보았을 때, 제1 서브 화소(SPX1)의 제1 트랜지스터(M1)는 제2 서브 화소(SPX2)의 제1 트랜지스터(M1)와 상이한 형상을 가질 수 있다.
도 1 내지 도 9를 참조하면, 표시 패널(DP)은, 베이스 층(BSL), 화소 회로층(PCL), 및 표시층(DPL)을 포함할 수 있다. 화소 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL) 상에 서로 중첩되도록 배치될 수 있다. 일 예로, 화소 회로층(PCL) 및 표시층(DPL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
또한, 표시 패널(DP)은, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및/또는 봉지층(ENC)은, 화소 회로층(PCL) 및 표시층(DPL)이 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 이에 한정되지는 않는다.
베이스 층(BSL)은 단단한(rigid) 기판이거나, 유연한(flexible) 기판 또는 필름일 수 있고, 그 재료나 구조가 특별히 한정되지는 않는다. 예를 들어, 베이스 층(BSL)은 투명 또는 불투명한 적어도 하나의 절연 물질을 포함하며, 단일 층 또는 다중 층의 기판 또는 필름일 수 있다.
화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 제공될 수 있다. 화소 회로층(PCL)은, 각 화소(PXL)의 화소 회로들(PXC)(일 예로, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3))을 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)의 각 화소 영역(PXA)에는 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)의 제1 트랜지스터들(M1)을 포함한 복수의 회로 소자들이 형성될 수 있다.
또한, 화소 회로층(PCL)은, 화소들(PXL)에 연결되는 각종 신호선들 및 전원선들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 및 제1 및 제2 전원선들(PL1, PL2)을 포함할 수 있다.
추가적으로, 화소 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
화소 회로층(PCL)은 베이스 층(BSL) 상에 배치되며, 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치되며, 서브 화소들(SPX)에 포함된 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 포함할 수 있다. 제1 트랜지스터들(M1)의 하부 금속층들(BML)은, 제1 트랜지스터들(M1)의 게이트 전극들(GE) 및 반도체 패턴들(SCP)과 중첩될 수 있다.
또한, 제1 도전층은 소정의 배선들을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제1 도전층은, 제2 서브 주사선들(일 예로, 도 6의 SLn_V, SLn+1_V), 제1-1 서브 전원선들(PL1_V), 센싱선들(SENL), 데이터선들(DL), 및 제2-1 서브 전원선들(PL2_V)을 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 트랜지스터들(M)의 반도체 패턴들(SCP)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 폴리 실리콘, 아모포스 실리콘, 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 트랜지스터들(M)의 게이트 전극들(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로들(PXC)에 구비되는 커패시터들(Cst) 각각의 일 전극 및/또는 브릿지 패턴들 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선(일 예로, 제2 서브 주사선들)이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 그리고, 층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 트랜지스터들(M)의 소스 전극들(SE) 및 드레인 전극들(DE)을 포함할 수 있다. 각각의 소스 전극(SE)은 적어도 하나의 컨택홀(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 일 영역(일 예로, 소스 영역)에 연결되고, 각각의 드레인 전극(DE)은 적어도 하나의 다른 컨택홀(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다. 또한, 제3 도전층은 화소 회로들(PXC)에 구비되는 커패시터들(Cst) 각각의 일 전극, 소정의 배선들, 및/또는 브릿지 패턴들을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 제1 서브 주사선들(일 예로, 도 6의 SLn_H, SLn+1_H, SLn+2_H), 제1-2 서브 전원선들(PL1_H), 및 제2-2 서브 전원선들(PL2_H)을 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선(일 예로, 제2 서브 주사선들)이 다중 층으로 구성될 경우, 제3 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 유기 절연층을 포함하며, 화소 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션층(PSV) 상에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 서브 화소들(SPX)의 발광부들(EMU)을 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 서브 화소(SPX)의 발광 영역(EA)에 배치된 제1 및 제2 정렬 전극들(ALE1, ALE2), 적어도 하나의 발광 소자(LD), 및 제1 및 제2 전극들(ELT1, ELT2)을 포함할 수 있다. 일 실시예에서, 각각의 발광부(EMU)는 도 4 및 도 5에 도시된 바와 같이 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시층(DPL)은, 화소 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3), 제2 뱅크(BNK2) 및 제4 절연층(INS4)을 포함할 수 있다. 또한, 표시층(DPL)은, 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 일 실시예에서, 뱅크 패턴들(BNP)은 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 부분과 중첩되도록 제1 및 제2 정렬 전극들(ALE1, ALE2)의 하부에 개별적으로 배치되는 분리형 패턴들로 형성될 수 있다. 또는, 뱅크 패턴들(BNP)은, 서브 화소들(SPX)의 발광 영역들(EA)에서 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 영역들에 대응하는 개구부 또는 오목부를 가지며, 표시 영역(DA)에서 전체적으로 연결되는 일체형 패턴으로 형성될 수도 있다. 예를 들어, 뱅크 패턴들(BNP)은 서브 화소들(SPX) 각각의 발광 영역(EA)에 배치된 적어도 일부의 발광 소자들(LD)을 둘러싸도록 상기 발광 소자들(LD)이 배열되는 각각의 영역(일 예로, 발광부(EMU)의 각 직렬 단을 구성하는 발광 소자들이 배열된 발광 소자 배열 영역)에 대응하는 개구부들 또는 오목부들을 가질 수 있다.
뱅크 패턴들(BNP)에 의해 제1 및 제2 정렬 전극들(ALE1, ALE2)이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 뱅크 패턴들(BNP)과 그 상부의 제1 및 제2 정렬 전극들(ALE1, ALE2)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 서브 화소들(SPX)의 광 효율을 향상시킬 수 있다.
뱅크 패턴들(BNP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 뱅크 패턴들(BNP)은 단일 층 또는 다중 층으로 이루어질 수 있다. 뱅크 패턴들(BNP) 상에는, 발광부들(EMU)의 제1 및 제2 정렬 전극들(ALE1, ALE2)이 형성될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 다른 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
일 실시예에서, 서브 화소들(SPX) 각각의 발광 영역(EA)에는 적어도 하나의 제1 정렬 전극(ALE1) 및 적어도 하나의 제2 정렬 전극(ALE2)이 배치될 수 있다. 예를 들어, 발광 영역(EA)의 중앙에 하나의 제1 정렬 전극(ALE1)이 배치되고, 상기 제1 정렬 전극(ALE1)의 양측에 두 개의 제2 정렬 전극들(ALE2)이 배치될 수 있다. 상기 제2 정렬 전극들(ALE2)은 일체 또는 비일체로 서로 연결되어 서로 동일한 신호 또는 전원을 공급받을 수 있다. 각각의 발광 영역(EA)에 배치되는 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 개수, 형상, 크기, 및/또는 위치는 실시예에 따라 다양하게 변경될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 정렬 전극들(ALE1, ALE2)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)을 각각 제1 및 제2 전극들(ELT1, ELT2)에 연결하기 위한 복수의 컨택홀들(일 예로, 도 12의 제3 및 제4 컨택홀들(CH4))을 포함할 수도 있다. 다른 실시예에서, 제1 절연층(INS1)은, 제1 및 제2 정렬 전극들(ALE1, ALE2)이 형성된 표시 영역(DA) 상에 전면적으로 형성되되, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 일 부분을 노출하는 개구부들을 포함할 수 있다. 제1 절연층(INS1)에 컨택홀들이 형성된 영역(또는, 제1 절연층(INS1)이 개구된 영역)에서 제1 및 제2 정렬 전극들(ALE1, ALE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 연결될 수 있다. 또 다른 실시예에서, 제1 절연층(INS1)은 발광 소자들(LD)이 배열된 영역의 하부에만 국부적으로 배치될 수도 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 제1 및 제2 정렬 전극들(ALE1, ALE2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 정렬 전극들(ALE1, ALE2)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 및 제1 절연층(INS1)이 형성된 표시 영역(DA) 상에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 서브 화소들(SPX)의 발광 영역들(EA)에 대응하는 개구부들을 가지며, 상기 서브 화소들(SPX)의 발광 영역들(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 이에 따라, 서브 화소들(SPX) 사이의 광 간섭을 방지할 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급될 수 있다. 발광 소자들(LD)은 각각의 제1 정렬 전극(ALE1)(또는, 서브 화소들(SPX) 각각의 제1 정렬 전극(ALE1)으로 분리되기 이전의 제1 정렬 배선) 및 각각의 제2 정렬 전극(ALE2)(또는, 서브 화소들(SPX) 각각의 제2 정렬 전극(ALE2)으로 분리되기 이전의 제2 정렬 배선)에 인가된 제1 및 제2 정렬 신호들에 의해 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 정렬될 수 있다. 예를 들어, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)은, 제1 단부들(EP1)이 제1 정렬 전극(ALE1)을 향하고, 제2 단부들(EP2)이 제2 정렬 전극들(ALE2)을 향하도록 제2 방향(DR2) 또는 사선 방향 등으로 배열될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)(또는, "절연 패턴"이라고도 함)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 해당 서브 화소(SPX)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 발광 소자들(LD)의 상부에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정하고, 제1 및 제2 전극들(ELT1, ELT2)을 안정적으로 분리할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트(PR) 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2) 상에는, 제1 전극(ELT1), 제2 전극(ELT2), 및 중간 전극(IET) 중 서로 다른 전극들이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 전극(ELT1)이 배치되고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 중간 전극(IET)이 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 중간 전극(IET)이 배치되고, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 전극(ELT2)이 배치될 수 있다.
한편, 도 7 내지 도 9에서는, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 중간 전극(IET)과, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 중간 전극(IET)이 서로 분리된 것으로 도시되었지만, 상기 중간 전극들(IET)은 일체 또는 비일체로 연결된 하나의 중간 전극(IET)일 수 있다. 예를 들어, 평면 상에서 보았을 때, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 중간 전극(IET)과 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 중간 전극(IET)은 일체로 연결될 수 있다.
또한, 도 7 내지 도 9에서는, 제1 정렬 전극(ALE1)과 제1 전극(ELT1)이 서로 분리된 것으로 도시되었지만, 제1 정렬 전극(ALE1)과 제1 전극(ELT1)은 도시되지 않은 영역에서 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다. 유사하게, 도 7 내지 도 9에서는, 제2 정렬 전극들(ALE2)과 제2 전극(ELT2)이 서로 분리된 것으로 도시되었지만, 제2 정렬 전극들(ALE2)과 제2 전극(ELT2)은 도시되지 않은 영역에서 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다.
추가적으로, 도 7 내지 도 9에서는, 제1 트랜지스터(M1)와 제1 정렬 전극(ALE1)이 서로 분리된 것으로 도시되었지만, 각 서브 화소(SPX)의 제1 트랜지스터(M1)와 제1 정렬 전극(ALE1)은 도시되지 않은 영역에서 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 연결될 수 있다. 각 서브 화소(SPX)의 제2 정렬 전극들(ALE2) 및 제2 전극(ELT2)은 도시되지 않은 영역에서 제2 전원선(PL2)에 연결될 수 있다. 중간 전극(IET)은, 제1 발광 소자(LD1)를 통해 제1 전극(ELT1)에 연결되고, 제2 발광 소자(LD2)를 통해 제2 전극(ELT2)에 연결될 수 있다.
제1 전극(ELT1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치되고, 제2 전극(ELT2)은 제2 정렬 전극(ALE2)의 일 부분과 중첩되도록 상기 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다. 중간 전극(IET)은 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 각각의 다른 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
제1 전극(ELT1), 제2 전극(ELT2), 및/또는 중간 전극(IET)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 제1 전극(ELT1), 제2 전극(ELT2) 및 중간 전극(IET)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
도 7의 실시예에서, 제2 절연층(INS2) 상에 중간 전극(IET)이 먼저 형성될 수 있다. 중간 전극(IET)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 직접적으로 접촉됨으로써, 제1 발광 소자(LD1)와 제2 발광 소자(LD2)의 사이에 연결될 수 있으나, 이에 한정되지는 않는다. 이후, 적어도 중간 전극(IET)을 덮도록 각각의 발광 영역(EA)에 제3 절연층(INS3)이 형성되고, 상기 제3 절연층(INS3)이 형성된 각각의 발광 영역(EA)에 제1 전극(ELT1) 및 제2 전극(ELT2)이 형성될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 동시에 또는 순차적으로 형성될 수 있다. 제1 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부(EP1)에 직접적으로 접촉됨으로써 제1 발광 소자(LD1)의 제1 단부(EP1)에 연결될 수 있고, 제2 전극(ELT2)은 제2 발광 소자(LD2)의 제2 단부(EP2)에 직접적으로 접촉됨으로써 제2 발광 소자(LD2)의 제2 단부(EP2)에 연결될 수 있으나, 이에 한정되지는 않는다.
도 8의 실시예에서, 제2 절연층(INS2) 상에 제1 전극(ELT1) 및 제2 전극(ELT2)이 먼저 형성될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 동시에 또는 순차적으로 형성될 수 있다. 이후, 제1 전극(ELT1) 및 제2 전극(ELT2)을 덮도록 제3 절연층(INS3)이 형성되고, 상기 제3 절연층(INS3)이 형성된 각각의 발광 영역(EA)에 중간 전극(IET)이 형성될 수 있다.
도 7 및 도 8의 실시예들에서와 같이, 각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 전극들을 서로 다른 층에 배치할 경우, 상기 전극들을 안정적으로 분리하고 쇼트 결함을 방지할 수 있다.
도 9의 실시예에서, 제1 전극(ELT1), 제2 전극(ELT2) 및 중간 전극(IET)은 표시층(DPL)의 동일한 층에 배치되며, 동시에 또는 순차적으로 형성될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다. 도 9의 실시예에서, 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에 배치되는 전극들을 동일 층에 동시 형성할 경우, 화소 공정을 간소화하고 제조 효율을 높일 수 있다.
한편, 도 4의 실시예에서와 같이 각각의 서브 화소(SPX)가 병렬 구조의 발광부(EMU)를 포함할 경우, 상기 서브 화소(SPX)는 중간 전극(IET)을 포함하지 않을 수 있다. 이 경우, 제1 전극(ELT1)은 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치되고, 제2 전극(ELT2)은 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치될 수 있다.
제1 전극(ELT1), 제2 전극(ELT2) 및 중간 전극(IET)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1), 제2 전극(ELT2) 및 중간 전극(IET)은, 발광 소자들(LD)로부터 방출된 광이 투과할 수 있도록 투명한 도전성 물질을 포함할 수 있다.
일 실시예에서, 표시 패널(DP)은 발광 소자들(LD)의 상부에 제공된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 발광 소자들(LD)이 배열된 각각의 발광 영역(EA)에는 광 변환층(CCL)이 배치될 수 있다.
또한, 표시 패널(DP)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 이에 따라, 서브 화소들(SPX) 사이의 광 간섭을 방지할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하는 파장 변환 입자들(또는 컬러 변환 입자들), 및/또는 발광 소자들(LD)로부터 방출된 빛을 산란시켜 출광 효율을 높이는 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 각각의 발광부(EMU) 상에는, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함하는 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 각각의 광 변환층(CCL)이 제공될 수 있다.
예를 들어, 어느 하나의 서브 화소(SPX)가 적색(또는, 녹색)의 서브 화소로 설정되고, 상기 서브 화소(SPX)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 서브 화소(SPX)의 발광부(EMU) 상에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
서브 화소들(SPX)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제4 절연층(INS4)이 형성될 수 있다.
일 실시예에서, 제4 절연층(INS4)은 유기 및/또는 무기 절연막을 포함하며, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 제4 절연층(INS4)은 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 서브 화소들(SPX)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 서브 화소(SPX1)의 제1 발광부(EMU1) 상에 배치된 제1 컬러 필터(CF1), 제2 서브 화소(SPX2)의 제2 발광부(EMU2) 상에 배치된 제2 컬러 필터(CF2), 및 제3 서브 화소(SPX3)의 제3 발광부(EMU3) 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치되어, 서브 화소들(SPX) 사이의 광 간섭을 차단할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각각 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)(특히, 상기 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3) 각각의 발광 영역(EA))의 상부에 서로 분리되어 형성되고, 상기 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제5 절연층(INS5)을 포함한 적어도 하나의 유기 및/또는 무기 절연막을 포함할 수 있다. 제5 절연층(INS5)은 화소 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록, 표시 영역(DA)에 전면적으로 형성될 수 있다.
제5 절연층(INS5)은, 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제5 절연층(INS5)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlxOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제5 절연층(INS5)은 다중 층으로 형성될 수 있다. 예를 들어, 제5 절연층(INS5)은, 적어도 두 층의 무기 절연막들과, 상기 적어도 두 층의 무기 절연막들의 사이에 개재된 적어도 한 층의 유기 절연막을 포함할 수 있다. 다만, 제5 절연층(INS5)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제5 절연층(INS5)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
도 10은 본 발명의 일 실시예에 의한 표시 영역(DA)의 화소 회로층(PCL)을 나타내는 평면도이다. 예를 들어, 도 10은 도 6의 제1 화소(PXL1) 및 제2 화소(PXL2)가 배치된 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)을 중심으로, 화소 회로층(PCL)의 구조에 대한 실시예를 나타내기로 한다.
도 11은 도 10의 제1 화소(PXL1)를 나타내는 평면도이다. 제2 화소(PXL2)를 비롯한 다른 화소들(PXL)은, 제1 화소(PXL1)와 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
도 10 및 도 11에서는 화소 회로층(PCL)의 회로 소자들 및 배선들과, 표시층(DPL)의 발광부들(EMU)(특히, 발광부들(EMU) 각각의 발광 영역(EA)) 사이의 평면상 위치 관계를 나타낼 수 있도록 표시층(DPL)에 배치되는 제1 뱅크(BNK1)를 함께 도시하기로 한다.
도 3 내지 도 11을 참조하면, 화소 회로층(PCL)은 각각의 화소 영역(PXA)에 배치된 복수의 화소 회로들(PXC)을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 각 화소 영역(PXA)의 제1 회로 영역(SPXA1), 제2 회로 영역(SPXA2), 및 제3 회로 영역(SPXA3)에 배치된 제1 화소 회로(PXC1), 제2 화소 회로(PXC2), 및 제3 화소 회로(PXC3)를 포함할 수 있다.
화소 회로층(PCL)은 화소들(PXL)에 연결된 각종 배선들을 더 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 및 제1 및 제2 전원선들(PL1, PL2)을 더 포함할 수 있다. 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 및 제1 및 제2 전원선들(PL1, PL2)의 배열 구조, 연장 방향, 및/또는 단면 상에서의 위치 등에 대해서는 도 6 내지 도 9의 실시예들에서 설명하였으므로, 이에 대한 상세한 설명은 생략하기로 한다.
화소 회로층(PCL)은, 상기 화소 회로층(PCL)에 배치된 소정의 회로 소자들, 전극들, 및/또는 배선들을 서로 연결하기 위한 다수의 컨택홀들(CH)을 더 포함할 수 있다. 편의상, 도 10 및 도 11에서는 화소 회로층(PCL) 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
일 실시예에서, 적어도 하나의 배선은 베이스 층(BSL) 상의 서로 다른 층에 배치된 적어도 두 개의 서브 배선들을 포함할 수 있다. 예를 들어, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 제2 서브 주사선들(SLn_V, SLn+1_V)을 비롯한 주사선들(SL) 각각의 제2 서브 주사선은, 하부 금속층들(BML)과 동일 층에 배치된 메인 배선(MLI), 게이트 전극들(GE)과 동일 층에 배치된 제1 서브 배선(SLI1), 및 소스 및 드레인 전극들(SE, DE)과 동일 층에 배치된 제2 서브 배선(SLI2)을 포함한 다중 층의 배선으로 형성될 수 있다. 메인 배선(MLI), 제1 서브 배선(SLI1), 및 제2 서브 배선(SLI2)은 해당 제2 서브 주사선에 형성된 컨택홀들(CH)을 통해 서로 연결될 수 있다. 이에 따라, 주사선들(SL)의 저항을 저감 또는 최소화하여 신호 지연을 방지하고 화소들(PXL)을 안정적으로 구동할 수 있다.
화소 회로층(PCL)은, 표시층(DPL)과의 사이에 형성된 제1 컨택홀들(CH1), 제2 컨택홀들(CH2), 제4 컨택홀들(CH4), 및 제5 컨택홀들(CH5)을 더 포함할 수 있다. 도 10 및 도 11에서는 하나의 제4 컨택홀(CH4)만이 도시되었으나, 도 10 및 도 11에 도시된 구조는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 표시 영역(DA)에서 반복적으로 배치될 것이므로, 화소 회로층(PCL)은 복수의 제4 컨택홀들(CH4)을 포함할 수 있다.
각각의 제1 컨택홀(CH1)은 각각의 화소 회로(PXC)와 이에 대응하는 발광부(EMU)를 연결할 수 있다. 예를 들어, 각각의 제1 서브 화소(SPX1)에 형성된 제1 컨택홀(CH1)은 제1 화소 회로(PXC1)와 제1 발광부(EMU1)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있다. 유사하게, 각각의 제2 서브 화소(SPX2)에 형성된 제1 컨택홀(CH1)은 제2 화소 회로(PXC2)와 제2 발광부(EMU2)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있고, 각각의 제3 서브 화소(SPX3)에 형성된 제1 컨택홀(CH1)은 제3 화소 회로(PXC3)와 제3 발광부(EMU3)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있다.
제2 컨택홀들(CH2)은 제2 전원선(PL2)과, 발광부들(EMU)의 제2 정렬 전극들(ALE2)을 연결할 수 있다. 예를 들어, 제2 컨택홀들(CH2)은 두 개 이상의 수평 라인들마다 반복적으로 배치되는 제2-2 서브 전원선들(PL2_H)과, 상기 제2-2 서브 전원선들(PL2_H)의 주변에 위치한 발광부들(EMU)의 제2 정렬 전극들(ALE2)의 사이에 형성될 수 있다. 이에 따라, 화소들(PXL)의 제조 공정(일 예로, 발광 소자들(LD)의 정렬 공정)에서, 제2 전원선(PL2)을 통해 제2 정렬 전극들(ALE2)에 제2 정렬 신호를 공급할 수 있다.
각각의 제4 컨택홀(CH4)("제1 컨택부(CNT1)"라고도 함)은 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 서로 인접한 적어도 두 화소들(PXL)의 발광부들(EMU)과 제2 전원선(PL2)을 연결할 수 있다. 예를 들어, 제1 화소(PXL1)와 제2 화소(PXL2)의 사이에 배치된 제4 컨택홀(CH4)은, 제1 및 제2 화소들(PXL1, PXL2)의 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)에 형성된 제2 전극들(ELT2)을, 제1 화소(PXL1)와 제2 화소(PXL2)의 사이에 배치된 제2-2 서브 전원선(PL2_H)에 공통으로 연결할 수 있다.
제5 컨택홀들(CH5)은 제1 전원선(PL1)과, 표시층(DPL)의 플로우팅 패턴들(도 12의 FPT)을 연결할 수 있다. 예를 들어, 제5 컨택홀들(CH5)은 두 개 이상의 수평 라인들마다 반복적으로 배치되는 제1-2 서브 전원선들(PL1_H)과, 상기 제1-2 서브 전원선들(PL1_H)과 중첩되는 플로우팅 패턴들(FPT)의 사이에 형성될 수 있다. 플로우팅 패턴들(FPT)은 화소 제조 공정에서 먼저 제1 정렬 전극들(ALE1)과 일체로 형성되어 상기 제1 정렬 전극들(ALE1)과 함께 제1 정렬 배선을 구성할 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 공정에서, 제1 전원선(PL1)을 통해 제1 정렬 배선에 제1 정렬 신호를 공급할 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후에는 제5 컨택홀들(CH5)의 주변에서 제1 정렬 배선을 끊어, 플로우팅 패턴들(FPT)을 제1 정렬 전극들(ALE1)로부터 분리할 수 있다. 이에 따라, 서브 화소들(SPX)을 개별적으로 구동할 수 있게 된다.
한편, 각각의 제1 컨택홀(CH1), 제2 컨택홀(CH2), 제4 컨택홀(CH4), 및 제5 컨택홀(CH5)은, 적어도 하나의 컨택홀 및/또는 비아홀로 구성될 수 있다. 예를 들어, 각각의 제1 컨택홀(CH1), 제2 컨택홀(CH2), 제4 컨택홀(CH4), 및 제5 컨택홀(CH5)은 해당 위치에 형성된 단일의 컨택홀(또는, 컨택부) 또는 비아홀로 구성되거나, 해당 위치에 밀집하여 형성되며 서로 동일한 요소들을 연결하는 두 개 이상의 컨택홀 및/또는 비아홀을 포함할 수 있다.
각각의 화소 회로(PXC)는, 각각의 회로 영역(SPXA)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 제1 화소 회로(PXC1)는 해당 화소 영역(PXA)의 제1 회로 영역(SPXA1)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다. 유사하게, 제2 화소 회로(PXC2)는 해당 화소 영역(PXA)의 제2 회로 영역(SPXA2)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있고, 제3 화소 회로(PXC3)는 해당 화소 영역(PXA)의 제3 회로 영역(SPXA3)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
각각의 제1 트랜지스터(M1)는 제1 반도체 패턴(SCP1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 또한, 각각의 제1 트랜지스터(M1)는 제1 게이트 전극(GE1)과 중첩되는 하부 금속층(BML)을 더 포함할 수 있다.
제1 반도체 패턴(SCP1)은, 제1 게이트 전극(GE1) 및 하부 금속층(BML)과 중첩되며, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다. 예를 들어, 제1 반도체 패턴(SCP1)의 양 단부들은 각각의 컨택홀(CH)을 통해 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다.
제1 게이트 전극(GE1)은, 커패시터(Cst)의 하부 전극(LE) 및 제2 소스 전극(SE2)에 연결될 수 있다. 예를 들어, 제1 게이트 전극(GE1)은, 커패시터(Cst)의 하부 전극(LE)과 일체로 연결되며, 적어도 하나의 컨택홀(CH)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
제1 소스 전극(SE1)은, 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)에 연결될 수 있다. 예를 들어, 제1 소스 전극(SE1)은, 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)과 일체로 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 각각의 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 발광부(EMU)에 형성된 제1 전극(ELT1)에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)의 제1 소스 전극(SE1), 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)은, 제1 화소 회로(PXC1)와 제1 발광부(EMU1)를 연결하는 제1 컨택홀(CH1)을 통해 제1 발광부(EMU1)의 제1 정렬 전극(ALE1)에 연결되고, 상기 제1 정렬 전극(ALE1)을 통해 제1 발광부(EMU1)의 제1 전극(ELT1)에 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 전원선(PL1)에 연결될 수 있다. 예를 들어, 제1 드레인 전극(DE1)은 적어도 하나의 컨택홀(CH)을 통해 제1-1 서브 전원선(PL1_V)에 연결될 수 있다.
하부 금속층(BML)은 제1 반도체 패턴(SCP1) 및 제1 게이트 전극(GE1)과 중첩되며, 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 하부 금속층(BML)은 적어도 하나의 컨택홀(CH)을 통해 제1 소스 전극(SE1)에 연결될 수 있다.
각각의 제2 트랜지스터(M2)는 제2 반도체 패턴(SCP2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 반도체 패턴(SCP2)은, 제2 게이트 전극(GE2)과 중첩되며, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다. 예를 들어, 제2 반도체 패턴(SCP2)의 양 단부들은 각각의 컨택홀(CH)을 통해 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다.
제2 게이트 전극(GE2)은, 주사선(SL)에 연결될 수 있다. 예를 들어, 제2 게이트 전극(GE2)은 적어도 하나의 컨택홀(CH)을 통해 각각의 주사선(SL)(일 예로, 제n 주사선(SLn)의 제1 서브 주사선(SLn_H))에 연결될 수 있다.
제2 소스 전극(SE2)은, 커패시터(Cst)의 하부 전극(LE) 및 제1 게이트 전극(GE1)에 연결될 수 있다. 예를 들어, 제2 소스 전극(SE2)은 적어도 하나의 컨택홀(CH)을 통해 커패시터(Cst)의 하부 전극(LE) 및 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 전극(DE2)은, 해당 서브 화소(SPX)의 서브 데이터선에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제1 서브 데이터선(D1)에 연결되고, 제2 화소 회로(PXC2)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제2 서브 데이터선(D2)에 연결되며, 제3 화소 회로(PXC3)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제3 서브 데이터선(D3)에 연결될 수 있다.
각각의 제3 트랜지스터(M3)는 제3 반도체 패턴(SCP3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 반도체 패턴(SCP3)은, 제3 게이트 전극(GE3)과 중첩되며, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다. 예를 들어, 제3 반도체 패턴(SCP3)의 양 단부들은 각각의 컨택홀(CH)을 통해 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다.
제3 게이트 전극(GE3)은, 각각의 주사선(SL)에 연결되거나, 주사선(SL)과 분리된 별도의 제어선(SSL)에 연결될 수도 있다. 일 실시예에서, 제3 게이트 전극(GE3)은 제2 게이트 전극(GE2)과 일체로 연결되며, 적어도 하나의 컨택홀(CH)을 통해 각각의 주사선(SL)에 연결될 수 있다.
제3 소스 전극(SE3)은, 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 제3 소스 전극(SE3)은, 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)과 일체로 연결될 수 있다.
제3 드레인 전극(DE3)은, 센싱선(SENL)에 연결될 수 있다. 예를 들어, 제3 드레인 전극(DE3)은 적어도 하나의 컨택홀(CH)을 통해 센싱선(SENL)에 연결될 수 있다.
커패시터(Cst)는 하부 전극(LE) 및 상부 전극(UE)을 포함할 수 있다.
커패시터(Cst)의 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)에 연결될 수 있다. 예를 들어, 커패시터(Cst)의 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)과 일체로 연결될 수 있다.
커패시터(Cst)의 상부 전극(UE)은 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)에 연결될 수 있다. 예를 들어, 커패시터(Cst)의 상부 전극(UE)은 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)과 일체로 연결될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 하부 금속층들(BML), 및 제1 방향(DR1)으로 연장된 적어도 일부의 배선들은 화소 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 하부 금속층들(BML), 제2 서브 주사선들(일 예로, 도 6의 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 제2 서브 주사선들(SLn_V, SLn+1_V)을 포함한 제2 서브 주사선들의 메인 배선들(MLI)), 제1-1 서브 전원선들(PL1_V), 센싱선들(SENL), 데이터선들(DL)(일 예로, 제1, 제2 및 제3 서브 데이터선들(D1, D2, D3)), 및 제2-1 서브 전원선들(PL2_V)은 화소 회로층(PCL)의 제1 도전층에 배치되며, 동시에 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 반도체 패턴들(SCP)은, 화소 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 반도체 패턴들(SCP)은, 화소 회로층(PCL)의 반도체층에 배치되며, 동시에 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 게이트 전극들(GE), 커패시터들(Cst)의 하부 전극들(LE), 및/또는 적어도 하나의 서브 배선(일 예로, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 제2 서브 주사선들(SLn_V, SLn+1_V)을 포함한 제2 서브 주사선들의 제1 서브 배선들(SLI1))은, 화소 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극들(GE), 커패시터들(Cst)의 하부 전극들(LE), 및 제2 서브 주사선들의 제1 서브 배선들(SLI1)은, 화소 회로층(PCL)의 제2 도전층(일 예로, 게이트층)에 배치되며, 동시에 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 소스 전극들(SE), 드레인 전극들(DE), 커패시터들(Cst)의 상부 전극들(UE), 제2 방향(DR2)으로 연장된 적어도 일부의 배선들, 및/또는 적어도 하나의 서브 배선(일 예로, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 제2 서브 주사선들(SLn_V, SLn+1_V)을 포함한 제2 서브 주사선들의 제2 서브 배선들(SLI2))은, 화소 회로층(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 소스 전극들(SE), 드레인 전극들(DE), 커패시터들(Cst)의 상부 전극들(UE), 제1 서브 주사선들(일 예로, 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 제1 서브 주사선들(SLn_H, SLn+1_H)), 제1-2 서브 전원선들(PL1_H), 제2-2 서브 전원선들(PL2_H), 및 제2 서브 주사선들의 제2 서브 배선들(SLI2)은, 화소 회로층(PCL)의 제3 도전층(일 예로, 소스-드레인층)에 배치될 수 있다.
도 10 및 도 11의 실시예에서는, 화소 회로층(PCL)의 회로 소자들 및 배선들을 효율적으로 배치함으로써, 각각의 화소 회로(PXC)가 차지하는 면적을 축소할 수 있다. 이에 따라, 상술한 실시예에 의한 화소(PXL)는 고해상도의 표시 장치(DD)에서와 같이 화소 영역(PXA)의 면적이 협소한 고해상도의 표시 장치(DD) 등에 유용하게 적용될 수 있다.
도 12는 본 발명의 일 실시예에 의한 표시 영역(DA)의 표시층(DPL)을 나타내는 평면도이다. 예를 들어, 도 12는 도 6의 제1 화소(PXL1) 및 제2 화소(PXL2)가 배치된 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)을 중심으로, 표시층(DPL)의 구조에 대한 실시예를 나타내기로 한다. 일 실시예에서, 도 12의 표시층(DPL)은 도 10의 화소 회로층(PCL)과 중첩되도록 배치될 수 있다. 예를 들어, 도 12의 표시층(DPL)은 도 10의 화소 회로층(PCL)의 상부에 배치될 수 있다. 도 13은 도 12의 제2 전극들(ELT2)(통합 전극(IELT)) 및 제1 뱅크(BNK1)를 나타내는 평면도이다.
도 3 내지 도 13을 참조하면, 각각의 발광부(EMU)는, 적어도 하나의 제1 정렬 전극(ALE1), 적어도 하나의 제2 정렬 전극(ALE2), 적어도 하나의 발광 소자(LD), 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함할 수 있다. 일 시 실시예에서, 각각의 발광부(EMU)는 적어도 두 개의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함하며, 상기 직렬 단들의 사이에 연결되는 적어도 하나의 중간 전극(IET)을 더 포함할 수 있다.
예를 들어, 발광부(EMU)는, 발광 영역(EA)의 중앙에 위치한 제1 정렬 전극(ALE1), 및 상기 제1 정렬 전극(ALE1)의 양측에 위치한 복수의 제2 정렬 전극들(ALE2)을 포함할 수 있다. 일 실시예에서, 제1 정렬 전극(ALE1)의 좌측에 위치한 제2 정렬 전극(ALE2)은 해당 서브 화소(SPX)의 좌측에 인접한 이웃 서브 화소(SPX)의 제2 정렬 전극(ALE2)(일 예로, 상기 이웃 서브 화소(SPX)에서 제1 정렬 전극(ALE1)의 우측에 위치한 제2 정렬 전극(ALE2))과 일체로 연결될 수 있다. 유사하게, 제1 정렬 전극(ALE1)의 우측에 위치한 제2 정렬 전극(ALE2)은 해당 서브 화소(SPX)의 우측에 인접한 이웃 서브 화소(SPX)의 제2 정렬 전극(ALE2)(일 예로, 상기 이웃 서브 화소(SPX)에서 제1 정렬 전극(ALE1)의 좌측에 위치한 제2 정렬 전극(ALE2))과 일체로 연결될 수 있다. 또한, 표시 영역(DA)에 배치된 제2 정렬 전극들(ALE2)은 상기 표시 영역(DA)의 내부 및/또는 그 주변에서 일체 또는 비일체로 서로 연결될 수 있다.
서브 화소들(SPX) 각각의 제1 정렬 전극(ALE1)은, 화소 회로층(PCL)과 각각의 제1 전극(ELT1)의 사이에 위치하도록 표시층(DPL)에 배치될 수 있다. 또한, 서브 화소들(SPX) 각각의 제1 정렬 전극(ALE1)은, 각각의 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 화소 회로(PXC)에 연결되고, 각각의 제3 컨택홀(CH3)을 통해 해당 서브 화소(SPX)의 제1 전극(ELT1)에 연결될 수 있다. 이에 따라, 각 서브 화소(SPX)의 화소 회로(PXC)가 발광부(EMU)의 제1 전극(ELT1)에 연결될 수 있다.
한편, 표시 영역(DA)에 제공된 제1 정렬 전극들(ALE1)은, 화소 제조 공정에서 먼저 서로 연결되도록 형성될 수 있다. 예를 들어, 제1 정렬 전극들(ALE1)은 플로우팅 패턴들(FPT)과 일체로 연결되도록 형성되어 제1 정렬 배선을 구성할 수 있다. 플로우팅 패턴들(FPT)은 제5 컨택홀들(CH5)을 통해 화소 회로층(PCL)의 제1 전원선(PL1)(일 예로, 제1-2 서브 전원선들(PL1_H))에 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 공정에서, 제1 전원선(PL1)을 통해 제1 정렬 배선에 제1 정렬 신호를 공급할 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후, 제5 컨택홀들(CH5)의 주변에서 제1 정렬 배선을 끊어, 제1 정렬 전극들(ALE1)과 제1 전원선(PL1) 사이의 연결을 끊을 수 있다. 예를 들어, 플로우팅 패턴들(FPT)의 주변(일 예로, 상단 및 하단 영역들)에 위치한 단선 영역들(OPA)("오픈 영역들" 또는 "식각 영역들"이라고도 함)에서 제1 정렬 배선을 끊음으로써, 상기 제1 정렬 배선을 제1 정렬 전극들(ALE1)과 플로우팅 패턴들(FPT)로 분리할 수 있다. 또한, 이웃한 화소 행들 사이의 단선 영역들(OPA)에서 제1 정렬 배선을 끊어 이웃한 서브 화소들(SPX)의 제1 정렬 전극들(ALE1)을 분리할 수 있다. 이에 따라, 서브 화소들(SPX)의 제1 정렬 전극들(ALE1)이 서로 분리되어, 서브 화소들(SPX)은 개별적으로 구동할 수 있게 된다.
서브 화소들(SPX)의 제2 정렬 전극들(ALE2)은, 화소 회로층(PCL)과 각각의 제2 전극(ELT2)의 사이에 위치하도록 표시층(DPL)에 배치될 수 있다. 또한, 서브 화소들(SPX)의 제2 정렬 전극들(ALE2)은, 각각의 제1 정렬 전극(ALE1)으로부터 이격되어 상기 제1 정렬 전극(ALE1)의 주변에 위치할 수 있다.
서브 화소들(SPX)의 제2 정렬 전극들(ALE2)은 서로 일체 또는 비일체로 연결되며, 제2 전원선(PL2)에 공통으로 연결될 수 있다. 일 예로, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 이웃한 서브 화소들(SPX)의 제2 정렬 전극들(ALE2)은 서로 일체로 연결될 수 있다.
제2 정렬 전극들(ALE2)은 제2 컨택홀들(CH2)을 통해 제2 전원선(PL2)(일 예로, 제2-2 서브 전원선들(PL2_H))에 연결될 수 있다. 일 실시예에서, 제2 정렬 전극들(ALE2)은 복수의 화소들(PXL)을 포함한 하나의 화소 그룹마다 하나씩 형성된 제4 컨택홀들(CH4)을 통해 서브 화소들(SPX)의 제2 전극들(ELT2)에도 연결될 수 있다.
제2 정렬 전극들(ALE2)은, 발광 소자들(LD)의 정렬 공정에서 제2 전원선(PL2)을 통해 제2 정렬 신호를 공급받을 수 있다. 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 정렬 배선과 제2 정렬 전극들(ALE2)(또는, 상기 제2 정렬 전극들(ALE2)에 의해 형성된 제2 정렬 배선)의 사이에 전계가 형성되어, 제1 정렬 배선과 제2 정렬 전극들(ALE2)의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다.
표시 장치(DD)의 실 구동 시에는 제2 전원선(PL2)을 통해 제2 정렬 전극들(ALE2)로 제2 전원(VSS)을 공급할 수 있다. 이에 따라, 각각의 서브 화소(SPX)에 구동 전류가 흐를 수 있다.
제1 정렬 전극들(ALE1) 및 제2 정렬 전극들(ALE2)은 발광부들(EMU)의 발광 영역들(EA)에서 각각이 제1 방향(DR1)을 따라 연장되며 제2 방향(DR2)을 따라 서로 이격될 수 있다. 다만, 제1 정렬 전극들(ALE1) 및 제2 정렬 전극들(ALE2)의 형상, 크기, 개수, 위치, 및/또는 이들의 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
제1 정렬 전극들(ALE1) 및 제2 정렬 전극들(ALE2) 등이 배치된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 서브 화소들(SPX) 각각의 발광 영역(EA)을 둘러싸도록 배치되며, 제1 방향(DR1)을 따라 이웃한 화소들(PXL)(일 예로, 제1 및 제2 화소들(PXL1, PXL2)) 사이의 영역에서는 일괄적으로 제거될 수 있다.
예를 들어, 제1 뱅크(BNK1)는, 제1 서브 화소들(SPX1) 각각의 제1 발광 영역(EA1), 제2 서브 화소들(SPX2) 각각의 제2 발광 영역(EA2), 및 제3 서브 화소들(SPX3) 각각의 제3 발광 영역(EA3)에 대응하여 개별적으로 개구된 제1 개구부들(OPAb1), 및 제1 방향(DR1)을 따라 순차적으로 배열된 화소 행들의 사이에서 일괄적으로 개구된 제2 개구부들(OPAb2)을 포함할 수 있다. 일 예로, 제1 뱅크(BNK1)는 각각의 발광 영역(EA)에 발광 소자들(LD)을 공급하기 위하여 발광 영역들(EA)을 구획하는 데에 필요한 영역(발광 영역들(EA)의 주변 영역)에만 형성될 수 있고, 이를 제외한 나머지 영역에는 형성되지 않을 수 있다.
발광 소자들(LD)은 각각의 발광 영역(EA)에서 제1 정렬 전극(ALE1)과 제2 정렬 전극들(ALE2)의 사이에 정렬될 수 있다. 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 배치 및/또는 정렬된다고 함은, 평면 상에서 보았을 때, 발광 소자들(LD) 각각의 적어도 일 부분이 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 영역에 위치함을 의미할 수 있다. 또한, 각각의 발광 소자(LD)는 주변에 위치한 제1 정렬 전극(ALE1) 및/또는 제2 정렬 전극(ALE2)과 중첩되거나 중첩되지 않을 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의(일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의) 무기 발광 다이오드일 수 있다. 일 예로, 각각의 발광 소자(LD)는 질화물계 반도체를 성장시켜 봉(rod) 형상으로 식각함에 의해 제조된 초소형의 무기 발광 다이오드일 수 있다. 다만, 각각의 발광부(EMU)를 구성하는 발광 소자들(LD)의 종류, 크기, 형상, 구조 및/또는 개수 등은 변경될 수 있다.
일 실시예에서, 발광 소자들(LD)은 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각각의 발광 영역(EA)에 공급될 수 있다. 발광 소자들(LD)이 각각의 발광 영역(EA)에 공급된 상태에서 서브 화소들(SPX)의 제1 및 제2 정렬 전극들(ALE1, ALE2)(또는, 제1 및 제2 정렬 배선들)에 각각 제1 및 제2 정렬 신호들을 인가하면, 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
일 실시예에서, 발광 소자들(LD)은, 제1 정렬 전극(ALE1)과 어느 하나의 제2 정렬 전극(ALE2)(일 예로, 제1 정렬 전극(ALE1)의 우측에 위치한 제2 정렬 전극(ALE2))의 사이에 정렬된 제1 발광 소자들(LD1)과, 제1 정렬 전극(ALE1)과 다른 하나의 제2 정렬 전극(ALE2)(일 예로, 제1 정렬 전극(ALE1)의 좌측에 위치한 제2 정렬 전극(ALE2))의 사이에 정렬된 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에는 제1 전극(ELT1)이 배치되고, 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에는 중간 전극(IET)이 배치될 수 있다. 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에는 중간 전극(IET)이 배치되고, 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에는 제2 전극(ELT2)이 배치될 수 있다.
각각의 제1 전극(ELT1)은, 해당 발광 영역(EA)에 정렬된 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결되도록 상기 제1 단부들(EP1) 상에 배치될 수 있다. 또한, 각각의 제1 전극(ELT1)은 해당 발광부(EMU)에 형성된 제3 컨택홀(CH3)을 통해 각각의 제1 정렬 전극(ALE1)에 연결되고, 상기 제1 정렬 전극(ALE1)을 통해 해당 서브 화소(SPX)의 화소 회로(PXC)에 연결되며, 상기 화소 회로(PXC)를 통해 제1 전원선(PL1)에 연결될 수 있다.
일 실시예에서, 서브 화소들(SPX)의 제3 컨택홀들(CH3)은 발광 영역(EA)의 외부에 배치되며, 제1 뱅크(BNK1)와 중첩되지 않는 영역에 형성될 수 있다. 예를 들어, 제3 컨택홀들(CH3)은, 제1 뱅크(BNK1)의 제2 개구부들(OPAb2)에 대응하는 영역(일 예로, 제1 뱅크(BNK1)가 형성되지 않으며 발광 소자들(LD)이 공급되지 않는 비잉크젯 영역)에 형성되며, 제1 뱅크(BNK1)로부터 일정 거리 이상 이격된 위치에 형성될 수 있다. 이 경우, 제1 뱅크(BNK1)에 의한 단차가 발생하는 영역을 회피해 비교적 평탄한 영역 상에 제3 컨택홀들(CH3)을 형성할 수 있다. 이에 따라, 제1 전극들(ELT1) 및 제3 컨택홀들(CH3)을 용이하게 및/또는 안정적으로 형성할 수 있다. 또한, 제1 전극들(ELT1) 및 제3 컨택홀들(CH3)이 안정적으로 형성됨에 따라, 화소 불량(일 예로, 제1 전극들(ELT1)의 형성에 이용되는 도전막의 잔사로 인한 쇼트 결함 등)을 방지 또는 저감할 수 있다. 상술한 실시예의 경우, 발광 영역들(EA)을 구획하기 위해 필요한 최소한의 영역들을 제외한 나머지 영역들에서 제1 뱅크(BNK1)를 제거함으로써, 제3 컨택홀들(CH3)과 제1 뱅크(BNK1) 사이의 이격 거리를 충분히 확보할 수 있다.
각각의 중간 전극(IET)은, 해당 발광 영역(EA)에 정렬된 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결되도록 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있다. 각각의 중간 전극(IET)은 제1 및 제2 발광 소자들(LD1, LD2)을 통해 제1 및 제2 전극들(ELT1, ELT2)에 연결될 수 있다.
각각의 제2 전극(ELT2)은, 해당 발광 영역(EA)에 정렬된 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결되도록 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치될 수 있다.
일 실시예에서, 제1 방향(DR1)을 따라 순차적으로 배열된 적어도 두 개의 화소들(PXL)을 포함한 복수의 화소들(PXL)은 하나의 화소 그룹을 형성하고, 상기 화소 그룹에 포함된 서브 화소들(SPX)의 제2 전극들(ELT2)은, 서로 일체로 연결되어 하나의 통합 전극(IELT)을 구성할 수 있다. 상기 통합 전극(IELT)은 상기 복수의 화소들(PXL)의 사이 및/또는 그 주변에 형성된 제4 컨택홀(CH4)(제1 컨택부(CNT1))을 통해 제2 전원선(PL2)에 연결될 수 있다. 예를 들어, 각각의 통합 전극(IELT)은 제2-2 서브 전원선(PL2_H)과 중첩되는 영역에서 제2 방향(DR2)으로 연장되며, 각각의 제4 컨택홀(CH4)을 통해 제2-2 서브 전원선(PL2_H)에 연결될 수 있다. 일 예로, 제1 및 제2 화소들(PXL1, PXL2)의 서브 화소들(SPX)의 제2 전극들(ELT2)은, 일체로 패터닝되어 하나의 통합 전극(IELT)을 구성하며, 상기 제1 및 제2 화소들(PXL1, PXL2)의 사이에 형성된 하나의 제4 컨택홀(CH4)을 통해 상기 제4 컨택홀(CH4)의 하부에 배치된 제2-2 서브 전원선(PL2_H)에 공통으로 연결될 수 있다.
통합 전극(IELT)은, 제4 컨택홀(CH4)을 통해 제2-2 서브 전원선(PL2_H)에 바로 연결되거나, 상기 제4 컨택홀(CH4) 및 상기 제4 컨택홀(CH4)과 중첩된 제2 정렬 전극(ALE2)을 통해 제2-2 서브 전원선(PL2_H)에 연결될 수 있다. 상기 제2-2 서브 전원선(PL2_H)은 통합 전극(IELT)의 제2 패턴부(PT2)와 중첩될 수 있다. 예를 들어, 상기 제2-2 서브 전원선(PL2_H)은 적어도 제4 컨택홀(CH4)이 형성된 영역에서 통합 전극(IELT)의 제2 패턴부(PT2)와 중첩되며, 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장될 수 있다.
도 12 및 도 13에 도시된 구조는 표시 영역(DA)에 반복적으로 배치될 수 있다. 예를 들어, 표시 영역(DA)에서 제1 방향(DR1)을 따라 서로 인접한 두 개의 화소들(PXL)이 쌍을 이뤄 하나의 화소 그룹을 형성하고, 각 화소 그룹에 포함된 서브 전극들(SPX)의 제2 전극들(ELT2)이 일체로 연결되어 하나의 통합 전극(IELT)을 구성할 수 있다. 또한, 하나의 통합 전극(IELT)은 하나의 제4 컨택홀(CH4)을 통해 화소 회로층(PCL)의 제2 전원선(PL2)에 연결될 수 있다.
하나의 통합 전극(IELT)이 형성되는 화소 그룹에 포함되는 화소들(PXL) 및/또는 서브 화소들(SPX)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 컨택 저항 등의 요인을 고려하여 표시 영역(DA)에 서로 인접하여 배열된 k(k는 2 이상의 자연수)개의 화소들(PXL)을 하나의 화소 그룹으로 묶어 상기 화소들(PXL)의 서브 화소들(SPX)에 제공되는 제2 전극들(ELT2)을 하나의 통합 전극(IELT)으로 형성할 수 있다.
각각의 화소 그룹은 제1 방향(DR1)을 따라 순차적으로 배열된 적어도 두 개의 화소들(PXL)을 포함하고, 각각의 화소(PXL)는 발광 영역들(EA)이 제2 방향(DR2)을 따라 배열된 복수의 서브 화소들(SPX)을 포함하므로, 통합 전극(IELT)은 메쉬 형상을 가질 수 있다. 예를 들어, 통합 전극(IELT)은, 제1 방향(DR1)으로 연장된 제1 패턴부들(PT1), 및 제2 방향(DR2)으로 연장된 적어도 하나의 제2 패턴부(PT2)를 포함할 수 있다. 일 예로, 통합 전극(IELT)은, 제1 및 제2 화소들(PXL1, PXL2)의 서브 화소들(SPX) 각각에서 제1 방향(DR1)을 따라 연장되는 제1 패턴부들(PT1)과, 제1 및 제2 화소들(PXL1, PXL2)의 사이에서 제2 방향(DR2)을 따라 연장되며 상기 제1 패턴부들(PT1)을 연결하는 제2 패턴부(PT2)를 포함할 수 있다.
상술한 실시예와 같이, 각 그룹의 화소들(PXL)에 포함된 다수의 서브 화소들(SPX)의 제2 전극들(ELT2)이 통합되어 제4 컨택홀(CH4)을 공유하게 되면, 표시 영역(DA)에 형성되는 제4 컨택홀들(CH4)의 개수를 큰 폭으로 감소시킬 수 있다. 일 예로, 제1 화소(PXL1) 및 제2 화소(PXL2)에 포함된 여섯 개의 서브 화소들(SPX)의 제2 전극들(ELT2)을 일체로 패터닝하고, 상기 제2 전극들(ELT2)을 하나의 제4 컨택홀(CH4)을 통해 제2 정렬 전극(ALE2) 및/또는 제2 전원선(PL2)에 연결하게 되면, 서브 화소들(SPX) 각각의 제2 전극(ELT2)을 개별적으로 제2 정렬 전극(ALE2) 및/또는 제2 전원선(PL2)에 연결하는 경우에 비해 제4 컨택홀들(CH4)의 개수를 대략 1/6로 저감할 수 있다. 또한, 세 개 이상의 화소들(PXL)에 포함된 서브 화소들(SPX)의 제2 전극들(ELT2)을 일체로 연결하고, 상기 제2 전극들(ELT2)을 하나의 제4 컨택홀(CH4)을 통해 제2 정렬 전극(ALE2) 및/또는 제2 전원선(PL2)에 연결할 경우, 제4 컨택홀들(CH4)의 개수를 보다 큰 폭으로 저감할 수 있을 것이다.
제4 컨택홀들(CH4)의 개수가 감소함에 따라, 표시 영역(DA) 내에 추가적인 공간을 확보할 수 있다. 확보된 공간은 고해상도의 잉크젯 면적을 확보하도록 발광 영역들(EA)을 확장하는 데에 이용되거나, 추가적인 배선, 패턴 및/또는 소자 등을 배치하는 등의 다른 용도로 활용될 수 있다. 또한, 제4 컨택홀들(CH4)의 개수가 감소함에 따라, 표시 장치(DD)의 제조 공정을 보다 단순화 및/또는 용이화하고 불량률을 저감할 수 있다.
일 실시예에서, 제3 및/또는 제4 컨택홀들(CH3, CH4)은 발광 영역(EA)의 외부에 배치되며, 제1 뱅크(BNK1)와 중첩되지 않는 영역에 형성될 수 있다. 예를 들어, 제3 및 제4 컨택홀들(CH3, CH4)은, 제1 뱅크(BNK1)의 제2 개구부들(OPAb2)에 대응하는 영역에 형성되며, 제1 뱅크(BNK1)로부터 일정 거리 이상 이격된 위치에 형성될 수 있다. 이 경우, 제1 뱅크(BNK1)에 의한 단차가 발생하는 영역을 회피해 평탄한 영역 상에 제3 및 제4 컨택홀들(CH3, CH4)을 형성할 수 있다. 이에 따라, 제1 및 제2 전극들(ELT1, ELT2)을 용이하게 패터닝하고, 제3 및 제4 컨택홀들(CH3, CH4)을 용이하게 형성할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 및 제3 및 제4 컨택홀들(CH3, CH4)이 안정적으로 형성됨에 따라, 화소 불량(일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 형성에 이용되는 도전막의 잔사로 인한 쇼트 결함 등)을 방지 또는 저감할 수 있다.
또한, 발광 영역들(EA)을 구획하기 위해 필요한 최소한의 영역들을 제외한 나머지 영역들에서 제1 뱅크(BNK1)를 일괄적으로 제거할 경우, 제3 및 제4 컨택홀들(CH3, CH4)과 제1 뱅크(BNK1) 사이의 이격 거리를 충분히 확보할 수 있다. 또한, 제1 뱅크(BNK1)의 면적이 축소 또는 최소화됨에 따라, 제1 뱅크(BNK1)의 표면 처리 영역이 축소될 수 있다.
추가적으로, 상술한 실시예와 같이, 각 화소 그룹의 제2 전극들(ELT2)을 제1 및 제2 패턴들(PT1, PT2)을 포함한 메쉬형 통합 전극(IELT)으로 형성하고, 상기 통합 전극(IELT)을 화소 회로층(PCL)의 메쉬형 제2 전원선(PL2)에 연결하게 되면, 제2 전원선(PL2) 및 통합 전극(IELT)의 저항을 보다 큰 폭을 저감할 수 있다. 이에 따라, 제2 전원(VSS)의 전압 강하를 효과적으로 방지하고, 화소들(PXL)에 제2 전원(VSS)을 균일하게 공급할 수 있다.
도 14 내지 도 16은 각각 본 발명의 일 실시예에 의한 제2 전극들(ELT2) 및 제1 뱅크(BNK1)를 나타내는 평면도들이다. 예를 들어, 도 14 내지 도 16은 도 12 및 도 13의 실시예에 대한 서로 다른 변경 실시예들을 나타내는 것으로서, 제2 전극들(ELT2)을 중심으로 각각의 실시예를 설명하기로 한다. 도 14 내지 도 16의 실시예들을 설명함에 있어서, 도 12 및 도 13의 실시예와 유사 또는 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 12 내지 도 14를 참조하면, 제2 전극들(ELT2)이 통합 및/또는 일체로 연결되는 하나의 화소 그룹은, 제2 방향(DR2)에서도 복수의 화소들(PXL)을 포함할 수 있다. 예를 들어, 제1 및 제2 화소들(PXL1, PXL2)과, 제2 방향(DR2)을 따라 상기 제1 및 제2 화소들(PXL1, PXL2)에 이웃한 제3 및 제4 화소들(PXL3, PXL4)의 서브 화소들(SPX)의 제2 전극들(ELT2)을 서로 일체로 형성하여 하나의 통합 전극(IELT)을 구성할 수 있다. 제3 화소(PXL3)는 제2 방향(DR2)을 따라 제1 화소(PXL1)에 후속하여 배치되고, 제4 화소(PXL4)는 제2 방향(DR2)을 따라 제2 화소(PXL2)에 후속하여 배치될 수 있다.
일 예로, 화소 그룹은 2*2 매트릭스 형태로 배열된 제1 내지 제4 화소들(PXL1 내지 PXL4)을 포함하고, 상기 제1 내지 제4 화소들(PXL1 내지 PXL4)에 포함된 서브 화소들(SPX)의 제2 전극들(ELT2)은 서로 일체로 연결되어 하나의 통합 전극(IELT)을 구성할 수 있다. 상기 통합 전극(IELT)은 하나의 제4 컨택홀(CH4)을 통해, 제2 전원선(PL2)(일 예로, 제1 내지 제4 화소들(PXL1 내지 PXL4)이 배치되는 두 화소 행들의 사이에 형성된 제2-2 서브 전원선(PL2_H))에 공통으로 연결될 수 있다.
도 12 내지 도 15를 참조하면, 제2 전극들(ELT2)이 통합 및/또는 일체로 연결되는 하나의 화소 그룹은, 제1 방향(DR1)을 따라 세 개 이상의 화소들(PXL)을 포함할 수 있다. 예를 들어, 제1 및 제2 화소들(PXL1, PXL2)과, 제1 방향(DR1)을 따라 제1 및 제2 화소(PXL1, PXL2)에 후속하여 순차적으로 배치된 제5 및 제6 화소들(PXL5, PXL6)의 서브 화소들(SPX)의 제2 전극들(ELT2)을 서로 일체로 형성하여 하나의 통합 전극(IELT)을 구성할 수 있다.
일 예로, 화소 그룹은 4*1 매트릭스 형태로 배열된 제1, 제2, 제5 및 제6 화소들(PXL1, PXL2, PXL5, PXL6)을 포함하고, 상기 제1, 제2, 제5 및 제6 화소들(PXL1, PXL2, PXL5, PXL6)의 서브 화소들(SPX)의 제2 전극들(ELT2)은 서로 일체로 연결되어 하나의 통합 전극(IELT)을 구성할 수 있다. 상기 통합 전극(IELT)은 하나의 제4 컨택홀(CH4)을 통해, 제2 전원선(PL2)(일 예로, 제1 및 제2 화소들(PXL1, PXL2)이 배치되는 두 화소 행들의 사이에 형성된 제2-2 서브 전원선(PL2_H), 또는 제5 및 제6 화소들(PXL5, PXL6))이 배치되는 두 화소 행들의 사이에 형성된 제2-2 서브 전원선(PL2_H))에 공통으로 연결될 수 있다.
도 12 내지 도 16을 참조하면, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 보다 많은 개수의 화소들(PXL)을 포함하도록 화소 그룹을 구성할 수도 있다. 예를 들어, 제1 및 제2 화소들(PXL1, PXL2), 제2 방향(DR2)을 따라 상기 제1 및 제2 화소들(PXL1, PXL2)에 이웃한 제3 및 제4 화소들(PXL3, PXL4), 제1 방향(DR1)을 따라 제1 및 제2 화소들(PXL1, PXL2)에 후속하여 순차적으로 배치된 제5 및 제6 화소들(PXL5, PXL6), 및 제1 방향(DR1)을 따라 제3 및 제4 화소들(PXL3, PXL4)에 후속하여 순차적으로 배치되며 제2 방향(DR2)을 따라 각각 제5 및 제6 화소들(PXL5, PXL6)에 후속하여 배치된 제7 및 제8 화소들(PXL7, PXL8)의 제2 전극들(ELT2)을 서로 일체로 형성하여 하나의 통합 전극(IELT)을 구성할 수 있다.
일 예로, 화소 그룹은 4*2 매트릭스 형태로 배열된 제1 내지 제8 화소들(PXL1 내지 PXL8)을 포함하고, 상기 제1 내지 제8 화소들(PXL1 내지 PXL8)의 서브 화소들(SPX)의 제2 전극들(ELT2)은 서로 일체로 연결되어 하나의 통합 전극(IELT)을 구성할 수 있다. 상기 통합 전극(IELT)은 하나의 제4 컨택홀(CH4)을 통해, 제2 전원선(PL2)(일 예로, 제1 내지 제4 화소들(PXL1 내지 PXL4)이 배치되는 두 화소 행들의 사이에 형성된 제2-2 서브 전원선(PL2_H), 또는 제5 내지 제8 화소들(PXL5 내지 PXL8))이 배치되는 두 화소 행들의 사이에 형성된 제2-2 서브 전원선(PL2_H))에 공통으로 연결될 수 있다.
상술한 실시예들 외에도, 하나의 화소 그룹을 구성할 수 있는 화소들(PXL)의 개수는 다양하게 변경될 수 있다. 또한, 상술한 실시예들에서는, 하나의 통합 전극(IELT)이 하나의 제4 컨택홀(CH4)을 통해서만 제2 전원선(PL2)에 연결되는 구조를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 통합 전극(IELT)의 크기(일 예로, 길이 및/또는 면적) 및/또는 제4 컨택홀(CH4)에서의 컨택 특성 등을 고려하여, 하나의 통합 전극(IELT)을 두 개 이상의 제4 컨택홀들(CH4)을 통해 제2 전원선(PL2)에 연결할 수도 있을 것이다.
전술한 바와 같은 본 발명의 다양한 실시예들에 따르면, 표시 장치(DD)는, 제1 방향(DR1)을 따라 순차적으로 배열된 제1 화소(PXL1) 및 제2 화소(PXL2)를 포함할 수 있다. 제1 및 제2 화소들(PXL1, PXL2) 각각은, 발광 영역들(EA)을 기준으로 제2 방향(DR2)을 따라 배열된 복수의 서브 화소들(SPX)을 포함할 수 있다. 제1 및 제2 화소들(PXL1, PXL2)을 포함한 적어도 두 화소들(PXL)의 서브 화소들(SPX)에 포함된 제2 전극들(ELT2)은 일체로 연결될 수 있고, 상기 일체로 연결된 제2 전극들(ELT2)은 제4 컨택홀(CH4)(제1 컨택부(CNT1))을 통해 제2 전원선(PL2)에 공통으로 연결될 수 있다. 상술한 실시예들에 따르면, 화소들(PXL)과 제2 전원선(PL2)의 사이에 형성되는 컨택부들(일 예로, 제4 컨택홀들(CH4))의 개수를 저감할 수 있다.
추가적으로, 본 발명의 실시예들에 의한 표시 장치(DD)는, 서브 화소들(SPX) 각각의 발광 영역(EA)을 둘러싸도록 표시 영역(DA)에 배치된 제1 뱅크(BNK1)를 더 포함할 수 있다. 제1 뱅크(BNK1)는, 서브 화소들(SPX)의 발광 영역들(EA)에 대응하여 개별적으로 개구된 제1 개구부들(OPAb1), 및 이웃한 화소 행들의 사이에서 통합적으로 개구된 제2 개구부들(OPAb2)을 포함할 수 있다. 상기 제2 개구부들(OPAb2)이 형성된 영역에서, 서브 화소들(SPX)의 제1 전극들(ELT1) 및 제2 전극들(ELT2)이 각각 제1 정렬 전극들(ALE1) 및 제2 전원선(PL2)에 연결될 수 있다. 이에 따라, 서브 화소들(SPX)의 제1 및 제2 전극들(ELT1, ELT2)을 용이하게 형성하고, 상기 제1 및 제2 전극들(ELT1, ELT2)을 각각 제1 정렬 전극들(ALE1) 및 제2 전원선(PL2)에 연결하기 위한 제3 및 제4 컨택홀들(CH3, CH4)을 용이하게 형성할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ALE1: 제1 정렬 전극 ALE2: 제2 정렬 전극
BNK1: 제1 뱅크 CH1: 제1 컨택홀
CH2: 제2 컨택홀 CH3: 제3 컨택홀
CH4(CNT1): 제4 컨택홀(제1 컨택부) CH5: 제5 컨택홀
DA: 표시 영역 DD: 표시 장치
DPL: 표시층 EA: 발광 영역
ELT1: 제1 전극 ELT2: 제2 전극
EMU: 발광부 IET: 중간 전극
IELT: 통합 전극 LD: 발광 소자
OPAb1: 제1 뱅크의 제1 개구부 OPAb2: 제1 뱅크의 제2 개구부
PCL: 화소 회로층 PL1: 제1 전원선
PL1_V: 제1-1 서브 전원선 PL1_H: 제1-2 서브 전원선
PL2: 제2 전원선 PL2_V: 제2-1 서브 전원선
PL2_H: 제2-2 서브 전원선 PT1: 통합 전극의 제1 패턴부
PT2: 통합 전극의 제2 패턴부 PXA: 화소 영역
PXC: 화소 회로 PXL: 화소
SL: 주사선 SPX: 서브 화소

Claims (20)

  1. 제1 방향을 따라 표시 영역에 순차적으로 배열된 제1 화소 및 제2 화소를 포함하며, 발광 영역들을 기준으로, 각각이 제2 방향을 따라 배열된 서브 화소들을 포함하는 화소들; 및
    상기 화소들에 연결된 제1 전원선 및 제2 전원선을 포함하며,
    상기 서브 화소들 각각은, 발광 소자, 상기 발광 소자와 상기 제1 전원선의 사이에 연결된 제1 전극, 및 상기 발광 소자와 상기 제2 전원선의 사이에 연결된 제2 전극을 포함하고,
    상기 제1 및 제2 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 하나의 통합 전극을 구성하며, 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결된, 표시 장치.
  2. 제1 항에 있어서,
    상기 통합 전극은,
    상기 제1 및 제2 화소들의 서브 화소들 각각에서 상기 제1 방향을 따라 연장되는 제1 패턴부들; 및
    상기 제1 및 제2 화소들의 사이에서 상기 제2 방향을 따라 연장되며, 상기 제1 패턴부들을 연결하는 제2 패턴부를 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 전원선은, 상기 제1 화소와 상기 제2 화소의 사이에 배치된 서브 전원선을 포함하며,
    상기 서브 전원선은, 상기 표시 영역에서 상기 제2 방향을 따라 연장되며, 상기 제2 패턴부와 중첩되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 화소들은, 상기 제2 방향을 따라 상기 제1 화소에 후속하여 배치된 제3 화소, 및 상기 제2 방향을 따라 상기 제2 화소에 후속하여 배치된 제4 화소를 더 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 내지 제4 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 상기 통합 전극을 구성하며, 상기 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결된, 표시 장치.
  6. 제4 항에 있어서,
    상기 화소들은, 상기 제1 방향을 따라 상기 제1 및 제2 화소들에 후속하여 순차적으로 배치된 제5 화소 및 제6 화소를 더 포함하며,
    상기 제1, 제2, 제5 및 제6 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 상기 통합 전극을 구성하며, 상기 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결된, 표시 장치.
  7. 제6 항에 있어서,
    상기 화소들은, 상기 제2 방향을 따라 상기 제5 화소에 후속하여 배치된 제7 화소, 및 상기 제2 방향을 따라 상기 제6 화소에 후속하여 배치된 제8 화소를 더 포함하며,
    상기 제1 내지 제8 화소들의 서브 화소들의 제2 전극들은 서로 일체로 연결되어 상기 통합 전극을 구성하며, 상기 제1 컨택부를 통해 상기 제2 전원선에 공통으로 연결된, 표시 장치.
  8. 제1 항에 있어서,
    상기 화소들의 서브 화소들 각각의 발광 영역을 둘러싸도록 상기 표시 영역에 배치된 제1 뱅크를 더 포함하며,
    상기 제1 뱅크는,
    상기 화소들의 서브 화소들 각각의 발광 영역에 대응하여 개별적으로 개구된 제1 개구부들; 및
    상기 제1 방향을 따라 순차적으로 배열된 화소 행들의 사이에서 일괄적으로 개구된 제2 개구부들을 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 서브 화소들 각각은,
    상기 발광 소자, 상기 제1 전극 및 상기 제2 전극을 포함한 발광부; 및
    상기 발광부와 상기 제1 전원선의 사이에 연결된 화소 회로를 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 서브 화소들의 발광부들 및 상기 제1 뱅크가 배치되는 표시층; 및
    상기 표시층과 중첩되며, 상기 서브 화소들의 화소 회로들, 상기 제1 전원선 및 상기 제2 전원선이 배치되는 화소 회로층을 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 발광부는,
    상기 화소 회로층과 상기 제1 전극의 사이에 위치하도록 상기 표시층에 배치되는 제1 정렬 전극; 및
    상기 화소 회로층과 상기 제2 전극의 사이에 위치하도록 상기 표시층에 배치되는 제2 정렬 전극을 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 서브 화소들의 제1 정렬 전극들은 서로 분리되고,
    상기 서브 화소들의 제2 정렬 전극들은 서로 연결된, 표시 장치.
  13. 제11 항에 있어서,
    상기 서브 화소들의 제1 정렬 전극들은 각각의 제1 컨택홀을 통해 각각의 화소 회로에 연결되고,
    상기 서브 화소들의 제2 정렬 전극들은 각각의 제2 컨택홀을 통해 상기 제2 전원선에 연결된, 표시 장치.
  14. 제13 항에 있어서,
    상기 서브 화소들의 제1 전극들은 각각의 제3 컨택홀을 통해 각각의 제1 정렬 전극에 연결되고, 상기 제1 정렬 전극 및 상기 화소 회로를 통해 상기 제1 전원선에 연결되며,
    상기 서브 화소들의 제2 전극들은 상기 제1 컨택부를 통해 상기 제2 전원선에 연결된, 표시 장치.
  15. 제14 항에 있어서,
    상기 서브 화소들의 제3 컨택홀들 및 상기 제1 컨택부는, 상기 제1 뱅크와 중첩되지 않도록 상기 제2 개구부들에 대응하는 영역에 배치된, 표시 장치.
  16. 제9 항에 있어서,
    상기 발광부는,
    상기 제1 전극과 상기 제2 전극의 사이에 연결된 중간 전극;
    상기 제1 전극과 상기 중간 전극의 사이에 연결된 제1 발광 소자; 및
    상기 중간 전극과 상기 제2 전극의 사이에 연결된 제2 발광 소자를 더 포함하는, 표시 장치.
  17. 제9 항에 있어서,
    상기 제1 화소의 서브 화소들의 발광부들은, 상기 제1 화소가 제공된 제1 화소 영역에서 상기 제2 방향을 따라 배열되고,
    상기 제1 화소의 서브 화소들의 화소 회로들은, 상기 제1 화소 영역에서 상기 제1 방향을 따라 배열되는, 표시 장치.
  18. 제1 항에 있어서,
    상기 화소들에 연결된 주사선들을 더 포함하며,
    상기 주사선들 각각은, 상기 표시 영역에서 각각 상기 제1 방향 및 상기 제2 방향으로 연장된 복수의 서브 주사선들을 포함하는, 표시 장치.
  19. 제1 항에 있어서,
    상기 제1 전원선은, 상기 표시 영역에서 각각 상기 제1 방향 및 상기 제2 방향으로 연장된 제1-1 서브 전원선 및 제1-2 서브 전원선을 포함하고,
    상기 제2 전원선은, 상기 표시 영역에서 각각 상기 제1 방향 및 상기 제2 방향으로 연장된 제2-1 서브 전원선 및 제2-2 서브 전원선을 포함하는, 표시 장치.
  20. 제1 항에 있어서,
    상기 통합 전극은, 상기 제2-2 서브 전원선과 중첩되는 영역에서 상기 제2 방향으로 연장되며, 상기 제1 컨택부를 통해 상기 제2-2 서브 전원선에 연결되는, 표시 장치.

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