KR20220069365A - 게이트 드라이버 회로 및 그를 포함하는 표시장치 - Google Patents

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Abstract

본 발명의 실시예들은 적어도 두 개의 게이트 신호를 출력하는 스테이지를 포함하며, 스테이지는 제1노드의 전압과 제2노드의 전압에 대응하여 제1게이트신호를 출력하는 제1출력버퍼, 제1노드의 전압과 제2노드의 전압에 대응하여 제2게이트신호를 출력하는 제2출력버퍼 및 제1노드와 제2출력버퍼 사이에 배치되는 제1다이오드회로를 포함하는 게이트 드라이버 회로 및 그를 포함하는 표시장치를 제공할 수 있다.

Description

게이트 드라이버 회로 및 그를 포함하는 표시장치{GATE DRIVER CIRCUIT AND DISPLAY DEVICE INCLUNING THE SAME}
본 발명의 실시예들은 게이트 드라이버 회로 및 그를 포함하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display device), 전계발광 표시장치(ELD; Electroluminescence Display device) 등과 같은 여러 가지 타입의 표시장치가 활용되고 있다.
그리고, 전계발광 표시장치(ELD)는 퀀텀닷(QD: Quantum Dot)을 포함하는 퀀텀닷 발광표시장치(Quantum-dot Light Emitting Display device), 무기 발광 표시장치(Inorganic Light Emitting Display device), 및 유기 발광표시 장치(Organic Light Emitting Display device) 등을 포함할 수 있다.
상기의 표시장치 중 전계발광 표시장치(ELD)는 응답속도, 시야각, 색재현성 등이 매우 우수하게 구현될 수 있다. 또한, 두께가 얇게 구현될 수 있는 장점이 있다.
최근에는 표시장치가 대화면을 갖는데, 표시장치의 해상도가 낮으면 화소의 크기가 커지게 되어 화질이 저하되는 문제가 발생할 수 있다. 따라서, 표시장치가 고해상도를 갖도록 설계된다. 또한, 표시장치의 심미감을 높이고 조작의 편리성을 향상시키기 위해 베젤을 얇게 구현하고자 한다.
본 발명의 실시예들을 통해 고해상도를 갖고 화질이 저하되는 것을 방지할 수 있는 게이트 드라이버 회로 및 그를 포함하는 표시장치를 제공하는 것이다.
본 발명의 실시예들을 통해 베젤이 얇게 구현될 수 있는 게이트 드라이버 회로 및 그를 포함하는 표시장치를 제공하는 것이다.
일 측면에서, 본 발명의 실시예들은 적어도 두 개의 게이트 신호를 출력하는 스테이지를 포함하며, 스테이지는 제1노드의 전압과 제2노드의 전압에 대응하여 제1게이트신호를 출력하는 제1출력버퍼, 제1노드의 전압과 제2노드의 전압에 대응하여 제2게이트신호를 출력하는 제2출력버퍼 및 제1노드와 제2출력버퍼 사이에 배치되는 제1다이오드회로를 포함하는 게이트 드라이버 회로를 제공할 수 있다.
다른 일 측면에서, 본 발명의 실시예들은 복수의 데이터 라인과 복수의 게이트 라인이 배치되고, 상기 복수의 데이터 라인과 상기 복수의 게이트 라인으로부터 각각 데이터 신호와 게이트 신호를 공급받는 복수의 화소를 포함하는 표시패널, 복수의 데이터라인으로 데이터신호를 공급하는 데이터드라이버 회로, 복수의 게이트라인으로 순차적으로 게이트신호를 공급하는 게이트 드라이버 회로 및 데이터 드라이버 회로와 게이트 드라이버 회로를 제어하는 타이밍 컨트롤러를 포함하고, 게이트 드라이버 회로는, 적어도 두 개의 게이트 신호를 출력하는 스테이지를 포함하며, 스테이지는, 제1노드의 전압과 제2노드의 전압에 대응하여 제1게이트신호를 출력하는 제1출력버퍼, 제1노드의 전압과 제2노드의 전압에 대응하여 제2게이트신호를 출력하는 제2출력버퍼 및 제1노드와 제2출력버퍼 사이에 배치되는 제1다이오드회로를 포함하는 표시장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 고해상도로 구현되더라도 화질이 저하되지 않는 게이트 드라이버 회로 및 그를 포함하는 표시장치를 제공할 수 있다.
또한, 본 발명의 실시예들에 의하면, 베젤이 얇게 구현됨으로써 심미감 또는 휴대를 간편하게 할 수 있는 게이트 드라이버 회로 및 그를 포함하는 표시장치를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 2는 본 발명의 실시에들에 따른 표시장치에서 채용된 화소의 일실시예를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 표시장치에서 표시패널 상에 게이트 드라이버가 배치되는 것을 나타내는 개념도이다.
도 4는 본 발명의 실시예들에 따른 게이트 드라이버 회로의 제1실시예를 나타내는 구조도이다.
도 5는 도 4에 도시된 게이트 드라이버 회로에 채용된 제1출력버퍼와 제2출력버퍼를 나타내는 회로도이다.
도 6은 도 4에 도시된 게이트 드라이버 회로에서 제1노드의 전압변화를 나타내는 타이밍이다.
도 7은 본 발명의 실시예들에 따른 게이트 드라이버 회로를 나타내는 구조도이다.
도 8과 도 9는 도 7에 도시된 게이트 드라이버 회로에 채용된 제1출력버퍼, 제2출력버퍼 및 캐리버퍼를 나타내는 회로도이다.
도 10은 도 7에 도시된 게이트 드라이버 회로에서 제1노드의 전압변화를 나타내는 타이밍도이다.
도 11은 게이트신호의 폴링타임의 길이에 대응하여 데이터신호가 화소에서 섞이는 문제점을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 게이트 드라이버 회로의 제4실시예를 나타내는 구조도이다.
도 13은 도 12에 도시된 게이트 드라이버 회로에 채용된 제1출력버퍼 내지 제4출력버퍼 및 캐리버퍼를 나타내는 회로도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 1을 참조하면, 표시장치(100)는 표시패널(110), 데이터 드라이버 회로(120), 게이트 드라이버 회로(130) 및 타이밍 컨트롤러(140)를 포함할 수 있다.
표시패널(110)은 매트릭스 형태로 배치되는 복수의 화소(101)를 포함할 수 있다. 복수의 화소(101)는 각각 적색, 녹색, 청색의 빛을 발광할 수 있다. 하지만, 각각의 화소에서 발광하는 빛의 색은 이에 한정되는 것은 아니다. 또한, 표시패널(110)은 사각형의 형상일 수 있다.
표시패널(110)에는 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)이 배치되고, 게이트 라인(GL1 내지 GLn)과 데이터라인(DL1 내지 DLm)에 복수의 화소(101)가 연결될 수 있다. 각 화소(101)는 게이트라인(GL1 내지 GLn)을 통해 전달되는 게이트신호에 대응하여 데이터라인(DL1 내지 DLm)을 통해 전달되는 데이터 신호를 전달받을 수 있다. 하지만, 표시패널(110)에 배치되는 배선들은 이에 한정되는 것은 아니다. .
데이터 드라이버 회로(120)는 복수의 데이터라인(DL1 내지 DLm)과 연결되어 데이터라인(DL1 내지 DLm)을 통해 데이터 신호를 화소(101)에 전달할 수 있다. 여기서, 데이터 드라이버 회로(120)는 한 개인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다.
게이트 드라이버 회로(130)는 게이트라인(GL1 내지 GLn)과 연결되고 게이트라인(GL1 내지 GLn)을 통해 게이트신호를 복수의 화소(101)에 공급할 수 있다. 여기서, 게이트 드라이버 회로(130)는 표시패널(110)의 일측에 배치되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며, 표시패널(110)의 양측에 배치될 수 있다. 그리고, 하나의 게이트 드라이버 회로는 홀수번째 게이트 라인에 연결되고 다른 하나의 게이트 드라이버 회로는 짝수번째 게이트 라인에 연결될 수 있다. 또한, 표시장치(100)는 별도의 게이트 드라이버 회로를 포함하지 않고 표시패널(110)에 게이트신호를 발생하는 게이트발생회로가 배치될 수 있다.
또한, 게이트 드라이버 회로(130)는 표시패널(110) 내에 배치될 수 있다.
타이밍 컨트롤러(140)는 데이터 드라이버 회로(120)와 게이트 드라이버 회로(130)를 제어할 수 있다. 타이밍 컨트롤러(140)는 영상신호(RGB)와 데이터제어신호(DCS)를 데이터 드라이버 회로(120)에 공급하고 게이트제어신호(GCS)를 게이트 드라이버 회로(130)에 공급할 수 있다.
도 2는 본 발명의 실시에들에 따른 표시장치에서 채용된 화소의 일실시예를 나타내는 회로도이다.
도 2를 참조하면, 화소(101)는 구동전류를 공급하는 화소회로와, 구동전류를 공급받아 빛을 발광하는 발광소자(ED)를 포함할 수 있다.
화소회로는 제1화소트랜지스터(M1), 제2화소트랜지스터(M2) 및 스토리지 캐패시터(Cst)를 포함할 수 있다.
제1화소트랜지스터(M1)는 제1전극이 제1전원(EVDD)을 공급하는 제1전원라인(VL1)에 연결되고 제2전극이 제1노드(N1)에 연결될 수 있다. 또한, 제1화소트랜지스터(M1)는 게이트전극이 제2노드(N2)에 연결될 수 있다. 제1화소트랜지스터(M1)는 제2노드(N2)에 인가된 전압에 대응하여 제1노드(N1)로 구동전류가 흐르게 할 수 있다.
제2화소트랜지스터(M2)는 제1전극이 데이터라인(DL)에 연결되고 제2전극이 제2노드(N2)에 연결될 수 있다. 또한, 제2화소트랜지스터(M2)는 게이트 전극이 게이트라인(GL)에 연결될 수 있다. 제2화소트랜지스터(M2)는 게이트라인(GL)을 통해 전달되는 게이트신호(GATE)에 대응하여 데이터라인(DL)에 흐르는 데이터신호(Vdata)를 제2노드(N2)에 전달할 수 있다.
스토리지 캐패시터(Cst)는 제1전극이 제1노드(N1)에 연결되고 제2전극이 제2노드(N2)에 연결될 수 있다. 스토리지 캐패시터(Cst)는 제2노드(N2)에 인가된 전압이 유지되게 할 수 있다.
그리고, 발광소자(ED)는 애노드전극, 캐소드 전극 및 애노드전극과 캐소드 전극 사이에 배치되며 전류가 흐르면 빛을 발광하는 발광층을 포함할 수 있다. 발광층은 유기물질, 무기물질 및 퀀텀닷(Quantaum Dot) 물질 중 적어도 하나를 포함할 수 있다. 발광소자(ED)는 제1노드(N1)에 흐르는 구동전류를 공급받아 빛을 발광할 수 있다.
상기와 같이 구성된 화소(101)에서 제1화소트랜지스터(M1) 및 제2화소트랜지스터(M2)는 N 모스 타입의 트랜지스터일 수 있다. 하지만, 이에 한정되는 것은 아니다. 또한, 제1 내지 제2화소트랜스터(M1 내지 M2)의 제1전극과 제2전극은 각각 드레인전극과 소스전극일 수 있다. 하지만, 이에 한정되는 것은 아니다.
도 3은 본 발명의 실시예들에 따른 표시장치에서 표시패널 상에 게이트 드라이버가 배치되는 것을 나타내는 개념도이다.
도 3을 참조하면, 표시장치(100)는 표시패널(110)과, 표시패널(110) 상에 배치되는 게이트 드라이버 회로(130)를 포함할 수 있다. 표시패널(110)은 화소(101)가 배치되는 표시영역(110a)과, 표시영역(110a)에 신호 및/또는 전압을 공급하는 신호배선이 배치되는 비표시영역(110b)으로 구분될 수 있다. 또한, 비표시영역(110b)에는 게이트 드라이버 회로(130)가 배치될 수 있다. 게이트 드라이버 회로(130)는 화소(101)가 배치되는 과정에서 표시영역(110a)와 같이 배치될 수 있다.
도 4는 본 발명의 실시예들에 따른 게이트 드라이버 회로의 제1실시예를 나타내는 구조도이고, 도 5는 도 4에 도시된 게이트 드라이버 회로에 채용된 제1출력버퍼와 제2출력버퍼를 나타내는 회로도이다.
도 4 및 도 5를 참조하면, 게이트 드라이버 회로(130)는 복수의 스테이지(131)와, 각 스테이지(131)에 연결되어 있는 제1출력버퍼(1311) 및 제2출력버퍼(1312)를 포함할 수 있다.
각각의 스테이지(131)는 고전압(GVDD)과 저전압(GVSS)을 전달받고 Q노드(Q)와 QB노드(Qb)에 각각 소정의 전압을 전달할 수 있다. 첫번째 스테이지(131)은 스타트펄스(SP)를 공급받아 동작을 시작할 수 있고 나머지 스테이지(131)들은 상단의 스테이지로부터 캐리신호(Carry)를 전달받아 순차적으로 동작할 수 있다. 여기서, 각각의 스테이지는 캐리신호(Carry)를 생성하여 하단의 스테이지로 캐리신호(Carry)를 전달하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며 각각의 스테이지(131)는 클럭신호와 Q노드(Q)의 전압에 대응하여 캐리신호(Carry)를 생성하고 생성된 캐리신호(Carry)를 하단의 스테이지로 전달할 수 있다.
Q노드(Q)에 전달되는 전압과 Qb노드(Qb)에 전달되는 전압은 서로 반대 극성을 가질 수 있다. Q노드(Q)의 전압레벨이 하이 상태이면 Qb노드(Qb)의 전압은 로우 상태이고, Q노드(Q)의 전압레벨이 로우 상태이면 Qb노드(Qb)의 전압은 하이 상태일 수 있다.
제1출력버퍼(1311)와 제2출력버퍼(1312)는 Q노드(Q)의 전압과 Qb노드(Qb)의 전압에 대응하여 서로 다른 두 개의 게이트 신호를 출력할 수 있다. 예를 들어, 제1출력버퍼(1311)는 Q노드(Q)의 전압과 Qb노드(Qb)의 전압에 대응하여 제1게이트신호(GATE1)를 출력할 수 있고, 제2출력버퍼(1312)는 Q노드(Q)의 전압과 Qb노드(Qb)의 전압에 대응하여 제2게이트신호(GATE2)를 출력할 수 있다.
또한, 제1출력버퍼(1311)는, 제1클럭신호(SCLK1)가 전달되는 제1전극과 제1출력단(SOUT1)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제1트랜지스터(T1)와, 제1출력단(SOUT1)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제2트랜지스터(T2)와, 제1트랜지스터(T1)의 게이트전극과 제1출력단(SOUT1) 사이에 배치되는 제1캐패시터(C1)를 포함할 수 있다.
제1트랜지스터(T1)는 Q노드(Q)의 전압에 의해 턴온되면, 제1클럭신호(SCLK1)를 제1출력단(SOUT1)에 전달할 수 있다. 이때, 제2트랜지스터(T2)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제1트랜지스터(T1)는 제1출력노드(Q)의 전압에 의해 턴오프될 수 있다. 제1트랜지스터(T1)가 턴오프되어 있을 때, 제2트랜지스터(T2)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제2트랜지스터(T2)가 턴온되면 저전압(GVSS)이 제1출력단(SOUT1)에 전달될 수 있다.
또한, 제2출력버퍼(1312)는, 제2클럭신호(SCLK2)가 전달되는 제1전극과 제2출력단(SOUT2)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제3트랜지스터(T3)와, 제2출력단(SOUT2)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제4트랜지스터(T4)와, 제3트랜지스터(T3)의 게이트전극과 제1출력단(SOUT1) 사이에 배치되는 제2캐패시터(C2)를 포함할 수 있다.
제3트랜지스터(T3)는 Q노드(Q)의 전압에 의해 턴온되면, 제2클럭신호(SCLK2)를 제2출력단(SOUT2)에 전달할 수 있다. 이때, 제4트랜지스터(T4)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제3트랜지스터(T3)는 Q노드(Q)의 전압에 의해 턴오프될 수 있다. 제3트랜지스터(T3)가 턴오프되어 있을 때 제4트랜지스터(T4)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제4트랜지스터(T4)가 턴온되면 저전압(GVSS)이 제2출력단(SOUT2)에 전달될 수 있다.
상기와 같이 구현된 게이트 드라이버 회로(130)의 하나의 스테이지(131)는 두 개의 출력버퍼(1311,1312)를 통해 제1게이트신호(GATE1)와 제2게이트신호(GATE2)를 출력할 수 있다. 따라서, 게이트 드라이버 회로(130)에 포함된 스테이지의 수를 줄일 수 있어, 게이트 드라이버 회로(130)의 크기를 작게 구현할 수 있다. 게이트 드라이버 회로(130)의 크기가 작게 구현되면, 표시패널(110)에서 비표시영역(110b)의 면적이 줄어들 수 있어 표시장치(100)의 베젤이 얇게 구현될 수 있다.
도 6은 도 4에 도시된 게이트 드라이버 회로에서 제1노드의 전압변화를 나타내는 타이밍이다.
도 6을 참조하면, Q노드(Q)의 전압은 제1기간(T1a) 내지 제6기간(T6a)에서 하이 상태가 되고, 제1클럭신호(SCLK1)는 제2기간(T2a)에서 상승하고 제3기간(T3a)에서 하이상태를 유지하고 제4기간(T4a)에서 하강하게 된다. 그리고, 제2클럭신호(SCLK2)는 제3기간(T3a)에서 상승하여 제4기간(T4a)까지 하이상태를 유지하고 제5기간(T5a)에서 하강하게 된다.
제1기간(T1a) 내지 제6기간(T6a)에서 제1트랜지스터(T1)와 제3트랜지스터(T3)가 턴온을 유지하며, 제2기간(T2a)에서 상승하는 제1클럭신호(SCLK1)는 제1트랜지스터(T1)를 통해 제1출력단(SOUT1)으로 전달될 수 있다. 그리고, 제3기간(T3a)에서 상승하는 제2클럭신호(SCLK2)는 제3트랜지스터(T3)를 통해 제2출력단(SOUT2)으로 전달될 수 있다.
그리고, 제1캐패시터(C1)는 Q노드(Q)와 제1출력단(SOUT1) 사이에 배치되어 있고 제2캐패시터(C2)는 Q노드(Q)와 제2출력단(SOUT2) 사이에 연결되어 있어서, 제1출력단(SOUT1) 또는 제2출력단(SOUT2)의 전압이 상승하게 되면 Q노드(Q)의 전압이 상승하게 될 수 있다.
따라서, 제1클럭신호(SCLK1)가 제1출력단(SOUT1)에 전달되는 제2기간(T2a) 동안, 제1클럭신호(SCLK1)가 상승하고 있기 때문에 Q노드(Q)의 전압레벨이 상승하게 될 수 있다. 또한, 제2클럭신호(SCLK2)가 제2출력단(SOUT2)에 전달되는 제3기간(T3a) 동안, 제2클럭신호(SCLK2)가 상승하고 있기 때문에 Q노드(Q)의 전압레벨이 상승하게 될 수 있다.
따라서, Q노드(Q)의 전압레벨은 제2기간(T2a)에서 상승을 한 후 제3기간(T3a)에서 더 상승하게 될 수 있다.
그리고, 제4기간(T4a)에서 제1트랜지스터(T1)를 통해 제1출력단(SOUT1)으로 전달되는 제1클럭신호(SCLK1)가 하강을 시작하기 때문에 Q노드(Q)의 전압레벨은 하강하게 될 수 있다. 그리고, 제5기간(T5a)에서 제3트랜지스터(T3)를 통해 제2출력단(SOUT2)로 전달되는 제2클럭신호(SCLK2)가 하강을 시작하기 때문에 Q노드(Q)의 전압레벨은 더 하강하게 될 수 있다.
게이트 드라이버 회로(130)의 하나의 스테이지(131)에서 출력되는 제1게이트신호(GATE1)와 제2게이트신호(GATE2)는 각각 제1출력버퍼(1311)와 제2출력버퍼(1312)에서 출력될 수 있다. 또한, 제1게이트신호(GATE1)와 제2게이트신호(GATE2)는 Q노드(Q)의 전압에 대응하여 턴온신호 또는 턴오프신호가 될 수 있다.
제1게이트신호(GATE)는 표시패널(110)에 배치되어 있는 복수의 홀수번째 게이트라인 중 하나에 전달되는 게이트신호이고 제2게이트신호(GATE2)는 복수의 짝수번째 게이트라인 중 하나에 전달되는 게이트신호일 수 있다. 하지만, 이에 한정되는 것은 아니다.
도 7은 본 발명의 실시예들에 따른 게이트 드라이버 회로를 나타내는 구조도이고, 도 8과 도 9는 도 7에 도시된 게이트 드라이버 회로에 채용된 제1출력버퍼, 제2출력버퍼 및 캐리버퍼를 나타내는 회로도이다.
도 7 내지 도 9를 참조하면, 게이트 드라이버 회로(130)는 복수의 스테이지(131)와, 각 스테이지(131)에 연결되어 있는 제1출력버퍼(1311) 및 제2출력버퍼(1312)를 포함할 수 있다.
각각의 스테이지(131)는 고전압(GVDD)과 저전압(GVSS)을 전달받고 Q노드(Q)와 Qb노드(Qb)에 각각 소정의 전압을 전달할 수 있다. 첫번째 스테이지(131)은 스타트펄스(SP)를 공급받아 동작을 시작할 수 있고 나머지 스테이지(131)들은 상단의 스테이지로부터 캐리신호(Carry)를 전달받아 순차적으로 동작할 수 있다. 여기서, 각각의 스테이지는 캐리신호(Carry)를 생성하여 하단의 스테이지로 캐리신호(Carry)를 전달하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며 각각의 스테이지(131)는 클럭신호와 Q노드(Q)의 전압에 대응하여 캐리신호(Carry)를 생성하고 생성된 캐리신호(Carry)신호를 하단의 스테이지로 전달할 수 있다.
Q노드(Q)에 전달되는 전압과 Qb노드(Qb)에 전달되는 전압은 서로 반대 극성을 가질 수 있다. Q노드(Q)의 전압레벨이 하이 상태이면 Qb노드(Qb)의 전압은 로우 상태이고, Q노드(Q)의 전압레벨이 로우 상태이면 Qb노드(Qb)의 전압은 하이 상태일 수 있다.
제1출력버퍼(1311)와 제2출력버퍼(1312)는 서로 다른 두 개의 게이트 신호를 출력할 수 있다. 예를 들어, 제1출력버퍼(1311)는 Q노드(Q)의 전압과 Qb노드(Qb)의 전압에 대응하여 제1게이트신호(GATE1)를 출력할 수 있고, 제2출력버퍼(1312)는 Q노드(Q)의 전압과 Qb노드(Qb)의 전압에 대응하여 제2게이트신호(GATE2)를 출력할 수 있다.
또한, 제1출력버퍼(1311)는, 제1클럭신호(SCLK1)가 전달되는 제1전극과 제1출력단(SOUT1)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제1트랜지스터(T1)와, 제1출력단(SOUT1)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제2트랜지스터(T2)와, 제1트랜지스터(T1)의 게이트전극과 제1출력단(SOUT1) 사이에 배치되는 제1캐패시터(C1)를 포함할 수 있다.
제1트랜지스터(T1)는 제1노드(Q)의 전압에 의해 턴온되면, 제1클럭신호(SCLK1)를 제1출력단(SOUT1)에 전달할 수 있다. 이때, 제2트랜지스터(T2)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제1트랜지스터(T1)는 Q노드(Q)의 전압에 의해 턴오프되면, 제2트랜지스터(T2)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제2트랜지스터(T2)가 턴온되면 저전압(GVSS)은 제1출력단(SOUT1)에 전달될 수 있다.
또한, 제2출력버퍼(1312)는, 제2클럭신호(SCLK2)이 전달되는 제1전극과 제2출력단(SOUT2)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제3트랜지스터(T3)와, 제2출력단(SOUT2)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제4트랜지스터(T4)와, 제3트랜지스터(T3)의 게이트전극과 제1출력단(SOUT1) 사이에 배치되는 제2캐패시터(C2)를 포함할 수 있다.
제3트랜지스터(T3)는 Q노드(Q)의 전압에 의해 턴온되면, 제2클럭신호(SCLK2)를 제2출력단(SOUT2)에 전달할 수 있다. 이때, 제4트랜지스터(T4)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제3트랜지스터(T3)는 Q노드(Q)의 전압에 의해 턴오프되면, 제4트랜지스터(T4)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제4트랜지스터(T4)가 턴온되면 저전압(GVSS)은 제2출력단(SOUT2)에 전달될 수 있다.
그리고, Q노드(Q)와 제2출력버퍼(1312) 사이에 제1다이오드회로(132)가 연결될 수 있다. 제1다이오드회로(132)는 Q노드(Q)와 제3트랜지스터(T3)의 게이트 전극 사이에 배치될 수 있다. Q노드(Q)의 전압레벨이 제3트랜지스터(T3)의 게이트전극의 전압레벨보다 높으면 제1다이오드 회로(132)에 의해 Q노드(Q)에서 제3트랜지스터(T3)의 게이트전극으로 전류가 흐르게 되지만, Q노드(Q)의 전압레벨이 제3트랜지스터(T3)의 게이트전극의 전압레벨보다 낮으면 제1다이오드회로(132)에 의해 제3트랜지스터(T3)의 게이트전극에서 Q노드(Q)로 전류가 흐르지 않게 될 수 있다.
제1다이오드회로(132)에 의해 Q노드(Q)는 Q'노드(Q')와 Q”노드(Q”)로 구분될 수 있다. Q'노드(Q')는 제1트랜지스터(T1)의 게이트전극에 연결되고 Q”노드(Q”)는 제3트랜지스터(T3)의 게이트 전극에 연결될 수 있다.
또한, 제1다이오드회로(132)는 도 8에 도시되어 있는 것과 같이 애노드전극이 Q'노드(Q')에 연결되고 캐소드전극이 Q”노드(Q”)에 연결되는 제1다이오드(D1)와, 제1전극이 Q'노드(Q')에 연결되고 제2전극이 Q”노드(Q”)에 연결되며 게이트전극이 Qb노드(Qb)에 연결되는 제1리셋 트랜지스터(RT1)를 포함할 수 있다.
제1다이오드(D1)는 Q”노드(Q”)에서 Q'노드(Q')방향으로 전류가 흐르는 것을 방지할 수 있다. 제1리셋트랜지스터(RT1)는 Qb노드(Qb)에 연결되기 때문에 Q노드(Q)가 하이상태일 때, 제1리셋트랜지스터(RT1)는 오프상태가 될 수 있다.
그리고, Q노드(Q)가 하이상태일 때 Qb노드(Qb)는 로우상태여서 제1리셋트랜지스터(RT1)는 오프상태이기 때문에, 제1다이오드회로(132)는 Q노드(Q)에 인가된 전압이 제3트랜지스터(T3)의 게이트전극에 인가된 전압레벨보다 낮아지더라도 제1리셋트랜지스터(RT1)에 의해 Q”노드(Q”)에서 Q노드(Q) 방향으로 전류가 흐르지 않게 될 수 있다.
반면, Q노드(Q)가 로우상태일 때, Qb노드(Qb)는 하이상태가 되어 제1리셋트랜지스터(RT1)는 온상태가 될 수 있다. 제1리셋트랜지스터(RT1)가 온상태가 되었을 때 Q'노드(Q')와 Q”노드(Q”)는 서로 연결될 수 있다. 그리고, Q노드(Q)가 로우상태이기 때문에, Q'노드(Q')와 Q”노드(Q”)는 로우 상태가 될 수 있다.
또한, 도 9에 도시되어 있는 것과 같이 제1다이오드회로(132)는 제1전극이 Q노드(Q)에 연결되고 제2전극이 제3트랜지스터(T3)의 게이트전극에 연결되고 게이트전극이 Q노드(Q)에 연결되는 제1분리트랜지스터(IT1)와, 제1전극이 Q노드(Q)에 연결되고 제2전극이 제3트랜지스터(T3)의 게이트전극에 연결되며 게이트전극이 Qb노드(Qb)에 연결되는 제1리셋 트랜지스터(RT1)를 포함할 수 있다.
제1분리트랜지스터(IT1)는 제1전극과 게이트전극이 Q노드(Q)에 연결되어 있기 때문에 다이오드로 연결되어 있어서, 제1분리트랜지스터(IT1)에 의해 제1다이오드회로(132)는 Q노드(Q)에서 제3트랜지스터(T3)의 게이트전극 방향으로 전류가 흐르도록 할 수 있지만, 제3트랜지스터(T3)의 게이트전극에서 Q노드(Q) 방향으로 전류가 흐르지 못하게 할 수 있다.
제1리셋트랜지스터(RT1)는 Qb노드(Qb)에 연결되기 때문에 Q노드(Q)가 하이상태일 때, 제1리셋트랜지스터(RT1)는 오프상태가 될 수 있다. 그리고, 제1리셋트랜지스터(RT1)가 오프상태이기 때문에 Q노드(Q)에 인가된 전압이 제3트랜지스터(M3)의 게이트전극에 인가된 전압레벨보다 낮아지더라도 제3트랜지스터(M3)의 게이트전극에서 Q노드(Q) 방향으로 전류가 흐르는 것을 방지할 수 있다.
반면, Q노드(Q)가 로우상태일 때, Qb노드(Qb)는 하이상태가 되어 제1리셋트랜지스터(RT1)는 온상태가 될 수 있다. 제1리셋트랜지스터(RT1)가 온상태가 되면 Q노드(Q)에 인가된 전압이 리셋될 수 있다.
또한, 도 7에서는 하나의 스테이지에서 다른 스테이지로 캐리신호(Carry)가 전달되는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며 캐리신호(Carry)는 별도의 버퍼를 통해 출력되고 다음 스테이지로 전달될 수 있다. 이를 위해, 게이트 드라이버 회로(130)는 Q노드(Q)와 Qb노드(Qb)의 전압에 대응하여 캐리신호(Carry)를 출력하는 캐리버퍼(1301)을 더 포함할 수 있다. 캐리버퍼(1301)는 캐리클럭신호(CRCLK)를 전달받고, Q노드(Q)와 Qb노드(Qb)의 전압에 대응하여 캐리신호(Carry)를 출력할 수 있다.
캐리버퍼(1301)는 캐리클럭신호(CRCLK)가 전달되는 제1전극과 캐리신호출력단(CO)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제1캐리트랜지스터(Tc1)와, 캐리신호출력단(CO)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제2캐리트랜지스터(Tc2)와, 제1캐리트랜지스터(Tc1)의 게이트전극과 캐리신호출력단(CO) 사이에 배치되는 캐리캐패시터(C0)를 포함할 수 있다.
제1캐리트랜지스터(Tc1)는 제1노드(Q)의 전압에 의해 턴온되면, 캐리클럭신호(CRCLK)를 캐리신호출력단(CO)에 전달할 수 있다. 이때, 제2캐리트랜지스터(Tc2)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제1캐리트랜지스터(Tc1)가 Q노드(Q)의 전압에 의해 턴오프되면, 제2캐리트랜지스터(Tc2)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제2캐리트랜지스터(Tc2)가 턴온되면 저전압(GVSS)은 캐리신호출력단(CO)에 전달될 수 있다.도 10은 도 7에 도시된 게이트 드라이버 회로에서 제1노드의 전압변화를 나타내는 타이밍도이다.
도 10을 참조하면, Q노드(Q)는 제1트랜지스터(T1)이 게이트 전극에 연결된 Q'노드(Q')와 제3트랜지스터(T3)의 게이트전극에 연결된 Q”노드(Q”)로 구분될 수 있다. 그리고, 제1캐패시터(C1)는 제1트랜지스터(T1)의 게이트 전극과 제1출력단(SOUT1) 사이에 배치되어 있고 제2캐패시터(C2)는 제3트랜지스터(T3)의 게이트 전극과 제2출력단(SOUT2) 사이에 연결되어 있어서, 제1출력단(SOUT1)의 전압이 상승하면 제1트랜지스터(T1)의 게이트 전극에 연결된 Q'노드(Q')이 상승하게 되고 제2출력단(SOUT2)의 전압이 상승하게 되면 제3트랜지스터(T3)의 게이트 전극에 연결된 Q'노드(Q')의 전압이 상승하게 될 수 있다.
또한, 제1트랜지스터(T1)의 동작에 대응하여 제1트랜지스터(T1)의 게이트 전극과 연결된 Q'노드(Q')에 인가된 전압이 상승하게 되면, 제2출력버퍼(1312)의 제3트랜지스터(M3)의 게이트전극에 연결된 Q”노드(Q”)의 전압레벨이 상승하게 될 수 있다. 또한, 캐리클럭신호(CRCLK)에 의해 Q'노드(Q')와 Q”노드(Q”)의 전압은 더 상승하게 될 수 있다.
하지만, Q노드(Q)와 제2출력버퍼(1312)의 제3트랜지스터(T3)의 게이트 전극 사이에는 제1다이오드회로(132)가 배치되어 있기 때문에 제1트랜지스터(T1)의 동작에 대응하여 제1트랜지스터(T1)의 게이트 전극과 연결된 Q'노드(Q')에 인가된 전압이 하강하게 되더라도, 제2출력버퍼(1312)의 제3트랜지스터(T3)의 게이트전극에 연결된 Q”노드(Q”)의 전압레벨은 하강하지 않게 될 수 있다. 반면, 제3트랜지스터(T3)의 동작에 대응하여 제3트랜지스터(T3)의 게이트전극에 연결된 Q”노드(Q”)에 인가된 전압레벨이 하강하면 제1트랜지스터(T1)의 게이트 전극에 연결된 Q'노드(Q')의 전압은 하강할 수 있다.
Q노드(Q)의 전압은 제1기간(T1b) 내지 제6기간(T6b)에서 하이 상태가 되고, 제1클럭신호(SCLK1)는 제2기간(T2b)에서 상승하고 제3기간(T3b)에서 하이상태를 유지하고 제4기간(T4b)에서 하강하게 된다. 그리고, 제2클럭신호(SCLK2)는 제3기간(T3b)에서 상승하고 제4기간(T4b)에서 하이상태를 유지하고 제5기간(T5b)에서 하강하게 된다.
제1기간(T1b) 내지 제6기간(T6b)에서 제1트랜지스터(T1)와 제3트랜지스터(T3)가 턴온을 유지하며, 제2기간(T2b)에서 상승하는 제1클럭신호(SCLK1)는 제1트랜지스터(T1)를 통해 제1출력단(SOUT1)으로 전달될 수 있다. 그리고, 제3기간(T3b)에서 상승하는 제2클럭신호(SCLK2)는 제3트랜지스터(T3)를 통해 제2출력단(SOUT2)로 전달될 수 있다.
따라서, 제2기간(T2b)에서 제1클럭신호(SCLK1)가 제1출력단(SOUT1)에 전달되면 제1클럭신호(SCLK1)가 상승하고 있기 때문에 Q'노드(Q')의 전압레벨과 Q”노드(Q”)의 전압레벨이 상승하게 될 수 있다. 또한, 제3기간(T3b)에서 제2클럭신호(SCLK2)가 제2출력단(SOUT2)에 전달되면 제2클럭신호(SCLK2)가 상승하고 있기 때문에 Q'노드(Q')와 Q”노드(Q”)의 전압레벨이 상승하게 될 수 있다. 그리고, 제3기간(T3b)에서 또한, 캐리클럭신호(CRCLK)에 의해 Q'노드(Q')와 Q”노드(Q”)의 전압레벨은 더 상승하게 될 수 있다. 여기서, 캐리클럭신호(CRCLK)는 제2클럭신호(SCLK2)와 동기하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 또한, 캐리클럭신호(CRCLK)는 제1클럭신호(SCLK1)와 제2클럭신호(SCLK2) 사이에 배치될 수 있다.
따라서, Q'노드(Q')와 Q”노드(Q”)의 전압레벨은 제2기간(T2b)에서 상승 한 후 제3기간(T3b)에서 더 상승하게 될 수 있다.
그리고, 제4기간(T4b)에서 제1트랜지스터(T1)를 통해 제1출력단(SOUT1)으로 전달되는 제1클럭신호(SCLK1)가 하강을 시작한다. 제1클럭신호(SCLK1)가 하강을 시작하게 되면, Q'노드(Q')의 전압레벨이 낮아지게 된다. 하지만, Q'노드(Q')와 제3트랜지스터(T3)의 게이트전극 사이에 제1다이오드회로(132)가 연결되어 있어서 제4기간(T4b)에서 제3트랜지스터(T3)의 게이트전극의 전압레벨은 낮아지지 않게 된다. 제4기간(T4b)에서 제1트랜지스터(T1)의 게이트전극의 전압레벨이 낮아져 제1출력단(SOUT1)에서 출력되는 제1게이트신호(GATE1)의 전압레벨이 낮아지기 시작한다. 제3트랜지스터(T3)의 게이트전극의 전압레벨은 낮아지지 않게 되기 때문에 제2출력단(SOUT2)에서 출력되는 제2게이트신호(GATE2)는 하이상태를 유지하게 된다.
그리고, 제5기간(T5b)에서 제3트랜지스터(T3)를 통해 제2출력단(SOUT2)으로 전달되는 제2클럭신호(SCLK2)가 하강을 시작한다. 제2클럭신호(SCLK2)가 하강을 시작하면 제3트랜지스터(T3)의 게이트전극의 전압레벨이 낮아지게 된다. 따라서, 제2출력단(SOUT2)에서 출력되는 제2게이트신호(GATE2)는 낮아지기 시작한다. 또한, 제1출력단(SOUT1)에서 출력되는 제1게이트신호(GATE1)의 전압레벨 역시 계속 낮아진다.
그리고, 제6기간(T6b)에서 Q'노드(Q')와 Q”노드(Q”)의 전압레벨은 하이 상태를 유지한 후, 제2트랜지스터(T2)와 제4트랜지스터(T4)가 턴온되면 Q'노드(Q')와 Q”노드(Q”)의 전압레벨은 저전압이 될 수 있다.
Q'노드(Q')에 인가된 전압이 낮아질 때 제3트랜지스터(T3)의 게이트전극은 제1다이오드회로(132)에 의해 Q'노드(Q')에 연결되지 않고 분리되어 있어서 Q'노드(Q')의 전압레벨이 낮아지더라도 Q”노드(Q”)의 전압레벨은 낮아지지 않게 될 수 있다. 전압레벨이 높은 신호는 전압레벨이 낮은 신호보다 폴링타임이 짧거나 폴링타임에서 폴링기울기가 가파르기 때문에, Q”노드(Q”)의 전압 레벨이 높은 경우 Q”노드(Q”)에 인가된 전압의 전압 레벨이 낮은 경우 보다 Q”노드(Q”) 전압의 폴링타임이 짧아지거나 폴링기울기가 가파르게 될 수 있다. 하지만, 이에 한정되는 것은 아니며, 전압레벨이 높은 신호는 전압레벨이 낮은 신호와 폴링타임이 같거나 폴링타임에서 폴링 기울기가 같을 수 있다.
그리고, Q”노드(Q”) 전압의 폴링타임이 짧거나 폴링 기울기가 가파르면 제3트랜지스터(T3)는 오프상태에 빨리 도달하게 되어 제2출력단(SOUT2)에서 출력되는 제2게이트신호(GATE2)는 로우상태에 빨리 도달할 수 있다. 즉, Q”노드(Q”)의 전압레벨이 높으면, 제2게트신호(GATE2)의 폴링타임이 짧아질 수 있다.
따라서, 제2클럭신호(SCLK2)의 전압레벨이 낮아지기 전에 Q”노드(Q”)의 전압레벨이 낮아지는 것을 방지하게 되면, 제2게이트신호(GATE2)의 폴링타임은 제1게이트신호(GATE1)의 폴링타임보다 짧을 수 있다. 또한, 제2게이트신호(GATE2)의 폴링타임에서 폴링 기울기는 제2게이트신호(GATE1)의 폴링타임에서 폴링 기울기보다 가파를 수 있다. 하지만, 이에 한정되는 것은 아니며, 제2게이트신호(GATE2)의 폴링타임은 제1게이트신호(GATE1)의 폴링타임과 같을 수 있고, 제2게이트신호(GATE2)의 폴링타임에서 폴링 기울기는 제2게이트신호(GATE1)의 폴링타임에서 폴링 기울기와 같을 수 있다.
도 11은 게이트신호의 폴링타임의 길이에 대응하여 데이터신호가 화소에서 섞이는 문제점을 설명하기 위한 타이밍도이다.
도 11을 참조하면, a는 게이트신호(GATE)가 제1라이징 타임(Tr1)과 제1폴링타임(Tf1)을 갖는 것을 나타내고 b는 게이트신호(GATE)가 제2라이징 타임(Tr2)과 제2폴링타임(Tf2)을 갖는 것을 나타낸다. 제1라이징 타임(Tr1)과 제1폴링타임(Tf1)은 각각 제2라이징 타임(Tr2)과 제2폴링타임(Tf2)보다 길이가 짧다.
제1데이터신호(Vdata1)와 제2데이터신호(Vdata2)는 도 2에 도시된 데이터라인(DL)에 순차적으로 흐를 수 있다. 제1데이터신호(Vdata1)와 제2데이터신호(Vdata2)는 각각 데이터라인(DL)에서 1수평시간(1H) 동안 유지될 수 있다.
데이터라인(DL)에 먼저 제1데이터신호(Vdata1)가 공급되고 제2데이터신호(Vdata2)가 공급될 수 있다. 제1데이터신호(Vdata1)는 게이트신호(GATE)에 의해 제2트랜지스터(M2)가 턴온되어 있어서 데이터라인(DL)에 공급되는 제1데이터신호(Vdata1)는 캐패시터(Cst)에 저장될 수 있다.
그리고, 데이터라인(DL)에 제2데이터신호(Vdata2)가 인가되었을 때 a와 같이 게이트신호(GATE)의 폴링타임(Tf1)이 짧으면, 게이트신호(GATE)는 오프신호가 되어 화소(101)는 제2데이터신호(Vdata2)를 공급받지 않게 될 수 있다. 하지만, b와 같이 게이트신호(GATE)의 폴링타임(Tf2)이 길면, 게이트신호(GATE)는 오프신호가 되지 못하여 화소(101)는 A기간만큼 제2데이터신호(Vdata2)를 공급받게 되어 화소(101)에서 데이터신호가 섞이는 문제가 발생할 수 있다.
게이트신호(GATE)의 폴링타임(Tf2)이 길면, 게이트신호(GATE)가 유지되는 동안 제1데이터신호(Vdata1)와 제2데이터신호(Vdata2)가 캐패시터(Cst)에 순차적으로 전달되기 때문에, 화소(101)에 흐르는 구동전류는 제1데이터신호(Vdata1)에 대응하지 않게 되는 문제가 발생하게 된다.
상기와 같은 이유로 게이트신호(GATE)의 폴링 타임이 짧으면 제1데이터신호(Vdata1)와 제2데이터신호(Vdata2)가 하나의 화소에 공급되는 것이 방지될 수 있다. 특히, 표시장치(100)가 고해상도로 구현되는 경우 데이터신호가 기입되는 시간이 짧아야 하기 때문에 게이트신호(GATE)의 폴링 타임이 짧아지는 것이 필요하다.
상기와 같은 이유로, 하나의 Q노드(Q)에서 두 개의 게이트신호(GATE1, GATE2)가 출력되는 경우, 제2게이트신호(GATE2)의 폴링타임이 제1게이트신호(GATE1)의 폴링 타임보다 길게 되면, 제2게이트신호(GATE2)의 폴링타임에 의해 제2게이트신호(GATE2)가 공급될 때, 데이터신호가 섞이게 되는 문제가 발생할 수 있다. 하지만, 하나의 Q노드(Q)에서 두 개의 게이트신호가 출력되는 경우, 제2게이트신호(GATE2)의 폴링타임이 제1게이트신호(GATE1)의 폴링 타임 보다 짧거나 같게 되면 제2게이트신호(GATE2)에 의해 데이터신호가 섞이게 되는 문제가 발생하지 않게 될 수 있다.
도 12는 본 발명에 따른 게이트 드라이버 회로의 제4실시예를 나타내는 구조도이고, 도 13은 도 12에 도시된 게이트 드라이버 회로에 채용된 제1출력버퍼 내지 제4출력버퍼 및 캐리버퍼를 나타내는 회로도이다.
도 12 및 도 13을 참조하면, 게이트 드라이버 회로(130)는 복수의 스테이지(131)와, 각 스테이지(131)에 연결되어 있는 제1출력버퍼(1311) 내지 제4출력버퍼(1314)를 포함할 수 있다.
각각의 스테이지(131)는 고전압(GVDD)과 저전압(GVSS)을 전달받고 Q노드(Q)와 Qb노드(Qb)에 각각 소정의 전압을 전달할 수 있다. 첫번째 스테이지(131)은 스타트펄스(SP)를 공급받아 동작을 시작할 수 있고 나머지 스테이지(131)들은 상단의 스테이지로부터 캐리신호(Carry)를 전달받아 순차적으로 동작할 수 있다. 여기서, 각각의 스테이지는 캐리신호(Carry)를 생성하여 하단의 스테이지로 캐리신호(Carry)를 전달하는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며 각각의 스테이지(131)는 클럭신호와 Q노드(Q)의 전압에 대응하여 캐리신호(Carry)를 생성하고 생성된 캐리신호(Carry)를 하단의 스테이지로 전달할 수 있다.
Q노드(Q)에 전달되는 전압과 Qb노드(Qb)에 전달되는 전압은 서로 반대 극성을 가질 수 있다. 즉, Q노드(Q)의 전압레벨이 하이 상태이면 Qb노드(Qb)의 전압은 로우 상태이고, Q노드(Q)의 전압레벨이 로우 상태이면 Qb노드(Qb)의 전압은 하이 상태일 수 있다.
제1출력버퍼(1311)는 Q노드(Q)의 전압과 Qb노드(Qb)의 전압에 대응하여 제1게이트신호(GATE1)를 출력할 수 있고, 제2출력버퍼(1312)는 Q노드(Q)의 전압과 Qb노드(Qb)의 전압에 대응하여 제2게이트신호(GATE2)를 출력할 수 있다. 제3출력버퍼(1313)는 Q노드(Q)의 전압과 Qb노드(Qb)의 전압에 대응하여 제3게이트신호(GATE3)를 출력할 수 있고, 제4출력버퍼(1314)는 Q노드(Q)의 전압과 Q노드(Qb)의 전압에 대응하여 제4게이트신호(GATE4)를 출력할 수 있다.
또한, 제1출력버퍼(1311)는, 제1클럭신호(SCLK1)가 전달되는 제1전극과 제1출력단(SOUT1)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제1트랜지스터(T1)와, 제1출력단(SOUT1)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제2트랜지스터(T2)와, 제1트랜지스터(T1)의 게이트전극과 제1출력단(SOUT1) 사이에 배치되는 제1캐패시터(C1)를 포함할 수 있다.
제1트랜지스터(T1)는 Q노드(Q)의 전압에 의해 턴온되면, 제1클럭신호(SCLK1)를 제1출력단(SOUT1)에 전달할 수 있다. 이때, 제2트랜지스터(T2)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제1트랜지스터(T1)는 Q노드(Q)의 전압에 의해 턴오프될 수 있다. 제1트랜지스터(T1)가 턴오프되어 있을 때, 제2트랜지스터(T2)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제2트랜지스터(T2)가 턴온되면 저전압(GVSS)이 제1출력단(SOUT1)에 전달될 수 있다.
또한, 제2출력버퍼(1312)는, 제2클럭신호(SCLK2)이 전달되는 제1전극과 제2출력단(SOUT2)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제3트랜지스터(T3)와, 제2출력단(SOUT2)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제4트랜지스터(T4)와, 제3트랜지스터(T3)의 게이트전극과 제2출력단(SOUT2) 사이에 배치되는 제2캐패시터(C2)를 포함할 수 있다.
제3트랜지스터(T3)는 Q노드(Q)의 전압에 의해 턴온되면, 제2클럭신호(SCLK2)를 제2출력단(SOUT2)에 전달할 수 있다. 이때, 제4트랜지스터(T4)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제3트랜지스터(T3)는 Q노드(Q)의 전압에 의해 턴오프될 수 있다. 제3트랜지스터(T3)가 턴오프되어 있을 때 제4트랜지스터(T4)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제4트랜지스터(T4)가 턴온되면 저전압(GVSS)이 제2출력단(SOUT2)에 전달될 수 있다.
또한, 제3출력버퍼(1313)는, 제3클럭신호(SCLK3)이 전달되는 제1전극과 제3출력단(SOUT3)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제5트랜지스터(T5)와, 제3출력단(SOUT3)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제6트랜지스터(T6)와, 제5트랜지스터(T5)의 게이트전극과 제3출력단(SOUT3) 사이에 배치되는 제3캐패시터(C3)를 포함할 수 있다.
제5트랜지스터(T5)는 Q노드(Q)의 전압에 의해 턴온되면, 제3클럭신호(SCLK3)를 제3출력단(SOUT3)에 전달할 수 있다. 이때, 제6트랜지스터(T6)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제5트랜지스터(T5)는 Q노드(Q)의 전압에 의해 턴오프될 수 있다. 제5트랜지스터(T5)가 턴오프되어 있을 때 제6트랜지스터(T6)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제6트랜지스터(T6)가 턴온되면 저전압(GVSS)이 제3출력단(SOUT3)에 전달될 수 있다.
또한, 제4출력버퍼(1314)는, 제4클럭신호(SCLK4)이 전달되는 제1전극과 제4출력단(SOUT4)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제7트랜지스터(T7)와, 제4출력단(SOUT4)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제8트랜지스터(T8)와, 제7트랜지스터(T7)의 게이트전극과 제4출력단(SOUT4) 사이에 배치되는 제4캐패시터(C4)를 포함할 수 있다.
제3트랜지스터(T3)는 Q노드(Q)의 전압에 의해 턴온되면, 제2클럭신호(SCLK2)를 제2출력단(SOUT2)에 전달할 수 있다. 이때, 제4트랜지스터(T4)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제3트랜지스터(T3)는 Q노드(Q)의 전압에 의해 턴오프될 수 있다. 제3트랜지스터(T3)가 턴오프되어 있을 때 제4트랜지스터(T4)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제4트랜지스터(T4)가 턴온되면 저전압(GVSS)이 제4출력단(OUT2)에 전달될 수 있다.
그리고, 제4출력버퍼(1314)와 Q노드(Q) 사이에 제1다이오드회로(1321), 제3출력버퍼와 Q노드(Q) 사이에 제2다이오드회로(1322), 제2출력버퍼(1312)와 Q노드(Q) 사이에 제3다이오드회로(1323), 제1출력버퍼(1311)와 Q노드(Q) 사이에 제4다이오드회로(1324)가 배치될 수 있다.
제4다이오드회로(1324)는 Q노드(Q)와 제7트랜지스터(T7)의 게이트 전극 사이에 배치될 수 있다. Q노드(Q)의 전압레벨이 제7트랜지스터(T7)의 게이트전극의 전압레벨보다 높으면 제4다이오드 회로(1324)에 의해 Q노드(Q)에서 제7트랜지스터(T7)의 게이트전극으로 전류가 흐르게 되지만, Q노드(Q)의 전압레벨이 제7트랜지스터(T7)의 게이트전극의 전압레벨보다 낮으면 제4다이오드회로(1324)에 의해 제7트랜지스터(T7)의 게이트전극에서 Q노드(Q) 방향으로 전류가 흐르지 않게 될 수 있다.
제3다이오드회로(1323)는 Q노드(Q)와 제5트랜지스터(T5)의 게이트 전극 사이에 배치될 수 있다. Q노드(Q)의 전압레벨이 제5트랜지스터(T5)의 게이트전극의 전압레벨보다 높으면 제3다이오드회로(1323)에 의해 Q노드(Q)에서 제5트랜지스터(T5)의 게이트전극으로 전류가 흐르게 되지만, 제1노드(Q)의 전압레벨이 제5트랜지스터(T5)의 게이트전극의 전압레벨보다 낮으면 제3다이오드회로(1323)에 의해 제5트랜지스터(T5)의 게이트전극에서 Q노드(Q) 방향으로 전류가 흐르지 않게 될 수 있다.
제2다이오드회로(1322)는 Q노드(Q)와 제3트랜지스터(T3)의 게이트 전극 사이에 배치될 수 있다. Q노드(Q)의 전압레벨이 제3트랜지스터(T3)의 게이트전극의 전압레벨보다 높으면 제3다이오드 회로에 의해 Q노드(Q)에서 제3트랜지스터(T3)의 게이트전극으로 전류가 흐르게 되지만, Q노드(Q)의 전압레벨이 제3트랜지스터(T3)의 게이트전극의 전압레벨보다 낮으면 제2다이오드회로(1322)에 의해 제3트랜지스터(T3)의 게이트전극에서 Q노드(Q) 방향으로 전류가 흐르지 않게 될 수 있다.
제1다이오드회로(1311)는 Q노드(Q)와 제1트랜지스터(T1)의 게이트 전극 사이에 배치될 수 있다. Q노드(Q)의 전압레벨이 제1트랜지스터(T1)의 게이트전극의 전압레벨보다 높으면 제1다이오드회로(1311)에 의해 Q노드(Q)에서 제1트랜지스터(T1)의 게이트전극으로 전류가 흐르게 되지만, Q노드(Q)의 전압레벨이 제1트랜지스터(T1)의 게이트전극의 전압레벨보다 낮으면 제1다이오드회로(132)에 의해 제1트랜지스터(T1)의 게이트전극에서 Q노드(Q) 방향으로 전류가 흐르지 않게 될 수 있다.
여기서, 제4출력버퍼(1314)와 Q노드(Q) 사이에 제4다이오드회로(1324)가 연결되고, 제3출력버퍼(1313)와 Q노드(Q) 사이에 제3다이오드회로(1323)가 연결되고 제2출력버퍼(1312)와 Q노드(Q) 사이에 제2다이오드회로(1322)가 연결되고 제1출력버퍼(1311)와 Q노드(Q) 사이에 제1다이오드회로(1321)가 연결되어 있는 것으로 도시하고 있지만, 이에 한정되는 것은 아니며, 제4출력버퍼(1314)와 Q노드(Q) 사이에만 제1다이오드회로(1321)가 연결될 수 있다. 또한 제1 내지 제4다이오드 회로(1321 내지 1324)는 다이오드(D1 내지 D4)와 리셋트랜지스터(RT1 내지 RT4)를 포함할 수 있고 도 9에 도시되어 있는 것과 같이 다이오드 연결되어 있는 분리트랜지스터와 리셋트랜지스터를 포함할 수 있다.
또한, 제1다이오드회로(1311) 내지 제4다이오드회로(1311) 중 적어도 하나는 다이오드와 리셋트랜지스터를 포함할 수 있고 나머지는 다이오드 연결되어 있는 분리트랜지스터와 리셋트랜지스터를 포함할 수 있다.
또한, 게이트 드라이버 회로(130)는 Q노드(Q)와 Qb노드(Qb)의 전압에 대응하여 캐리신호(Carry)를 출력하는 캐리버퍼(1301)를 포함할 수 있다. 캐리버퍼(1301)는 캐리클럭신호(CRCLK)를 전달받고, Q노드(Q)와 Qb노드(Qb)의 전압에 대응하여 캐리신호(Carry)를 출력할 수 있다.
캐리버퍼(1301)는 캐리클럭신호(CRCLK)가 전달되는 제1전극과 캐리신호출력단(CO)에 연결되는 제2전극과 Q노드(Q)의 전압이 전달되는 게이트전극을 포함하는 제1캐리트랜지스터(Tc1)와, 캐리신호출력단(CO)에 연결되는 제1전극과 저전압(GVSS)이 전달되는 제2전극과 Qb노드(Qb)의 전압이 전달되는 게이트전극을 포함하는 제2캐리트랜지스터(Tc2)와, 제1캐리트랜지스터(Tc1)의 게이트전극과 캐리신호출력단(CO) 사이에 배치되는 캐리캐패시터(C0)를 포함할 수 있다.
제1캐리트랜지스터(Tc1)는 제1노드(Q)의 전압에 의해 턴온되면, 캐리클럭신호(CRCLK)를 캐리신호출력단(CO)에 전달할 수 있다. 이때, 제2캐리트랜지스터(Tc2)는 Qb노드(Qb)의 전압에 의해 턴오프될 수 있다. 또한, 제1캐리트랜지스터(Tc1)가 Q노드(Q)의 전압에 의해 턴오프되면, 제2캐리트랜지스터(Tc2)는 Qb노드(Qb)의 전압에 의해 턴온될 수 있다. 제2캐리트랜지스터(Tc2)가 턴온되면 저전압(GVSS)은 캐리신호출력단(CO)에 전달될 수 있다.
또한, 캐리트랜지스터(Tc1)의 게이트 전극과 Q노드(Q) 사이에 다이오드회로(1302)가 배치될 수 있다. 캐리다이오드회로(1302)는 캐리다이오드(D0)와 캐리리셋트랜지스터(RT0)를 더 포함할 수 있다.
상기와 같이 구현된 게이트 드라이버 회로(130)는 하나의 스테이지에서 네 개의 게이트신호를 출력할 수 있다. 따라서, 게이트 드라이버 회로(130)에 포함되어 있는 스테이지의 수를 줄일 수 있어 게이트 드라이버 회로(130)의 크기는 작게 구현될 수 있다. 게이트 드라이버 회로(130)의 크기가 작게 구현되면 표시패널(110)의 비표시영역(110b)의 면적이 작게 구현될 수 있어 표시장치(100)의 베젤이 얇아질 수 있다. 그리고, 게이트신호의 폴링타임이 길어지는 문제점을 해결할 수 있어 고해상도에서 화질의 저하가 발생하지 않게 된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
101: 화소
110: 표시패널
120: 데이터 드라이버 회로
130: 게이트 드라이버 회로
140: 타이밍 컨트롤러

Claims (18)

  1. 적어도 두 개의 게이트 신호를 출력하는 스테이지를 포함하며,
    상기 스테이지는
    Q노드의 전압과 Qb노드의 전압에 대응하여 제1게이트신호를 출력하는 제1출력버퍼;
    상기 Q노드의 전압과 상기 Qb노드의 전압에 대응하여 제2게이트신호를 출력하는 제2출력버퍼; 및
    상기 Q노드와 상기 제2출력버퍼 사이에 배치되는 제1다이오드회로를 포함하는 게이트 드라이버 회로.
  2. 제1항에 있어서,
    상기 제1출력버퍼는,
    제1클럭이 전달되는 제1전극과 제1출력단에 연결되는 제2전극과 상기 Q노드의 전압이 전달되는 게이트전극을 포함하는 제1트랜지스터와, 상기 제1출력단에 연결되는 제1전극과 저전압이 전달되는 제2전극과 상기 Qb노드의 전압이 전달되는 게이트전극을 포함하는 제2트랜지스터와, 상기 제1트랜지스터의 게이트전극과 상기 제1출력단 사이에 배치되는 제1캐패시터를 포함하고,
    제2출력버퍼는
    제2클럭이 전달되는 제1전극과 제2출력단에 연결되는 제2전극과 상기 Q노드의 전압이 전달되는 게이트전극을 포함하는 제3트랜지스터와, 상기 제2출력단에 연결되는 제1전극과 저전압이 전달되는 제2전극과 상기 Qb노드의 전압이 전달되는 게이트전극을 포함하는 제4트랜지스터와, 상기 제3트랜지스터의 게이트전극과 상기 제2출력단 사이에 배치되는 제2캐패시터를 포함하는 게이트 드라이버 회로.
  3. 제2항에 있어서,
    상기 제1다이오드회로는 애노드전극이 상기 Q노드에 연결되고 캐소드전극이 상기 제3트랜지스터의 게이트전극에 연결되는 제1다이오드와, 제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제1트랜지스터의 게이트전극에 연결되며 게이트전극이 상기 Qb노드에 연결되는 제1리셋 트랜지스터를 포함하는 게이트 드라이버 회로.
  4. 제2항에 있어서,
    상기 제1다이오드회로는 제1전극이 상기 제1노드에 연결되고 제2전극이 상기 제3트랜지스터의 게이트전극에 연결되고 게이트전극이 상기 Q노드에 연결되는 제1분리트랜지스터와,
    제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제3트랜지스터의 게이트전극에 연결되며 게이트전극이 상기 Qb노드에 연결되는 제1리셋 트랜지스터를 포함하는 게이트 드라이버 회로.
  5. 제2항에 있어서,
    상기 Q노드와 상기 제1출력버퍼 사이에 배치되는 제2다이오드회로를 더 포함하는 게이트 드라이버 회로.
  6. 제5항에 있어서,
    상기 제2다이오드회로는 애노드전극이 상기 Q노드에 연결되고 캐소드전극이 상기 제1트랜지스터의 게이트전극에 연결되는 제2다이오드와,
    제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제1트랜지스터의 게이트전극에 연결되며 게이트전극이 상기 Qb노드에 연결되는 제1리셋 트랜지스터를 포함하는 게이트 드라이버 회로.
  7. 제5항에 있어서,
    상기 제2다이오드회로는 제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제1트랜지스터의 게이트전극에 연결되고 게이트전극이 상기 Q노드에 연결되는 제2분리트랜지스터와,
    제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제1트랜지스터의 게이트전극에 연결되며 게이트전극이 상기 Qb노드에 연결되는 제1리셋 트랜지스터를 포함하는 게이트 드라이버 회로.
  8. 제1항에 있어서,
    상기 제2게이트신호의 폴링타임은 상기 제1게이트신호의 폴링타임 보다 짧거나 같은 게이트 드라이버 회로.
  9. 제1항에 있어서,
    상기 제2게이트신호의 폴링시간에서 폴링 기울기는 상기 제1게이트신호의 폴링타임에서 폴링 기울기보다 가파르거나 같은 게이트 드라이버 회로.
  10. 복수의 데이터 라인과 복수의 게이트 라인이 배치되고, 상기 복수의 데이터 라인과 상기 복수의 게이트 라인으로부터 각각 데이터 신호와 게이트 신호를 공급받는 복수의 화소를 포함하는 표시패널;
    상기 복수의 데이터라인으로 데이터신호를 공급하는 데이터드라이버 회로;
    상기 복수의 게이트라인으로 순차적으로 게이트신호를 공급하는 게이트 드라이버 회로; 및
    상기 데이터 드라이버 회로와 상기 게이트 드라이버 회로를 제어하는 타이밍 컨트롤러를 포함하고,
    상기 게이트 드라이버 회로는,
    적어도 두 개의 게이트 신호를 출력하는 스테이지를 포함하며,
    상기 스테이지는,
    Q노드의 전압과 Qb노드의 전압에 대응하여 제1게이트신호를 출력하는 제1출력버퍼;
    상기 Q노드의 전압과 상기 Qb노드의 전압에 대응하여 제2게이트신호를 출력하는 제2출력버퍼; 및
    상기 Q노드와 상기 제2출력버퍼 사이에 배치되는 제1다이오드회로를 포함하는 표시장치.
  11. 제10항에 있어서,
    상기 제1출력버퍼는,
    제1클럭이 전달되는 제1전극과 제1출력단에 연결되는 제2전극과 상기 Q노드의 전압이 전달되는 게이트전극을 포함하는 제1트랜지스터와, 상기 제1출력단에 연결되는 제1전극과 저전압이 전달되는 제2전극과 상기 Qb노드의 전압이 전달되는 게이트전극을 포함하는 제2트랜지스터와, 상기 제1트랜지스터의 게이트전극과 상기 제1출력단 사이에 배치되는 제1캐패시터를 포함하고,
    제2출력버퍼는,
    제2클럭이 전달되는 제1전극과 제2출력단에 연결되는 제2전극과 상기 Q노드의 전압이 전달되는 게이트전극을 포함하는 제3트랜지스터와, 상기 제2출력단에 연결되는 제1전극과 저전압이 전달되는 제2전극과 상기 Qb노드의 전압이 전달되는 게이트전극을 포함하는 제4트랜지스터와, 상기 제3트랜지스터의 게이트전극과 상기 제2출력단 사이에 배치되는 제2캐패시터를 포함하는 표시장치.
  12. 제11항에 있어서,
    상기 제1다이오드회로는 애노드전극이 상기 Q노드에 연결되고 캐소드전극이 상기 제3트랜지스터의 게이트전극에 연결되는 제1다이오드와, 제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제1트랜지스터의 게이트전극에 연결되며 게이트전극이 상기 Qb노드에 연결되는 제1리셋 트랜지스터를 포함하는 표시장치.
  13. 제11항에 있어서,
    상기 제1다이오드회로는 제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제3트랜지스터의 게이트전극에 연결되고 게이트전극이 상기 Q노드에 연결되는 제1분리트랜지스터와,
    제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제3트랜지스터의 게이트전극에 연결되며 게이트전극이 상기 Qb노드에 연결되는 제1리셋 트랜지스터를 포함하는 표시장치.
  14. 제11항에 있어서,
    상기 Q노드와 상기 제1출력버퍼 사이에 배치되는 제2다이오드회로를 더 포함하는 표시장치.
  15. 제14항에 있어서,
    상기 제2다이오드회로는 애노드전극이 상기 Q노드에 연결되고 캐소드전극이 상기 제1트랜지스터의 게이트전극에 연결되는 제2다이오드와,
    제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제1트랜지스터의 게이트전극에 연결되며 게이트전극이 상기 Qb노드에 연결되는 제1리셋 트랜지스터를 포함하는 표시장치.
  16. 제14항에 있어서,
    상기 제2다이오드회로는 제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제1트랜지스터의 게이트전극에 연결되고 게이트전극이 상기 Q노드에 연결되는 제2분리트랜지스터와,
    제1전극이 상기 Q노드에 연결되고 제2전극이 상기 제1트랜지스터의 게이트전극에 연결되며 게이트전극이 상기 Qb노드에 연결되는 제1리셋 트랜지스터를 포함하는 표시장치.
  17. 제10항에 있어서,
    상기 제2게이트신호의 폴링타임은 상기 제1게이트신호의 폴링타임 보다 짧거나 같은 표시장치.
  18. 제10항에 있어서,
    상기 제2게이트신호의 폴링시간에서 폴링 기울기는 상기 제1게이트신호의 폴링타임에서 폴링 기울기보다 가파르거나 같은 표시장치.
KR1020200156407A 2020-11-20 2020-11-20 게이트 드라이버 회로 및 그를 포함하는 표시장치 KR20220069365A (ko)

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