KR20220143574A - 적층 디바이스칩의 제조 방법 - Google Patents

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KR20220143574A
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슌스케 테라니시
šœ스케 테라니시
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가부시기가이샤 디스코
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Abstract

(과제) 적층 디바이스칩의 측면으로의 이물의 부착을 억제할 수 있는 새로운 적층 디바이스칩의 제조 방법을 제공한다.
(해결 수단) 적층 디바이스칩의 제조 방법에 있어서, 제1 지지체에 고정된 제1 웨이퍼를 이면측으로부터 얇게 하여, 제1 홈에 설치된 제1 수지층을 제1 웨이퍼의 이면측에 노출시키는 제1 웨이퍼 가공 단계와, 제1 웨이퍼의 이면측에 노출된 제1 수지층과, 제2 웨이퍼의 제2 홈에 설치된 제2 수지층이 중첩되도록, 제1 웨이퍼의 이면측과 제2 웨이퍼의 표면측을 첩합하는 첩합 단계와, 제2 웨이퍼를 이면측으로부터 얇게 하여, 제2 홈에 설치된 제2 수지층을 제2 웨이퍼의 이면측에 노출시키는 제2 웨이퍼 가공 단계와, 제1 수지층과 제2 수지층을 절단함으로써, 적층 디바이스칩을 제조하는 수지층 절단 단계를 포함한다.

Description

적층 디바이스칩의 제조 방법{METHOD FOR MANUFACTURING STACKED DEVICE CHIP}
본 발명은, 복수의 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩의 제조 방법에 관한 것이다.
휴대 전화기나 퍼스널 컴퓨터로 대표되는 전자 기기에서는, 전자 회로 등의 디바이스를 구비하는 디바이스칩이 필수적인 구성 요소로 되어 있다. 디바이스칩은, 예를 들어, 실리콘 등의 반도체 재료로 이루어지는 웨이퍼의 표면을 분할 예정 라인(스트리트)으로 복수의 영역으로 구획하고, 각 영역에 디바이스를 형성한 후, 이 분할 예정 라인으로 웨이퍼를 분할함으로써 얻어진다.
최근에는, 디바이스칩의 추가적인 소형화 및 고밀도화를 실현하기 위해서, 디바이스가 형성된 복수의 웨이퍼를 두께의 방향으로 중첩하여 접착하는 웨이퍼 온 웨이퍼(Wafer On Wafer)라고 불리는 기술이 실용화되어 있다(예를 들어, 특허문헌 1 참조). 복수의 웨이퍼를 중첩하여 적층 웨이퍼를 형성한 후에는, 이 적층 웨이퍼를 분할 예정 라인을 따라 분할함으로써, 복수의 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩이 얻어진다.
그런데, 웨이퍼 온 웨이퍼에 사용되는 웨이퍼가 얇아지면, 적층 웨이퍼를 절단하여 적층 디바이스칩으로 분할할 때에, 웨이퍼가 파손되기 쉬워진다. 그래서, 웨이퍼의 분할 예정 라인에 표면측으로부터 홈을 형성하고, 이 웨이퍼의 표면을 지지체에 첩부하고 나서, 웨이퍼를 연삭하여 이면측에 홈을 노출시킴으로써, 웨이퍼를 복수의 디바이스칩으로 분할하면서 얇게 하는 방법을 채용하는 것이 검토되고 있다(예를 들어, 특허문헌 2 참조).
특허문헌 1: 일본 공개특허공보 2008-153499호 특허문헌 2: 일본 공개특허공보 2015-119109호
상술한 방법에 의해, 지지체에 지지된 상태의 디바이스칩을 얻은 후에는, 예를 들면, 동일한 방법으로 얻어지는 다른 디바이스칩을 이것에 중첩함으로써, 적층 디바이스칩을 형성할 수 있다. 그런데, 이 방법으로 디바이스칩을 두께의 방향으로 중첩하여 적층 디바이스칩을 형성하면, 인접하는 2개의 적층 디바이스칩 사이에 간극이 형성된다.
그 때문에, 예를 들면, 이 방법으로 얻어지는 적층 디바이스칩에 대하여, 추가적으로, 절연체에 의한 막이나 금속에 의한 전극 등을 형성하고자 하면, 간극에 면하는 적층 디바이스칩의 측면에도, 절연체나 금속에 의한 이물이 부착되어 버린다. 그 때문에, 상술한 방법을 채용하는 경우에는, 후에, 적층 디바이스칩에 부착된 이물을 제거하는 공정이 필요하게 되었다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 적층 디바이스칩의 측면으로의 이물의 부착을 억제할 수 있는 새로운 적층 디바이스칩의 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 의하면, 복수의 분할 예정 라인에 의해 구획된 표면의 복수의 영역의 각각에 디바이스가 설치된 웨이퍼를 사용하여, 복수의 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 적층 디바이스칩의 제조 방법에 있어서, 제1 웨이퍼의 복수의 분할 예정 라인을 따라, 그 제1 웨이퍼의 표면으로부터, 상기 제1 웨이퍼를 분할하여 얻어지는 제1 디바이스칩의 마무리 두께에 상당하는 깊이의 제1 홈을 형성하는 제1 홈 형성 단계와, 상기 제1 웨이퍼의 상기 제1 홈에 제1 수지층을 형성하는 제1 수지층 형성하는 제1 수지층 형성 단계와, 제2 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제2 웨이퍼의 표면으로부터, 상기 제2 웨이퍼를 분할하여 얻어지는 제2 디바이스칩의 마무리 두께에 상당하는 깊이의 제2 홈을 형성하는 제2 홈 형성 단계와, 상기 제2 웨이퍼의 상기 제2 홈에 제2 수지층을 형성하는 제2 수지층 형성 단계와, 상기 제1 웨이퍼의 표면측을, 판형의 제1 지지체에 고정하는 고정 단계와, 상기 제1 지지체에 고정된 상기 제1 웨이퍼를 이면측으로부터 상기 제1 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제1 홈에 설치된 상기 제1 수지층을 상기 제1 웨이퍼의 이면측에 노출시키는 제1 웨이퍼 가공 단계와, 상기 제1 웨이퍼의 이면측에 노출된 상기 제1 수지층과, 상기 제2 웨이퍼의 상기 제2 홈에 설치된 상기 제2 수지층이 상기 제1 웨이퍼의 이면에 수직인 방향에서 보아 중첩되도록, 상기 제1 웨이퍼의 이면측과 상기 제2 웨이퍼의 표면측을 첩합하는 첩합 단계와, 상기 제1 웨이퍼에 첩합된 상기 제2 웨이퍼를 이면측으로부터 상기 제2 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제2 홈에 설치된 상기 제2 수지층을 상기 제2 웨이퍼의 이면측에 노출시키는 제2 웨이퍼 가공 단계와, 상기 제1 홈을 따라 상기 제1 수지층을 절단하고, 상기 제2 홈을 따라 상기 제2 수지층을 절단함으로써, 측면이 상기 제1 수지층에 덮인 제1 디바이스칩과, 측면이 상기 제2 수지층에 덮인 제2 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 수지층 절단 단계를 포함하는 적층 디바이스칩의 제조 방법이 제공된다.
　본 발명의 다른 일 측면에 의하면, 복수의 분할 예정 라인에 의해 구획된 표면의 복수의 영역의 각각에 디바이스가 설치된 웨이퍼를 사용하여, 복수의 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 적층 디바이스칩의 제조 방법에 있어서, 제1 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제1 웨이퍼의 표면으로부터, 상기 제1 웨이퍼를 분할하여 얻어지는 제1 디바이스칩의 마무리 두께에 상당하는 깊이의 제1 홈을 형성하는 제1 홈 형성 단계와, 상기 제1 웨이퍼의 상기 제1 홈에 제1 수지층을 형성하는 제1 수지층 형성 단계와, 상기 제1 웨이퍼의 표면측을, 판형의 제1 지지체에 고정하는 제1 고정 단계와, 상기 제1 지지체에 고정된 상기 제1 웨이퍼를 이면측으로부터 상기 제1 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제1 홈에 설치된 상기 제1 수지층을 상기 제1 웨이퍼의 이면측에 노출시키는 제1 웨이퍼 가공 단계와, 제2 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제2 웨이퍼의 표면으로부터, 상기 제2 웨이퍼를 분할하여 얻어지는 제2 디바이스칩의 마무리 두께 깊이에 상당하는 깊이의 제2 홈을 형성하는 제2 홈 형성 단계와, 상기 제2 웨이퍼의 상기 제2 홈에 제2 수지층을 형성하는 제2 수지층 형성 단계와, 상기 제2 웨이퍼의 표면측을, 판형의 제2 지지체에 고정하는 제2 고정 단계와, 상기 제2 지지체에 고정된 상기 제2 웨이퍼를 이면측으로부터 상기 제2 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제2 홈에 설치된 상기 제2 수지층을 상기 제2 웨이퍼의 이면측에 노출시키는 제2 웨이퍼 가공 단계와, 상기 제2 웨이퍼로부터 상기 제2 지지체를 분리한 후에, 상기 제1 웨이퍼의 이면측에 노출된 상기 제1 수지층과, 상기 제2 웨이퍼의 표면측에 노출된 상기 제2 수지층이 상기 제1 웨이퍼의 이면에 수직인 방향에서 보아 중첩되도록, 상기 제1 웨이퍼의 이면측과 상기 제2 웨이퍼의 표면측을 첩합하는 첩합 단계와, 상기 제1 홈을 따라 상기 제1 수지층을 절단하고, 상기 제2 홈을 따라 상기 제2 수지층을 절단함으로써, 측면이 상기 제1 수지층에 덮인 제1 디바이스칩과, 측면이 상기 제2 수지층에 덮인 제2 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 수지층 절단 단계를 포함하는 적층 디바이스칩의 제조 방법이 제공된다.
　본 발명의 또 다른 일 측면에 의하면, 복수의 분할 예정 라인에 의해 구획된 표면의 복수의 영역의 각각에 디바이스가 설치된 웨이퍼를 사용하여, 복수의 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 적층 디바이스칩의 제조 방법에 있어서, 제1 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제1 웨이퍼의 표면으로부터, 상기 제1 웨이퍼를 분할하여 얻어지는 제1 디바이스칩의 마무리 두께에 상당하는 깊이의 제1 홈을 형성하는 제1 홈 형성 단계와, 상기 제1 웨이퍼의 상기 제1 홈에 제1 수지층을 형성하는 제1 수지층 형성 단계와, 상기 제1 웨이퍼의 표면측을, 판형의 제1 지지체에 고정하는 제1 고정 단계와, 상기 제1 지지체에 고정된 상기 제1 웨이퍼를 이면측으로부터 상기 제1 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제1 홈에 설치된 상기 제1 수지층을 상기 제1 웨이퍼의 이면측에 노출시키는 제1 웨이퍼 가공 단계와, 제2 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제2 웨이퍼의 표면으로부터, 상기 제2 웨이퍼를 분할하여 얻어지는 제2 디바이스칩의 마무리 두께에 상당하는 깊이의 제2 홈을 형성하는 제2 홈 형성 단계와, 상기 제2 웨이퍼의 상기 제2 홈에 제2 수지층을 형성하는 제2 수지층 형성 단계와, 상기 제2 웨이퍼의 표면측을, 판형의 제2 지지체에 고정하는 제2 고정 단계와, 상기 제2 지지체에 고정된 상기 제2 웨이퍼를 이면측으로부터 상기 제2 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제2 홈에 설치된 상기 제2 수지층을 상기 제2 웨이퍼의 이면측에 노출시키는 제2 웨이퍼 가공 단계와, 상기 제1 웨이퍼의 이면측에 노출된 상기 제1 수지층과, 상기 제2 웨이퍼의 이면측에 노출된 상기 제2 수지층이 상기 제1 웨이퍼의 이면에 수직인 방향에서 보아 중첩되도록, 상기 제1 웨이퍼의 이면측과 상기 제2 웨이퍼의 이면측을 첩합하는 첩합 단계와, 상기 제2 웨이퍼로부터 상기 제2 지지체를 분리한 후에, 상기 제1 홈을 따라 상기 제1 수지층을 절단하고, 상기 제2 홈을 따라 상기 제2 수지층을 절단함으로써, 측면이 상기 제1 수지층에 덮인 제1 디바이스칩과, 측면이 상기 제2 수지층에 덮인 제2 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 수지층 절단 단계를 포함하는 적층 디바이스칩의 제조 방법이 제공된다.
바람직하게는, 상기 제1 웨이퍼의 디바이스와, 상기 제1 웨이퍼에 첩합된 상기 제2 웨이퍼의 디바이스를 접속하는 관통 전극을 형성하는 관통 전극 형성 단계를 더 포함한다. 또한, 바람직하게는, 수지층 절단 단계에서는, 상기 제1 웨이퍼로부터 상기 제1 지지체를 분리한 후에, 상기 제1 홈을 따라 상기 제1 수지층을 절단하고, 상기 제2 홈을 따라 상기 제2 수지층을 절단한다.
　본 발명의 각 측면에 따른 적층 디바이스칩의 제조 방법에서는, 제1 디바이스칩의 마무리 두께에 상당하는 깊이의 제1 홈을 제1 웨이퍼에 형성한 후에, 이 제1 홈에 제1 수지층을 형성하고, 또한, 제2 디바이스칩의 마무리 두께에 상당하는 깊이의 제2 홈을 제2 웨이퍼에 형성한 후에, 이 제2 홈에 제2 수지층을 형성한다.
　그 때문에, 제1 웨이퍼로부터 얻어지는 제1 디바이스칩의 측면과, 제2 웨이퍼로부터 얻어지는 제2 디바이스칩의 측면은, 각각 제1 수지층과, 제2 수지층으로 덮인 상태가 된다. 즉, 제1 디바이스칩과, 제2 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩의 측면도, 제1 수지층과, 제2 수지층으로 덮인 상태가 된다. 이에 의해, 적층 디바이스칩의 측면으로의 이물의 부착을 억제할 수 있다.
　또한, 제1 웨이퍼가 제1 디바이스칩의 마무리 두께까지 얇아지고, 제2 웨이퍼가 제2 디바이스칩의 마무리 두께까지 얇아지면, 제1 웨이퍼가 제1 디바이스칩으로 분할되고, 제2 웨이퍼가 제2 디바이스칩으로 분할된다. 그 때문에, 제1 홈을 따라 제1 수지층을 절단하고, 제2 홈을 따라 제2 수지층을 절단하는 것만으로, 적층 디바이스칩을 완성시킬 수 있다. 즉, 적층 디바이스칩으로의 절단 시에, 제1 웨이퍼나 제2 웨이퍼가 파손되는 일도 없다.
도 1은, 제1 웨이퍼를 모식적으로 나타내는 사시도이다.
도 2는, 제1 웨이퍼를 모식적으로 나타내는 단면도이다.
도 3은, 제1 홈이 형성된 제1 웨이퍼를 모식적으로 나타내는 단면도이다.
도 4는, 제1 홈에 제1 수지층이 설치된 제1 웨이퍼를 모식적으로 나타내는 단면도이다.
도 5는, 제1 웨이퍼가 판형의 제1 지지체에 고정되는 모습을 나타내는 단면도이다.
도 6은, 제1 지지체와, 제1 지지체에 고정된 제1 웨이퍼를 모식적으로 나타내는 단면도이다.
도 7은, 제1 지지체와, 얇아진 제1 웨이퍼를 모식적으로 나타내는 단면도이다.
도 8은, 제2 웨이퍼가 제1 웨이퍼에 첩합되는 모습을 모식적으로 나타내는 단면도이다.
도 9는, 제1 지지체와, 제1 웨이퍼와, 제1 웨이퍼에 첩합된 제2 웨이퍼를 모식적으로 나타내는 단면도이다.
도 10은, 제1 지지체와, 제1 웨이퍼와, 얇아진 제2 웨이퍼를 모식적으로 나타내는 단면도이다.
도 11은, 제1 지지체와, 관통 전극이 형성된 제1 웨이퍼 및 제2 웨이퍼를 모식적으로 도시하는 단면도이다.
도 12는 제1 지지체와, 복수의 적층 디바이스칩을 모식적으로 나타내는 단면도이다.
이하, 첨부 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다. 도 1은, 본 실시형태에 따른 적층 디바이스칩의 제조 방법에서 사용되는 제1 웨이퍼(11)를 모식적으로 도시한 사시도이고, 도 2는, 제1 웨이퍼(11)를 모식적으로 도시한 단면도이다. 또한, 도 1 및 도 2에서는, 본 실시 형태에서 사용되는 복수의 웨이퍼 중 제1 웨이퍼(11)만을 예시하고 있지만, 본 실시 형태에서 사용되는 제2 웨이퍼(31)(도 8 참조)의 구조도 마찬가지이다.
도 1 및 도 2에 도시하는 바와 같이, 제1 웨이퍼(11)는, 예를 들면, 실리콘(Si) 등의 반도체를 이용하여 원반형으로 구성되어 있고, 대략 원형의 표면(11a) 및 이면(11b)을 구비한다. 이 제1 웨이퍼(11)의 표면(11a)측은, 서로 교차하는 복수의 분할 예정 라인(스트리트)(13)으로 복수의 소영역으로 구획되어 있고, 각 소영역에는, IC(Integrated Circuit) 등의 디바이스(15)가 설치되어 있다.
또한, 본 실시 형태에서는, 실리콘 등의 반도체로 이루어지는 원반형의 제1 웨이퍼(11)를 이용하고 있지만, 제1 웨이퍼(11)의 재질, 형상, 구조, 크기 등에 제한은 없다. 예를 들면, 다른 반도체, 세라믹스, 수지, 금속 등의 재료로 이루어지는 기판을 제1 웨이퍼(11)로서 이용할 수도 있다. 마찬가지로, 디바이스(15)의 종류, 수량, 형상, 구조, 크기, 배치 등에도 제한은 없다.
본 실시형태에 따른 적층 디바이스칩의 제조 방법에서는, 예를 들면, 이 제1 웨이퍼(11)의 복수의 분할 예정 라인(13)을 따라, 제1 웨이퍼(11)의 표면(11a)으로부터, 제1 웨이퍼(11)를 분할하여 얻어지는 제1 디바이스칩의 마무리 두께에 상당하는 깊이의 제1 홈을 형성한다(제1 홈 형성 단계). 도 3은, 제1 홈(17)이 형성된 제1 웨이퍼(11)를 모식적으로 나타내는 단면도이다.
제1 홈(17)을 형성할 때에는, 예를 들어, 다이아몬드 등의 지립을 수지 등의 결합제로 고정함으로써 얻어지는 원환형(원반형)의 절삭 블레이드(절삭 공구)가 사용된다. 구체적으로는, 이 절삭 블레이드를, 대략 수평인 회전축의 둘레로 회전(자전)시켜, 제1 웨이퍼(11)에 절입시키면서, 절삭 블레이드와 제1 웨이퍼(11)를 분할 예정 라인(13)을 따라 상대적으로 이동시킨다. 또한, 제1 웨이퍼(11)와 절삭 블레이드가 접촉하는 가공점에는, 순수 등의 가공액이 공급된다.
본 실시형태에서는, 제1 웨이퍼(11)를 분할하여 얻어지는 제1 디바이스칩의 마무리 두께를 약간 초과하는 깊이까지, 절삭 블레이드를 제1 웨이퍼(11)에 절입시킨다. 이에 의해, 제1 웨이퍼(11)를 표면(11a)으로부터 절삭하여, 제1 디바이스칩의 마무리 두께를 약간 초과하는 깊이의 제1 홈(17)을 형성할 수 있다.
다만, 제1 홈(17)을 형성하는 방법에 특별한 제한은 없다. 예를 들면, 제1 웨이퍼(11)에 흡수되는 파장의 레이저 빔을 사용하는, 소위 어블레이션 가공이라고 불리는 방법으로, 제1 웨이퍼(11)에 제1 홈(17)을 형성할 수도 있다. 또한, 제1 웨이퍼(11)에 대한 높은 반응성을 갖는 기체(플라즈마를 포함한다)나 액체를 사용하는 에칭에 의해, 제1 웨이퍼(11)에 제1 홈(17)을 형성해도 좋다. 또한, 이들 방법을 임의로 조합하여, 제1 웨이퍼(11)에 제1 홈(17)을 형성할 수도 있다.
모든 분할 예정 라인(13)에 제1 홈(17)을 형성한 후에는, 이 제1 홈(17)에 액상의 재료를 충전하여, 제1 수지층을 형성한다(제1 수지층 형성 단계). 도 4는, 제1 홈(17)에 제1 수지층(19)이 설치된 제1 웨이퍼(11)를 모식적으로 나타내는 단면도이다. 액상의 재료를 제1 홈(17)에 충전할 때에는, 예를 들어 스핀 코팅, 스프레이 코팅, 스크린 인쇄, 딥 코팅, 잉크젯 등의 방법이 사용된다. 물론, 다른 방법으로 제1 홈(17)에 액상의 재료를 충전해도 좋다.
제1 홈(17)에 충전되는 액상의 재료로서는, 어느 정도의 높은 내열성과, 제1 웨이퍼(11)에 가까운 열팽창 계수(대표적으로는, 선팽창 계수)를 겸비하는 재료를 이용하는 것이 바람직하다. 예를 들면, 제1 웨이퍼(11)가 실리콘을 이용하여 구성되어 있는 경우에는, 웨이퍼 온 웨이퍼에서 웨이퍼끼리의 첩합에 사용되는 벤조시클로부텐(BCB)이나, 팬아웃 패키지에서 사용되는 몰드 수지용의 재료 등을 이용하면 좋다.
다만, 제1 홈(17)에 충전되는 액상의 재료는, 이들에 한정되지 않는다. 액상의 재료를 제1 홈(17)에 충전한 후에는, 예를 들어 가열, 건조, 또는 광의 조사 등의 방법으로 액상의 재료를 경화시킨다. 이에 의해, 제1 웨이퍼(11)의 제1 홈(17)에, 이 제1 홈(17)의 측면 및 저면을 덮는 제1 수지층(19)이 형성된다.
본 실시형태에서는, 상술한 방법과 동일한 방법으로, 제1 웨이퍼(11)와는 다른 제2 웨이퍼(31)에도 제2 홈(37)(도 8 참조)과 제2 수지층(39)(도 8 참조)을 형성한다. 즉, 제2 웨이퍼(31)의 복수의 분할 예정 라인(스트리트)을 따라, 제2 웨이퍼(31)의 표면(31a)(도 8 참조)으로부터, 제2 웨이퍼(31)를 분할하여 얻어지는 제2 디바이스칩의 마무리 두께에 상당하는 깊이의 제2 홈(37)을 형성한다(제2 홈 형성 단계).
본 실시형태에서는, 제2 웨이퍼(31)를 표면(31a)으로부터 절삭하여, 제2 디바이스칩의 마무리 두께를 약간 초과하는 깊이의 제2 홈(37)을 형성한다. 또한, 이 제2 홈(37)에 액상의 재료를 충전하여, 제2 수지층(39)을 형성한다(제2 수지층 형성 단계). 제2 홈(37)에 충전되는 액상의 재료는, 제1 홈(17)에 충전되는 액상의 재료와 마찬가지이다. 즉, 어느 정도의 높은 내열성과, 제2 웨이퍼(31)에 가까운 열팽창 계수(대표적으로는, 선팽창 계수)를 겸비하는 재료를 이용하는 것이 바람직하다.
또한, 제1 홈(17)의 형성(제1 홈 형성 단계), 제1 수지층(19)의 형성(제1 수지층 형성 단계), 제2 홈(37)의 형성(제2 홈 형성 단계), 및 제2 수지층(39)의 형성(제2 수지층 형성 단계)은, 본 실시형태에 관련된 일련의 공정에 모순을 발생시키지 않는 임의의 타이밍 및 순서로 실시할 수 있다.
예를 들어, 제2 웨이퍼(31)에 제2 홈(37) 및 제2 수지층(39)을 형성하고 나서, 제1 웨이퍼(11)에 제1 홈(17) 및 제1 수지층(19)을 형성할 수도 있다. 또한, 제1 홈(17) 및 제1 수지층(19)의 형성과, 제2 홈(37) 및 제2 수지층(39)의 형성이 병렬로 실시되어도 좋다.
제1 웨이퍼(11)에 제1 홈(17) 및 제1 수지층(19)을 형성한 후에는, 이 제1 웨이퍼(11)의 표면(11a)측을 판형의 제1 지지체에 고정한다(고정 단계). 도 5는, 제1 웨이퍼(11)가 판형의 제1 지지체(21)에 고정되는 모습을 도시하는 단면도이고, 도 6은, 제1 지지체(21)와, 제1 지지체(21)에 고정된 제1 웨이퍼(11)를 모식적으로 도시하는 단면도이다.
제1 지지체(21)는, 대표적으로는, 수지로 이루어지는 기판이나, 유리로 이루어지는 기판, 제1 웨이퍼(11)와 동종 또는 이종의 웨이퍼 등이며, 제1 웨이퍼(11)를 지지할 수 있는 크기로 구성되어 있다. 구체적으로는, 제1 지지체(21)는, 제1 웨이퍼(11)의 표면(11a)과 동등하거나, 또는 그 이상의 크기의 표면(21a) 및 이면(21b)을 갖고 있다.
제1 웨이퍼(11)의 표면(11a)측을 제1 지지체(21)에 고정할 때에는, 예를 들면, 도 5에 도시하는 바와 같이, 제1 지지체(21)의 표면(21a)에, 접착력을 나타내는 접착제를 포함한 접착층(가접착층)(23)이 설치된다. 접착층(23)으로서는, 완성된 적층 디바이스칩을 제1 지지체(21)로부터 적절하게 분리할 수 있도록, 예를 들면, 자외선 등의 광이나 열에 의해 접착력이 저하되는 액상의 재료가 사용된다.
다만, 제1 웨이퍼(11)를 고정할 때에 이용되는 접착층(23)은, 이것에 한정되지 않는다. 예를 들면, 적층 디바이스칩에 맞추어 제1 지지체(21)를 절단하고, 제1 지지체(21)와 적층 디바이스칩을 포함하는 완성품(칩)을 제조하는 경우에는, 접착층(23)으로서, 장기에 걸쳐 접착력이 저하되기 어려운 재료를 사용하여도 좋다.
제1 지지체(21)의 표면(21a)에 설치된 접착층(23)에 제1 웨이퍼(11)의 표면(11a)측을 밀착시킴으로써, 도 6에 도시하는 바와 같이, 제1 웨이퍼(11)가 제1 지지체(21)에 고정된다. 그 후에는, 가열, 건조, 또는 광의 조사 등의 방법으로, 접착층(23)을 경화 등 시키면 좋다. 또한, 이 접착층(23)은, 제1 지지체(21)측이 아니라, 제1 웨이퍼(11)측에 설치되는 경우도 있다.
제1 웨이퍼(11)를 제1 지지체(21)에 고정한 후에는, 이 제1 웨이퍼(11)를 이면(11b)측으로부터 제1 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 제1 홈(17)에 형성된 제1 수지층(19)을 제1 웨이퍼(11)의 이면측에 노출시킨다(제1 웨이퍼 가공 단계). 도 7은, 제1 지지체(21)와, 얇아진 제1 웨이퍼(11)를 모식적으로 나타내는 단면도이다.
제1 웨이퍼(11)를 얇게 할 때에는, 예를 들면, 다이아몬드 등의 지립을 수지 등의 결합제로 고정함으로써 얻어지는 연삭용의 지석이 하면측에 설치된 원환형(원반형)의 연삭 휠(연삭 공구)이 사용된다. 구체적으로는, 연삭 휠과 제1 웨이퍼(11)(제1 지지체(21))를, 대략 연직인 회전축의 둘레로 각각 회전(자전)시키면서, 연삭 휠을 하강시켜, 지석을 제1 웨이퍼(11)의 이면(11b)에 가압한다. 또한, 제1 웨이퍼(11)와 지석이 접촉하는 가공점에는, 순수 등의 가공액이 공급된다.
본 실시형태에서는, 제1 웨이퍼(11)를 분할하여 얻어지는 제1 디바이스칩(25)의 마무리 두께에 상당하는 높이의 위치(제1 디바이스칩(25)의 이면(25a)에 상당하는 높이의 위치)까지, 지석의 하면을 하강시킨다. 이에 의해, 제1 웨이퍼(11)를 이면(11b)측으로부터 연삭하여, 제1 디바이스칩(25)의 마무리 두께에 상당하는 두께까지 얇게 할 수 있다.
그 결과, 도 7에 도시된 바와 같이, 제1 홈(17)의 저부가 제거되어, 제1 홈(17)에 설치된 제1 수지층(19)이 제1 웨이퍼(11)의 이면측(제1 디바이스칩(25)의 이면(25a)측)에 노출되게 된다. 즉, 제1 웨이퍼(11)는, 분할 예정 라인(13)에 형성된 제1 홈(17)을 따라, 복수의 제1 디바이스칩(25)으로 분할된다.
또한, 제1 웨이퍼(11)를 얇게 하는 방법에 특별한 제한은 없다. 예를 들어, 발포 폴리우레탄으로 대표되는 수지나 부직포 등으로 이루어지는 연마 패드(연마 공구)를 사용하는 연마에 의해, 제1 웨이퍼(11)를 얇게 할 수도 있다. 제1 웨이퍼(11)에 대한 높은 반응성을 갖는 기체(플라즈마를 포함한다)나 액체를 사용하는 에칭에 의해, 제1 웨이퍼(11)를 얇게 해도 좋다. 또한, 이들 방법을 임의로 조합하여, 제1 웨이퍼(11)를 얇게 해도 좋다.
제1 웨이퍼(11)를 얇게 한 후에는, 이 제1 웨이퍼(11)의 이면측(제1 디바이스칩(25)의 이면(25a)측)에, 제2 수지층(39)이 설치된 상태의 제2 웨이퍼(31)의 표면(31a)측을 첩합한다(첩합 단계). 도 8은, 제2 웨이퍼(31)가 제1 웨이퍼(11)에 첩합되는 모습을 모식적으로 나타내는 단면도이고, 도 9는, 제1 지지체(21)와, 제1 웨이퍼(11)와, 제1 웨이퍼(11)에 첩합된 제2 웨이퍼(31)를 모식적으로 나타내는 단면도이다.
제1 웨이퍼(11)의 이면측에 제2 웨이퍼(31)의 표면(31a)측을 첩합시킬 때에는, 도 8에 도시하는 바와 같이, 제1 웨이퍼(11)의 이면에, 접착력을 나타내는 접착제를 포함한 접착층(27)이 설치된다. 접착층(27)으로서는, 예를 들어 벤조시클로부텐(BCB)과 같은, 장기에 걸쳐 접착력이 저하되기 어려운 접착제를 포함하는 액상의 재료가 사용된다.
다만, 제1 웨이퍼(11)와 제2 웨이퍼(31)의 첩합에 이용되는 접착층(27)은, 이것에 한정되지 않는다. 제1 웨이퍼(11)의 이면(제1 디바이스칩(25)의 이면(25a)측)에 설치된 접착층(27)에 제2 웨이퍼(31)의 표면(31a)측을 밀착시킴으로써, 도 9에 도시된 바와 같이, 제1 웨이퍼(11)와 제2 웨이퍼(31)가 첩합된다.
구체적으로는, 제1 웨이퍼(11)의 이면측에 노출된 제1 수지층(19)과, 제2 웨이퍼(31)의 제2 홈(37)에 형성된 제2 수지층(39)이 제1 웨이퍼(11)의 이면에 수직인 방향에서 보아 중첩되도록, 제1 웨이퍼(11)의 이면측과 제2 웨이퍼(31)의 표면(31a)측을 첩합한다.
즉, 제1 디바이스칩(25)의 이면(25a)에 대하여, 제2 웨이퍼(31)의 디바이스(35)를 중첩되도록, 제1 웨이퍼(11)의 이면측과 제2 웨이퍼(31)의 표면(31a)측을 첩합한다. 그 후에는, 가열, 건조, 또는 광의 조사 등의 방법으로, 접착층(27)을 경화 등 시키면 좋다. 또한, 이 접착층(27)은, 제1 웨이퍼(11)측이 아니라, 제2 웨이퍼(31)측에 설치되는 경우도 있다.
또한, 상술한 바와 같은 접착제를 포함하는 접착층(27)을 이용하지 않고, 제1 웨이퍼(11)와 제2 웨이퍼(31)를 첩합하여도 좋다. 예를 들면, 제1 웨이퍼(11)의 이면측과 제2 웨이퍼(31)의 표면(31a)측에 얇은 산화막을 형성하고, 이 산화막끼리를 접촉시켜 첩합시킴으로써, 제1 웨이퍼(11)와 제2 웨이퍼(31)를 첩합할 수 있다. 또한, 산화막끼리를 첩합시킨 후에는, 가열 등의 방법으로 첩합을 강화하면 좋다.
제1 웨이퍼(11)의 이면측에 제2 웨이퍼(31)의 표면(31a)측을 첩합한 후에는, 이 제2 웨이퍼(31)를 이면(31b)측으로부터 제2 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 제2 홈(37)에 형성된 제2 수지층(39)을 제2 웨이퍼(31)의 이면측에 노출시킨다(제2 웨이퍼 가공 단계). 도 10은, 제1 지지체(21)와, 제1 웨이퍼(11)와, 얇아진 제2 웨이퍼(31)를 모식적으로 나타내는 단면도이다.
제2 웨이퍼(31)를 얇게 하는 방법은, 제1 웨이퍼(11)를 얇게 하는 방법과 마찬가지이다. 즉, 연삭 휠(연삭 공구)을 사용하는 연삭, 연마 패드(연마 공구)를 사용하는 연마, 또는 제2 웨이퍼(31)에 대한 높은 반응성을 갖는 기체(플라즈마를 포함함)나 액체를 사용하는 에칭 등의 방법이 이용된다.
본 실시형태에서는, 제1 웨이퍼(11)의 경우와 마찬가지로, 제2 웨이퍼(31)를 분할하여 얻어지는 제2 디바이스칩(45)의 마무리 두께에 상당하는 두께까지 제2 웨이퍼(31)를 연삭하여 얇게 한다. 그 결과, 도 10에 도시한 바와 같이, 제2 홈(37)의 저부가 제거되고, 제2 홈(37)에 설치된 제2 수지층(39)이 제2 웨이퍼(31)의 이면측(제2 디바이스칩(45)의 이면(45a)측)에 노출되게 된다. 즉, 제2 웨이퍼(31)는, 분할 예정 라인에 형성된 제2 홈(37)을 따라, 복수의 제2 디바이스칩(45)으로 분할된다.
제2 웨이퍼(31)를 얇게 한 후에는, 제1 웨이퍼(11)(제1 디바이스칩(25))의 디바이스(15)와, 제1 웨이퍼(11)에 첩합된 제2 웨이퍼(31)(제2 디바이스칩(45))의 디바이스(35)를 접속하는 관통 전극을 형성한다(관통 전극 형성 단계). 도 11은, 제1 지지체(21)와, 관통 전극(47)이 형성된 제1 웨이퍼(11) 및 제2 웨이퍼(31)를 모식적으로 도시하는 단면도이다.
디바이스(15)와 디바이스(35)를 접속하는 관통 전극(47)을 형성할 때에는, 우선, 제2 디바이스칩(45)의 이면(45a)측으로부터, 관통 전극(47)의 형성 예정 영역에, 적어도 제2 디바이스칩(45)을 관통하여 제1 디바이스칩(25)의 디바이스(15)에 이르는 관통 구멍을 형성한다. 관통 구멍을 형성하는 방법에 특별한 제한은 없지만, 예를 들어 포토리소그래피에 의해 얻어지는 마스크를 이용하는 에칭 등의 방법을 사용하면 된다.
디바이스(15)에 도달하는 관통 구멍을 형성한 후에는, 이 관통 구멍에, 디바이스(15)와 디바이스(35)를 접속하는 관통 전극(47)을 형성한다. 관통 전극(47)을 형성하는 방법에 특별한 제한은 없지만, 예를 들어 도금, 스퍼터링, CVD(Chemical Vapor Deposition) 등의 방법을 사용하여, 관통 전극(47)을 구성하는 도전성의 금속을 관통 구멍에 충전하면 좋다.
본 실시 형태에서는, 제1 웨이퍼(11)의 제1 홈(17)에 제1 수지층(19)을 설치함으로써, 제1 웨이퍼(11)를 분할하여 얻어지는 제1 디바이스칩(25)의 측면을 제1 수지층(19)으로 덮고 있다. 마찬가지로, 제2 웨이퍼(31)의 제2 홈(37)에 제2 수지층(39)을 설치함으로써, 제2 웨이퍼(31)를 분할하여 얻어지는 제2 디바이스칩(45)의 측면을 제2 수지층(39)으로 덮고 있다. 따라서, 관통 전극(47)을 형성할 때에, 제1 디바이스칩(25)의 측면이나 제2 디바이스칩(45)의 측면 등에, 금속에 의한 이물이 부착하는 일이 없다.
관통 전극(47)을 형성한 후에는, 제1 홈(17)을 따라 제1 수지층(19)을 절단하고, 제2 홈(37)을 따라 제2 수지층(39)을 절단함으로써, 제1 디바이스칩(25)과 제2 디바이스칩(45)이 중첩된 구조를 갖는 적층 디바이스칩을 제조한다(수지층 절단 단계). 도 12는, 제1 지지체(21)와, 복수의 적층 디바이스칩(51)을 모식적으로 나타내는 단면도이다.
제1 수지층(19)과 제2 수지층(39)을 절단할 때에는, 예를 들면, 다이아몬드 등의 지립을 수지 등의 결합제로 고정함으로써 얻어지는 원환형(원반형)의 절삭 블레이드(절삭 공구)가 사용된다. 다만, 이 절삭 블레이드의 폭은, 제1 홈(17)이나 제2 홈(37)을 형성할 때에 사용되는 절삭 블레이드의 폭보다 좁다.
구체적으로는, 이 절삭 블레이드를, 대략 수평인 회전축의 둘레로 회전(자전)시켜, 제1 수지층(19) 및 제2 수지층(39)에 절입시키면서, 제1 홈(17) 및 제2 홈(37)을 따라, 제1 웨이퍼(11) 및 제2 웨이퍼(31)와 절삭 블레이드를 상대적으로 이동시킨다. 또한, 제1 수지층(19) 및 제2 수지층(39)과 절삭 블레이드가 접촉하는 가공점에는, 순수 등의 가공액이 공급된다.
본 실시형태에서는, 제1 디바이스칩(25)의 측면이나 제2 디바이스칩(45)의 측면을 가공하지 않도록, 또한, 제1 수지층(19)과 제2 수지층(39)을 완전히 절단할 수 있도록, 제1 수지층(19)과 제2 수지층(39)에 절삭 블레이드를 절입시킨다. 이에 의해, 제1 수지층(19)과 제2 수지층(39)을 절단하는 커프(49)를 형성하고, 측면이 제1 수지층(19)으로 덮인 제1 디바이스칩(25)과, 측면이 제2 수지층(39)으로 덮인 제2 디바이스칩(45)이 중첩된 구조를 갖는 적층 디바이스칩(51)을 제조할 수 있다.
다만, 제1 수지층(19)과 제2 수지층(39)을 절단하는 방법에 특별한 제한은 없다. 예를 들어, 제1 수지층(19)과 제2 수지층(39)에 흡수되는 파장의 레이저 빔을 사용하는, 소위 어블레이션 가공이라고 불리는 방법으로, 제1 수지층(19)과 제2 수지층(39)을 절단할 수도 있다. 제1 수지층(19)과 제2 수지층(39)을 절단한 후에는, 접착층(23)의 접착력을 저하시켜, 적층 디바이스칩(51)을 제1 지지체(21)로부터 분리하면 된다.
이상과 같이, 본 실시형태에 따른 적층 디바이스칩의 제조 방법에서는, 제1 디바이스칩(25)의 마무리 두께에 상당하는 깊이의 제1 홈(17)을 제1 웨이퍼(11)에 형성한 후에, 이 제1 홈(17)에 제1 수지층(19)을 형성하고, 또한, 제2 디바이스칩(45)의 마무리 두께에 상당하는 깊이의 제2 홈(37)을 제2 웨이퍼(31)에 형성한 다음, 이 제2 홈(37)에 제2 수지층(39)을 형성한다.
그 때문에, 제1 웨이퍼(11)로부터 얻어지는 제1 디바이스칩(25)의 측면과, 제2 웨이퍼(31)로부터 얻어지는 제2 디바이스칩(45)의 측면은, 각각, 제1 수지층(19)과 제2 수지층(39)으로 덮인 상태가 된다. 즉, 제1 디바이스칩(25)과, 제2 디바이스칩(45)이 중첩된 구조를 갖는 적층 디바이스칩(51)의 측면도, 제1 수지층(19)과, 제2 수지층(39)으로 덮인 상태가 된다. 이에 의해, 적층 디바이스칩(51)의 측면에 대한 이물의 부착을 억제할 수 있다.
또한, 제1 웨이퍼(11)가 제1 디바이스칩(25)의 마무리 두께까지 얇아지고, 제2 웨이퍼(31)가 제2 디바이스칩(45)의 마무리 두께까지 얇아지면, 제1 웨이퍼(11)가 제1 디바이스칩(25)으로 분할되고, 제2 웨이퍼(31)가 제2 디바이스칩(45)으로 분할된다. 그 때문에, 제1 홈(17)을 따라 제1 수지층(19)을 절단하고, 제2 홈(37)을 따라 제2 수지층(39)을 절단하는 것만으로, 적층 디바이스칩(51)을 완성시킬 수 있다. 즉, 적층 디바이스칩(51)으로의 절단 시에, 제1 웨이퍼(11)나 제2 웨이퍼(31)가 파손되는 일도 없다.
또한, 본 발명은, 상술한 실시 형태의 기재에 제한되지 않고 다양하게 변경하여 실시 가능하다. 예를 들면, 상술한 실시형태에서는, 얇게 가공되기 전의 제2 웨이퍼(31)를 제1 웨이퍼(11)에 첩합하고 있지만, 제2 웨이퍼(31)를 얇게 가공한 후에 제1 웨이퍼(11)에 첩합해도 좋다. 이 변형예에서는, 제1 웨이퍼(11)의 표면(11a)측을 제1 지지체(21)에 고정(제1 고정 단계)하는 경우와 동일한 순서로, 제2 수지층(39)이 설치된 제2 웨이퍼(31)의 표면(31a)측을 제2 지지체(도시하지 않음)에 고정한다(제2 고정 단계).
제1 웨이퍼(11)를 제1 지지체(21)에 고정한 후에는, 제1 웨이퍼(11)를 이면(11b)측으로부터 제1 디바이스칩(25)의 마무리 두께에 상당하는 두께까지 얇게 하여, 제1 홈(17)에 설치된 제1 수지층(19)을 제1 웨이퍼(11)의 이면측에 노출시킨다(제1 웨이퍼 가공 단계).
그리고, 제2 웨이퍼(31)를 제2 지지체에 고정한 후에는, 제2 웨이퍼(31)를 이면(31b)측으로부터 제2 디바이스칩(45)의 마무리 두께에 상당하는 두께까지 얇게 하여, 제2 홈(37)에 설치된 제2 수지층(39)을 제2 웨이퍼(31)의 이면측에 노출시킨다(제2 웨이퍼 가공 단계).
제1 웨이퍼(11)와 제2 웨이퍼(31)를 얇게 한 후에는, 예를 들면, 제2 웨이퍼(31)로부터 제2 지지체를 분리한 후에, 제1 웨이퍼(11)의 이면측과 제2 웨이퍼(31)의 표면(31a)측을 첩합한다(첩합 단계). 보다 구체적으로는, 제1 웨이퍼(11)의 이면측에 노출된 제1 수지층(19)과, 제2 웨이퍼(31)의 표면(31a)측에 노출된 제2 수지층(39)이 제1 웨이퍼(11)의 이면에 수직인 방향에서 보아 중첩되도록, 제1 웨이퍼(11)의 이면측과 제2 웨이퍼(31)의 표면(31a)측을 첩합한다.
또한, 제2 웨이퍼(31)로부터 제2 지지체를 분리할 때에는, 제2 웨이퍼(31)의 이면측에 다이싱 테이프를 첩부하고, 다이싱 테이프를 통해 제2 웨이퍼(31)를 지지하면 된다. 제1 웨이퍼(11)와 제2 웨이퍼(31)의 첩합에 이용되는 접착층은, 상술한 실시형태의 접착층(27)과 동일하다.
제1 웨이퍼(11)와 제2 웨이퍼(31)를 첩합한 후에는, 필요에 따라 관통 전극을 형성한다(관통 전극 형성 단계). 그리고, 제1 홈(17)을 따라 제1 수지층(19)을 절단하고, 제2 홈(37)을 따라 제2 수지층(39)을 절단함으로써, 제1 디바이스칩(25)과 제2 디바이스칩(45)이 중첩된 구조를 갖는 적층 디바이스칩을 제조한다(수지층 절단 단계).
또한, 이 변형예에서는, 제1 웨이퍼(11)와 제2 웨이퍼(31)를 얇게 한 후에, 제2 웨이퍼(31)로부터 제2 지지체를 분리한 후에, 제1 웨이퍼(11)의 이면측과 제2 웨이퍼(31)의 표면(31a)측을 첩합하고 있지만, 제2 웨이퍼(31)로부터 제2 지지체를 분리하지 않고, 제1 웨이퍼(11)와 제2 웨이퍼(31)를 첩합해도 좋다.
이 경우에는, 제1 웨이퍼(11)의 이면측에 노출된 제1 수지층(19)과, 제2 웨이퍼(31)의 이면측에 노출된 제2 수지층(39)이 제1 웨이퍼(11)의 이면에 수직인 방향에서 보아 중첩되도록, 제1 웨이퍼(11)의 이면측과 제2 웨이퍼(31)의 이면측을 첩합하게 된다(첩합 단계).
그리고, 그 후, 제2 웨이퍼(31)로부터 제2 지지체를 분리한 후에, 제1 홈(17)을 따라 제1 수지층(19)을 절단하고, 제2 홈(37)을 따라 제2 수지층(39)을 절단하면 좋다(수지층 절단 단계). 이 경우에도, 마찬가지로, 측면이 제1 수지층(19)으로 덮인 제1 디바이스칩(25)과, 측면이 제2 수지층(39)으로 덮인 제2 디바이스칩(45)이 중첩된 구조를 갖는 적층 디바이스칩이 얻어진다.
또한, 상술한 실시 형태 및 변형예에서는, 제1 웨이퍼(11)(및 제2 웨이퍼(31))가 제1 지지체(21)에 고정된 상태에서, 제1 수지층(19)과 제2 수지층(39)을 절단하고 있지만, 제1 웨이퍼(11)로부터 제1 지지체(21)를 분리한 후에, 제1 수지층(19)과 제2 수지층(39)을 절단해도 좋다.
또한, 상술한 실시 형태 및 변형례에서는, 디바이스(15)와 디바이스(35)를 접속하는 관통 전극(47)을 형성하고 있지만, 이 관통 전극(47)은, 반드시 형성되지 않아도 좋다. 예를 들면, 디바이스(15)와 디바이스(35)를 접속하기 위한 전극 등이 미리 설치되어 있는 경우에는, 관통 전극(47)의 형성에 관한 공정을 생략할 수 있다.
또한, 상술한 실시형태 및 변형예에서는, 2개의 웨이퍼를 첩합함으로써, 2개의 디바이스칩이 중첩된 구조의 적층 디바이스칩을 형성하고 있지만, 동일한 방법으로 3개 이상의 웨이퍼를 첩합함으로써, 3개 이상의 디바이스칩이 중첩된 구조의 적층 디바이스칩을 형성할 수도 있다.
그 외, 상술한 실시형태 및 변형예에 관련된 구조, 방법 등은, 본 발명의 목적의 범위를 일탈하지 않는 한 적절히 변경하여 실시할 수 있다.
11: 제1 웨이퍼
11a: 표면
11b: 이면
13: 분할 예정 라인
15: 디바이스
17: 제1 홈
19: 제1 수지층
21: 제1 지지체
21a: 표면
21b: 이면
23: 접착층
25: 제1 디바이스칩
25a: 이면
27: 접착층
31: 제2 웨이퍼
31a: 표면
31b: 이면
35: 디바이스
37: 제2 홈
39: 제2 수지층
45: 제2 디바이스칩
45a: 이면
47: 관통 전극
49: 커프
51: 적층 디바이스칩

Claims (5)

  1. 복수의 분할 예정 라인에 의해 구획된 표면의 복수의 영역의 각각에 디바이스가 설치된 웨이퍼를 사용하여, 복수의 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 적층 디바이스칩의 제조 방법에 있어서,
    제1 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제1 웨이퍼의 표면으로부터, 상기 제1 웨이퍼를 분할하여 얻어지는 제1 디바이스칩의 마무리 두께에 상당하는 깊이의 제1 홈을 형성하는 제1 홈 형성 단계와,
    상기 제1 웨이퍼의 상기 제1 홈에 제1 수지층을 형성하는 제1 수지층 형성 단계와,
    제2 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제2 웨이퍼의 표면으로부터, 상기 제2 웨이퍼를 분할하여 얻어지는 제2 디바이스칩의 마무리 두께에 상당하는 깊이의 제2 홈을 형성하는 제2 홈 형성 단계와,
    상기 제2 웨이퍼의 상기 제2 홈에 제2 수지층을 형성하는 제2 수지층 형성 단계와,
    상기 제1 웨이퍼의 표면측을, 판형의 제1 지지체에 고정하는 고정 단계와,
    상기 제1 지지체에 고정된 상기 제1 웨이퍼를 이면측으로부터 상기 제1 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제1 홈에 설치된 상기 제1 수지층을 상기 제1 웨이퍼의 이면측에 노출시키는 제1 웨이퍼 가공 단계와,
    상기 제1 웨이퍼의 이면측에 노출된 상기 제1 수지층과, 상기 제2 웨이퍼의 상기 제2 홈에 설치된 상기 제2 수지층이 상기 제1 웨이퍼의 이면에 수직인 방향에서 보아 중첩되도록, 상기 제1 웨이퍼의 이면측과 상기 제2 웨이퍼의 표면측을 첩합하는 첩합 단계와,
    상기 제1 웨이퍼에 첩합된 상기 제2 웨이퍼를 이면측으로부터 상기 제2 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제2 홈에 설치된 상기 제2 수지층을 상기 제2 웨이퍼의 이면측에 노출시키는 제2 웨이퍼 가공 단계와,
    상기 제1 홈을 따라 상기 제1 수지층을 절단하고, 상기 제2 홈을 따라 상기 제2 수지층을 절단함으로써, 측면이 상기 제1 수지층에 덮인 상기 제1 디바이스칩과, 측면이 상기 제2 수지층에 덮인 상기 제2 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 수지층 절단 단계를 포함하는 적층 디바이스칩의 제조 방법.
  2. 복수의 분할 예정 라인에 의해 구획된 표면의 복수의 영역의 각각에 디바이스가 설치된 웨이퍼를 사용하여, 복수의 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 적층 디바이스칩의 제조 방법에 있어서,
    제1 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제1 웨이퍼의 표면으로부터, 상기 제1 웨이퍼를 분할하여 얻어지는 제1 디바이스칩의 마무리 두께에 상당하는 깊이의 제1 홈을 형성하는 제1 홈 형성 단계와,
    상기 제1 웨이퍼의 상기 제1 홈에 제1 수지층을 형성하는 제1 수지층 형성 단계와,
    상기 제1 웨이퍼의 표면측을, 판형의 제1 지지체에 고정하는 제1 고정 단계와,
    상기 제1 지지체에 고정된 상기 제1 웨이퍼를 이면측으로부터 상기 제1 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제1 홈에 설치된 상기 제1 수지층을 상기 제1 웨이퍼의 이면측에 노출시키는 제1 웨이퍼 가공 단계와,
    제2 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제2 웨이퍼의 표면으로부터, 상기 제2 웨이퍼를 분할하여 얻어지는 제2 디바이스칩의 마무리 두께에 상당하는 깊이의 제2 홈을 형성하는 제2 홈 형성 단계와,
    상기 제2 웨이퍼의 상기 제2 홈에 제2 수지층을 형성하는 제2 수지층 형성 단계와,
    상기 제2 웨이퍼의 표면측을, 판형의 제2 지지체에 고정하는 제2 고정 단계와,
    상기 제2 지지체에 고정된 상기 제2 웨이퍼를 이면측으로부터 상기 제2 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제2 홈에 설치된 상기 제2 수지층을 상기 제2 웨이퍼의 이면측에 노출시키는 제2 웨이퍼 가공 단계와,
    상기 제2 웨이퍼로부터 상기 제2 지지체를 분리한 후에, 상기 제1 웨이퍼의 이면측에 노출된 상기 제1 수지층과, 상기 제2 웨이퍼의 표면측에 노출된 상기 제2 수지층이 상기 제1 웨이퍼의 이면에 수직인 방향에서 보아 중첩되도록, 상기 제1 웨이퍼의 이면측과 상기 제2 웨이퍼의 표면측을 첩합하는 첩합 단계와,
    상기 제1 홈을 따라 상기 제1 수지층을 절단하고, 상기 제2 홈을 따라 상기 제2 수지층을 절단함으로써, 측면이 상기 제1 수지층에 덮인 상기 제1 디바이스칩과, 측면이 상기 제2 수지층에 덮인 상기 제2 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 수지층 절단 단계를 포함하는 적층 디바이스칩의 제조 방법.
  3. 복수의 분할 예정 라인에 의해 구획된 표면의 복수의 영역의 각각에 디바이스가 설치된 웨이퍼를 사용하여, 복수의 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 적층 디바이스칩의 제조 방법에 있어서,
    제1 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제1 웨이퍼의 표면으로부터, 상기 제1 웨이퍼를 분할하여 얻어지는 제1 디바이스칩의 마무리 두께에 상당하는 깊이의 제1 홈을 형성하는 제1 홈 형성 단계와,
    상기 제1 웨이퍼의 상기 제1 홈에 제1 수지층을 형성하는 제1 수지층 형성 단계와,
    상기 제1 웨이퍼의 표면측을, 판형의 제1 지지체에 고정하는 제1 고정 단계와,
    상기 제1 지지체에 고정된 상기 제1 웨이퍼를 이면측으로부터 상기 제1 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제1 홈에 설치된 상기 제1 수지층을 상기 제1 웨이퍼의 이면측에 노출시키는 제1 웨이퍼 가공 단계와,
    제2 웨이퍼의 복수의 분할 예정 라인을 따라, 상기 제2 웨이퍼의 표면으로부터, 상기 제2 웨이퍼를 분할하여 얻어지는 제2 디바이스칩의 마무리 두께에 상당하는 깊이의 제2 홈을 형성하는 제2 홈 형성 단계와,
    상기 제2 웨이퍼의 상기 제2 홈에 제2 수지층을 형성하는 제2 수지층 형성 단계와,
    상기 제2 웨이퍼의 표면측을, 판형의 제2 지지체에 고정하는 제2 고정 단계와,
    상기 제2 지지체에 고정된 상기 제2 웨이퍼를 이면측으로부터 상기 제2 디바이스칩의 마무리 두께에 상당하는 두께까지 얇게 하여, 상기 제2 홈에 설치된 상기 제2 수지층을 상기 제2 웨이퍼의 이면측에 노출시키는 제2 웨이퍼 가공 단계와,
    상기 제1 웨이퍼의 이면측에 노출된 상기 제1 수지층과, 상기 제2 웨이퍼의 이면측에 노출된 상기 제2 수지층이 상기 제1 웨이퍼의 이면에 수직인 방향에서 보아 중첩되도록, 상기 제1 웨이퍼의 이면측과 상기 제2 웨이퍼의 이면측을 첩합하는 첩합 단계와,
    상기 제2 웨이퍼로부터 상기 제2 지지체를 분리한 후에, 상기 제1 홈을 따라 상기 제1 수지층을 절단하고, 상기 제2 홈을 따라 상기 제2 수지층을 절단함으로써, 측면이 상기 제1 수지층으로 덮인 상기 제1 디바이스칩과, 측면이 상기 제2 수지층으로 덮인 상기 제2 디바이스칩이 중첩된 구조를 갖는 적층 디바이스칩을 제조하는 수지층 절단 단계를 포함하는 적층 디바이스칩의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 웨이퍼의 디바이스와, 상기 제1 웨이퍼에 첩합된 상기 제2 웨이퍼의 디바이스를 접속하는 관통 전극을 형성하는 관통 전극 형성 단계를 더 포함하는 것인 적층 디바이스칩의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    수지층 절단 단계에서는, 상기 제1 웨이퍼로부터 상기 제1 지지체를 분리한 후에, 상기 제1 홈을 따라 상기 제1 수지층을 절단하고, 상기 제2 홈을 따라 상기 제2 수지층을 절단하는 것인 적층 디바이스칩의 제조 방법.
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