KR20210015218A - 수직형 메모리 장치 - Google Patents

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KR20210015218A
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conductor
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memory device
vertical memory
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김준형
권태목
우영범
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삼성전자주식회사
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Abstract

수직형 메모리 장치는 제1 기판 상에 형성된 하부 회로 패턴들, 제2 기판, 커패시터, 게이트 전극들, 및 채널을 포함할 수 있다. 상기 제1 기판은 제1 영역, 상기 제1 영역을 적어도 부분적으로 둘러싸는 제2 영역, 및 상기 제2 영역을 적어도 부분적으로 둘러싸는 제3 영역을 포함할 수 있으며, 상기 제1 영역에는 메모리 셀들이 형성되고, 상기 제2 영역에는 상기 메모리 셀들에 전기적 신호를 전달하는 콘택 플러그들이 형성되며, 상기 제3 영역에는 상기 하부 회로 패턴들에 전기적 신호를 전달하는 관통 비아들이 형성될 수 있다. 상기 제2 기판은 상기 제1 기판의 제1 및 제2 영역들에서 상기 하부 회로 패턴들 상에 형성될 수 있다. 상기 커패시터는 상기 제1 기판의 제3 영역에서 상기 하부 회로 패턴들 상에 형성될 수 있으며, 상기 제2 기판과 동일한 높이에 형성되어 상기 제2 기판과 이격된 제1 도전체, 상기 제1 도전체 상에 형성된 유전막 구조물, 및 상기 유전막 구조물 상에 형성된 제2 도전체를 포함할 수 있다. 상기 게이트 전극들은 상기 제1 기판의 제1 및 제2 영역들에서 상기 제1 기판의 상면에 수직한 수직 방향을 따라 상기 제2 기판 상에 서로 이격될 수 있다. 상기 채널은 상기 제1 기판의 제1 영역에서 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장될 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
브이낸드(VNAND) 플래시 메모리 장치에서 필요한 커패시터는 주변 회로 영역에 형성되는 콘택 플러그들을 통해 주로 확보할 수 있지만, 이들이 형성되지 않는 씨오피(COP) 구조에서는, 관통 비아(THV)를 통해서만 커패시터를 확보할 수 있다. 하지만 VNAND 플래시 메모리 장치에서 적층되는 단수가 증가하면서 게이트 전극들을 포함하는 몰드의 높이가 증가하며, 충분한 커패시터 확보를 위해 THV를 많이 형성하게 되면, 상기 몰드에 크랙(crack)이 발생할 가능성이 높아진다.
본 발명의 과제는 개선된 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 제1 기판 상에 형성된 하부 회로 패턴들, 제2 기판, 커패시터, 게이트 전극들, 및 채널을 포함할 수 있다. 상기 제1 기판은 제1 영역, 상기 제1 영역을 적어도 부분적으로 둘러싸는 제2 영역, 및 상기 제2 영역을 적어도 부분적으로 둘러싸는 제3 영역을 포함할 수 있으며, 상기 제1 영역에는 메모리 셀들이 형성되고, 상기 제2 영역에는 상기 메모리 셀들에 전기적 신호를 전달하는 콘택 플러그들이 형성되며, 상기 제3 영역에는 상기 하부 회로 패턴들에 전기적 신호를 전달하는 관통 비아들이 형성될 수 있다. 상기 제2 기판은 상기 제1 기판의 제1 및 제2 영역들에서 상기 하부 회로 패턴들 상에 형성될 수 있다. 상기 커패시터는 상기 제1 기판의 제3 영역에서 상기 하부 회로 패턴들 상에 형성될 수 있으며, 상기 제2 기판과 동일한 높이에 형성되어 상기 제2 기판과 이격된 제1 도전체, 상기 제1 도전체 상에 형성된 유전막 구조물, 및 상기 유전막 구조물 상에 형성된 제2 도전체를 포함할 수 있다. 상기 게이트 전극들은 상기 제1 기판의 제1 및 제2 영역들에서 상기 제1 기판의 상면에 수직한 수직 방향을 따라 상기 제2 기판 상에 서로 이격될 수 있다. 상기 채널은 상기 제1 기판의 제1 영역에서 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 게이트 전극들, 상기 기판 상에 상기 수직 방향으로 각각 연장되어 상기 게이트 전극들을 관통하는 채널들, 상기 기판 상에서 상기 게이트 전극들 아래에 형성되어, 상기 채널들의 하부에 접촉함으로써 상기 채널들을 서로 연결시키는 채널 연결 패턴, 및 상기 기판 상면에 평행한 수평 방향으로 상기 기판과 이격된 제1 도전체, 상기 제1 도전체 상에 순차적으로 적층되며, 각각 산화물, 질화물 및 산화물을 포함하는 제1 내지 제3 막들을 포함하는 유전막 구조물 및 상기 유전막 구조물 상에 형성된 제2 도전체를 포함하는 커패시터를 구비할 수 있으며, 상기 유전막 구조물과 상기 채널 연결 패턴은 실질적으로 서로 동일한 높이에 형성될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 제1 기판 상에 형성된 트랜지스터들,상기 제1 기판 상에 형성되어 상기 트랜지스터들에 전기적으로 연결된 하부 회로 패턴들, 상기 제1 기판 상에 형성되어 상기 트랜지스터들 및 상기 하부 회로 패턴들을 커버하는 층간 절연막, 상기 층간 절연막 상에 형성된 제2 기판, 상기 제2 기판과 동일한 높이에서 상기 제2 기판과 이격된 제1 도전체, 상기 제1 도전체 상에 형성된 유전막 구조물 및 상기 유전막 구조물 상에 형성된 제2 도전체를 포함하는 커패시터, 상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 게이트 전극들, 상기 제2 기판 상에서 상기 게이트 전극들을 관통하여 상기 수직 방향으로 각각 연장된 채널들, 상기 각 채널들의 외측벽에 형성된 전하 저장 구조물, 상기 게이트 전극들 상에 형성되어 상기 각 게이트 전극들에 전기적으로 연결된 상부 배선들, 상기 제1 도전체에 전기적으로 연결된 제1 콘택 플러그, 상기 제2 도전체에 전기적으로 연결된 제2 콘택 플러그, 및 상기 제1 기판 상면에 평행한 수평 방향으로 상기 커패시터와 이격되어 이에 접촉하지 않으며, 상기 하부 회로 패턴들에 전기적으로 연결된 관통 비아를 포함할 수 있다.
예시적인 실시예들에 따른 상기 수직형 메모리 장치는 셀 영역을 둘러싸는 주변 영역에 순차적으로 적층된 제1 도전체, 유전막 구조물 및 제2 도전체를 포함하는 커패시터를 구비할 수 있으며, 상기 커패시터는 관통 비아들에 접촉하지 않는 범위 내에서 최대한 넓은 면적을 가질 수 있다. 이에 따라, 상기 수직형 메모리 장치는 큰 전기 용량을 갖는 커패시터를 확보할 수 있다.
도 1, 2, 3a 및 3b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들 및 평면도들이다.
도 4 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17 및 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
이하 발명의 상세한 설명에서는(청구항은 제외), 제1 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 제1 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1, 2, 3a 및 3b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들 및 평면도들이다. 구체적으로, 도 1은 상기 수직형 메모리 장치를 상기 제2 방향으로 절단한 단면도이고, 도 2는 상기 수직형 메모리 장치를 상기 제3 방향으로 절단한 단면도이며, 도 3a 및 3b는 제1 도전체 및 관통 비아의 레이아웃을 도시한 평면도들이다.
도 1, 2, 3a 및 3b를 참조하면, 상기 수직형 메모리 장치는 제1 기판(100) 상에 형성된 하부 회로 패턴들, 상기 하부 회로 패턴들 상에 형성된 제2 기판(250) 및 커패시터, 제2 기판(250) 상에 형성된 채널 연결 패턴(480), 지지막(320), 지지 패턴(322), 희생막 구조물(300) 및 메모리 셀들, 제2 기판(250), 상기 커패시터 및 상기 하부 회로 패턴들 상에 형성된 콘택 플러그들(542, 543, 544, 545, 546), 및 상부 배선 구조물들을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 분리 구조물, 제1 내지 제3 층간 절연막들(160, 230, 240), 제4 층간 절연 패턴(260), 및 제5 내지 제13 층간 절연막들(350, 360, 440, 560, 580, 600, 620, 640, 660)을 더 포함할 수 있다.
각 제1 및 제2 기판들(100, 250)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 각 제1 및 제2 기판들(100, 250)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 예시적인 실시예들에 있어서, 제2 기판(250)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제1 기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(105)으로 구분될 수 있다. 소자 분리 패턴(110)은, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 기판(100)은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 이하의 발명의 상세한 설명 및 청구항에서, 각 제1 내지 제3 영역들(I, II, III)은 제1 기판(100) 자체뿐만 아니라, 제1 기판(100)으로부터 상기 제1 방향으로 상부에 형성된 공간까지도 모두 포함할 수 있는 것으로 한다.
이때, 제1 영역(I)은 메모리 셀들이 형성되는 셀 어레이 영역일 수 있고, 제2 영역(II)은 제1 영역(II)을 적어도 부분적으로 둘러싸면서, 상기 메모리 셀들에 전기적 신호를 전달하는 콘택 플러그들 및 상부 배선 구조물들이 형성되는 연장 영역 혹은 패드 영역일 수 있으며, 제3 영역(III)은 제2 영역(II)을 적어도 부분적으로 둘러싸면서, 상기 하부 회로 패턴들에 전기적 신호를 전달하는 관통 비아들(Through Vias: THVs), 상기 커패시터에 전기적 신호를 전달하는 콘택 플러그들, 및 이들에 연결된 상부 배선 구조물들이 형성되는 주변 영역일 수 있다.
제1 및 제2 영역들(I, II)은 함께 셀 영역을 형성할 수 있으며, 이에 따라 제3 영역(III)인 상기 주변 영역은 상기 셀 영역을 적어도 부분적으로 둘러쌀 수 있다. 도 1, 2, 3a 및 3b에는 각 제1 내지 제3 영역들(I, II, III) 중의 일부가 도시되어 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 제1 내지 제3 영역들(I, II, III)을 포함하는 제1 기판(100) 상에는 상기 하부 회로 패턴들이 형성될 수 있으며, 상기 하부 회로 패턴들 상부에는 상기 메모리 셀들, 상기 콘택 플러그들, 상기 관통 비아들, 및 상기 상부 배선 구조물들 등이 형성될 수 있다. 이때, 상기 메모리 셀들은 제1 기판(100)의 제1 영역(I)에서 제2 기판(250) 상에 형성될 수 있고, 상기 콘택 플러그들 및 상기 상부 배선 구조물들의 일부는 제1 기판(100)의 제2 영역(II)에서 제2 기판(250) 상에 형성될 수 있으며, 상기 콘택 플러그들 및 상기 상부 배선 구조물들의 일부, 및 상기 관통 비아들은 제1 기판(100)의 제3 영역(III)에서 상기 커패시터들 및 상기 하부 회로 패턴들 상에 형성될 수 있다.
상기 하부 회로 패턴들은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 일 실시예에 있어서, 제1 기판(100) 상에 형성된 제1 하부 게이트 구조물(152) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제1 불순물 영역(102)을 포함하는 제1 트랜지스터, 제1 기판(100) 상에 형성된 제2 하부 게이트 구조물(154) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제2 불순물 영역(104)을 포함하는 제2 트랜지스터, 제1 기판(100) 상에 형성된 제3 하부 게이트 구조물(156) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제3 불순물 영역(106)을 포함하는 제3 트랜지스터, 및 제1 기판(100) 상에 형성된 제4 하부 게이트 구조물(158) 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제4 불순물 영역(108)을 포함하는 제4 트랜지스터가 형성될 수 있다.
제1 하부 게이트 구조물(152)은 제1 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122), 제1 하부 게이트 전극(132) 및 제1 하부 게이트 마스크(142)를 포함할 수 있고, 제2 하부 게이트 구조물(154)은 제1 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(124), 제2 하부 게이트 전극(134) 및 제2 하부 게이트 마스크(144)를 포함할 수 있으며, 제3 하부 게이트 구조물(156)은 제1 기판(100) 상에 순차적으로 적층된 제3 하부 게이트 절연 패턴(126), 제3 하부 게이트 전극(136) 및 제3 하부 게이트 마스크(146)를 포함할 수 있고, 제4 하부 게이트 구조물(158)은 제1 기판(100) 상에 순차적으로 적층된 제4 하부 게이트 절연 패턴(128), 제4 하부 게이트 전극(138) 및 제4 하부 게이트 마스크(148)를 포함할 수 있다.
제1 층간 절연막(160)은 제1 기판(100) 상에 형성되어 상기 제1 내지 제4 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 내지 제4 불순물 영역들(102, 104, 106, 108)에 각각 접촉하는 제1 내지 제4 하부 콘택 플러그들(172, 174, 176, 178)이 형성될 수 있다.
제1 내지 제4 하부 배선들(182, 184, 186, 188)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제4 하부 콘택 플러그들(172, 174, 176, 178) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182) 상에는 제1 하부 비아(192), 제5 하부 배선(202), 제5 하부 비아(212) 및 제9 하부 배선(222)이 순차적으로 적층될 수 있고, 제2 하부 배선(184) 상에는 제2 하부 비아(194), 제6 하부 배선(204), 제6 하부 비아(214) 및 제9 하부 배선(222)이 순차적으로 적층될 수 있으며, 제3 하부 배선(186) 상에는 제3 하부 비아(196), 제7 하부 배선(206), 제7 하부 비아(216) 및 제10 하부 배선(226)이 순차적으로 적층될 수 있고, 제4 하부 배선(188) 상에는 제4 하부 비아(198), 제8 하부 배선(208), 제8 하부 비아(218) 및 제11 하부 배선(228)이 순차적으로 적층될 수 있다.
제1 내지 제4 하부 콘택 플러그들(172, 174, 176, 178), 제1 내지 제8 하부 비아들(192, 194, 196, 198, 212, 214, 216, 218), 및 제1 내지 제11 하부 배선들(182, 184, 186, 188, 202, 204, 206, 208, 222, 226, 228)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
제2 층간 절연막(230)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제8 하부 비아들(192, 194, 196, 198, 212, 214, 216, 218) 및 제1 내지 제8 하부 배선들(182, 184, 186, 188, 202, 204, 206, 208)을 커버하면서, 제9 내지 제11 하부 배선들(222, 226, 228)의 측벽을 둘러쌀 수 있다. 제3 층간 절연막(240)은 제2 층간 절연막(230) 및 제9 내지 제11 하부 배선들(222, 226, 228) 상에 형성될 수 있다. 제1 내지 제3 층간 절연막들(160, 230, 240)은 함께 하부 층간 절연막 구조물을 형성할 수 있으며, 이들은 서로 동일한 물질, 예를 들어 실리콘 산화물을 포함하여 병합됨으로써 단일막을 형성할 수도 있다.
제2 기판(250)은 제1 기판(100)의 제1 및 제2 영역들(I, II)에서 제3 층간 절연막(240) 상에 형성될 수 있으며, 그 측벽은 제3 층간 절연막(240) 상에 형성된 제4 층간 절연 패턴(260)에 의해 커버될 수 있다. 제4 층간 절연 패턴(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 제3 층간 절연막(240)과 병합될 수도 있다.
상기 메모리 셀들은 제1 기판(100)의 제1 및 제2 영역들(I, II)에서 제2 기판(250) 상에 형성될 수 있다. 상기 메모리 셀들은 상기 제2 및 제3 방향들로 배치되어 메모리 셀 어레이를 형성할 수 있다. 상기 메모리 셀 어레이는 상기 제3 방향으로 배치되어 서로 이격된 복수의 메모리 셀 블록들을 포함할 수 있으며, 이들은 상기 제2 방향으로 연장되는 상기 분리 구조물에 의해 서로 구분될 수 있다.
상기 분리 구조물은 제2 기판(250) 상에 형성되어 상기 제2 방향으로 연장되는 공통 소스 패턴(Common Source Pattern: CSP)(530), 및 이의 상기 제3 방향으로의 각 양 측벽들에 형성된 제2 스페이서(520)를 포함할 수 있다. CSP(530)는 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 제2 스페이서(520)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 각 메모리 셀 블록들은 내부에 채널 블록을 포함할 수 있다. 상기 각 채널 블록들은 상기 제2 방향으로 배치된 복수의 채널들(410)을 각각 포함하는 복수의 채널 열들을 포함할 수 있다.
상기 각 메모리 셀 블록들은 제2 기판(250) 상에 상기 제1 방향을 따라 서로 이격되도록 형성된 복수의 게이트 전극들(512, 514, 516), 상기 제1 방향으로 서로 이웃하는 게이트 전극들(512, 514, 516) 사이에 형성된 절연 패턴들(335), 게이트 전극들(512, 514, 516) 및 절연 패턴들(335)을 관통하는 기둥 구조물들, 및 캐핑 패턴(430)을 포함할 수 있다.
게이트 전극들(512, 514, 516)은 제1 기판(100)의 제1 및 제2 영역들(I, II)에서 제2 기판(250) 상에 형성되어, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 적층될 수 있으며, 또한 각 게이트 전극들(512, 514, 516)은 제1 및 제2 영역들(I, II)에서 제2 기판(250) 상에 상기 제2 방향으로 연장될 수 있다. 게이트 전극들(512, 514, 516)의 상기 제2 방향으로의 연장 길이는 하층에서 상층으로 갈수록 점차 작아질 수 있으며, 이에 따라 이들은 전체적으로 계단 형상을 가질 수 있다.
게이트 전극들(512, 514, 516)은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들(512, 514, 516)을 포함할 수 있다. 이때, 제1 게이트 전극(512)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극(514)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(516)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
각 제1 내지 제3 게이트 전극들(512, 514, 516)은 1개 혹은 복수 개의 층에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(512)은 최하층에 형성되고, 제3 게이트 전극(516)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(514)은 제1 게이트 전극(512) 및 제3 게이트 전극(516) 사이에서 복수의 층들에 형성될 수 있다.
한편, 각 게이트 전극들(512, 514, 516)은 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 배리어 패턴을 포함할 수 있다. 상기 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
계단 형상으로 적층된 게이트 전극들(512, 514, 516)의 측벽은 제5 층간 절연막(350)에 의해 커버될 수 있으며, 최상층의 절연 패턴(335) 및 제5 층간 절연막(350) 상에는 제6 내지 제13 층간 절연막들(360, 440, 560, 580, 600, 620, 640, 660)이 순차적으로 적층될 수 있다. 이때, 제5 내지 제13 층간 절연막들(350, 360, 440, 560, 580, 600, 620, 640, 660)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 서로 병합되거나 나아가 하부의 제4 층간 절연 패턴(260)과도 병합될 수 있다.
한편, 각 게이트 전극들(512, 514, 516)의 상면, 저면, 및 채널(410)에 대향하는 측벽은 제2 블로킹 막(500)에 의해 커버될 수 있다. 제2 블로킹 막(500)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있으며, 각 절연 패턴들(335)의 측벽도 커버할 수 있다.
절연 패턴들(335)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 각 기둥 구조물들은 제2 기판(250) 상에 형성된 전하 저장 구조물(400), 채널(410), 및 충전 패턴(420)을 포함할 수 있으며, 캐핑 패턴(430)은 상기 각 기둥 구조물 상에 형성될 수 있다.
채널(410)은 제1 기판(100)의 제1 영역(I)에서 제2 기판(250) 상에 상기 제1 방향으로 연장될 수 있으며 컵 형상을 가질 수 있다. 전하 저장 구조물(400)은 채널(410)의 대부분의 외측벽을 커버하도록 상기 제1 방향으로 연장된 상부, 및 제2 기판(250) 상에 형성되어 채널(410)의 저면 및 하부 측벽을 커버하는 하부를 포함할 수 있다. 충전 패턴(420)은 컵 형상의 채널(410)이 형성하는 내부 공간을 채우도록 필라(pillar) 형상을 가질 수 있다.
전하 저장 구조물(400)은 채널(410)의 외측벽으로부터 제1 기판(100)의 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연 패턴(390), 전하 저장 패턴(380), 및 제1 블로킹 패턴(370)을 포함할 수 있다.
채널(410)은 불순물이 도핑되거나 또는 도핑되지 않은 단결정 실리콘을 포함할 수 있다. 제1 블로킹 패턴(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장 패턴(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 터널 절연 패턴(390)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 충전 패턴(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
캐핑 패턴(430)은 예를 들어, 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 캐핑 패턴(430)은 최상층의 절연 패턴(335) 상부 및 제6 층간 절연막(360)을 관통할 수 있다.
채널 연결 패턴(480)은 제1 기판(100)의 제1 영역(I)에서 제2 기판(250) 상에 형성되어 각 채널들(410)의 하부 외측벽, 즉 전하 저장 구조물(400)의 상기 상부 및 하부 사이에 형성되어 이들에 의해 커버되지 않는 각 채널들(410)의 외측벽에 접촉할 수 있으며, 이에 따라 각 채널 블록들에 포함된 채널들(410)이 서로 연결될 수 있다. 채널 연결 패턴(480)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 내부에 에어 갭(490)이 형성될 수 있다.
한편, 희생막 구조물(300)은 제1 기판(100)의 제2 및 제3 영역들(II, III)에서 제2 기판(250), 제4 층간 절연 패턴(260) 및 제1 도전체(255) 상에 형성될 수 있으며, 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 희생막들(270, 280, 290)을 포함할 수 있다. 제1 내지 제3 희생막들(270, 280, 290)은 각각 예를 들어, 실리콘 산화물과 같은 산화물, 예를 들어, 실리콘 질화물과 같은 질화물, 및 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널 연결 패턴(480)은 제1 기판(100)의 제1 영역(I)에서 제2 기판(250) 상에 형성된 희생막 구조물(300) 부분이 제거되어 형성된 제1 갭(470, 도 10 및 11 참조)을 채울 수 있으며, 이에 따라 희생막 구조물(300)과 실질적으로 동일한 높이에 형성될 수 있다.
지지막(320)은 제1 기판(100)의 제1 영역(I)에서 게이트 전극들(512, 514, 516) 중 최하층의 것과 채널 연결 패턴(480) 사이에 형성될 수 있다. 다만, 지지막(320)의 일부는 채널 연결 패턴(480) 혹은 희생막 구조물(300)을 관통하여 제2 기판(250) 상면에 접촉할 수 있으며, 이 부분은 지지 패턴(322)으로 지칭하기로 한다. 지지 패턴(322)은 제1 기판(100)의 제1 및 제2 영역들(I, II)에서 복수 개로 형성될 수 있으며, 다양한 레이아웃으로 형성될 수 있다. 즉, 지지 패턴(322)은 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성되거나, 혹은 이들 중 일부는 상기 제2 방향 혹은 제3 방향을 따라 연장될 수 있다.
상기 커패시터는 상기 제1 방향을 따라 순차적으로 적층된 제1 도전체(255), 유전막 구조물, 및 제2 도전체(325)를 포함할 수 있다.
제1 도전체(255)는 제1 기판(100)의 제3 영역(III)에서 제3 층간 절연막(240) 상에 형성될 수 있으며, 그 측벽은 제4 층간 절연 패턴(260)에 의해 커버될 수 있다. 예시적인 실시예들에 있어서, 제1 도전체(255)는 제2 기판(250)과 실질적으로 동일한 높이에 형성되어 실질적으로 동일한 물질, 예를 들어 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 3a를 참조하면, 예시적인 실시예들에 있어서, 제1 도전체(255)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 하지만 본 발명의 개념은 이에 한정되지 않으며, 제1 도전체(255)에 이웃하여 형성되며 상기 하부 회로 패턴들에 전기적으로 연결되는 상기 관통 비아(THV), 즉 제3 콘택 플러그(544)의 레이아웃에 따라 제1 도전체(255)는 하나 혹은 복수 개로 다양한 형태로 배치될 수 있다. 즉, 제1 도전체(255)는 제1 기판(100)의 제3 영역(III)에서, 제3 콘택 플러그(544)가 형성되지 않는 공간에 다양한 레이아웃으로 형성될 수 있다.
다만 도 3b를 참조하면, 제1 도전체(255)는 각 제3 콘택 플러그들(544)과 일정한 거리(d)만큼 이격되도록 형성될 수 있으며, 이에 따라 미스얼라인이 발생하더라도 각 제3 콘택 플러그들(544)은 제1 도전체(255)와 접촉하지 않을 수 있다. 예시적인 실시예들에 있어서, 제1 도전체(255)는 제1 기판(100)의 제3 영역(III)에서, 각 제3 콘택 플러그들(544)로부터 상기 거리(d) 내에 인접한 영역을 제외한 나머지 영역을 커버하도록 형성될 수 있다. 제1 도전체(255)가 최대한 넓은 면적으로 형성될수록, 이를 포함하는 상기 커패시터의 전기 용량이 증가할 수 있다.
상기 유전막 구조물은 제1 기판(100)의 제2 및 제3 영역들(II, III)에 형성된 희생막 구조물(300) 중에서 제1 및 제2 도전체들(255, 325) 사이에 형성된 부분을 지칭할 수 있다. 이에 따라, 상기 유전막 구조물은 희생막 구조물(300)과 동일한 높이에 형성되며 동일한 구조, 즉 순차적으로 적층된 제1 내지 제3 희생막들(270, 280, 290)을 가질 수 있다.
제2 도전체(325)는 제1 기판(100)의 제3 영역(III)에 형성되어, 제1 기판(100)의 제1 및 제2 영역들(I, II)에 형성된 지지막(320) 부분과 상기 수평 방향으로 이격될 수 있다. 예시적인 실시예들에 있어서, 제2 도전체(325)는 지지막(320)과 실질적으로 동일한 높이에 형성될 수 있으며, 실질적으로 동일한 물질, 예를 들어 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 도전체(325)는 상기 제1 방향을 따라 적어도 일부가 하부의 제1 도전체(255)와 오버랩될 수 있으며, 이에 따라 제1 및 제2 도전체들(255, 325), 및 이들 사이에 형성된 희생막 구조물(300) 부분, 즉 상기 유전막 구조물은 하나의 커패시터를 형성할 수 있다.
상기 커패시터의 용량을 증가시키기 위해서, 제1 도전체(255)에 접촉하는 제4 콘택 플러그(545)가 형성될 영역을 제외하고는, 제2 도전체(325)는 제1 도전체(255)와 최대한 많은 부분이 오버랩될 수 있다. 또한, 제2 도전체(325)에 접촉하는 제5 콘택 플러그(546)가 형성될 영역은 제1 도전체(255)와 오버랩되지 않을 수 있으며, 이에 따라 제5 콘택 플러그(546)가 제2 도전체(325) 및 희생막 구조물(300)을 관통하더라도 제1 도전체(255)와는 접촉하지 않을 수 있다.
제1 콘택 플러그(542)는 제1 기판(100)의 제2 영역(II)에서 제5 내지 제7 층간 절연막들(350, 360, 440), 절연 패턴들(335) 및 제2 블로킹 막(500)을 관통하여 각 제1 내지 제3 게이트 전극들(512, 514, 516)에 접촉할 수 있고, 제2 콘택 플러그(543)는 제1 기판(100)의 제2 영역(II)에서 제5 내지 제7 층간 절연막들(350, 360, 440), 지지막(320) 및 희생막 구조물(300)을 관통하여 제2 기판(250) 상면에 접촉할 수 있으며, 제3 콘택 플러그(544)는 제1 기판(100)의 제3 영역(III)에서 제5 내지 제7 층간 절연막들(350, 360, 440), 희생막 구조물(300), 제4 층간 절연 패턴(260) 및 제3 층간 절연막(240)을 관통하여 제11 하부 배선(228) 상면에 접촉할 수 있고, 제4 콘택 플러그(545)는 제1 기판(100)의 제3 영역(III)에서 제5 내지 제7 층간 절연막들(350, 360, 440) 및 희생막 구조물(300)을 관통하여 제1 도전체(255) 상면에 접촉할 수 있으며, 제5 콘택 플러그(546)는 제1 기판(100)의 제3 영역(III)에서 제5 내지 제7 층간 절연막들(350, 360, 440)을 관통하여 제2 도전체(325) 상면에 접촉할 수 있다.
이때, 제3 콘택 플러그(544)는 상기 제1 방향으로 연장되어 상기 하부 회로 패턴들 및 상기 상부 배선 구조물들을 서로 전기적으로 연결할 수 있으며, 이에 따라 상기 관통 비아(THV)로 지칭될 수 있다.
상기 상부 배선 구조물들은 예를 들어, 상부 콘택 플러그, 상부 배선, 상부 비아 등을 포함할 수 있다.
제1 내지 제5, 및 제7 상부 콘택 플러그들(572, 573, 574, 575, 576, 579)은 제7 층간 절연막(440), 상기 분리 구조물, 및 제1 내지 제5 콘택 플러그들(542, 543, 544, 545, 546) 상에 형성된 제8 층간 절연막(560)을 관통하여 제1 내지 제5 콘택 플러그들(542, 543, 544, 545, 546) 및 CSP(530) 상면에 각각 접촉할 수 있으며, 제6 상부 콘택 플러그(578)는 제7 및 제8 층간 절연막들(440, 560)을 관통하여 캐핑 패턴(430) 상면에 접촉할 수 있다.
제1 내지 제7 상부 배선들(592, 593, 594, 595, 596, 598, 599)은 제8 층간 절연막(560) 및 제1 내지 제7 상부 콘택 플러그들(572, 573, 574, 575, 576, 578, 579) 상에 형성된 제9 층간 절연막(580)을 관통하여 제1 내지 제7 상부 콘택 플러그들(572, 573, 574, 575, 576, 578, 579)의 상면에 각각 접촉할 수 있다.
제1 내지 제7 상부 비아들(612, 613, 614, 615, 616, 618, 619)은 제9 층간 절연막(580) 및 제1 내지 제7 상부 배선들(592, 593, 594, 595, 596, 598, 599) 상에 형성된 제10 층간 절연막(600)을 관통하여 제1 내지 제7 상부 배선들(592, 593, 594, 595, 596, 598, 599)의 상면에 각각 접촉할 수 있다.
제8 내지 제14 상부 배선들(632, 633, 634, 635, 636, 638, 639)은 제10 층간 절연막(600) 및 제1 내지 제7 상부 비아들(612, 613, 614, 615, 616, 618, 619) 상에 형성된 제11 층간 절연막(620)을 관통하여 제1 내지 제7 상부 비아들(612, 613, 614, 615, 616, 618, 619)의 상면에 각각 접촉할 수 있다.
제8 내지 제11 상부 비아들(654, 655, 656, 659)은 제11 층간 절연막(620) 및 제8 내지 제14 상부 배선들(632, 633, 634, 635, 636, 638, 639) 상에 형성된 제12 층간 절연막(640)을 관통하여 제10 내지 제14 상부 배선들(634, 635, 636, 638, 639)의 상면에 각각 접촉할 수 있다.
제15 내지 제18 상부 배선들(674, 675, 676, 679)은 제12 층간 절연막(640), 및 제8 내지 제11 상부 비아들(654, 655, 656, 659) 상에 형성된 제13 층간 절연막(660)을 관통하여 제8 내지 제11 상부 비아들(654, 655, 656, 659)의 상면에 각각 접촉할 수 있다.
예시적인 실시예들에 있어서, 제13 상부 배선(638)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제13 상부 배선(638)은 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다.
상기 수직형 메모리 장치는 제1 기판(100)의 제3 영역(III)에 순차적으로 적층된 제1 도전체(255), 유전막 구조물(300) 및 제2 도전체(325)를 포함할 수 있다. 제1 및 제2 도전체들(255, 325)에는 각각 제4 및 제5 콘택 플러그들(575, 576)이 연결될 수 있으며, 이들을 통해 외부로부터 전압이 인가될 수 있다. 이에 따라, 제1 및 제2 도전체들(255, 325) 및 유전막 구조물(300)은 함께 커패시터 역할을 수행할 수 있다.
전술한 바와 같이, 상기 커패시터의 제1 도전체(255)는 제1 기판(100)의 제3 영역(III)에서, 각 제3 콘택 플러그들(544)에 접촉하지 않는 범위 내에서 최대한 넓은 면적을 가질 수 있으며, 이에 따라 상기 커패시터는 큰 전기 용량을 확보할 수 있다.
도 4 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 4-8, 11-12, 14 및 16은 상기 제2 방향으로 절단한 단면도들이고, 도 9-10, 13 및 15는 상기 제3 방향으로 절단한 단면도들이다.
도 4를 참조하면, 제1 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하는 제1 내지 제3 층간 절연막들(160, 230, 240)을 제1 기판(100) 상에 순차적으로 형성할 수 있다.
제1 기판(100) 상에 형성되는 소자 분리 패턴(110)은 예를 들어, STI 공정을 통해 형성될 수 있으며, 이에 따라 제1 기판(100)에 액티브 영역(105)이 정의될 수 있다. 제1 내지 제4 불순물 영역들(102, 104, 106, 108)은 예를 들어, 이온 주입 공정을 통해 각 액티브 영역들(105)의 상부에 형성될 수 있다. 또한, 상기 하부 회로 패턴을 구성하는 제1 내지 제4 하부 게이트 구조물들(152, 154, 156, 158), 제1 내지 제4 하부 콘택 플러그들(172, 174, 176, 178), 제1 내지 제8 하부 비아들(192, 194, 196, 198, 212, 214, 216, 218), 및 제1 내지 제11 하부 배선들(182, 184, 186, 188, 202, 204, 206, 208, 222, 226, 228)은 각각 양각 패터닝 공정 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
제1 층간 절연막(160)은 제1 기판(100) 상에 형성되어, 제1 내지 제4 불순물 영역들(102, 104, 106, 108) 및 제1 내지 제4 하부 게이트 구조물들(152, 154, 156, 158)을 커버하면서 제1 내지 제4 하부 콘택 플러그들(172, 174, 176, 178)의 측벽을 둘러쌀 수 있다. 제2 층간 절연막(230)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제8 하부 비아들(192, 194, 196, 198, 212, 214, 216, 218) 및 제1 내지 제8 하부 배선들(182, 184, 186, 188, 202, 204, 206, 208)을 커버하면서, 제9 내지 제11 하부 배선들(222, 226, 228)의 측벽을 둘러쌀 수 있다. 제3 층간 절연막(240)은 제2 층간 절연막(230) 및 제9 내지 제11 하부 배선들(222, 226, 228) 상에 형성될 수 있다.
이후, 제3 층간 절연막(240) 상에 제2 기판(250) 및 제1 도전체(255)를 형성하고, 제2 기판(250) 및 제1 도전체(255)의 측벽을 커버하는 제4 층간 절연 패턴(260)을 제3 층간 절연막(240) 상에 형성할 수 있다.
제2 기판(250)은 제3 층간 절연막(240) 상에 형성된 후, 식각 공정을 통해 제1 기판(100)의 제1 및 제2 영역들(I, II)에만 잔류하도록 패터닝될 수 있으며, 상기 식각 공정 시, 제1 기판(100)의 제3 영역(III)에 형성된 제2 기판(250) 부분 역시 패터닝되어 제1 도전체(255)로 잔류할 수 있다. 제2 기판(250) 및 제1 도전체(255)는 예를 들어, n형의 불순물이 도핑된 반도체 물질을 포함할 수 있다.
도 3a를 함께 참조하면, 예시적인 실시예들에 있어서, 제1 도전체(255)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 하지만 본 발명의 개념은 이에 한정되지 않으며, 상기 관통 비아(THV) 즉, 제3 콘택 플러그(544)의 레이아웃에 따라 제1 도전체(255)는 하나 혹은 복수 개로 다양한 형태로 배치될 수 있다. 즉, 제1 도전체(255)는 제1 기판(100)의 제3 영역(III) 상에서, 이후 형성될 제3 콘택 플러그(544)가 형성되지 않는 공간에 다양한 레이아웃으로 형성될 수 있다.
다만 도 3b를 함께 참조하면, 제1 도전체(255)는 각 제3 콘택 플러그들(544)과 일정한 거리(d)만큼 이격되도록 형성될 수 있으며, 이에 따라 미스얼라인이 발생하더라도 각 제3 콘택 플러그들(544)은 제1 도전체(255)와 접촉하지 않을 수 있다. 예시적인 실시예들에 있어서, 제1 도전체(255)는 제1 기판(100)의 제3 영역(III)에서, 각 제3 콘택 플러그들(544)로부터 상기 거리(d) 내에 인접한 영역을 제외한 나머지 영역을 커버하도록 형성될 수 있다. 제1 도전체(255)가 최대한 넓은 면적으로 형성될수록, 이를 통해 얻어지는 커패시턴스의 양이 증가할 수 있다.
제4 층간 절연 패턴(260)은 제2 기판(250) 및 제1 도전체(255)를 커버하는 제4 층간 절연막을 제3 층간 절연막(240) 상에 형성한 후, 제2 기판(250) 및 제1 도전체(255)의 상면이 노출될 때까지 상기 제4 층간 절연막을 평탄화함으로써 형성될 수 있다. 상기 평탄화 공정 시, 제2 기판(250)이 형성되지 않는 제1 기판(100)의 제3 영역(III)에는 제1 도전체(255)가 형성되어 있으므로 디싱(dishing) 현상이 방지될 수 있으며, 이에 따라 제4 층간 절연 패턴(260)의 상면은 일정한 높이를 가질 수 있다.
도 5를 참조하면, 제2 기판(250), 제1 도전체(255) 및 제4 층간 절연 패턴(260) 상에 희생막 구조물(300)을 형성하고, 이를 부분적으로 제거하여 제2 기판(250)의 상면을 노출시키는 제1 개구(310)를 형성한 후, 이를 적어도 부분적으로 채우는 지지막(320)을 제2 기판(250), 제1 도전체(255) 및 제4 층간 절연 패턴(260) 상에 형성할 수 있다.
희생막 구조물(300)은 순차적으로 적층된 제1 내지 제3 희생막들(270, 280, 290)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(270, 290)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(280)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지막(320)은 제1 내지 제3 희생막들(270, 280, 290)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다만, 지지막(320)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, n형의 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 개구(310)는 제1 기판(100)의 제1 및 제2 영역들(I, II)에서 복수 개로 형성될 수 있으며, 다양한 레이아웃으로 형성될 수 있다. 즉, 제1 개구(310)는 상기 각 제2 및 제3 방향들을 따라 서로 이격되도록 복수 개로 형성되거나, 혹은 이들 중 일부는 상기 제2 방향 혹은 제3 방향을 따라 연장될 수 있다.
지지막(320)은 일정한 두께로 형성될 수 있으며, 이에 따라 제1 개구(310) 내에 형성된 지지막(320) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제1 개구(310) 내에 형성된 지지막(320) 부분은 지지 패턴(322)으로 지칭하기로 한다.
이후, 제1 기판(100)의 제3 영역(III)에 형성된 지지막(320) 부분을 패터닝하여, 제1 기판(100)의 제1 및 제2 영역들(I, II)에 형성된 지지막(320) 부분과 이격되는 제2 도전체(325)를 제1 기판(100)의 제3 영역(III)에 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 도전체(325)는 상기 제1 방향을 따라 적어도 일부가 하부의 제1 도전체(255)와 오버랩될 수 있으며, 이에 따라 제1 및 제2 도전체들(255, 325) 및 이들 사이에 형성된 희생막 구조물(300) 부분은 하나의 커패시터를 형성할 수 있다.
상기 커패시터의 용량을 증가시키기 위해서, 이후 형성되어 제1 도전체(255)에 접촉하는 제4 콘택 플러그(545)가 형성될 영역을 제외하고는, 제2 도전체(325)는 제1 도전체(255)와 최대한 많은 부분이 오버랩되도록 형성될 수 있다. 또한, 이후 형성되어 제2 도전체(325)에 접촉하는 제5 콘택 플러그(546)가 형성될 영역은 제1 도전체(255)와 오버랩되지 않도록 함으로써, 제5 콘택 플러그(546)가 제2 도전체(325) 및 희생막 구조물(300)을 관통하더라도 제1 도전체(255)와는 접촉하지 않도록 할 수 있다.
도 6을 참조하면, 상기 제1 리세스를 채우는 절연막(330)을 지지막(320), 지지 패턴(322), 제2 도전체(325), 및 희생막 구조물(300) 상에 형성한 후, 그 상부를 평탄화할 수 있다. 절연막(330)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 절연막(330) 상에 제4 희생막(340) 및 절연막(330)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 지지막(320), 지지 패턴(322), 제2 도전체(325), 및 희생막 구조물(300) 상에 절연막들(330) 및 제4 희생막들(340)을 포함하는 몰드막이 형성될 수 있다. 제4 희생막(340)은 절연막(330)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 7을 참조하면, 최상층에 형성된 절연막(330)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(330) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(330) 및 그 하부의 최상층 제4 희생막(340)을 식각한다. 이에 따라, 최상층 제4 희생막(340) 하부에 형성된 절연막(330)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍 공정을 수행한 후, 이를 식각 마스크로 사용하여 최상층 절연막(330), 최상층 제4 희생막(340), 상기 노출된 절연막(330), 및 그 하부의 제4 희생막(340)을 다시 식각할 수 있다.
상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 하나의 제4 희생막(340) 및 하나의 절연막(330)으로 각각 구성되는 복수 개의 계단층들을 포함하는 계단 구조물 형상의 몰드가 제1 기판(100)의 제1 및 제2 영역들(I, II)에 형성될 수 있다. 이때, 상기 각 계단층들의 상기 제2 방향으로의 말단부는 상층의 계단층들에 의해 상기 제1 방향으로 오버랩되지 않아 외부로 노출될 수 있으며, 이는 "계단"으로 지칭될 수 있다. 예시적인 실시예들에 있어서, 상기 몰드의 계단들은 제1 기판(100)의 제2 영역(II)에 형성될 수 있다.
한편, 상기 몰드가 형성됨에 따라서, 제1 기판(100)의 제3 영역(III) 에 형성된 제2 도전체(325) 및 희생막 구조물(300) 부분이 노출될 수 있다.
도 8을 참조하면, 상기 몰드, 제2 도전체(325) 및 희생막 구조물(300) 상에 제5 층간 절연막(350)을 형성한 후, 최상층 절연막(330)의 상면이 노출될 때까지 제5 층간 절연막(350) 상부를 평탄화할 수 있다.
이후, 제5 층간 절연막(350) 및 최상층 절연막(330) 상에 제6 층간 절연막(360)을 형성하고, 예를 들어 건식 식각 공정을 통해 제6 층간 절연막(360), 상기 몰드, 지지막(320), 및 희생막 구조물(300)을 관통하여 제1 기판(100)의 제1 영역(I)에서 제2 기판(250) 상면을 노출시키는 채널 홀을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 상기 채널 홀이 제2 기판(250)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 상기 채널 홀은 제2 기판(250)의 상부 일부까지 관통하도록 형성될 수 있다. 상기 채널 홀은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이가 정의될 수 있다.
이후, 상기 채널 홀 내에 전하 저장 구조물(400), 채널(410), 충전 패턴(420), 및 패드(430)를 형성할 수 있다.
구체적으로, 상기 채널 홀의 측벽, 상기 채널 홀에 의해 노출된 제2 기판(250) 상면, 및 제6 층간 절연막(360)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 상기 채널 홀의 나머지 부분을 채우는 충전막을 형성한 후, 제6 층간 절연막(360) 상면이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
상기 평탄화 공정에 의해서, 상기 채널 홀의 측벽 및 제2 기판(250)의 상면에 순차적으로 적층되며 각각 컵 형상을 갖는 전하 저장 구조물(400) 및 채널(410)이 형성될 수 있으며, 채널(410)이 형성하는 내부 공간을 충전 패턴(420)이 채울 수 있다.
한편, 채널(410)이 형성되는 상기 채널 홀이 상기 채널 홀 어레이를 정의함에 따라, 상기 채널 홀 내에 형성되는 채널(410) 역시 이에 대응하여 채널 어레이를 정의할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(400)은 순차적으로 적층된 제1 블로킹 패턴(370), 전하 저장 패턴(380), 및 터널 절연 패턴(390)을 포함할 수 있다.
이후, 충전 패턴(420), 채널(410), 및 전하 저장 구조물(400)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 패드막을 제6 층간 절연막(360) 상에 형성한 후, 제6 층간 절연막(360)의 상면이 노출될 때까지 상기 패드막을 평탄화함으로써, 패드(430)를 형성할 수 있다.
도 9를 참조하면, 제6 층간 절연막(360) 및 패드(430) 상에 제7 층간 절연막(440)을 형성한 후, 예를 들어 건식 식각 공정을 통해 제6 및 제7 층간 절연막들(360, 440) 및 상기 몰드를 관통하는 제2 개구(450)를 제1 기판(100)의 제1 및 제2 영역들(I, II)에 형성할 수 있다.
상기 건식 식각 공정은 제2 개구(450)가 지지막(320) 혹은 지지 패턴(322)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(450)가 형성됨에 따라서, 이의 측벽에 의해 상기 몰드에 포함된 절연막(330) 및 제4 희생막(340)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(450)는 제1 기판(100)의 제1 및 제2 영역들(I, II)에서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(450)가 형성됨에 따라서, 절연막(330)은 상기 제2 방향으로 연장되는 절연 패턴(335)으로 변환될 수 있으며, 제4 희생막(340)은 상기 제2 방향으로 연장되는 제4 희생 패턴(345)으로 변환될 수 있다.
이후, 제2 개구(450)의 측벽 및 제7 층간 절연막(440) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 제2 개구(450)의 저면에 형성된 부분을 제거하여 제1 스페이서(460)를 형성할 수 있으며, 이에 따라 지지막(320) 및 지지 패턴(322) 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 지지막(320) 및 지지 패턴(322) 부분 및 그 하부의 희생막 구조물(300) 부분을 제거함으로써, 제2 개구(450)를 하부로 확장할 수 있다. 이에 따라, 제2 개구(450)는 제2 기판(250)의 상면을 노출시킬 수 있으며, 나아가 제2 기판(450)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(460)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 제1 스페이서(460)가 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 경우, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 폴리실리콘을 포함하도록 형성될 수 있다.
희생막 구조물(300)이 부분적으로 제거될 때, 제2 개구(450)의 측벽은 제1 스페이서(460)에 의해 커버되므로, 상기 몰드에 포함된 절연 패턴(335) 및 제4 희생 패턴(345)은 제거되지 않을 수 있다.
도 10 및 11을 참조하면, 제2 개구(450)를 통해 제1 기판(100)의 제1 영역(I)에 형성된 희생막 구조물(300) 부분을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 갭(470)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각 공정 시, 제1 기판(100)의 제3 영역(III)에 형성된 희생막 구조물(300) 부분은 제거되지 않고 잔류할 수 있으며, 이하에서는 이를 유전막 구조물로 지칭하기로 한다. 한편, 제1 기판(100)의 제2 영역(II)에 형성된 희생막 구조물(300) 부분은 전부 혹은 부분적으로 잔류할 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다.
제1 기판(100)의 제1 영역(I)에 제1 갭(470)이 형성됨에 따라서, 제2 개구(450)에 인접한 지지막(320) 하부 및 제2 기판(250)의 상부가 노출될 수 있다. 또한, 제1 갭(470)에 의해 전하 저장 구조물(400)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(400) 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(410)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(400)은 상기 몰드를 관통하여 채널(410)의 대부분의 외측벽을 커버하는 상부와, 채널(410)의 저면을 커버하며 제2 기판(250) 상부에 형성된 하부로 분리될 수 있다.
한편, 상기 습식 식각 공정을 통해 제1 갭(470)이 형성될 때, 지지막(320) 및 지지 패턴(322)은 제거되지 않을 수 있으며, 이에 따라 상기 몰드는 무너지지 않을 수 있다.
도 12 및 13을 참조하면, 제1 스페이서(460)를 제거하고, 제2 개구(450)의 측벽 및 제1 갭(470) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 제2 개구(450) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제1 갭(470) 내에 채널 연결 패턴(480)을 형성할 수 있다.
채널 연결 패턴(480)이 형성됨에 따라서, 상기 채널 어레이를 형성하는 채널들(410)이 서로 연결될 수 있다.
채널 연결 패턴(480)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있으며, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(480) 내에는 에어 갭(490)이 형성될 수 있다.
도 14 및 15를 참조하면, 제2 개구(450)에 의해 노출된 제4 희생 패턴들(345)을 제거하여, 각 층에 형성된 절연 패턴들(335) 사이에 제2 갭을 형성할 수 있으며, 상기 제2 갭에 의해서 제1 블로킹 패턴(370)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(345)을 제거할 수 있다.
이후, 노출된 제1 블로킹 패턴(370)의 외측벽, 상기 제2 갭들의 내벽, 절연 패턴들(335)의 표면, 지지막(320)의 측벽 및 일부 저면, 지지 패턴(322)의 측벽, 채널 연결 패턴(480)의 측벽, 제2 기판(250)의 상면, 및 제7 층간 절연막(440)의 상면에 제2 블로킹 막(500)을 형성하고, 제2 블로킹 막(500) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제2 갭들 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층될 수 있다. 또한 상기 게이트 전극은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 동일한 층에 형성된 상기 복수 개의 게이트 전극들은 제2 개구(450)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(512, 514, 516)을 포함할 수 있다.
이후, 제2 개구(450)의 측벽에 제2 스페이서(520)를 형성하고, 제2 개구(450)의 나머지 부분을 채우는 공통 소스 패턴(CSP)(530)을 형성할 수 있다.
제2 스페이서(520)는 제2 개구(450)에 의해 노출된 제2 기판(250) 상면, 제2 개구(450)의 측벽, 및 제7 층간 절연막(440) 상에 제2 스페이서 막을 형성하고 이를 이방성 식각함으로써 제2 개구(450)의 측벽에 형성될 수 있으며, CSP(530)은 제2 개구(450)에 의해 노출된 제2 기판(250) 상면, 제2 스페이서(520) 및 제7 층간 절연막(440) 상에 CSP 막을 형성하고, 제7 층간 절연막(440) 상면이 노출될 때까지 상기 CSP 막을 평탄화함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, CSP(530)은 상기 제2 방향으로 연장될수 있으며, 그 측벽에 형성된 제2 스페이서(520)와 함께 각 제1 내지 제3 게이트 전극들(512, 514, 516)을 상기 제3 방향으로 분리시킬 수 있다.
도 16을 참조하면, 제1 기판(100)의 제2 영역(II)에서 제5 내지 제7 층간 절연막들(350, 360, 440), 절연 패턴들(335) 및 제2 블로킹 막(500)을 관통하여 각 제1 내지 제3 게이트 전극들(512, 514, 516)에 접촉하는 제1 콘택 플러그(542), 제1 기판(100)의 제2 영역(II)에서 제5 내지 제7 층간 절연막들(350, 360, 440), 지지막(320) 및 희생막 구조물(300)을 관통하여 제2 기판(250) 상면에 접촉하는 제2 콘택 플러그(543), 제1 기판(100)의 제3 영역(III)에서 제5 내지 제7 층간 절연막들(350, 360, 440), 희생막 구조물(300), 제4 층간 절연 패턴(260) 및 제3 층간 절연막(240)을 관통하여 제11 하부 배선(228) 상면에 접촉하는 제3 콘택 플러그(544), 제1 기판(100)의 제3 영역(III)에서 제5 내지 제7 층간 절연막들(350, 360, 440) 및 희생막 구조물(300)을 관통하여 제1 도전체(255) 상면에 접촉하는 제4 콘택 플러그(545), 및 제1 기판(100)의 제3 영역(III)에서 제5 내지 제7 층간 절연막들(350, 360, 440)을 관통하여 제2 도전체(325) 상면에 접촉하는 제5 콘택 플러그(546)를 형성할 수 있다.
다시 도 1 및 2를 참조하면, 제7 층간 절연막(440), CSP(530), 및 제1 내지 제5 콘택 플러그들(542, 543, 544, 545, 546) 상에 제8 내지 제13 층간 절연막들(560, 580, 600, 620, 640, 660)을 형성한 후, 각각 이들을 부분적으로 관통하여 제1 내지 제5 콘택 플러그들(542, 543, 544, 545, 546), 패드(430), 및 CSP(530)에 전기적으로 연결되는 제1 내지 제7 상부 콘택 플러그들(572, 573, 574, 575, 576, 578, 579), 제1 내지 제18 상부 배선들(592, 593, 594, 595, 596, 598, 599, 632, 633, 634, 635, 636, 638, 639, 674, 675, 676, 679), 및 제1 내지 제11 상부 비아들(612, 613, 614, 615, 616, 618, 619, 654, 655, 656, 659)을 형성함으로써, 상기 수직형 메모리 장치의 제조를 완성할 수 있다.
전술한 바와 같이, 제1 기판(100)의 제3 영역(III)에 형성된 제2 기판(250) 부분을 패터닝하여 제1 도전체(255)를 형성하고, 채널 연결 패턴(480) 형성을 위한 희생막 구조물(300)을 제1 기판(100)의 제3 영역(III) 에 잔류시켜 유전막 구조물(300)이 형성되며, 지지막(320)의 일부가 제1 기판(100)의 제3 영역(III)에서 패터닝되어 제2 도전체(325)를 형성할 수 있다. 제1 및 제2 도전체들(255, 325)에는 각각 제4 및 제5 콘택 플러그들(545, 546)이 접촉할 수 있으며, 이들을 통해 외부로부터 전압이 인가될 수 있다. 이에 따라, 제1 및 제2 도전체들(255, 325) 및 유전막 구조물(300)을 포함하는 커패시터가 제1 기판(100)의 제3 영역(III)에 용이하게 형성될 수 있다.
도 17 및 18은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치는 일부 구성 요소들을 제외하고는, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 17을 참조하면, 제5 콘택 플러그(546)는 제2 도전체(325)를 관통하여 하부에 형성된 유전막 구조물(300)에 접촉할 수 있다. 도시되지는 않았으나, 제5 콘택 플러그(546)는 유전막 구조물(300)도 관통하여 하부의 제4 층간 절연 패턴(260) 혹은 하부 층간 절연막 구조물에 접촉할 수도 있다.
도 18을 참조하면, 희생막 구조물(300)이 제1 기판(100)의 제2 및 제3 영역들(II, III)에 걸쳐서 연장되지 않고, 상기 영역들에 각각 형성되어 서로 분리될 수 있다. 이때, 제1 기판(100)의 제3 영역(III)에는 제2 도전체(325) 하부에만 유전막 구조물(300)이 잔류할 수 있다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 일부 구성 요소들을 제외하고는, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 19를 참조하면, 희생막 구조물(300)이 제1 기판(100)의 제2 및 제3 영역들(II, III)에 걸쳐서 연장되지 않고, 상기 영역들에 각각 형성되어 서로 분리될 수 있으며, 제1 기판(100)의 제3 영역(III)에는 제2 도전체(325) 하부에 유전 패턴 구조물(305)이 형성될 수 있다.
유전 패턴 구조물(305)은 순차적으로 적층된 제1, 제2 및 제3 패턴들(275, 285, 295)을 포함할 수 있다. 한편, 제5 콘택 플러그(546)는 제4 층간 절연 패턴(260)의 상면에 형성된 제2 도전체(325) 부분에 접촉할 수 있다.
도 20은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 상기 수직형 메모리 장치의 제조 방법은 도 4 내지 도 16, 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 20을 참조하면, 도 4 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제1 기판(100)의 제3 영역(III)에 형성된 희생막 구조물(300)을 패터닝하여, 제1 도전체(255)에 상기 제1 방향으로 적어도 부분적으로 오버랩되며, 제1 기판(100)의 제2 영역(II)에 형성된 희생막 구조물(300)과 이격되는 유전 패턴 구조물(305)을 형성할 수 있다.
이후, 지지막(320)을 형성한 후, 제1 기판(100)의 제3 영역(III)에 형성된 지지막(320)을 패터닝하여, 유전 패턴 구조물(305)의 상면, 일 측벽, 및 이에 인접한 제4 층간 절연 패턴(260)의 상면에 제2 도전체(325)를 형성할 수 있다.
다시 도 19를 참조하면, 도 6 내지 도 16, 및 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 21은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 일부 구성 요소들을 제외하고는, 도 19에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 이들에 대한 중복적인 설명은 생략한다.
도 21을 참조하면, 제1 및 제2 도전체들(255, 325) 상면에 접촉하는 제4 및 제5 콘택 플러그들(545, 546), 및 이에 연결되는 상부 배선 구조물들이 형성되지 않을 수 있다.
하지만, 제4 층간 절연 패턴(260) 내에는 제2 도전체(325)의 저면에 접촉하는 제3 도전체(259)가 형성될 수 있고, 제3 층간 절연막(240) 내에는 제1 및 제3 도전체들(255, 259)의 저면에 각각 접촉하는 제9 및 제10 하부 비아들(247, 249)을 추가로 형성될 수 있으며, 제2 층간 절연막(230) 상부에는 제9 및 제10 하부 비아들(247, 249)의 저면에 각각 접촉하는 제12 및 제13 하부 배선들(227, 229)이 형성될 수 있다.
이에 따라, 순차적으로 적층된 제1 도전체(255), 유전 패턴 구조물(305), 및 제2 도전체(325)를 포함하는 커패시터에서, 제1 도전체(255)는 그 하부에 형성된 제9 하부 비아(247) 및 제12 하부 배선(227)에 전기적으로 연결될 수 있으며, 제2 도전체(325)는 그 하부에 형성된 제10 하부 비아(249) 및 제13 하부 배선(229)에 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 250: 제1, 제2 기판
102, 104, 106, 108: 제1 내지 제4 불순물 영역
105: 액티브 영역 110: 소자 분리 패턴
122, 124, 126, 128: 제1 내지 제4 하부 게이트 절연 패턴
132, 134, 136, 138: 제1 내지 제4 하부 게이트 전극
142, 144, 146, 148: 제1 및 제2 하부 게이트 마스크
152, 154, 156, 158: 제1 및 제2 하부 게이트 구조물
160, 230, 240: 제1 내지 제3 층간 절연막
172, 174, 176, 178: 제1 내지 제4 하부 콘택 플러그
182, 184, 186, 188, 202, 204, 206, 208, 222, 226, 228, 227, 229: 제1 내지 제13 하부 배선
192, 194, 196, 198, 212, 214, 216, 218, 247, 249: 제1 내지 제10 하부 비아 255, 325, 259: 제1 내지 제3 도전체
260: 제4 층간 절연 패턴
270, 280, 290, 340: 제1 내지 제4 희생막
300: 희생막 구조물 310, 450: 제1, 제2 개구
320: 지지막 322: 지지 패턴
330: 절연막 335: 절연 패턴
345: 제4 희생 패턴
350, 360, 440, 560, 580, 600, 620, 640, 660: 제5 내지 제13 층간 절연막
370: 제1 블로킹 패턴 380: 전하 저장 패턴
390: 터널 절연 패턴 400: 전하 저장 구조물
410: 채널 420: 충전 패턴
430: 캐핑 패턴 460, 520: 제1, 제2 스페이서
470: 제1 갭 480: 채널 연결 패턴
490: 에어 갭 500: 제2 블로킹 막
512, 514, 516: 제1 내지 제3 게이트 전극
530: CSP
542, 543, 544, 545, 546: 제1 내지 제5 콘택 플러그
572, 573, 574, 575, 576, 578, 579: 제1 내지 제7 상부 콘택 플러그
592, 593, 594, 595, 596, 598, 599, 632, 633, 634, 635, 636, 638, 639, 674, 675, 676, 679: 제1 내지 제18 상부 배선
612, 613, 614, 615, 616, 618, 619, 654, 655, 656, 659: 제1 내지 제11 상부 비아

Claims (20)

  1. 제1 영역, 상기 제1 영역을 적어도 부분적으로 둘러싸는 제2 영역, 및 상기 제2 영역을 적어도 부분적으로 둘러싸는 제3 영역을 포함하는 제1 기판 상에 형성된 하부 회로 패턴들, 이때 상기 제1 영역에는 메모리 셀들이 형성되고, 상기 제2 영역에는 상기 메모리 셀들에 전기적 신호를 전달하는 콘택 플러그들이 형성되며, 상기 제3 영역에는 상기 하부 회로 패턴들에 전기적 신호를 전달하는 관통 비아들이 형성됨;
    상기 제1 기판의 제1 및 제2 영역들에서 상기 하부 회로 패턴들 상에 형성된 제2 기판;
    상기 제1 기판의 제3 영역에서 상기 하부 회로 패턴들 상에 형성되며,
    상기 제2 기판과 동일한 높이에 형성되어 상기 제2 기판과 이격된 제1 도전체;
    상기 제1 도전체 상에 형성된 유전막 구조물; 및
    상기 유전막 구조물 상에 형성된 제2 도전체를 포함하는 커패시터;
    상기 제1 기판의 제1 및 제2 영역들에서 상기 제1 기판의 상면에 수직한 수직 방향을 따라 상기 제2 기판 상에 서로 이격된 게이트 전극들; 및
    상기 제1 기판의 제1 영역에서 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 도전체는 상기 제2 기판과 동일한 물질을 포함하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 제2 기판 및 상기 제1 도전체는 불순물이 도핑된 폴리실리콘을 포함하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 유전막 구조물은 상기 수직 방향을 따라 순차적으로 적층된 제1, 제2 및 제3 막들을 포함하며, 이들은 각각 산화물, 질화물 및 산화물을 포함하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 유전막 구조물은 상기 제1 기판 상면에 평행한 수평 방향으로 연장되어 상기 제1 기판의 제2 영역에도 형성된 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 제1 기판의 제2 영역에서 상기 제2 기판 상에 상기 유전막 구조물과 동일한 높이에 형성되어 이와 이격되며, 상기 유전막 구조물과 동일한 물질을 포함하는 희생막 구조물을 더 구비하는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 채널은 상기 제1 기판의 제1 영역에서 서로 이격되도록 복수 개로 형성되며,
    상기 제2 기판 상에서 상기 게이트 전극들 아래에 형성되어 상기 복수의 채널들을 서로 연결하는 채널 연결 패턴을 더 포함하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 채널 연결 패턴은 상기 유전막 구조물과 동일한 높이에 형성된 수직형 메모리 장치.
  9. 제7항에 있어서, 상기 채널 연결 패턴과 상기 게이트 전극들 사이에 형성되며, 불순물이 도핑된 폴리실리콘을 포함하는 지지막을 더 구비하는 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 제2 도전체는 상기 지지막과 이격되며, 상기 지지막과 동일한 높이에 형성되고 이와 동일한 물질을 포함하는 수직형 메모리 장치.
  11. 제1항에 있어서, 상기 제1 도전체의 일부는 상기 제2 도전체와 상기 수직 방향으로 오버랩되지 않는 수직형 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 도전체 상부에 접촉하며 상기 수직 방향으로 연장되는 제1 콘택 플러그; 및
    상기 제2 도전체 상부에 접촉하며 상기 수직 방향으로 연장되는 제2 콘택 플러그를 더 포함하는 수직형 메모리 장치.
  13. 제12항에 있어서, 상기 제1 콘택 플러그는 상기 제2 도전체와 상기 수직 방향으로 오버랩되지 않는 상기 제1 도전체의 상기 일부와 접촉하는 수직형 메모리 장치.
  14. 제12항에 있어서, 상기 제1 콘택 플러그는 상기 유전막 구조물을 관통하는 수직형 메모리 장치.
  15. 제12항에 있어서, 상기 제1 콘택 플러그는 상기 유전막 구조물에 접촉하지 않는 수직형 메모리 장치.
  16. 제1항에 있어서, 상기 제1 기판의 제3 영역에 형성되어 상기 제2 기판 및 상기 제1 도전체의 측벽을 커버하는 층간 절연 패턴을 더 포함하며,
    상기 제1 기판 상면에 평행한 수평 방향으로 상기 커패시터와 이격되어 이에 접촉하지 않으며, 상기 층간 절연 패턴을 관통하여 상기 하부 회로 패턴들에 전기적으로 연결되는 관통 비아를 더 포함하는 수직형 메모리 장치.
  17. 기판 상에 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 게이트 전극들;
    상기 기판 상에 상기 수직 방향으로 각각 연장되어 상기 게이트 전극들을 관통하는 채널들;
    상기 기판 상에서 상기 게이트 전극들 아래에 형성되어, 상기 채널들의 하부에 접촉함으로써 상기 채널들을 서로 연결시키는 채널 연결 패턴; 및
    상기 기판 상면에 평행한 수평 방향으로 상기 기판과 이격된 제1 도전체;
    상기 제1 도전체 상에 순차적으로 적층되며, 각각 산화물, 질화물 및 산화물을 포함하는 제1 내지 제3 막들을 포함하는 유전막 구조물; 및
    상기 유전막 구조물 상에 형성된 제2 도전체를 포함하는 커패시터를 구비하며,
    상기 유전막 구조물과 상기 채널 연결 패턴은 실질적으로 서로 동일한 높이에 형성된 수직형 메모리 장치.
  18. 제17항에 있어서,
    상기 수직 방향으로 연장되어 상기 제1 도전체에 접촉하는 제1 콘택 플러그; 및
    상기 수직 방향으로 연장되어 제2 도전체에 접촉하는 제2 콘택 플러그를 더 포함하는 수직형 메모리 장치.
  19. 제1 기판 상에 형성된 트랜지스터들;
    상기 제1 기판 상에 형성되어 상기 트랜지스터들에 전기적으로 연결된 하부 회로 패턴들;
    상기 제1 기판 상에 형성되어 상기 트랜지스터들 및 상기 하부 회로 패턴들을 커버하는 층간 절연막;
    상기 층간 절연막 상에 형성된 제2 기판;
    상기 제2 기판과 동일한 높이에서 상기 제2 기판과 이격된 제1 도전체;
    상기 제1 도전체 상에 형성된 유전막 구조물; 및
    상기 유전막 구조물 상에 형성된 제2 도전체를 포함하는 커패시터;
    상기 제2 기판 상에 상기 제1 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 게이트 전극들;
    상기 제2 기판 상에서 상기 게이트 전극들을 관통하여 상기 수직 방향으로 각각 연장된 채널들;
    상기 각 채널들의 외측벽에 형성된 전하 저장 구조물;
    상기 게이트 전극들 상에 형성되어 상기 각 게이트 전극들에 전기적으로 연결된 상부 배선들;
    상기 제1 도전체에 전기적으로 연결된 제1 콘택 플러그;
    상기 제2 도전체에 전기적으로 연결된 제2 콘택 플러그; 및
    상기 제1 기판 상면에 평행한 수평 방향으로 상기 커패시터와 이격되어 이에 접촉하지 않으며, 상기 하부 회로 패턴들에 전기적으로 연결된 관통 비아를 포함하는 수직형 메모리 장치.
  20. 제19항에 있어서,
    상기 제2 기판 상에 형성되어 상기 채널들의 하부에 접촉하는 채널 연결 패턴; 및
    상기 채널 연결 패턴과 상기 게이트 전극들 사이에 형성된 지지막을 더 포함하는 수직형 메모리 장치.
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