KR20220139509A - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명의 실시예는 표시 장치 및 표시 장치의 구동 방법에 관한 것으로서, 제1 데이터 라인과 접속되며, 한 프레임의 데이터 기입 구간 동안 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하기 위한 디멀티플렉서, 한 프레임에서의 입력 데이터들을 이용하여 OPR(On pixel ratio)을 계산하고, 계산된 OPR에 대응한 보상 데이터를 생성하기 위한 보상부 및 데이터 기입 구간 동안 입력 데이터들을 이용하여 제1데이터 라인으로 데이터 신호를 공급하고, 한 프레임의 블랭크 구간에서 보상 데이터를 이용하여 제1 데이터 라인으로 보상 데이터 신호를 공급하기 위한 데이터 구동부를 포함하고, 디멀티플렉서는, 블랭크 구간 동안 상기 제1 데이터 라인으로부터의 보상 데이터 신호를 상기 제2 데이터 라인으로 공급한다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD OF THE SAME}
본 발명은 플리커 현상을 감소시키기 위한 표시 장치 및 그 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치가 동영상을 표시할 때는 고주파수로 표시하는 것이 움직임(motion)을 부드럽게 표현할 수 있어 바람직하다. 하지만, 표시 장치가 정지 영상을 표시할 때는 움직임이 없으므로 저주파수로 표시하더라도 무방하다. 또한, 저주파수로 표시하는 경우 소비 전력 측면에서 유리하다.
다만, 표시 장치의 표시 주파수가 고주파수에서 저주파수로 전환 시에, 휘도 감소 주기가 달라짐에 따라 플리커(flicker)가 시인될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 표시 주파수가 고주파수에서 저주파수로 전환 시에 플리커 시인을 방지할 수 있는 표시 장치 및 그 구동 방법을 제공하는 데 있다.
또한, 실시예가 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 실시 예의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 표시 장치는 제1 데이터 라인과 접속되며, 한 프레임의 데이터 기입 구간 동안 상기 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하기 위한 디멀티플렉서, 상기 한 프레임에서의 입력 데이터들을 이용하여 OPR(On pixel ratio)을 계산하고, 상기 계산된 OPR에 대응한 보상 데이터를 생성하기 위한 보상부 및 상기 데이터 기입 구간 동안 상기 입력 데이터들을 이용하여 상기 제1 데이터 라인으로 상기 데이터 신호를 공급하고, 상기 한 프레임의 블랭크 기간에서 상기 보상 데이터를 이용하여 상기 제1 데이터 라인으로 보상 데이터 신호를 공급하기 위한 데이터 구동부를 포함하고, 상기 디멀티플렉서는, 상기 블랭크 기간 동안 상기 제1 데이터 라인으로부터의 상기 보상 데이터 신호를 상기 제2 데이터 라인으로 공급한다.
본 발명의 실시예에 따른 상기 디멀티플렉서는, 상기 제1 데이터 라인과 접속되는 복수의 트랜지스터를 구비하며, 상기 복수의 트랜지스터는 디멀티플렉서 제어부로부터 제어 신호가 공급될 때 턴-온된다.
본 발명의 실시예에 따른 상기 디멀티플렉서 제어부는, 상기 데이터 기입 구간 동안 상기 복수의 트랜지스터가 반복적으로 턴-온되도록 상기 제어 신호를 공급하고, 상기 블랭크 기간 동안 상기 보상 데이터 신호가 상기 제2 데이터 라인으로 공급되도록 상기 복수의 트랜지스터가 적어도 한번 턴-온되도록 상기 제어 신호를 공급한다.
본 발명의 실시예에 따른 상기 보상부는, 상기 OPR을 산출하기 위한 온 픽셀율 산출부 및 상기 OPR에 대응한 상기 보상 데이터를 저장하기 위한 메모리를 포함한다.
본 발명의 실시예에 따른 상기 보상 데이터 신호는, 상기 데이터 기입 구간 동안 상기 제2 데이터 라인들 각각에 접속된 데이터 커패시터에 저장된다.
본 발명의 실시예에 따른 상기 데이터 커패시터에 저장된 보상 데이터 신호는, 상기 블랭크 기간 동안 상기 제2 데이터 라인으로 공급된다.
본 발명의 실시예에 따른 복수의 주사 라인들과 접속되며, 상기 데이터 기입 구간 동안 상기 복수의 주사 라인들로 주사 신호를 공급하기 위한 주사 구동부를 더 포함한다.
본 발명의 실시예에 따른 상기 주사 신호가 공급되는 구간은 상기 데이터 신호가 공급되는 구간의 일부와 중첩된다.
본 발명의 실시예에 따른 제1 데이터 라인과 접속되며, 한 프레임의 데이터 기입 구간 동안 공급되는 제어 신호에 대응하여 상기 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하기 위한 디멀티플렉서, 상기 데이터 기입 구간 동안 상기 데이터 신호를 상기 제1 데이터 라인으로 공급하는 데이터 구동부 및 상기 디멀티플렉서에 구비된 복수의 트랜지스터를 제어하기 위한 상기 제어 신호를 공급하는 디멀티플렉서 제어부를 포함하고, 상기 디멀티플렉서 제어부는, 상기 한 프레임의 블랭크 기간에 상기 복수의 트랜지스터를 턴-오프시키기 위한 하이 레벨의 제어 신호를 공급하고, 상기 블랭크 기간에는, 상기 데이터 기입 구간 동안에 상기 제2 데이터 라인으로 전달된 마지막 데이터가 상기 제2 데이터 라인 각각에 접속된 데이터 커패시터에 저장된다.
본 발명의 실시예에 따른 상기 복수의 트랜지스터는 상기 제1 데이터 라인 및 상기 복수의 제2 데이터 라인과 접속되며, 상기 디멀티플렉서 제어부로부터 로우 레벨의 제어 신호가 공급될 때 턴-온된다.
본 발명의 실시예에 따른 상기 디멀티플렉서 제어부는, 상기 데이터 기입 구간 동안 상기 복수의 트랜지스터가 반복적으로 턴-온되도록 상기 제어 신호를 공급한다.
본 발명의 실시예에 따른 상기 블랭크 기간은, 상기 제2 데이터 라인으로 상기 데이터 신호가 전달되지 않는 기간이다.
본 발명의 실시예에 따른 복수의 주사 라인들과 접속되며, 상기 데이터 기입 구간 동안 상기 복수의 주사 라인들로 주사 신호를 공급하기 위한 주사 구동부를 더 포함한다.
본 발명의 실시예에 따른 상기 주사 신호가 공급되는 구간은 상기 데이터 신호가 공급되는 구간의 일부와 중첩된다.
본 발명의 실시예에 따른 표시 장치의 구동 방법은 디멀티플렉서, 보상부 및 데이터 구동부를 포함하는 표시 장치의 구동 방법에 있어서, 상기 디멀티플렉서가 제1 데이터 라인과 접속되며, 한 프레임의 데이터 기입 구간 동안 상기 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하는 단계, 상기 보상부가 상기 한 프레임에서의 입력 데이터들을 이용하여 OPR(On pixel ratio)을 계산하고, 상기 계산된 OPR에 대응한 보상 데이터를 생성하는 단계 및 상기 데이터 구동부가 상기 데이터 기입 구간 동안 상기 입력 데이터들을 이용하여 상기 제1 데이터 라인으로 상기 데이터 신호를 공급하고, 상기 한 프레임의 블랭크 기간에서 상기 보상 데이터를 이용하여 상기 제1 데이터 라인으로 보상 데이터 신호를 공급하는 단계를 포함하고, 상기 디멀티플렉서는, 상기 블랭크 기간 동안 상기 제1 데이터 라인으로부터 상기 보상 데이터 신호를 상기 제2 데이터 라인으로 공급한다.
본 발명의 실시예에 따른 상기 디멀티플렉서는, 상기 제1 데이터 라인과 접속되는 복수의 트랜지스터를 구비하고, 상기 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하는 단계는, 상기 복수의 트랜지스터가 디멀티플렉서 제어부로부터 제어 신호가 공급될 때 턴-온되는 단계를 더 포함한다.
본 발명의 실시예에 따른 상기 디멀티플렉서 제어부로부터 제어 신호가 공급될 때 턴-온되는 단계는, 상기 데이터 기입 구간 동안 상기 디멀티플렉서 제어부가 상기 복수의 트랜지스터가 반복적으로 턴-온되도록 상기 제어 신호를 공급하는 단계를 포함하고, 상기 블랭크 기간 동안 상기 보상 데이터 신호가 상기 제2 데이터 라인으로 공급되도록 상기 복수의 트랜지스터가 적어도 한번 턴-온되도록 상기 제어 신호를 공급하는 단계를 포함한다.
본 발명에 따른 표시 장치 및 그 구동 방법은 표시 주파수가 고주파수에서 저주파수로 전환 시에 플리커 시인을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소부 및 디멀티플렉서 블록부를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 스테이지를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 주사 구동부의 구동 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 제1 프레임 기간(FP1)에서의 제어 신호들을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 제2 프레임 기간 중 제1 서브 프레임 기간(SFP1)에서의 제어 신호들을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 제2 프레임 기간(FP2) 중 블랭크 기간(BPC)에서의 제어 신호들을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 제2 프레임 기간(FP2) 중 제2 서브 프레임 기간(SFP2)에서의 제어 신호들을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 제1 서브 프레임 기간 중 블랭크 기간을 제외한 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명하는 도면이다.
도 12는 본 발명의 다른 실시예에 따른 제1 서브 프레임 기간 중 블랭크 기간을 제외한 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명하는 도면이다.
도 13은 본 발명의 일 실시예에 따른 제1 서브 프레임 기간 중 블랭크 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명하는 도면이다.
도 14는 본 발명의 일 실시예에 따른 보상부를 설명하는 도면이다.
도 15는 본 발명의 다른 실시예에 따른 제1 서브 프레임 기간 중 블랭크 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다. 실시 예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 발명의 개시가 완전하도록 하고, 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 실시 예는 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 실시예를 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
이하, 도 1을 참조하여 실시예에 따른 표시 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 화소부(14), 표시 모드 제어부(15), 디멀티플렉서 블록부(16), 디멀티플렉서 제어부(17), 보상부(18) 및 데이터 커패시터들(Cdata)을 구비한다.
타이밍 제어부(11)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(Vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터 등을 포함할 수 있다.
수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호의 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 수평 동기 신호의 인접한 펄스들 간의 간격이 1 수평 기간에 해당할 수 있다. 데이터 인에이블 신호는 수평 기간에서 RGB 데이터가 공급됨을 가리킬 수 있다. RGB 데이터는 데이터 인에이블 신호에 대응하여 수평 기간들에서 화소행 단위로 공급될 수 있다. 한 프레임에 대응하는 RGB 데이터를 하나의 입력 이미지라고 할 수 있다.
표시 모드 제어부(15)는 입력 이미지에 기초하여 제1 표시 모드 또는 제2 표시 모드를 결정할 수 있다. 타이밍 제어부(11)는 결정된 표시 모드에 따라서 주사 구동부(13)의 주사 신호들을 제어할 수 있다. 예를 들어, 타이밍 제어부(11)는 결정된 표시 모드에 따라서 주사 구동부(13)의 턴-온 레벨의 주사 신호들의 공급 타이밍을 제어할 수 있다. 또한, 실시예에 따라 타이밍 제어부(11)는 결정된 표시 모드에 따라서 데이터 구동부(12)에 공급할 계조들을 제어할 수 있다.
그리고 표시 모드 제어부(15)는 타이밍 제어부(11)와 별개의 독립적인 IC(integrated chip) 또는 하드웨어로 구성될 수 있다. 다른 실시예에서 표시 모드 제어부(15)는 타이밍 제어부(11)와 통합된 동일한 IC 또는 하드웨어로 구성될 수도 있다. 또 다른 실시예에서, 표시 모드 제어부(15)는 타이밍 제어부(11)의 소프트웨어로서 구성될 수도 있다.
데이터 구동부(12)는 입력 이미지의 계조들에 대응하는 데이터 신호들(또는데이터 전압들)을 화소들로 제공할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조들을 샘플링하고, 계조들에 대응하는 데이터 신호들을 주사 라인 단위로 제1 데이터 라인(D1~Dn)에 인가할 수 있다. 이때, n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여, 주사 라인(SL1, SL2, SL3, ..., SLm)에 제공할 주사 신호들을 생성할 수 있다. 이때, m은 0보다 큰 정수일 수 있다.
화소부(14)는 도트들을 포함한다. 각각의 도트는 적어도 2개의 서로 다른 색상의 화소들을 포함할 수 있다. 도트는 조합된 색상을 표시하기 위한 표시 단위일 수 있다. 예를 들어, 외부 프로세서는 도트 단위로 계조들을 제공할 수 있다. 각각의 화소(PXij)는 대응하는 제2 데이터 라인(DL1, DL2, ..., DLp) 및 주사 라인(SL1, SL2, SL3, ..., SLm)에 연결될 수 있다. 이때, i 및 j는 0보다 큰 정수일 수 있다. 예를 들어, 화소(PXij)는 스캔 트랜지스터가 i 번째 주사 라인 및 j 번째 제2 데이터 라인과 연결된 화소를 의미할 수 있다. 다만, 이하 도 2에 도시된 PX1, PX2, PX5, PX6를 제1 화소라 명명하고, PX3, PX4, PX7, PX8을 제2 화소라 명명하기로 한다.
도시되지 않았지만, 표시 장치(10)는 발광 구동부(emission driver)를 더 포함할 수도 있다. 발광 구동부는 타이밍 제어부(11)로부터 클록 신호, 발광 중지 신호 등을 수신하여, 발광 라인들에 제공할 발광 신호들을 생성할 수 있다.
예를 들어, 발광 구동부는 발광 라인들에 연결된 발광 스테이지들을 포함할 수 있다. 발광 스테이지들은 쉬프트 레지스터(shift register) 형태로 구성될 수 있다. 구체적으로, 첫 번째 발광 스테이지는 턴-오프 레벨의 발광 중지 신호에 기초하여 턴-오프 레벨의 발광 신호를 생성하고, 나머지 발광 스테이지들은 이전 발광 스테이지의 턴-오프 레벨의 발광 신호에 기초하여 턴-오프 레벨의 발광 신호들을 순차적으로 생성할 수 있다.
만약 표시 장치(10)가 전술한 발광 구동부를 포함한다면, 각각의 화소(PXij)는 발광 라인에 연결된 트랜지스터를 더 포함하게 된다. 이러한 트랜지스터는 각 화소(PXij)의 데이터 기입 기간 동안 턴-오프되어 화소(PXij)의 발광을 방지할 수 있다.
디멀티플렉서 블록부(16)는 n개의 디멀티플렉서(160)를 구비한다. 다시 말하여, 디멀티플렉서 블록부(16)는 제1 데이터 라인(D1~Dn)과 동일한 개수의 디멀티플렉서(160)를 구비하고, 각각의 디멀티플렉서(160)는 제1 데이터 라인(D1~Dn) 중 어느 하나와 각각 접속된다. 그리고 디멀티플렉서(160) 각각은 L개(이하, L는 2로 가정한다)의 제2 데이터 라인과 접속한다. 이와 같은 디멀티플렉서(160)는 데이터 기입 기간 동안에 공급되는 데이터 신호를 L개의 제2 데이터 라인으로 공급한다.
이와 같이 제1 데이터 라인(D1~Dn)으로 공급되는 각각의 데이터 신호를 L개의 제2 데이터 라인으로 공급하게 되면 데이터 구동부(12)에 포함된 출력선의 수가 감소될 수 있다. 또한, 데이터 구동부(12) 내부에 포함된 데이터 직접 회로의 수도 감소되게 된다. 즉, 디멀티플렉서(160)를 이용하여 1개의 제1 데이터 라인으로 공급되는 데이터 신호를 L개의 제2 데이터 라인(DL)으로 공급함으로써 제조 비용이 절감될 수 있다.
디멀티플렉서 제어부(17)는 제1 데이터 라인(D1~Dn)으로 공급되는 데이터 신호가 제2 데이터 라인(DL1~DLp)으로 분할되어 공급될 수 있도록 데이터 기입 구간 동안 제어 신호를 디멀티플렉서(160)의 각각에 공급한다. 여기서 디멀티플렉서 제어부(17)에서 공급되는 제어 신호는 데이터 기입 구간 동안 중첩되지 않도록 순차적으로 공급된다. 한편 디멀티플렉서 제어부(17)가 타이밍 제어부(11)의 외부에 설치된 것으로 도시되었지만, 실시예에 따르면 디멀티플렉서 제어부(17)는 타이밍 제어부(11)의 내부에 설치될 수 있다.
데이터 커패시터들(Cdata)은 제2 데이터 라인(DL1~DLp)마다 각각 설치된다. 이와 같은 데이터 커패시터들(Cdata)은 제2 데이터 라인(DL1~DLp)으로 공급되는 데이터 신호를 임시 저장하고, 저장된 데이터 신호를 화소(PXij)로 공급한다. 여기서 데이터 커패시터(Cdata)는 제2 데이터 라인(DL1~DLp)에 등가적으로 형성되는 기생 커패시터가 이용될 수 있다. 또한, 제2 데이터 라인(DL1~DLp) 마다 외부 커패시터가 추가적으로 설치되어 데이터 커패시터(Cdata)로 이용될 수 있다.
보상부(18)는 한 프레임의 RGB 데이터를 이용하여 온-픽셀율(on-pixel ratio)을 산출할 수 있다. 또한, 보상부(18)는 산출된 온-픽셀율에 상응하는 보상 데이터를 생성할 수 있다. 보상부(18)에서 생성된 보상 데이터는 타이밍 제어부(11)를 경유하여 데이터 구동부(12)로 공급될 수 있다. 데이터 구동부(12)는 한 프레임 기간 중 블랭크 기간 동안 보상 데이터에 대응하는 보상 데이터 신호를 제1 데이터 라인(D1~Dn)으로 공급한다. 제1 데이터 라인(D1~Dn)으로 공급된 보상 데이터 신호는 디멀티플렉서(160)를 경유하여 제2 데이터 라인(DL1~DLp)으로 공급되고, 이에 따라 데이터 커패시터(Cdata)에는 보상 데이터 신호에 대응하는 전압이 저장될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소부 및 디멀티플렉서 블록부를 설명하기 위한 도면이다. 도 3은 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 디멀티플렉서 블록부(16)는 제1 트랜지스터들(M11, M12) 및 제2 트랜지스터들(M21, M22)을 포함할 수 있다. 제1 트랜지스터들(M11, M12)의 게이트 전극은 제1 제어 라인(CL1)에 연결되고, 제1 전극들은 제1 데이터 라인(D1, D2)에 연결되고, 제2 전극들은 제2 데이터 라인(DL1, DL3)에 연결될 수 있다. 제2 트랜지스터들(M21, M22)의 게이트 전극은 제2 제어 라인(CL2)에 연결되고, 제1 전극들은 제1 데이터 라인(D1, D2)에 연결되고, 제2 전극들은 제2 데이터 라인(DL2, DL4)에 연결될 수 있다.
제1 트랜지스터들(M11, M12)의 턴-온 기간과 제2 트랜지스터들(M21, M22)의 턴-온 기간은 서로 중첩되지 않을 수 있다. 타이밍 제어부(11)는 제1 트랜지스터들(M11, M12) 및 제2 트랜지스터들(M21, M22)이 교번적으로 턴-온되도록 제1 및 제2 제어 라인들(CL1, CL2)로 턴-온 레벨의 제어 신호들을 제공할 수 있다.
이때, 제1 트랜지스터들(M11, M12)의 개수와 제2 트랜지스터들(M21, M22)의 개수는 동일할 수 있다. 또한, 제2 데이터 라인(DL1, DL3) 및 제2 데이터 라인(DL2, DL4)의 개수는 서로 동일할 수 있다. 제2 데이터 라인(DL1, DL3) 및 제2 데이터 라인(DL2, DL4)은 서로 교번하도록 배열될 수 있다.
화소부(14)는 배열된 화소들(PX1, PX2, PX3, PX4, PX5, PX6, PX7, PX8)을 포함할 수 있다. 제i-1 주사 라인(SLi-1) 및 제i 주사 라인(SLi)에는 제1 화소들(PX1, PX2, PX5, PX6)이 연결될 수 있다. 제1 화소들(PX1, PX2, PX5, PX6)은, 서로 다른 제2 데이터 라인(DL1, DL2, DL3, DL4)에 연결될 수 있다.
또한, 제m-1 주사 라인(SLm-1) 및 제m 주사 라인(SLm)에는 제2 화소들(PX3, PX4, PX7, PX8)이 연결될 수 있다. 제2 화소들(PX3, PX4, PX7, PX8)은 서로 다른 제2 데이터 라인(DL1, DL2, DL3, DL4)에 각각 연결될 수 있다.
이하 도 3을 참조하여 본 발명의 일 실시예에 따른 화소를 설명한다.
도 3은 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3에서는 설명의 편이를 위해서 i번째 수평 라인에 위치되며 j번째 제1 데이터 라인(Dj)과 접속된 화소를 도시하기로 한다.
도 1 내지 도 3을 참조하면 화소(PXij)는 발광 소자(LD), 트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(애노드 전극 또는 캐소드 전극)은 제4 노드(N4)에 접속되고 제2 전극(캐소드 전극 또는 애노드 전극)은 제2 구동 전원 라인(ELVSS)에 접속될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.
일 실시예에서, 발광 소자(LD)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 다른 실시예에서 발광 소자(LD)는 무기 물질로 형성되는 무기 발광 소자일 수 있다. 또는 발광 소자(LD)는 무기 발광 소자들이 제2 구동 전원 라인(ELVSS)과 제4 노드(N4) 사이에 병렬 및/또는 직렬로 연결된 형태를 가질 수도 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)의 제1 전극은 제2 노드(N2)에 접속되고 제2 전극은 제3 노드(N3)에 접속된다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 구동 전원 라인(ELVDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원 라인(ELVSS)으로 흐르는 구동 전류를 제어할 수 있다. 제1 구동 전원 라인(ELVDD)은 제2 구동 전원 라인(ELVSS)보다 높은 전압으로 설정될 수 있다.
제2 트랜지스터(T2)는 j번째 제1 데이터 라인(Dj)과 제2 노드(N2) 사이에 접속된다. 제2 트랜지스터(T2)의 게이트 전극은 제i 주사 라인(SLi)에 접속된다. 제2 트랜지스터(T2)는 제i 주사 라인(SLi)으로 공급되는 주사 신호의 게이트 온 레벨에 의해 턴-온 되어 j 번째 제1 데이터 라인(Dj)과 제2 노드(N2)를 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4))과 초기화 전압(Vint)을 공급하는 전원선(PL) 사이에 접속된다. 제3 트랜지스터(T3)의 게이트 전극은 제i 주사 라인(SLi)에 접속된다. 제3 트랜지스터(T3)는 제i 주사 라인(SLi)으로 공급되는 주사 신호의 게이트-온 레벨에 의해 턴-온되어 초기화 전압(Vint)의 전압을 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4))으로 공급할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 전원선(PL) 사이에 접속된다. 제4 트랜지스터(T4)의 게이트 전극은 제i-1 주사 라인(SLi-1)으로 공급되는 주사 신호의 게이트 온 레벨에 의해 턴-온되어 초기화 전압(Vint)의 전압을 제1 노드(N1)로 공급한다.
제5 트랜지스터(T5)는 제1 구동 전원 라인(ELVDD)과 제2 노드(N2) 사이에 접속된다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호의 게이트 온 레벨에 의해 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극(즉, 제3 노드(N3))과 발광 소자(LD)의 제1 전극(즉, 제4 노드(N4)) 사이에 접속된다. 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 공급되는 발광 제어 신호의 게이트 온 레벨에 의해 턴-온된다. 따라서 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 동시에 제어될 수 있다.
제7 트랜지스터(T7)는 제1 트랜지스터(T1)의 제2 전극(즉, 제3 노드(N3))과 제1 노드(N1) 사이에 접속된다. 제7 트랜지스터(T7)의 게이트 전극은 제i 주사 라인(SLi)에 접속된다. 제7 트랜지스터(T7)의 제i 주사 라인(SLi)으로 공급되는 주사 신호의 게이트 온 레벨에 의해 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킨다. 제7 트랜지스터(T7)가 턴-온되면 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
스토리지 커패시터(Cst)는 제1 구동 전원 라인(ELVDD)과 제1 노드(N1) 사이에 접속될 수 있다.
이하, 도 4를 참조하여 본 발명의 일 실시예에 따른 주사 구동부에 포함된 스테이지를 설명한다.
도 4는 본 발명의 일 실시예에 따른 주사 구동부에 포함된 스테이지를 설명하기 위한 도면이다.
도 4에서는 설명의 편이를 위해서 주사 구동부에 포함된 제1 시작 스테이지(ST1) 및 제1 스테이지(ST3)를 도시하기로 한다. 도 4를 참조하면, 제1 시작 스테이지(ST1)는 제1 구동부(1210), 제2 구동부(1220), 및 출력부(버퍼, 1230)를 포함할 수 있다.
출력부(1230)는 노드(NP1) 및 노드(NP2)의 전압에 대응하여 출력 단자(1004)로 공급되는 전압을 제어한다. 이를 위하여, 출력부(1230)는 트랜지스터(M5) 및 트랜지스터(M6)를 구비한다.
트랜지스터(M5)는 전원 라인(VHPL)과 출력 단자(1004) 사이에 위치되며, 게이트 전극이 노드(NP1)에 접속된다. 이와 같은 트랜지스터(M5)는 노드(NP1)에 인가되는 전압에 대응하여 전원 라인(VHPL)과 출력 단자(1004)의 접속을 제어한다.
트랜지스터(M6)는 출력 단자(1004)와 제3 입력 단자(1003) 사이에 위치되며, 게이트 전극이 노드(NP2)에 접속된다. 이와 같은 트랜지스터(M6)는 노드(NP2)에 인가되는 전압에 대응하여 출력 단자(1004)와 제3 입력 단자(1003)의 접속을 제어한다. 이와 같은 출력부(1230)는 버퍼로 구동된다. 추가적으로, 트랜지스터(M5) 및 트랜지스터(M6)는 복수의 트랜지스터들이 병렬로 접속되어 구성될 수도 있다.
제1 구동부(1210)는 제1 입력 단자(1001) 내지 제3 입력 단자(1003)로 공급되는 신호들에 대응하여 노드(NP3)의 전압을 제어한다. 이를 위하여, 제1 구동부(1210)는 트랜지스터(M2) 내지 트랜지스터(M4)를 구비한다.
트랜지스터(M2)는 제1 입력 단자(1001)와 노드(NP3) 사이에 위치되며, 게이트 전극이 제2 입력 단자(1002)에 접속된다. 이와 같은 트랜지스터(M2)는 제2 입력 단자(1002)로 공급되는 신호에 대응하여 제1 입력 단자(1001)와 노드(NP3)의 접속을 제어한다.
트랜지스터(M3) 및 트랜지스터(M4)는 노드(NP3)와 전원 라인(VHPL) 사이에 직렬로 접속된다. 트랜지스터(M3)는 트랜지스터(M4)와 노드(NP3) 사이에 위치되며, 게이트 전극이 제3 입력 단자(1003)에 접속된다. 이와 같은 트랜지스터(M3)는 제3 입력 단자(1003)로 공급되는 신호에 대응하여 트랜지스터(M4)와 노드(NP3)의 접속을 제어한다.
트랜지스터(M4)는 트랜지스터(M3)와 전원 라인(VHPL) 사이에 위치되며, 게이트 전극이 노드(NP1)에 접속된다. 이와 같은 트랜지스터(M4)는 노드(NP1)의 전압에 대응하여 트랜지스터(M3)와 전원 라인(VHPL)의 접속을 제어한다.
제2 구동부(1220)는 제2 입력 단자(1002) 및 노드(NP3)의 전압에 대응하여 노드(NP1)의 전압을 제어한다. 이를 위하여, 제2 구동부(1220)는 트랜지스터(M1), 트랜지스터(M7), 트랜지스터(M8), 커패시터(CP1) 및 커패시터(CP2)를 구비한다.
커패시터(CP1)는 노드(NP2)와 출력 단자(1004) 사이에 접속된다. 이와 같은 커패시터(CP1)는 트랜지스터(M6)의 턴-온 및 턴-오프에 대응하는 전압을 충전한다.
커패시터(CP2)는 노드(NP1)와 전원 라인(VHPL) 사이에 접속된다. 이와 같은 커패시터(CP2)는 노드(NP1)에 인가되는 전압을 충전한다.
트랜지스터(M7)는 노드(NP1)와 제2 입력 단자(1002) 사이에 위치되며, 게이트 전극이 노드(NP3)에 접속된다. 이와 같은 트랜지스터(M7)는 노드(NP3)의 전압에 대응하여 노드(NP1)와 제2 입력 단자(1002)의 접속을 제어한다.
트랜지스터(M8)는 노드(NP1)와 전원 라인(VLPL) 사이에 위치되며, 게이트 전극이 제2 입력 단자(1002)에 접속된다. 이와 같은 트랜지스터(M8)는 제2 입력 단자(1002)의 신호에 대응하여 노드(NP1)와 전원 라인(VLPL)의 접속을 제어한다.
트랜지스터(M1)는 노드(NP3)와 노드(NP2) 사이에 위치되며, 게이트 전극이 전원 라인(VLPL)에 접속된다. 이와 같은 트랜지스터(M1)는 턴-온 상태를 유지하면서 노드(NP3) 및 노드(NP2)의 전기적 접속을 유지한다. 추가적으로 트랜지스터(M1)는 노드(NP2)의 전압에 대응하여 노드(NP3)의 전압 하강 폭을 제한한다. 구체적으로, 노드(NP2)의 전압이 전원 라인(VLPL) 보다 낮은 전압으로 하강하더라도 노드(NP3)의 전압은 전원 라인(VLPL)에서 트랜지스터(M1)의 문턱 전압을 감한 전압보다 낮아지지 않는다.
이하, 도 5를 참조하여 본 발명의 일 실시예에 따른 주사 구동부의 구동 방법을 설명한다. 도 5는 본 발명의 일 실시예에 따른 주사 구동부의 구동 방법을 설명하기 위한 도면이다. 도 5에서는 설명의 편이를 위하여 제1 시작 스테이지(ST1)를 이용하여 동작과정을 설명하기로 한다.
도 5를 참조하면, 제1 클록 신호(CK1) 및 제1 클록 신호(CK3)는 2 수평 기간(2H)의 주기를 가지며, 서로 다른 수평 기간에 공급된다. 다시 말하여, 제1 클록 신호(CK3)는 제1 클록 신호(CK1)에서 반 주기(즉, 1 수평 기간)만큼 쉬프트된 신호로 설정된다. 그리고 제1 입력 단자(1001)로 공급되는 주사 시작 신호(FLM)는 제2 입력 단자(1002)로 공급되는 제1 클록 신호(CK1)와 동기 되도록 공급될 수 있다.
특정 신호들이 공급된다는 것은 특정 신호들이 턴-온 레벨(여기서, 로직 로우 레벨)을 갖는다는 의미일 수 있다. 특정 신호들의 공급이 중단된다는 것은 특정 신호들이 턴-오프 레벨(여기서, 로직 하이 레벨)을 갖는다는 의미일 수 있다.
추가적으로, 주사 시작 신호(FLM)가 공급될 때 제1 입력 단자(1001)는 로직 로우 레벨의 전압으로 설정되고, 주사 시작 신호(FLM)가 공급되지 않을 때 제1 입력 단자(1001)는 로직 하이 레벨의 전압으로 설정될 수 있다. 그리고 제2 입력 단자(1002) 및 제3 입력 단자(1003)로 클록 신호가 공급될 때 제2 입력 단자(1002) 및 제3 입력 단자(1003)는 로직 로우 레벨의 전압으로 설정되고, 클록 신호가 공급되지 않을 때 제2 입력 단자(1002) 및 제3 입력 단자(1003)는 로직 하이 레벨의 전압으로 설정될 수 있다.
동작 과정을 상세히 설명하면, 먼저 제1 클록 신호(CK1)와 동기되도록 주사 시작 신호(FLM)가 공급된다.
제1 클록 신호(CK1)가 공급되면 트랜지스터(M2) 및 트랜지스터(M8)가 턴-온된다. 트랜지스터(M2)가 턴-온되면 제1 입력 단자(1001)와 노드(NP3)가 전기적으로 접속된다. 여기서, 트랜지스터(M1)는 대부분의 기간에서 턴-온 상태로 설정되기 때문에 노드(NP2)는 노드(NP3)와 전기적 접속을 유지한다.
제1 입력 단자(1001)와 노드(NP3)가 전기적으로 접속되면 제1 입력 단자(1001)로 공급되는 주사 시작 신호(FLM)에 의하여 노드(NP3) 및 노드(NP2)의 전압들(VNP2, VNP3)은 로우 레벨로 설정된다. 노드(NP3) 및 노드(NP2)의 전압들(VNP2, VNP3)이 로우 레벨로 설정되면 트랜지스터(M6) 및 트랜지스터(M7)가 턴-온된다.
트랜지스터(M6)가 턴-온되면 제3 입력 단자(1003)와 출력 단자(1004)가 전기적으로 접속된다. 여기서, 제3 입력 단자(1003)는 하이 레벨의 전압으로 설정(즉, 제1 클록 신호(CLK3)가 공급되지 않음)되고, 이에 따라 출력 단자(1004)로도 하이 레벨의 전압이 출력된다. 트랜지스터(M7)가 턴-온되면 제2 입력 단자(1002)와 노드(NP1)가 전기적으로 접속된다. 제2 입력 단자(1002)로 공급되는 제1 클록 신호(CK1)에 따라 노드(NP1)의 전압(VNP1)은 로우 레벨로 설정된다.
추가적으로, 제1 클록 신호(CK1)가 공급되면 트랜지스터(M8)가 턴-온된다. 트랜지스터(M8)가 턴-온되면 노드(NP1)로 전원 라인(VLPL)의 전압이 공급된다. 여기서 전원 라인(VLPL)의 전압은 제1 클록 신호(CK1)의 로우 레벨과 동일한(또는 유사한) 전압으로 설정되고, 이에 따라 노드(NP1)는 안정적으로 로우 레벨의 전압을 유지한다.
노드(NP1)가 로우 레벨의 전압으로 설정되면 트랜지스터(M4) 및 트랜지스터(M5)가 턴-온된다. 트랜지스터(M4)가 턴-온되면 전원 라인(VHPL)과 트랜지스터(M3)가 전기적으로 접속된다. 여기서, 트랜지스터(M3)가 턴-오프 상태로 설정되기 때문에 트랜지스터(M4)가 턴-온 되더라도 노드(NP3)는 안정적으로 로우 레벨의 전압을 유지한다.
그리고 트랜지스터(M5)가 턴-온되면 출력 단자(1004)로 전원 라인(VHPL)의 전압이 공급된다. 여기서, 전원 라인(VHPL)의 전압은 제3 입력 단자(1003)로 공급되는 하이 레벨의 전압과 동일한(또는 유사한) 전압으로 설정되고, 이에 따라 출력 단자(1004)는 안정적으로 하이 레벨의 전압을 유지한다.
이후, 주사 시작 신호(FLM) 및 제1 클록 신호(CK1)의 공급이 중단된다. 제1 클록 신호(CK1)의 공급이 중단되면 트랜지스터(M2) 및 트랜지스터(M8)가 턴-오프된다. 이때, 커패시터(CP1)에 저장된 전압에 대응하여 트랜지스터(M6) 및 트랜지스터(M7)는 턴-온 상태를 유지한다. 즉, 커패시터(CP1)에 저장된 전압에 의하여 노드(NP2) 및 노드(NP3)는 로우 레벨의 전압을 유지한다.
트랜지스터(M6)가 턴-온 상태를 유지하는 경우 출력 단자(1004)와 제3 입력 단자(1003)는 전기적 접속을 유지한다. 트랜지스터(M7)가 턴-온 상태를 유지하는 경우 노드(NP1)는 제2 입력 단자(1002)와 전기적 접속을 유지한다. 여기서, 제2 입력 단자(1002)의 전압은 제1 클록 신호(CK1)의 공급 중단에 대응하여 하이 레벨의 전압으로 설정되고, 이에 따라 노드(NP1)의 전압(VNP1)도 하이 레벨의 전압으로 설정된다. 노드(NP1)로 하이 레벨의 전압이 공급되면 트랜지스터(M4) 및 트랜지스터(M5)가 턴-오프된다.
이후, 제3 입력 단자(1003)로 제1 클록 신호(CK3)가 공급된다. 이때, 트랜지스터(M6)가 턴-온 상태로 설정되기 때문에 제3 입력 단자(1003)로 공급된 제1 클록 신호(CK3)는 출력 단자(1004)로 공급된다. 이 경우, 출력 단자(1004)는 제1 클록 신호(CK3)를 턴-온 레벨의 주사 신호(SS1)로서 첫 번째 주사 라인(SL1)으로 출력한다.
한편, 제1 클록 신호(CK3)가 출력 단자(1004)로 공급되는 경우 커패시터(CP1)의 커플링에 의하여 노드(NP2)의 전압이 전원 라인(VLPL) 보다 낮은 전압으로 하강되고, 이에 따라 트랜지스터(M6)는 안정적으로 턴-온 상태를 유지한다.
한편, 노드(NP2)의 전압이 하강되더라도 트랜지스터(M1)에 의하여 노드(NP3)는 대략 전원 라인(VLPL)(예를 들어, 전원 라인(VLPL)의 전압에서 트랜지스터(M1)의 문턱 전압을 감한 전압)의 전압을 유지할 수 있다.
제1 주사 라인(SL1)으로 턴-온 레벨의 제1 주사 신호(SSL1)가 출력된 후 제1 클록 신호(CK3)의 공급이 중단된다. 제1 클록 신호(CK3)의 공급이 중단되면 출력 단자(1004)는 하이 레벨의 전압을 출력한다. 그리고 노드(NP2)의 전압(VNP2)은 출력 단자(1004)의 하이 레벨의 전압에 대응하여 대략 전원 라인(VLPL)의 전압으로 상승한다.
이후, 제1 클록 신호(CK1)가 공급된다. 제1 클록 신호(CK1)가 공급되면 트랜지스터(M2) 및 트랜지스터(M8)가 턴-온된다. 트랜지스터(M2)가 턴-온되면 제1 입력 단자(1001)와 노드(NP3)가 전기적으로 접속된다. 이때, 제1 입력 단자(1001)로는 주사 시작 신호(FLM)가 공급되지 않고, 이에 따라 노드(NP3)는 하이 레벨의 전압으로 설정된다. 따라서 노드(NP3) 및 노드(NP2)로 하이 레벨의 전압이 공급되고, 이에 따라 트랜지스터(M6) 및 트랜지스터(M7)가 턴-오프된다.
트랜지스터(M8)가 턴-온되면 전원 라인(VLPL)의 전압이 노드(NP1)로 공급되고, 이에 따라 트랜지스터(M4) 및 트랜지스터(M5)가 턴-온된다. 트랜지스터(M5)가 턴-온되면 출력 단자(1004)로 전원 라인(VHPL)의 전압이 공급된다. 이후, 트랜지스터(M4) 및 트랜지스터(M5)는 커패시터(CP2)에 충전된 전압에 대응하여 턴-온 상태를 유지하고, 이에 따라 출력 단자(1004)는 전원 라인(VHPL)의 전압을 안정적으로 공급받는다.
추가적으로 제1 클록 신호(CK3)가 공급될 때 트랜지스터(M3)가 턴-온된다. 이때, 트랜지스터(M4)가 턴-온 상태로 설정되기 때문에 노드(NP3) 및 노드(NP2)로 전원 라인(VHPL)의 전압이 공급된다. 이 경우, 트랜지스터(M6) 및 트랜지스터(M7)는 안정적으로 턴-오프 상태를 유지한다.
제1 스테이지(ST3)는 제1 클록 신호(CK3)와 동기되도록 제1 시작 스테이지(ST1)의 출력 신호(즉, 주사 신호)를 공급받는다. 이 경우, 제1 스테이지(ST3)는 제1 클록 신호(CK1)와 동기되도록 제1 주사 라인(SL3)으로 턴-온 레벨의 제1 주사 신호(SS3)를 출력한다. 제1 스테이지들(ST1, ST3, ...)은 상술한 과정을 반복하면서 제1 주사 라인들(SL1, SL3, ...)로 턴-온 레벨의 주사 신호를 순차적으로 출력한다.
도 6은 본 발명의 일 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.
표시 장치(10)는 복수의 제1 프레임 기간(FP1)을 포함하는 제1 표시 모드로 동작하거나 복수의 제2 프레임 기간(FP2)을 포함하는 제2 표시 모드로 동작할 수 있다. 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1)보다 길 수 있다. 예를 들어, 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1)의 정수 배일 수 있다. 구체적으로, 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1)의 2p배일 수 있고, p는 0보다 큰 정수일 수 있다. 도 6의 실시예에서는 제2 프레임 기간(FP2)이 제1 프레임 기간(FP1)의 2배이다.
제1 표시 모드는 입력 이미지들(프레임들)을 고주파수로 표시함으로써 동영상 표시에 적합하고, 제2 표시 모드는 입력 이미지들을 저주파수로 표시함으로써 정지 영상 표시에 적합하다. 표시 장치(10)는 동영상을 표시하다가 정지 영상이 검출되는 경우, 제1 표시 모드에서 제2 표시 모드로 전환할 수 있다. 또한, 표시 장치(10)는 정지 영상을 표시하다가 동영상이 검출되는 경우, 제2 표시 모드에서 제1 표시 모드로 전환할 수 있다.
도 6을 참조하면, 설명의 편이를 위해서 j 번째 제2 데이터 라인(DLj) 및 화소들(PX1j, PX2j)을 기준으로 설명한다. 예시적인 화소(PX1j)는 j번째 제2 데이터 라인 및 제1 주사 라인(SL1)에 연결된다. 화소(PX1j)는 제1 도트에 속한다. 예시적인 화소(PX2j)는 j번째 제2 데이터 라인 및 제2 주사 라인(SL2)에 연결된다. 제2 화소(PX2j)는 제2 도트에 속한다.
각각의 제1 프레임 기간(FP1)에서, 데이터 구동부(12)는 주사 라인들에 대응하는 데이터 전압들을 제1 데이터 라인을 통해서, 제2 데이터 라인에 순차적으로 인가할 수 있다. 예를 들어, 데이터 구동부(12)는 데이터 전압들(DT1, DT2, ..., DTm)을 j 번째 제2 데이터 라인(DLj)에 순차적으로 인가할 수 있다. 제1 프레임 기간(FP1)을 1/60초라 가정할 때, 화소(PX1j)에는 제1 데이터 전압(DT1)이 60Hz로 공급될 수 있다. 따라서 화소(PX1j)는 제1 데이터 전압(DT1)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류에 의하여 휘도가 점차적으로 감소할 수 있다. 도 6을 참조하면, 복수의 제1 프레임 기간(FP1)에 대응하는 화소(PX1j)의 휘도 파형이 예시적으로 도시된다.
각각의 제2 프레임 기간(FP2)은 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)을 포함할 수 있다. 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)의 길이는 동일할 수 있다. 예를 들어, 제2 프레임 기간(FP2)을 1/30라 가정할 때, 각각의 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)은 1/60초일 수 있다.
또한, 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2) 각각은 블랭크 기간(blank period, BPC)을 포함할 수 있다. 블랭크 기간(BPC)은, 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2) 각각에서, 데이터 구동부(12)가 데이터 전압들의 공급을 종료하고 난 후의 잔여기간 수 있다. 블랭크 기간(BPC) 동안, 데이터 구동부(12)는 전체 또는 적어도 일부(감마 앰프(gamma amp), 디지털 로직(digital logic))가 파워 오프되어, 소비 전력이 감소할 수 있다.
각각의 제1 서브 프레임 기간(SFP1)에서, 데이터 구동부(12)는 제1 도트들에 대응하는 데이터 전압들을 제1 데이터 라인을 통해서 제2 데이터 라인에 순차적으로 인가할 수 있다. 예를 들어, 데이터 구동부(12)는 데이터 전압들(DT1, DT3, ..., DT(m-1))을 j 번째 제2 데이터 라인(DLj)에 순차적으로 인가할 수 있다.
이에 따라, 화소(PX1j)에는 제1 데이터 전압(DT1)이 30Hz로 공급될 수 있다. 따라서 화소(PX1j)는 제1 데이터 전압(DT1)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류로 인해서 휘도가 점차적으로 감소할 수 있다.
도 6을 참조하면, 복수의 제2 프레임 기간(FP2)에 대응하는 화소(PX1j)의 휘도 파형이 예시적으로 도시된다. 또한, 화소(PX2j)는 제2 데이터 전압(DT2)이 30Hz로 인가될 수 있다. 따라서 화소(PX2j)는 제2 데이터 전압(DT2)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류에 의해서 휘도가 점차적으로 감소할 수 있다. 도 6을 참조하면, 복수의 제2 프레임 기간(FP2)에 대응하는 화소(PX2j)의 휘도 파형이 예시적으로 도시된다.
이때, 화소(PX1j) 및 화소(PX2j)는 인접하여 위치하므로, 일반적으로 입력 이미지에서 제1 데이터 전압(DT1) 및 제2 데이터 전압(DT2)은 일반적으로 동일하거나 유사할 수 있다.
화소(PX1j)가 최고 휘도인 시점과 화소(PX2j)가 최고 휘도인 시점이 교번하여 위치하므로, 사용자는 화소(PX1j) 및 화소(PX2j)의 평균 휘도 파형(AVG)을 60Hz로 인식할 수 있다. 이에 따라, 제1 표시 모드 및 제2 표시 모드가 전환되더라도, 휘도 파형의 차이에 따른 플리커 시인이 방지된다.
도 7은 본 발명의 일 실시예에 따른 제1 프레임 기간(FP1)에서의 제어 신호들이 예시적으로 도시된다.
제1 프레임 기간(FP1) 동안, 타이밍 제어부(11)는 제1 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하고, 제2 클록 라인들(CKL2, CKL4)에 턴-온 레벨의 제2 클록 신호들(CK2, CK4)을 인가할 수 있다. 예를 들어, 제1 클록 라인(CLK1), 제2 클록 라인(CKL2), 제1 클록 라인(CKL3), 제2 클록 라인(CKL4) 순서로 턴-온 레벨의 클록 신호들(CK1, CK2, CK3, CK4)이 순차적으로 공급될 수 있다. 예를 들어, 턴-온 레벨의 클록 신호들(CK1, CK2, CK3, CK4)의 각각의 주기는 4 수평 주기 일 수 있다.
또한, 타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제1 클록 신호(CK1) 및 턴-온 레벨의 제2 클록 신호(CK2)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 2 수평 주기일 수 있다.
제1 프레임 기간(FP1) 동안, 주사 구동부(13)는 제1 주사 라인들(SL1, SL3, ...) 및 제2 주사 라인들(SL2, SL4, ...)에 교번하여 턴-온 레벨의 주사 신호들(SS1, SS2, SS3, SS4, ...)을 인가할 수 있다.
구체적으로, 턴-온 레벨의 제1 클록 신호(CK3)에 대응하여 턴-온 레벨의 제1 주사 신호(SS1)가 생성될 수 있다. 또한, 턴-온 레벨의 제2 클록 신호(CK4)에 대응하여 턴-온 레벨의 제2 주사 신호(SS2)가 생성될 수 있다. 유사하게, 턴-온 레벨의 제1 클록 신호(CK1)에 대응하여 턴-온 레벨의 제1 주사 신호(SS3)가 생성될 수 있다. 또한, 턴-온 레벨의 제2 클록 신호(CK2)에 대응하여 턴-온 레벨의 제2 주사 신호(SS4)가 생성될 수 있다.
데이터 구동부(12)는 각각의 턴-온 레벨의 주사 신호들(SS1, SS2, SS3, SS4, ...)에 동기되도록 데이터 전압들을 공급할 수 있다.
도 8은 본 발명의 일 실시예에 따른 제2 프레임 기간 중 제1 서브 프레임 기간(SFP1)에서의 제어 신호들을 설명하기 위한 도면이다.
도 8을 참조하면, 제2 프레임 기간 중 제1 서브 프레임 기간(SFP1)에서의 제어 신호들이 예시적으로 도시된다. 구체적으로, 도 8은 제1 서브 프레임 기간(SFP1) 중 블랭크 기간(BPC)을 제외한 기간에서의 제어 신호들이 도시된다.
제1 서브 프레임 기간(SPF1) 동안, 타이밍 제어부(11)는 제1 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하고, 제2 클록 라인들(CKL2, CKL4)에 턴-오프 레벨의 제2 클록 신호들(CK2, CK4)을 유지할 수 있다. 본 실시예에서 제1 서브 프레임 기간(SPF1)에서 제1 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하는 각각의 주기는 2 수평 주기일 수 있다.
타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제1 클록 신호(CK1)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 1 수평 주기로 설정될 수도 있다.
제1 서브 프레임 기간(SFP1) 동안, 주사 구동부(13)는 제1 주사 라인들(SL1, SL3, ...)에 턴-온 레벨의 제1 주사 신호들(SS1, SS3, ...)을 인가하고, 제2 주사 라인들(SL2, SL4, ...)에 턴-오프 레벨의 제2 주사 신호들(SS2, SS4, ...)을 유지할 수 있다.
데이터 구동부(12)는 각각의 턴-온 레벨의 제1 주사 신호들(SS1, SS3, ...)에 동기되도록 데이터 전압들을 공급할 수 있다.
도 9는 본 발명의 일 실시예에 따른 제2 프레임 기간(FP2) 중 제1 서브 프레임 기간(SFP1)의 블랭크 기간(BPC)에서의 제어 신호들을 설명하기 위한 도면이다.
도 9를 참조하면, 제2 프레임 기간(FP2) 중 제1 서브 프레임 기간(SFP1)의 블랭크 기간(BPC)에서의 제어 신호들이 예시적으로 도시된다. 블랭크 기간(BPC)에서, 턴-오프 레벨의 클록 신호들(CK1, CK2, CK3, CK4), 턴-오프 레벨의 주사 신호들(SS1, SS2, SS3, SS4, ...) 및 턴-오프 레벨의 주사 시작 신호(FLM)가 유지될 수 있다.
블랭크 기간(BPC)에서는 클록 신호들(CK1, CK2, CK3, CK4), 주사 신호들(SS1, SS2, SS3, SS4, ...) 및 주사 시작 신호(FLM)가 턴-오프 상태로 유지되므로, 데이터 구동부(12)는 데이터 전압을 공급하지 않는다.
또한, 전술한 바와 같이, 블랭크 기간(BPC) 동안, 데이터 구동부(12)는 전체 또는 적어도 일부(감마 앰프(gamma amp), 디지털 로직(digital logic))가 파워 오프되어, 소비 전력이 감소할 수 있다.
도 10은 본 발명의 일 실시예에 따른 제2 프레임 기간(FP2) 중 제2 서브 프레임 기간(SFP2)에서의 제어 신호들을 설명하기 위한 도면이다.
도 10을 참조하면, 제2 프레임 기간(FP2) 중 제2 서브 프레임 기간(SFP2)에서의 제어 신호들이 예시적으로 도시된다. 구체적으로, 도 10은 제2 서브 프레임 기간(SFP2) 중 블랭크 기간(BPC)을 제외한 기간에서의 제어 신호들이 도시된다.
제2 서브 프레임 기간(SFP2) 동안, 제2 클록 라인들(CKL2, CKL4)에 턴-온 레벨의 제2 클록 신호들(CK2, CK4)을 인가하고, 제1 클록 라인들(CKL1, CKL3)에 턴-오프 레벨의 제1 클록 신호들(CK1, CK3)을 유지할 수 있다. 본 발명의 실시예에서 턴-온 레벨의 제2 클록 신호들(CK2, CK4)의 각각의 주기는 2 수평 주기일 수 있다.
또한, 타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제2 클록 신호(CK2)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 1 수평 주기로 설정될 수 있다.
제2 서브 프레임 기간(SFP2) 동안, 주사 구동부(13)는 제2 주사 라인들(SL2, SL4, ...)에 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)을 인가하고, 제1 주사 라인들(SL1, SL3, ...)에 턴-오프 레벨의 제1 주사 신호들(SS1, SS3, ...)을 유지할 수 있다.
데이터 구동부(12)는 각각의 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)에 동기 되도록 데이터 전압들을 공급할 수 있다.
도 11은 본 발명의 일 실시예에 따른 제1 서브 프레임 기간 중 블랭크 기간을 제외한 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명하는 도면이다.
이하, 도 2, 도 6, 도 8 및 도 11을 참조하여, 블랭크 기간을 제외한 제1 서브 프레임 기간(SFP1)에서의 디멀티플렉서 블록부(16)의 구동 방법을 설명한다.
먼저, 시점(t1a)에서, 제1 제어 라인(CL1)에 턴-온 레벨(로우 레벨)의 제1 제어 신호가 인가될 수 있다. 이에 따라, 제1 트랜지스터들(M11, M12)이 턴-온 되고, 제1 데이터 라인(D1)과 제2 데이터 라인(DL1)이 연결되고, 제1 데이터 라인(D2)과 제2 데이터 라인(DL3)이 연결된다. 이때, 데이터 구동부(12)는 제1 데이터 라인(D1)으로 제1 데이터 신호(DXT1)를 출력하고, 제1 데이터 라인(D2)으로 제1 데이터 신호(DXT5)를 출력할 수 있다. 이때, 제2 데이터 라인(DL1)에 연결된 데이터 커패시터(Cdata)에 제1 데이터 신호(DXT1)가 충전되고, 제2 데이터 라인(DL3)에 연결된 데이터 커패시터(Cdata)에 제1 데이터 신호(DXT5)가 충전될 수 있다. 시점(t1a)부터 턴-오프 레벨의 제1 제어 신호가 인가되는 시점까지를 제1 기간이라고 할 수 있다.
다음으로, 시점(t2a)에서, 제2 제어 라인(CL2)에 턴-온 레벨의 제2 제어 신호가 인가될 수 있다. 이에 따라, 제2 트랜지스터들(M21, M22)이 턴-온 되고, 제1 데이터 라인(D1)과 제2 데이터 라인(DL2)이 연결되고, 제1 데이터 라인(D2)과 제2 데이터 라인(DL4)이 연결된다. 이때, 제2 데이터 라인(DL2)에 연결된 데이터 커패시터(Cdata)에 제2 데이터 신호(DXT2)가 충전되고, 제2 데이터 라인(DL4)에 연결된 데이터 커패시터(Cdata)에 제2 데이터 신호(DXT6)가 충전될 수 있다. 시점(t2a)부터 턴-오프 레벨의 제2 제어 신호가 인가되는 시점까지를 제2 기간이라 할 수 있다.
다음으로, 시점(t3a)에서, 제1 주사 라인(SL1)에 턴-온 레벨의 제1 주사 신호가 인가될 수 있다. 이에 따라, 제1 화소들(PX1, PX2, PX5, PX6)은 제2 데이터 라인(DL1, DL3)에 연결된 데이터 커패시터(Cdata) 및 제2 데이터 라인(DL2, DL4)에 연결된 데이터 커패시터(Cdata)에 충전된 데이터 신호들을 수신할 수 있다.
다음으로, 시점(t4a)에서, 제1 제어 라인(CL1)에 턴-온 레벨의 제1 제어 신호가 인가될 수 있다. 이에 따라, 제1 트랜지스터들(M11, M12)이 턴-온 되고, 제1 데이터 라인(D1)과 제2 데이터 라인(DL1)이 연결되고, 제1 데이터 라인(D2)과 제2 데이터 라인(DL3)이 연결된다. 이때, 제2 데이터 라인(DL1)에 연결된 데이터 커패시터(Cdata)는 제3 데이터 신호(DXT3)로 충전되고, 제2 데이터 라인(DL3)에 연결된 데이터 커패시터(Cdata)는 제7 데이터 신호(DXT7)로 충전될 수 있다. 시점(t4a)부터 턴-오프 레벨의 제1 제어 신호가 인가되는 시점까지를 제3 기간이라고 할 수 있다.
다음으로, 시점(t5a)에서, 제2 제어 라인(CL2)에 턴-온 레벨의 제2 제어 신호가 인가될 수 있다. 이에 따라, 제2 트랜지스터들(M21, M22)이 턴-온 되고, 제1 데이터 라인(D1)과 제2 데이터 라인(DL2)이 연결되고, 제1 데이터 라인(D2)과 제2 데이터 라인(DL4)이 연결된다. 이때, 제2 데이터 라인(DL2)에 연결된 데이터 커패시터(Cdata)는 제4 데이터 신호(DXT4)로 충전되고, 제2 데이터 라인(DL4)에 연결된 데이터 커패시터(Cdata)는 제8 데이터 신호(DXT8)로 충전될 수 있다. 시점(t5a)부터 턴-오프 레벨의 제2 제어 신호가 인가되는 시점까지를 제4 기간이라고 할 수 있다.
다음으로, 시점(t6a)에서, 제m-1 주사 라인(SLm-1)(단, m은 짝수)에 턴-온 레벨의 제m-1 주사 신호가 인가될 수 있다. 이에 따라, 제2 화소들(PX3, PX4, PX7, PX8)은 제2 데이터 라인(DL1, DL3)에 연결된 데이터 커패시터(Cdata) 및 제2 데이터 라인(DL2, DL4)에 연결된 데이터 커패시터(Cdata)에 충전된 데이터 신호들을 수신할 수 있다.
시점(t6a)부터 블랭크 기간(BPC)을 제외한 제1 서브 프레임 기간(SFP1) 동안, 제1 제어 라인(CL1)에 턴-오프 레벨(하이 레벨)의 제어 신호가 지속적으로 인가된다. 이에 따라, 제1 트랜지스터들(M11, M12)이 턴-오프 되고, 제1 데이터 라인(D1)과 제2 데이터 라인(DL1)은 연결되지 않고, 제1 데이터 라인(D2)과 제2 데이터 라인(DL3)은 연결되지 않는다. 이때, 제2 데이터 라인(DL1)에 연결된 데이터 커패시터(Cdata)에 제3 데이터 신호(DXT3)가 충전된 상태로 지속되고, 제2 데이터 라인(DL3)에 연결된 데이터 커패시터(Cdata)에 제7 데이터 신호(DXT7)가 충전된 상태로 지속된다.
또한, 제2 제어 라인(CL2)에 턴-오프 레벨의 제어 신호가 지속적으로 인가된다. 이에 따라, 제2 트랜지스터들(M21, M22)이 턴-오프 되고, 제1 데이터 라인(D1)과 제2 데이터 라인(DL2)이 연결되지 않고, 제1 데이터 라인(D2)과 제2 데이터 라인(DL4)이 연결되지 않는다. 이때, 제2 데이터 라인(DL2)에 연결된 데이터 커패시터(Cdata)에 제4 데이터 신호(DXT4)가 충전된 상태로 지속되고, 제2 데이터 라인(DL4)에 연결된 데이터 커패시터(Cdata)에 제4 데이터 신호(DXT8)가 충전된 상태로 지속된다.
제2 프레임 기간(FP2) 중 블랭크 기간(BPC)을 제외한 제2 서브 프레임 기간(SFP2)에서의 제어 신호에 관한 설명은 짝수 번째 주사 라인에 주사 신호가 인가되는 점을 제외하면, 도 11에서의 설명과 동일하므로 생략한다.
도 12는 본 발명의 다른 실시예에 따른 제1 서브 프레임 기간 중 블랭크 기간을 제외한 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명하는 도면이다.
도 12를 참조하면, 제1 주사 라인(SL1)에 턴-온 레벨의 제1 주사 신호가 인가되는 시점(t3a)은 제2 제어 라인(CL2)에 턴-온 레벨의 제2 제어 신호가 인가되는 기간과 일부 중첩될 수 있다. 또한, 제m-1 주사 라인(SLm-1)에 턴-온 레벨의 제m-1 주사 신호가 인가되는 시점(t6a)은 구간 제2 제어 라인(CL2)에 턴-온 레벨의 제2 제어 신호가 인가되는 기간과 일부 중첩될 수 있다.
도 12의 주사 라인들이 주사 신호를 인가하는 시점을 제외한 제1 서브 프레임 기간 중 블랭크 기간을 제외한 기간에서의 디멀티플렉서 블록부의 구동 방법은 도 11와 동일하므로 생략한다.
도 13은 본 발명의 일 실시예에 따른 제1 서브 프레임 기간 중 블랭크 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명하는 도면이다.
이하, 도 2, 도 6, 도 9 및 도 13을 참조하여, 제1 서브 프레임 기간 중 블랭크 기간에서의 디멀티플렉서 블록부(16)의 구동 방법을 설명한다.
제1 서브 프레임 기간(SFP1) 중 블랭크 기간(BPC)(시점(t7a) ~ 시점(t8a))에는 제1 제어 라인(CL1)에 턴-오프 레벨(하이 레벨)의 제1 제어 신호가 지속적으로 인가될 수 있다.
따라서 제2 데이터 라인(DL1)에 연결된 데이터 커패시터(Cdata)는 도 12의 시점(t6a)부터 도 13의 시점(t8a)까지 제3 데이터 신호(DXT3)가 충전된 상태로 지속되고, 제2 데이터 라인(DL3)에 연결된 데이터 커패시터(Cdata)에 제3 데이터 신호(DXT7)가 충전된 상태로 지속된다.
또한, 제1 서브 프레임 기간(SFP) 중 블랭크 기간(BPC)(시점(t7a) ~ 시점(t8a))에는 제m-1 제어 라인(CLm-1)에 턴-오프 레벨(하이 레벨)의 제m-1 제어 신호가 지속적으로 인가될 수 있다.
따라서 제2 데이터 라인(DL2)에 연결된 데이터 커패시터(Cdata)에 도 12의 시점(t6a)부터 도 13의 시점(t8a)까지 제4 데이터 신호(DXT4)가 충전된 상태로 지속되고, 제2 데이터 라인(DL4)에 연결된 데이터 커패시터(Cdata)에 제4 데이터 신호(DXT8)가 충전된 상태로 지속된다.
본 발명의 실시예에 따르면, 제1 서브 프레임 기간(SFP1) 중 블랭크 기간(BPC)에서 홀수 번째 제어 라인(CL1, CL3, ..., CLm-1)에 턴-오프 레벨(하이 레벨)의 제어 신호들을 지속적으로 인가하여, 블랭크 기간(BPC)을 제외한 제1 서브 프레임 기간(SFP1)에 데이터 커패시터(Cdata)에 충전된 제3 데이터 신호(DXT3, DTX7) 및 제4 데이터 신호(DXT4, DXT8)를 블랭크 기간(BPC)에 제2 데이터 라인(DL1, DL2, DL3, DL4)에 출력하지 않고, 데이터 커패시터(Cdata)에 충전된 상태로 지속할 수 있다.
일 실시예에 따르면 블랭크 기간(BPC)에 제1 제어 라인(CL1) 및 제2 제어 라인(CL2)에 턴-오프 레벨(하이 레벨)의 제어 신호(제1 제어 신호, 제2 제어 신호)를 인가하여 데이터 커패시터(Cdata)에 충전이 지속된 상태로 유지함으로써, 블랭크 기간(BPC)을 제외한 제1 서브 프레임 기간(SFP1)에서 블랭크 기간(BPC)으로 전환 시에 발생할 수 있는 플리커 현상이 감소시킬 수 있다.
본 발명의 제2 프레임 기간(FP2) 중 제2 서브 프레임 기간(SFP2)의 블랭크 기간(BPC)에서의 제어 신호들에 대한 설명은 도 13의 제2 프레임 기간(FP2) 중 제1 서브 프레임 기간(SFP1)의 블랭크 기간(BPC)에서의 제어 신호들에 대한 설명과 동일하므로 생략한다.
도 14는 본 발명의 일 실시예에 따른 보상부를 설명하는 도면이다.
실시예에 따른 보상부(18)는 온 픽셀율 산출부(180), 메모리부(181) 및 보상 데이터 산출부(182)를 포함한다.
보상부(18)에 포함된 온 픽셀율 산출부(180)는, 도 6의 블랭크 기간(BPC)을 제외한 서브 프레임 기간에서 화소들(PXij)에 대한 입력 계조 값들(IMG1)을 수신할 수 있다. 온 픽셀율 산출부(180)는 수신된 입력 계조 값들(IMG1)을 이용하여 온 픽셀율(OPR)을 산출한다. 또한, 보상부(18)는 산출된 온 픽셀율(OPR)을 포함하는 온 픽셀율 데이터를 보상 데이터 산출부(182)에 전달한다. 여기서 온-픽셀율은 화소부(14)에 포함된 전체 화소(PXij) 중 전력이 공급되어 동작하는 화소의 갯수비를 의미한다.
메모리부(181)는 온 픽셀율 산출부(180)에서 산출된 각각의 온 픽셀율(OPR)에 상응하는 기준 보상 데이터 전압(DVopTref)을 미리 저장한다. 일례로, 메모리부(181)에는 일정 구간의 온 픽셀율(OPR)에 대응하는 기준 보상 데이터 전압(DVopTref)(또는 보상 데이터)이 저장될 수 있다. 이때, 각각의 구간마다 기준 보상 데이터 전압(DVopTref)이 다르게 설정될 수 있다. 여기서, 기준 보상 데이터 전압(DVopTref)은 플리커 현상이 감소될 수 있도록 실험적으로 미리 정해질 수 있다.
보상 데이터 산출부(182)는 메모리부(181)에 저장된 기준 보상 데이터 전압(DVopTref)을 이용하여 보상부(18)로부터 전달된 온 픽셀율 데이터에 상응하는 보상 데이터를 산출한다.
도 6의 블랭크 기간(BPC)이 시작되기 전 보상 데이터 산출부(182)는, 산출된 보상 데이터 전압(DVopT)을 포함하는 보상 데이터를 이용하여 타이밍 제어부(11)를 제어할 수 있다.
구체적으로 보상부(18)에서 생성된 보상 데이터는 타이밍 제어부(11)를 경유하여 데이터 구동부(12)로 공급될 수 있다. 데이터 구동부(12)는 한 프레임 기간 중 블랭크 기간 동안 보상 데이터에 대응하는 보상 데이터 신호를 제1 데이터 라인(D1~Dn)으로 공급한다. 제1 데이터 라인(D1~Dn)으로 공급된 보상 데이터 신호는 디멀티플렉서(160)를 경유하여 제2 데이터 라인(DL1~DLp)으로 공급되고, 이에 따라 데이터 커패시터(Cdata)에는 보상 데이터 신호에 대응하는 전압이 저장될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 제1 서브 프레임 기간 중 블랭크 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명하는 도면이다.
이하, 도 1, 도 6, 도 9, 도 14 및 도 15를 참조하여, 온-픽셀율을 이용한 제1 서브 프레임 기간 중 블랭크 기간에서의 디멀티플렉서 블록부의 구동 방법을 설명한다.
먼저, 보상부(18)는 도 6의 블랭크 기간(BPC)을 제외한 제1 서브 프레임 기간(SFP1)에서 산출된 온-픽셀율에 상응하는 보상 데이터를 생성할 수 있다. 타이밍 제어부(11)는 생성된 보상 데이터에 따라서 데이터 구동부(12)를 제어할 수 있다. 구체적으로, 데이터 구동부(12)는 블랭크 기간(BPC)에 보상부(18)에서 생성된 보상 데이터 전압(DVopT)에 대응하는 보상 데이터 신호를 제1 데이터 라인(D1 ~ Dn)으로 출력할 수 있다.
시점(t7a')에서, 제1 제어 라인(CL1)에 턴-온 레벨(로우 레벨)의 제1 제어 신호가 인가될 수 있다. 이에 따라, 제1 트랜지스터들(M11, M12)이 턴-온 되고, 제1 데이터 라인(D1)과 제2 데이터 라인(DL1)이 연결되고, 제1 데이터 라인(D2)과 제2 데이터 라인(DL3)이 연결된다. 이때, 데이터 구동부(12)는 제1 데이터 라인(D1)으로 보상 데이터 전압(DVopT)에 대응하는 보상 데이터 신호를 출력하고, 제1 데이터 라인(D2)으로 보상 데이터 전압(DVopT)에 대응하는 보상 데이터 신호를 출력할 수 있다. 따라서 제2 데이터 라인(DL1)에 연결된 데이터 커패시터(Cdata)에 보상 데이터 전압(DVopT)이 충전되고, 제2 데이터 라인(DL3)에 연결된 데이터 커패시터(Cdata)에 보상 데이터 전압(DVopT)이 충전될 수 있다. 시점(t7a')부터 턴-오프 레벨의 제1 제어 신호가 인가되는 시점까지를 제5 기간이라고 할 수 있다.
다음으로, 시점(t8a')에서, 제2 제어 라인(CL2)에 턴-온 레벨의 제2 제어 신호가 인가될 수 있다. 이에 따라, 제2 트랜지스터들(M21, M22)이 턴-온 되고, 제1 데이터 라인(D1)과 제2 데이터 라인(DL2)이 연결되고, 제1 데이터 라인(D2)과 제2 데이터 라인(DL4)이 연결된다. 이때, 제2 데이터 라인(DL2)에 연결된 데이터 커패시터(Cdata)에 보상 데이터 전압(DVopT)이 충전되고, 제2 데이터 라인(DL4)에 연결된 데이터 커패시터(Cdata)에 보상 데이터 전압(DVopT)이 충전될 수 있다. 시점(t8a')부터 턴-오프 레벨의 제2 제어 신호가 인가되는 시점까지를 제6 기간이라 할 수 있다.
단, 도 15의 실시예에 따른 블랭크 기간(BPC)에는 홀수 번째 주사 라인(SL1,SL3, ..., SLm-1)에 주사 신호가 인가되지 않으므로, 제1 화소들(PX1, PX2, PX5, PX6) 및 제2 화소들(PX3, PX4, PX7, PX8)은 데이터 커패시터(Cdata)에 충전된 보상 데이터 신호들을 수신할 수 없다.
따라서 제2 데이터 라인(DL1)에 연결된 데이터 커패시터(Cdata)는 보상 데이터 전압(DVopT)이 충전된 상태로 지속되고, 제2 데이터 라인(DL3)에 연결된 데이터 커패시터(Cdata)는 보상 데이터 전압(DVopT)이 충전된 상태로 지속된다.
그리고 제2 데이터 라인(DL2)에 연결된 데이터 커패시터(Cdata)는 보상 데이터 전압(DVopT)이 충전된 상태로 지속되고, 제2 데이터 라인(DL4)에 연결된 데이터 커패시터(Cdata)에 보상 데이터 전압(DVopT)이 충전된 상태로 지속된다.
본 발명의 다른 실시예에 따르면, 제1 서브 프레임 기간(SFP1) 중 블랭크 기간(BPC)에서 제1 제어 라인(CL1)에 턴-온 레벨(로우 레벨)의 제1 제어 신호를 1회 인가하고, 제2 제어 라인(CL2)에 턴-온 레벨(로우 레벨)의 제2 제어 신호를 1회 인가하여, 제5 기간 및 제6 기간에 데이터 커패시터(Cdata)에 충전된 보상 데이터 전압(DVopT)을 제2 데이터 라인(DL1, DL2, DL3, DL4)에 출력하지 않고, 데이터 커패시터(Cdata)에 충전된 상태로 지속할 수 있다.
일 실시예에 따르면 블랭크 기간(BPC)을 제외한 제1 프레임 기간(SFP)에서 데이터 커패시터(Cdata)에 저장된 데이터 신호를 이용하여 온-픽셀율을 산출하고, 이에 대응하는 보상 데이터 전압(DVopT)을 데이터 커패시터(Cdata)에 충전이 지속된 상태로 유지함으로써, 블랭크 기간(BPC)을 제외한 제1 서브 프레임 기간(SFP1)에서 블랭크 기간(BPC)으로 전환 시에 발생할 수 있는 플리커 현상을 감소시킬 수 있다.
본 발명의 일 실시예에 따른 제2 프레임 기간(FP2) 중 제2 서브 프레임 기간(SFP2)의 블랭크 기간(BPC)에 대한 설명은 도 15의 제2 프레임 기간(FP2) 중 제1 서브 프레임 기간(SFP1)의 블랭크 기간(BPC)에 대한 설명과 동일하므로 생략한다.
이상 첨부된 도면을 참조하여 실시예들을 설명하였지만, 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자는 실시 예가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
10: 표시 장치 11: 타이밍 제어부
12: 데이터 구동부 13: 주사 구동부
14: 화소부 15: 표시 모드 제어부
16: 디멀티플렉서 블록부 17: 디멀티플렉서 제어부
18: 보상부 Cdata: 데이터 커패시터

Claims (17)

  1. 제1 데이터 라인과 접속되며, 한 프레임의 데이터 기입 구간 동안 상기 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하기 위한 디멀티플렉서;
    상기 한 프레임에서의 입력 데이터들을 이용하여 OPR(On pixel ratio)을 계산하고, 상기 계산된 OPR에 대응한 보상 데이터를 생성하기 위한 보상부; 및
    상기 데이터 기입 구간 동안 상기 입력 데이터들을 이용하여 상기 제1 데이터 라인으로 상기 데이터 신호를 공급하고, 상기 한 프레임의 블랭크 기간에서 상기 보상 데이터를 이용하여 상기 제1 데이터 라인으로 보상 데이터 신호를 공급하기 위한 데이터 구동부를 포함하고,
    상기 디멀티플렉서는, 상기 블랭크 기간 동안 상기 제1 데이터 라인으로부터의 상기 보상 데이터 신호를 상기 제2 데이터 라인으로 공급하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 디멀티플렉서는, 상기 제1 데이터 라인과 접속되는 복수의 트랜지스터를 구비하며, 상기 복수의 트랜지스터는 디멀티플렉서 제어부로부터 제어 신호가 공급될 때 턴-온되는,
    표시 장치.
  3. 제2 항에 있어서,
    상기 디멀티플렉서 제어부는, 상기 데이터 기입 구간 동안 상기 복수의 트랜지스터가 반복적으로 턴-온되도록 상기 제어 신호를 공급하고,
    상기 블랭크 기간 동안 상기 보상 데이터 신호가 상기 제2 데이터 라인으로 공급되도록 상기 복수의 트랜지스터가 적어도 한번 턴-온되도록 상기 제어 신호를 공급하는,
    표시 장치.
  4. 제3 항에 있어서,
    상기 보상부는,
    상기 OPR을 산출하기 위한 온 픽셀율 산출부; 및
    상기 OPR에 대응한 상기 보상 데이터를 저장하기 위한 메모리를 포함하는,
    표시 장치.
  5. 제4 항에 있어서,
    상기 보상 데이터 신호는, 상기 데이터 기입 구간 동안 상기 제2 데이터 라인들 각각에 접속된 데이터 커패시터에 저장되는,
    표시 장치.
  6. 제5 항에 있어서,
    상기 데이터 커패시터에 저장된 보상 데이터 신호는, 상기 블랭크 기간 동안 상기 제2 데이터 라인으로 공급되는,
    표시 장치.
  7. 제6 항에 있어서,
    복수의 주사 라인들과 접속되며, 상기 데이터 기입 구간 동안 상기 복수의 주사 라인들로 주사 신호를 공급하기 위한 주사 구동부를 더 포함하는,
    표시 장치.
  8. 제7 항에 있어서,
    상기 주사 신호가 공급되는 구간은 상기 데이터 신호가 공급되는 구간의 일부와 중첩하는,
    표시 장치.
  9. 제1 데이터 라인과 접속되며, 한 프레임의 데이터 기입 구간 동안 공급되는 제어 신호에 대응하여 상기 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하기 위한 디멀티플렉서;
    상기 데이터 기입 구간 동안 상기 데이터 신호를 상기 제1 데이터 라인으로 공급하는 데이터 구동부; 및
    상기 디멀티플렉서에 구비된 복수의 트랜지스터를 제어하기 위한 상기 제어 신호를 공급하는 디멀티플렉서 제어부를 포함하고,
    상기 디멀티플렉서 제어부는,
    상기 한 프레임의 블랭크 기간에 상기 복수의 트랜지스터를 턴-오프시키기 위한 하이 레벨의 제어 신호를 공급하고,
    상기 블랭크 기간에는,
    상기 데이터 기입 구간 동안에 상기 제2 데이터 라인으로 전달된 마지막 데이터가 상기 제2 데이터 라인 각각에 접속된 데이터 커패시터에 저장되는,
    표시 장치.
  10. 제9 항에 있어서,
    상기 복수의 트랜지스터는 상기 제1 데이터 라인 및 상기 복수의 제2 데이터 라인과 접속되며, 상기 디멀티플렉서 제어부로부터 로우 레벨의 제어 신호가 공급될 때 턴-온되는,
    표시 장치.
  11. 제10 항에 있어서,
    상기 디멀티플렉서 제어부는, 상기 데이터 기입 구간 동안 상기 복수의 트랜지스터가 반복적으로 턴-온되도록 상기 제어 신호를 공급하는,
    표시 장치.
  12. 제11 항에 있어서,
    상기 블랭크 기간은, 상기 제2 데이터 라인으로 상기 데이터 신호가 전달되지 않는 기간인,
    표시 장치.
  13. 제12 항에 있어서,
    복수의 주사 라인들과 접속되며, 상기 데이터 기입 구간 동안 상기 복수의 주사 라인들로 주사 신호를 공급하기 위한 주사 구동부를 더 포함하는,
    표시 장치.
  14. 제13 항에 있어서,
    상기 주사 신호가 공급되는 구간은 상기 데이터 신호가 공급되는 구간의 일부와 중첩되는,
    표시 장치.
  15. 디멀티플렉서, 보상부 및 데이터 구동부를 포함하는 표시 장치의 구동 방법에 있어서,
    상기 디멀티플렉서가 제1 데이터 라인과 접속되며, 한 프레임의 데이터 기입 구간 동안 상기 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하는 단계:
    상기 보상부가 상기 한 프레임에서의 입력 데이터들을 이용하여 OPR(On pixel ratio)을 계산하고, 상기 계산된 OPR에 대응한 보상 데이터를 생성하는 단계; 및
    상기 데이터 구동부가 상기 데이터 기입 구간 동안 상기 입력 데이터들을 이용하여 상기 제1 데이터 라인으로 상기 데이터 신호를 공급하고, 상기 한 프레임의 블랭크 기간에서 상기 보상 데이터를 이용하여 상기 제1 데이터 라인으로 보상 데이터 신호를 공급하는 단계를 포함하고,
    상기 디멀티플렉서는, 상기 블랭크 기간 동안 상기 제1 데이터 라인으로부터 상기 보상 데이터 신호를 상기 제2 데이터 라인으로 공급하는,
    표시 장치의 구동 방법.
  16. 제15 항에 있어서,
    상기 디멀티플렉서는, 상기 제1 데이터 라인과 접속되는 복수의 트랜지스터를 구비하고,
    상기 제1 데이터 라인으로부터의 데이터 신호를 복수의 제2 데이터 라인으로 전달하는 단계는, 상기 복수의 트랜지스터가 디멀티플렉서 제어부로부터 제어 신호가 공급될 때 턴-온되는 단계를 더 포함하는,
    표시 장치의 구동 방법.
  17. 제16 항에 있어서,
    상기 디멀티플렉서 제어부로부터 제어 신호가 공급될 때 턴-온되는 단계는,
    상기 데이터 기입 구간 동안 상기 디멀티플렉서 제어부가 상기 복수의 트랜지스터가 반복적으로 턴-온되도록 상기 제어 신호를 공급하는 단계를 포함하고,
    상기 블랭크 기간 동안 상기 보상 데이터 신호가 상기 제2 데이터 라인으로 공급되도록 상기 복수의 트랜지스터가 적어도 한번 턴-온되도록 상기 제어 신호를 공급하는 단계를 포함하는,
    표시 장치의 구동 방법.
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