KR20220011262A

KR20220011262A - 표시 장치

Info

Publication number: KR20220011262A
Application number: KR1020200089884A
Authority: KR
Inventors: 임재근; 김한빛; 김홍수; 노진영; 박세혁; 이효진
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-07-20
Filing date: 2020-07-20
Publication date: 2022-01-28
Also published as: US20220020311A1; US11763725B2; CN113963649A

Abstract

본 발명의 표시 장치는, 제1 주사 라인들과 연결된 제1 화소행들 및 상기 제1 화소행들과 교번하고 제2 주사 라인들과 연결된 제2 화소행들을 포함하는 화소부; 상기 제1 주사 라인들과 연결된 제1 스테이지들 및 상기 제2 주사 라인들과 연결된 제2 스테이지들을 포함하는 주사 구동부; 및 동일한 데이터 라인들을 통해서 상기 제1 화소행들 및 상기 제2 화소행들과 연결된 데이터 구동부를 포함하고, 상기 제1 스테이지들은 제1 클록 라인들에 연결되고, 상기 제2 스테이지들은 상기 제1 클록 라인들과 다른 제2 클록 라인들에 연결되고, 상기 제1 스테이지들 중 제1 시작 스테이지 및 상기 제2 스테이지들 중 제2 시작 스테이지는 동일한 주사 시작 라인에 연결되고, 상기 제1 시작 스테이지를 제외한 각각의 상기 제1 스테이지들은 이전 제1 스테이지의 제1 주사 라인에 연결되고, 상기 제2 시작 스테이지를 제외한 각각의 상기 제2 스테이지들은 이전 제2 스테이지의 제2 주사 라인에 연결된다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.

표시 장치가 동영상을 표시할 때는 고주파수로 표시하는 것이 움직임(motion)을 부드럽게 표현할 수 있어 바람직하다. 하지만 표시 장치가 정지 영상을 표시할 때는 움직임이 없으므로 저주파수로 표시하더라도 무방하다. 또한 저주파수로 표시하는 경우, 소비 전력 측면에서 유리하다.

다만, 표시 장치의 표시 주파수가 고주파수에서 저주파수로 전환 시에, 휘도 감소 주기가 달라짐에 따라 플리커(flicker)가 시인될 수 있다는 문제가 있다.

해결하고자 하는 기술적 과제는, 표시 주파수가 고주파수에서 저주파수로 전환 시에 플리커 시인을 방지할 수 있는 표시 장치를 제공하는 데 있다.

본 발명의 한 실시예에 따른 표시 장치는, 제1 주사 라인들과 연결된 제1 화소행들 및 상기 제1 화소행들과 교번하고 제2 주사 라인들과 연결된 제2 화소행들을 포함하는 화소부; 상기 제1 주사 라인들과 연결된 제1 스테이지들 및 상기 제2 주사 라인들과 연결된 제2 스테이지들을 포함하는 주사 구동부; 및 동일한 데이터 라인들을 통해서 상기 제1 화소행들 및 상기 제2 화소행들과 연결된 데이터 구동부를 포함하고, 상기 제1 스테이지들은 제1 클록 라인들에 연결되고, 상기 제2 스테이지들은 상기 제1 클록 라인들과 다른 제2 클록 라인들에 연결되고, 상기 제1 스테이지들 중 제1 시작 스테이지 및 상기 제2 스테이지들 중 제2 시작 스테이지는 동일한 주사 시작 라인에 연결되고, 상기 제1 시작 스테이지를 제외한 각각의 상기 제1 스테이지들은 이전 제1 스테이지의 제1 주사 라인에 연결되고, 상기 제2 시작 스테이지를 제외한 각각의 상기 제2 스테이지들은 이전 제2 스테이지의 제2 주사 라인에 연결된다.

각각의 제1 프레임 기간 동안, 상기 주사 구동부는 상기 제1 주사 라인들 및 상기 제2 주사 라인들에 교번하여 턴-온 레벨의 주사 신호들을 인가할 수 있다.

각각의 제2 프레임 기간 중 제1 서브 프레임 기간 동안, 상기 주사 구동부는 상기 제1 주사 라인들에 턴-온 레벨의 주사 신호들을 인가하고, 상기 제2 주사 라인들에 턴-오프 레벨의 주사 신호들을 유지하고, 각각의 상기 제2 프레임 기간 중 제2 서브 프레임 기간 동안, 상기 주사 구동부는 상기 제2 주사 라인들에 턴-온 레벨의 주사 신호들을 인가하고, 상기 제1 주사 라인들에 턴-오프 레벨의 주사 신호들을 유지할 수 있다.

상기 제2 프레임 기간은 상기 제1 프레임 기간보다 길 수 있다.

상기 제2 프레임 기간은 상기 제1 프레임 기간의 정수 배일 수 있다.

상기 표시 장치는, 상기 제1 프레임 기간 동안, 상기 제1 클록 라인들에 턴-온 레벨의 제1 클록 신호들을 인가하고, 상기 제2 클록 라인들에 턴-온 레벨의 제2 클록 신호들을 인가하고, 상기 제1 클록 신호들 및 상기 제2 클록 신호들은 서로 다른 위상을 가질 수 있다.

상기 표시 장치는, 상기 제1 서브 프레임 기간 동안, 상기 제1 클록 라인들에 턴-온 레벨의 상기 제1 클록 신호들을 인가하고, 상기 제2 클록 라인들에 턴-오프 레벨의 상기 제2 클록 신호들을 유지하고, 상기 제2 서브 프레임 기간 동안, 상기 제2 클록 라인들에 턴-온 레벨의 상기 제2 클록 신호들을 인가하고, 상기 제1 클록 라인들에 턴-오프 레벨의 상기 제1 클록 신호들을 유지할 수 있다.

상기 표시 장치는, 상기 제1 프레임 기간 및 상기 제1 서브 프레임 기간에서, 상기 제1 클록 라인들에 턴-온 레벨의 상기 제1 클록 신호들을 인가하는 주기가 서로 동일할 수 있다.

상기 표시 장치는, 상기 제1 프레임 기간 및 상기 제2 서브 프레임 기간에서, 상기 제2 클록 라인들에 턴-온 레벨의 상기 제2 클록 신호들을 인가하는 주기가 서로 동일할 수 있다.

상기 표시 장치는, 상기 제1 프레임 기간 및 상기 제1 서브 프레임 기간에서, 상기 제1 주사 라인들에 턴-온 레벨의 상기 제1 주사 신호들을 인가하는 주기가 서로 동일할 수 있다.

상기 표시 장치는, 상기 제1 프레임 기간 및 상기 제2 서브 프레임 기간에서, 상기 제2 주사 라인들에 턴-온 레벨의 상기 제2 주사 신호들을 인가하는 주기가 서로 동일할 수 있다.

상기 제1 서브 프레임 기간에서 상기 제1 클록 라인들에 턴-온 레벨의 상기 제1 클록 신호들을 인가하는 주기는 상기 제1 프레임 기간에서 턴-온 레벨의 상기 제1 클록 신호들을 인가하는 주기보다 짧을 수 있다.

상기 제2 서브 프레임 기간에서 상기 제2 클록 라인들에 턴-온 레벨의 상기 제2 클록 신호들을 인가하는 주기는 상기 제1 프레임 기간에서 턴-온 레벨의 상기 제2 클록 신호들을 인가하는 주기보다 짧을 수 있다.

상기 제1 서브 프레임 기간에서 상기 제1 주사 라인들에 턴-온 레벨의 상기 제1 주사 신호들을 인가하는 주기는 상기 제1 프레임 기간에서 턴-온 레벨의 상기 제1 주사 신호들을 인가하는 주기보다 짧을 수 있다.

상기 제2 서브 프레임 기간에서 상기 제2 주사 라인들에 턴-온 레벨의 상기 제2 주사 신호들을 인가하는 주기는 상기 제1 프레임 기간에서 턴-온 레벨의 상기 제2 주사 신호들을 인가하는 주기보다 짧을 수 있다.

상기 제1 서브 프레임 기간 및 상기 제2 서브 프레임 기간 중 적어도 일부 기간 동안 상기 데이터 구동부는 파워-오프될 수 있다.

상기 데이터 구동부가 상기 제1 서브 프레임 기간 동안 제1 화소행의 제1 도트들(dots)에 공급하는 제1 데이터 전압들과 상기 제2 서브 프레임 기간 동안 상기 제1 도트들과 인접한 제2 화소행의 제2 도트들에 공급하는 제2 데이터 전압들은 동일한 색상에 대해서 서로 동일하고, 상기 제1 도트들 및 상기 제2 도트들 각각은 적어도 2 개의 서로 다른 색상의 화소들을 포함할 수 있다.

인접한 제1 화소행 및 제2 화소행이 엣지(edge)를 표시하지 않는 경우, 상기 데이터 구동부가 상기 제1 서브 프레임 기간 동안 상기 제1 화소행의 제1 도트들에 공급하는 제1 데이터 전압들과 상기 제2 서브 프레임 기간 동안 상기 제1 도트들과 인접한 제2 화소행의 제2 도트들에 공급하는 제2 데이터 전압들은 동일한 색상에 대해서 서로 동일하고, 인접한 상기 제1 화소행 및 상기 제2 화소행이 엣지를 표시하는 경우, 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들은 동일한 색상에 대해서 서로 다르고, 상기 제1 도트들 및 상기 제2 도트들 각각은 적어도 2 개의 서로 다른 색상의 화소들을 포함할 수 있다.

상기 표시 장치는, 상기 주사 구동부 및 상기 데이터 구동부에 제어 신호를 공급하는 타이밍 제어부를 더 포함하고, 상기 타이밍 제어부는: 입력 이미지를 저장하는 프레임 메모리; 상기 입력 이미지의 엣지가 강조되도록 상기 입력 이미지를 변환하는 엣지 강화부; 변환된 상기 입력 이미지의 상기 엣지를 검출하는 엣지 검출부; 및 인접한 상기 제1 화소행 및 상기 제2 화소행이 검출된 상기 엣지에 대응하지 않는 경우 상기 제1 도트들 및 상기 제2 도트들에 대해서 동일한 계조들을 제공하고, 인접한 상기 제1 화소행 및 상기 제2 화소행이 검출된 상기 엣지에 대응하는 경우 상기 제1 도트들 및 상기 제2 도트들에 대해서 변환된 상기 입력 이미지의 계조들을 제공하는 공통 데이터 생성부를 포함할 수 있다.

상기 타이밍 제어부는, 변환된 상기 입력 이미지가 미리 저장된 패턴에 대응하는 지에 대한 패턴 정보를 생성하는 패턴 검출부를 더 포함하고, 상기 입력 이미지가 상기 패턴에 대응하는 경우, 표시 장치는 상기 제1 프레임 기간을 포함하는 제1 표시 모드로 동작하고, 상기 입력 이미지가 상기 패턴에 대응하지 않는 경우, 상기 표시 장치는 상기 제2 프레임 기간을 포함하는 제2 표시 모드로 동작할 수 있다.

본 발명에 따른 표시 장치는 표시 주파수가 고주파수에서 저주파수로 전환 시에 플리커 시인을 방지할 수 있다.

도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 스테이지를 설명하기 위한 도면이다.
도 5는 본 발명의 한 실시예에 따른 주사 구동부의 구동 방법을 설명하기 위한 도면이다.
도 6 내지 도 9는 본 발명의 한 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 16은 본 발명의 한 실시예에 따른 타이밍 제어부를 설명하기 위한 도면이다.
도 17은 본 발명의 한 실시예에 따른 화소부를 설명하기 위한 도면이다.
도 18은 본 발명의 다른 실시예에 따른 화소부를 설명하기 위한 도면이다.
도 19 내지 도 21은 본 발명의 다른 실시예들에 따른 타이밍 제어부를 설명하기 위한 도면이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.

또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.

도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치(10)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 및 화소부(14)를 포함할 수 있다.

타이밍 제어부(11)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터 등을 포함할 수 있다. 수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호의 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 수평 동기 신호의 인접한 펄스들 간의 간격이 1 수평 기간에 해당할 수 있다. 데이터 인에이블 신호는 수평 기간에서 RGB 데이터가 공급됨을 가리킬 수 있다. RGB 데이터는 데이터 인에이블 신호에 대응하여 수평 기간들에서 화소행 단위로 공급될 수 있다. 한 프레임에 대응하는 RGB 데이터를 하나의 입력 이미지라고 할 수 있다. 타이밍 제어부(11)는 연속된 입력 이미지들의 계조들이 실질적으로 동일한 경우, 연속된 입력 이미지들을 정지 영상으로 결정할 수 있다. 타이밍 제어부(11)는 연속된 입력 이미지들의 계조들이 실질적으로 다른 경우, 연속된 입력 이미지들을 동영상으로 결정할 수 있다.

데이터 구동부(12)는 입력 이미지의 계조들에 대응하는 데이터 전압들을 화소들로 제공할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조들을 샘플링하고, 계조들에 대응하는 데이터 전압들을 화소행 단위로 데이터 라인들(DL1~DLn)에 인가할 수 있다. 화소행은 동일한 주사 라인에 연결된 화소들을 의미할 수 있다. n은 0보다 큰 정수일 수 있다.

주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 주사 시작 신호 등을 수신하여, 주사 라인들(SL1, SL2, SL3, ..., SLm)에 제공할 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.

화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인 및 주사 라인에 연결될 수 있다. i 및 j는 0보다 큰 정수일 수 있다. 화소(PXij)는 스캔 트랜지스터가 i 번째 주사 라인 및 j 번째 데이터 라인과 연결된 화소를 의미할 수 있다.

도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.

제1 트랜지스터(T1)의 게이트 전극은 i 번째 스캔 라인(SLi)에 연결되고, 제1 전극은 j 번째 데이터 라인(DLj)에 연결되고, 제2 전극은 스토리지 커패시터(Cst)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 스캔 트랜지스터로 명명될 수 있다.

제2 트랜지스터(T2)의 게이트 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제1 전극은 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극은 발광 다이오드(LD)의 애노드에 연결될 수 있다. 제2 트랜지스터(T2)는 구동 트랜지스터로 명명될 수 있다.

스토리지 커패시터(Cst)의 제1 전극은 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극은 제2 트랜지스터(T2)의 게이트 전극에 연결될 수 있다.

발광 다이오드(LD)는 애노드가 제2 트랜지스터(T2)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 다이오드(LD)의 발광 기간 동안, 제1 전원 라인(ELVDDL)에 인가되는 제1 전원 전압은 제2 전원 라인(ELVSSL)에 인가되는 제2 전원 전압보다 클 수 있다.

여기서, 트랜지스터들(T1, T2)은 P 형 트랜지스터로 도시되었지만, 당업자라면 신호의 위상을 반전시켜 적어도 하나의 트랜지스터를 N 형 트랜지스터로 대체하여 사용할 수도 있을 것이다.

주사 라인(SLi)을 통해서 턴-온 레벨(여기서, 로직 로우 레벨)의 주사 신호가 인가되면, 제1 트랜지스터(T1)는 턴-온 상태가 된다. 이때, 데이터 라인(DLj)에 인가된 데이터 전압이 스토리지 커패시터(Cst)에 저장된다.

제2 트랜지스터(T2)의 제1 전극 및 제2 전극 사이에는 스토리지 커패시터(Cst)의 제1 전극과 제2 전극의 전압 차이에 대응하는 구동 전류가 흐르게 된다. 이에 따라, 발광 다이오드(LD)는 데이터 전압에 대응하는 휘도로 발광하게 된다.

다음으로, 주사 라인(SLi)을 통해서 턴-오프 레벨(여기서, 로직 하이 레벨)의 주사 신호가 인가되면, 제1 트랜지스터(T1)가 턴-오프되고, 데이터 라인(DLj)과 스토리지 커패시터(Cst)의 제2 전극이 전기적으로 분리된다. 따라서, 데이터 라인(DLj)의 데이터 전압이 변동되더라도, 스토리지 커패시터(Cst)의 제2 전극에 저장된 전압은 변동되지 않는다.

실시예들은 도 2의 화소(PXij) 뿐만 아니라, 다른 화소 회로의 화소에도 적용될 수 있다.

도 3은 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.

주사 구동부(13)는 제1 주사 라인들(SL1, SL3, ...)과 연결된 제1 스테이지들(ST1, ST3, ...) 및 제2 주사 라인들(SL2, SL4, ...)과 연결된 제2 스테이지들(ST2, ST4, ...)을 포함할 수 있다.

제1 주사 라인들(SL1, SL3, ...)은 제1 화소행들과 연결될 수 있다. 예를 들어, 제1 화소행들은 홀수 번째 화소행들일 수 있다. 예를 들어, 제1 주사 라인들(SL1, SL3, ...)은 홀수 번째 주사 라인들일 수 있다. 예를 들어, 제1 스테이지들(ST1, ST3, ...)은 홀수 번째 스테이지들일 수 있다.

제2 주사 라인들(SL2, SL4, ...)은 제2 화소행들과 연결될 수 있다. 예를 들어, 제2 화소행들은 짝수 번째 화소행들일 수 있다. 예를 들어, 제2 주사 라인들(SL2, SL4, ...)은 짝수 번째 주사 라인들일 수 있다. 예를 들어, 제2 스테이지들(ST2, ST4, ...)은 짝수 번째 스테이지들일 수 있다.

스테이지들(ST1~ST4) 각각은 제1 입력 단자(1001), 제2 입력 단자(1002), 제3 입력 단자(1003), 및 출력 단자(1004)를 포함할 수 있다. 제1 스테이지들(ST1, ST3, ...) 중 제1 시작 스테이지(ST1) 및 제2 스테이지들(ST2, ST4, ...) 중 제2 시작 스테이지(ST2)는 동일한 주사 시작 라인(FLML)에 연결될 수 있다. 예를 들어, 제1 시작 스테이지(ST1)의 제1 입력 단자(1001) 및 제2 시작 스테이지(ST2)의 제1 입력 단자(1001)는 동일한 주사 시작 라인(FLML)에 연결될 수 있다. 제1 시작 스테이지(ST1)의 출력 단자(1004)는 제1 주사 라인(SL1)과 연결되고, 제2 시작 스테이지(ST2)의 출력 단자(1004)는 제2 주사 라인(SL2)과 연결될 수 있다.

제1 시작 스테이지(ST1)를 제외한 각각의 제1 스테이지들(ST3, ...)은 이전 제1 스테이지의 제1 주사 라인에 연결될 수 있다. 제2 시작 스테이지(ST2)를 제외한 각각의 제2 스테이지들(ST4, ...)은 이전 제2 스테이지의 제2 주사 라인에 연결될 수 있다. 예를 들어, 제1 스테이지(ST3)의 제1 입력 단자(1001)는 제1 시작 스테이지(ST1)의 제1 주사 라인(SL1)에 연결될 수 있다. 또한, 제2 스테이지(ST4)의 제1 입력 단자(1001)는 제2 시작 스테이지(ST2)의 제2 주사 라인(SL2)에 연결될 수 있다.

제1 스테이지들(ST1, ST3, ...)은 제1 클록 라인들(CKL1, CKL3)에 연결될 수 있다. 제1 클록 라인들(CKL1, CKL3)은 교번하여, 제1 스테이지들(ST1, ST3, ...)의 제2 입력 단자(1002) 및 제3 입력 단자(1003)에 연결될 수 있다. 제2 스테이지들(ST2, ST4, ...)은 제1 클록 라인들(CKL1, CKL3)과 다른 제2 클록 라인들(CKL2, CKL4)에 연결될 수 있다. 제2 클록 라인들(CKL2, CKL4)은 교번하여, 제2 스테이지들(ST2, ST4, ...)의 제2 입력 단자(1002) 및 제3 입력 단자(1003)에 연결될 수 있다.

스테이지들(ST1~ST4) 각각은 전원 라인(VHPL) 및 전원 라인(VLPL)에 연결될 수 있다. 여기서, 전원 라인(VHPL)의 전압은 턴-오프 레벨(게이트 오프 전압, 로직 하이 레벨)로 설정될 수 있다. 그리고, 전원 라인(VLPL)의 전압은 턴-온 레벨(게이트 온 전압, 로직 로우 레벨)로 설정될 수 있다.

도 3의 실시예에서, 제1 시작 스테이지(ST1) 및 제2 시작 스테이지(ST2)는 동일한 주사 시작 라인(FLML)에 연결되지만, 다른 실시예에서 제1 시작 스테이지(ST1) 및 제2 시작 스테이지(ST2)는 서로 다른 주사 시작 라인들에 연결될 수도 있다.

도 4는 본 발명의 한 실시예에 따른 스테이지를 설명하기 위한 도면이다.

도 4에서는 설명의 편의를 위하여 제1 시작 스테이지(ST1) 및 제1 스테이지(ST3)를 도시하기로 한다. 도 4를 참조하면, 제1 시작 스테이지(ST1)는 제1 구동부(1210), 제2 구동부(1220), 및 출력부(버퍼, 1230)를 포함할 수 있다.

출력부(1230)는 노드(NP1) 및 노드(NP2)의 전압에 대응하여 출력 단자(1004)로 공급되는 전압을 제어한다. 이를 위하여, 출력부(1230)는 트랜지스터(M5) 및 트랜지스터(M6)를 구비한다.

트랜지스터(M5)는 전원 라인(VHPL)과 출력 단자(1004) 사이에 위치되며, 게이트 전극이 노드(NP1)에 접속된다. 이와 같은 트랜지스터(M5)는 노드(NP1)에 인가되는 전압에 대응하여 전원 라인(VHPL)과 출력 단자(1004)의 접속을 제어한다.

트랜지스터(M6)는 출력 단자(1004)와 제3 입력 단자(1003) 사이에 위치되며, 게이트 전극이 노드(NP2)에 접속된다. 이와 같은 트랜지스터(M6)는 노드(NP2)에 인가되는 전압에 대응하여 출력 단자(1004)와 제3 입력 단자(1003)의 접속을 제어한다. 이와 같은 출력부(1230)는 버퍼로 구동된다. 추가적으로, 트랜지스터(M5) 및 트랜지스터(M6)는 복수의 트랜지스터들이 병렬로 접속되어 구성될 수 있다.

제1 구동부(1210)는 제1 입력 단자(1001) 내지 제3 입력 단자(1003)로 공급되는 신호들에 대응하여 노드(NP3)의 전압을 제어한다. 이를 위하여, 제1 구동부(1210)는 트랜지스터(M2) 내지 트랜지스터(M4)를 구비한다.

트랜지스터(M2)는 제1 입력 단자(1001)와 노드(NP3) 사이에 위치되며, 게이트 전극이 제2 입력 단자(1002)에 접속된다. 이와 같은 트랜지스터(M2)는 제2 입력 단자(1002)로 공급되는 신호에 대응하여 제1 입력 단자(1001)와 노드(NP3)의 접속을 제어한다.

트랜지스터(M3) 및 트랜지스터(M4)는 노드(NP3)와 전원 라인(VHPL) 사이에 직렬로 접속된다. 트랜지스터(M3)는 트랜지스터(M4)와 노드(NP3) 사이에 위치되며, 게이트 전극이 제3 입력 단자(1003)에 접속된다. 이와 같은 트랜지스터(M3)는 제3 입력 단자(1003)로 공급되는 신호에 대응하여 트랜지스터(M4)와 노드(NP3)의 접속을 제어한다.

트랜지스터(M4)는 트랜지스터(M3)와 전원 라인(VHPL) 사이에 위치되며, 게이트 전극이 노드(NP1)에 접속된다. 이와 같은 트랜지스터(M4)는 노드(NP1)의 전압에 대응하여 트랜지스터(M3)와 전원 라인(VHPL)의 접속을 제어한다.

제2 구동부(1220)는 제2 입력 단자(1002) 및 노드(NP3)의 전압에 대응하여 노드(NP1)의 전압을 제어한다. 이를 위하여, 제2 구동부(1220)는 트랜지스터(M1), 트랜지스터(M7), 트랜지스터(M8), 커패시터(CP1) 및 커패시터(CP2)를 구비한다.

커패시터(CP1)는 노드(NP2)와 출력 단자(1004) 사이에 접속된다. 이와 같은 커패시터(CP1)는 트랜지스터(M6)의 턴-온 및 턴-오프에 대응하는 전압을 충전한다.

커패시터(CP2)는 노드(NP1)와 전원 라인(VHPL) 사이에 접속된다. 이와 같은 커패시터(CP2)는 노드(NP1)에 인가되는 전압을 충전한다.

트랜지스터(M7)는 노드(NP1)와 제2 입력 단자(1002) 사이에 위치되며, 게이트 전극이 노드(NP3)에 접속된다. 이와 같은 트랜지스터(M7)는 노드(NP3)의 전압에 대응하여 노드(NP1)와 제2 입력 단자(1002)의 접속을 제어한다.

트랜지스터(M8)는 노드(NP1)와 전원 라인(VLPL) 사이에 위치되며, 게이트 전극이 제2 입력 단자(1002)에 접속된다. 이와 같은 트랜지스터(M8)는 제2 입력 단자(1002)의 신호에 대응하여 노드(NP1)와 전원 라인(VLPL)의 접속을 제어한다.

트랜지스터(M1)는 노드(NP3)와 노드(NP2) 사이에 위치되며, 게이트 전극이 전원 라인(VLPL)에 접속된다. 이와 같은 트랜지스터(M1)는 턴-온 상태를 유지하면서 노드(NP3) 및 노드(NP2)의 전기적 접속을 유지한다. 추가적으로 트랜지스터(M1)는 노드(NP2)의 전압에 대응하여 노드(NP3)의 전압 하강폭을 제한한다. 다시 말하여, 노드(NP2)의 전압이 전원 라인(VLPL) 보다 낮은 전압으로 하강하더라도 노드(NP3)의 전압은 전원 라인(VLPL)에서 트랜지스터(M1)의 문턱 전압을 감한 전압보다 낮아지지 않는다.

도 5는 본 발명의 한 실시예에 따른 주사 구동부의 구동 방법을 설명하기 위한 도면이다. 도 5에서는 설명의 편의를 위하여 제1 시작 스테이지(ST1)를 이용하여 동작과정을 설명하기로 한다.

도 5를 참조하면, 제1 클록 신호(CK1) 및 제1 클록 신호(CK3)는 4 수평 기간(4H)의 주기를 가지며, 서로 다른 수평 기간에 공급된다. 다시 말하여, 제1 클록 신호(CK3)는 제1 클록 신호(CK1)에서 반주기(즉, 2 수평 기간)만큼 쉬프트된 신호로 설정된다. 그리고, 제1 입력 단자(1001)로 공급되는 주사 시작 신호(FLM)는 제2 입력 단자(1002)로 공급되는 제1 클록 신호(CK1)와 동기되도록 공급될 수 있다. 1 수평 주기(1H)는 수평 동기 신호(Hsync)의 펄스들의 주기에 대응할 수 있다.

특정 신호들이 공급된다는 것은 특정 신호들이 턴-온 레벨(여기서, 로직 로우 레벨)을 갖는다는 의미일 수 있다. 특정 신호들의 공급이 중단된다는 것은 클록 특정 신호들이 턴-오프 레벨(여기서, 로직 하이 레벨)을 갖는다는 의미일 수 있다.

추가적으로, 주사 시작 신호(FLM)가 공급될 때 제1 입력 단자(1001)는 로직 로우 레벨의 전압으로 설정되고, 주사 시작 신호(FLM)가 공급되지 않을 때 제1 입력 단자(1001)는 로직 하이 레벨의 전압으로 설정될 수 있다. 그리고, 제2 입력 단자(1002) 및 제3 입력 단자(1003)로 클록 신호가 공급될 때 제2 입력 단자(1002) 및 제3 입력 단자(1003)는 로직 로우 레벨의 전압으로 설정되고, 클록 신호가 공급되지 않을 때 제2 입력 단자(1002) 및 제3 입력 단자(1003)는 로직 하이 레벨의 전압으로 설정될 수 있다.

동작 과정을 상세히 설명하면, 먼저 제1 클록 신호(CK1)와 동기되도록 주사 시작 신호(FLM)가 공급된다.

제1 클록 신호(CK1)가 공급되면 트랜지스터(M2) 및 트랜지스터(M8)가 턴-온된다. 트랜지스터(M2)가 턴-온되면 제1 입력 단자(1001)와 노드(NP3)가 전기적으로 접속된다. 여기서, 트랜지스터(M1)는 대부분의 기간에서 턴-온 상태로 설정되기 때문에 노드(NP2)는 노드(NP3)와 전기적 접속을 유지한다.

제1 입력 단자(1001)와 노드(NP3)가 전기적으로 접속되면 제1 입력 단자(1001)로 공급되는 주사 시작 신호(FLM)에 의하여 노드(NP3) 및 노드(NP2)의 전압들(VNP2, VNP3)은 로우 레벨로 설정된다. 노드(NP3) 및 노드(NP2)의 전압들(VNP2, VNP3)이 로우 레벨로 설정되면 트랜지스터(M6) 및 트랜지스터(M7)가 턴-온된다.

트랜지스터(M6)가 턴-온되면 제3 입력 단자(1003)와 출력 단자(1004)가 전기적으로 접속된다. 여기서, 제3 입력 단자(1003)는 하이 레벨의 전압으로 설정(즉, 제1 클록 신호(CK3)가 공급되지 않음)되고, 이에 따라 출력 단자(1004)로도 하이 레벨의 전압이 출력된다. 트랜지스터(M7)가 턴-온되면 제2 입력 단자(1002)와 노드(NP1)가 전기적으로 접속된다. 제2 입력 단자(1002)로 공급되는 제1 클록 신호(CK1)에 따라, 노드(NP1)의 전압(VNP1)은 로우 레벨로 설정된다.

추가적으로, 제1 클록 신호(CK1)가 공급되면 트랜지스터(M8)가 턴-온된다. 트랜지스터(M8)가 턴-온되면 노드(NP1)로 전원 라인(VLPL)의 전압이 공급된다. 여기서, 전원 라인(VLPL)의 전압은 제1 클록 신호(CK1)의 로우 레벨과 동일한(또는 유사한) 전압으로 설정되고, 이에 따라 노드(NP1)는 안정적으로 로우 레벨의 전압을 유지한다.

노드(NP1)가 로우 레벨의 전압으로 설정되면 트랜지스터(M4) 및 트랜지스터(M5)가 턴-온된다. 트랜지스터(M4)가 턴-온되면 전원 라인(VHPL)과 트랜지스터(M3)가 전기적으로 접속된다. 여기서, 트랜지스터(M3)가 턴-오프 상태로 설정되기 때문에 트랜지스터(M4)가 턴-온되더라도 노드(NP3)는 안정적으로 로우 레벨의 전압을 유지한다. 트랜지스터(M5)가 턴-온되면 출력 단자(1004)로 전원 라인(VHPL)의 전압이 공급된다. 여기서, 전원 라인(VHPL)의 전압은 제3 입력 단자(1003)로 공급되는 하이 레벨의 전압과 동일한(또는 유사한) 전압으로 설정되고, 이에 따라 출력 단자(1004)는 안정적으로 하이 레벨의 전압을 유지한다.

이후, 주사 시작 신호(FLM) 및 제1 클록 신호(CK1)의 공급이 중단된다. 제1 클록 신호(CK1)의 공급이 중단되면 트랜지스터(M2) 및 트랜지스터(M8)가 턴-오프된다. 이때, 커패시터(CP1)에 저장된 전압에 대응하여 트랜지스터(M6) 및 트랜지스터(M7)는 턴-온 상태를 유지한다. 즉, 커패시터(CP1)에 저장된 전압에 의하여 노드(NP2) 및 노드(NP3)는 로우 레벨의 전압을 유지한다.

트랜지스터(M6)가 턴-온 상태를 유지하는 경우 출력 단자(1004)와 제3 입력 단자(1003)는 전기적 접속을 유지한다. 트랜지스터(M7)가 턴-온 상태를 유지하는 경우 노드(NP1)는 제2 입력 단자(1002)와 전기적 접속을 유지한다. 여기서, 제2 입력 단자(1002)의 전압은 제1 클록 신호(CK1)의 공급 중단에 대응하여 하이 레벨의 전압으로 설정되고, 이에 따라 노드(NP1)도 하이 레벨의 전압으로 설정된다. 노드(NP1)로 하이 레벨의 전압이 공급되면 트랜지스터(M4) 및 트랜지스터(M5)가 턴-오프된다.

이후, 제3 입력 단자(1003)로 제1 클록 신호(CK3)가 공급된다. 이때, 트랜지스터(M6)가 턴-온 상태로 설정되기 때문에 제3 입력 단자(1003)로 공급된 제1 클록 신호(CK3)는 출력 단자(1004)로 공급된다. 이 경우, 출력 단자(1004)는 제1 클록 신호(CK3)를 턴-온 레벨의 주사 신호(SS1)로서 첫 번째 주사 라인(SL1)으로 출력한다.

한편, 제1 클록 신호(CK3)가 출력 단자(1004)로 공급되는 경우 커패시터(CP1)의 커플링에 의하여 노드(NP2)의 전압이 전원 라인(VLPL) 보다 낮은 전압으로 하강되고, 이에 따라 트랜지스터(M6)는 안정적으로 턴-온 상태를 유지한다.

한편, 노드(NP2)의 전압이 하강되더라도 트랜지스터(M1)에 의하여 노드(NP3)는 대략 전원 라인(VLPL)(예를 들어, 전원 라인(VLPL)의 전압에서 트랜지스터(M1)의 문턱 전압을 감한 전압)의 전압을 유지할 수 있다.

제1 주사 라인(SL1)으로 턴-온 레벨의 제1 주사 신호(SS1)가 출력된 후 제1 클록 신호(CK3)의 공급이 중단된다. 제1 클록 신호(CK3)의 공급이 중단되면 출력 단자(1004)는 하이 레벨의 전압을 출력한다. 그리고, 노드(NP2)의 전압(VNP2)은 출력 단자(1004)의 하이 레벨의 전압에 대응하여 대략 전원 라인(VLPL)의 전압으로 상승한다.

이후, 제1 클록 신호(CK1)가 공급된다. 제1 클록 신호(CK1)가 공급되면 트랜지스터(M2) 및 트랜지스터(M8)가 턴-온된다. 트랜지스터(M2)가 턴-온되면 제1 입력 단자(1001)와 노드(NP3)가 전기적으로 접속된다. 이때, 제1 입력 단자(1001)로는 주사 시작 신호(FLM)가 공급되지 않고, 이에 따라 하이 레벨의 전압으로 설정된다. 따라서, 트랜지스터(M1)가 턴-온되면 노드(NP3) 및 노드(NP2)로 하이 레벨의 전압이 공급되고, 이에 따라 트랜지스터(M6) 및 트랜지스터(M7)가 턴-오프된다.

트랜지스터(M8)가 턴-온되면 전원 라인(VLPL)의 전압이 노드(NP1)로 공급되고, 이에 따라 트랜지스터(M4) 및 트랜지스터(M5)가 턴-온된다. 트랜지스터(M5)가 턴-온되면 출력 단자(1004)로 전원 라인(VHPL)의 전압이 공급된다. 이후, 트랜지스터(M4) 및 트랜지스터(M5)는 커패시터(CP2)에 충전된 전압에 대응하여 턴-온 상태를 유지하고, 이에 따라 출력 단자(1004)는 전원 라인(VHPL)의 전압을 안정적으로 공급받는다.

추가적으로 제1 클록 신호(CK3)가 공급될 때 트랜지스터(M3)가 턴-온된다. 이때, 트랜지스터(M4)가 턴-온 상태로 설정되기 때문에 노드(NP3) 및 노드(NP2)로 전원 라인(VHPL)의 전압이 공급된다. 이 경우, 트랜지스터(M6) 및 트랜지스터(M7)는 안정적으로 턴-오프 상태를 유지한다.

제1 스테이지(ST3)는 제1 클록 신호(CK3)와 동기되도록 첫 번째 스테이지(ST1)의 출력 신호(즉, 주사 신호)를 공급받는다. 이 경우, 제1 스테이지(ST3)는 제1 클록 신호(CK1)와 동기되도록 제1 주사 라인(SL3)으로 턴-온 레벨의 제1 주사 신호(SS3)를 출력한다. 제1 스테이지들(ST1, ST3, ...)은 상술한 과정을 반복하면서 제1 주사 라인들(SL1, SL3, ...)로 턴-온 레벨의 주사 신호를 순차적으로 출력한다.

도 4 및 도 5에서 제1 스테이지들(ST1, ST3, ...)에 대해 설명한 내용은 제2 스테이지들(ST2, ST4, ...)에도 실질적으로 동일하게 적용될 수 있다. 도 4 및 도 5의 스테이지 및 그 구동 방법은 한 예이며, 종래의 다른 스테이지 및 구 동 방법이 본 발명의 실시예들을 구성하는데 사용될 수도 있다.

도 6 내지 도 9는 본 발명의 한 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.

표시 장치(10)는 복수의 제1 프레임 기간들(FP1)을 포함하는 제1 표시 모드로 동작하거나, 복수의 제2 프레임 기간들(FP2)을 포함하는 제2 표시 모드로 동작할 수 있다. 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1) 보다 길 수 있다. 예를 들어, 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1)의 정수 배일 수 있다. 예를 들어, 제2 프레임 기간(FP2)은 제1 프레임 기간(FP1)의 2p 배일 수 있고, 이때 p는 0보다 큰 정수일 수 있다. 도 6의 실시예에서는 제2 프레임 기간(FP2)이 제1 프레임 기간(FP1)의 2 배이다.

제1 표시 모드는 입력 이미지들(프레임들)을 고주파수로 표시함으로써 동영상 표시에 적합하고, 제2 표시 모드는 입력 이미지들을 저주파수로 표시함으로써 정지 영상 표시에 적합하다. 표시 장치(10)는 동영상을 표시하다가 정지 영상이 검출되는 경우, 제1 표시 모드에서 제2 표시 모드로 전환할 수 있다. 또한, 표시 장치(10)는 정지 영상을 표시하다가 동영상이 검출되는 경우, 제2 표시 모드에서 제1 표시 모드로 전환할 수 있다.

도 6을 참조하면, 설명의 편의를 위해서 j 번째 데이터 라인(DLj) 및 화소들(PX1j, PX2j)을 기준으로 설명한다. 제1 화소(PX1j)는 j 번째 데이터 라인 및 제1 주사 라인(SL1)에 연결된다. 제1 화소(PX1j)는 제1 화소행에 속한다. 제2 화소(PX2j)는 j 번째 데이터 라인 및 제2 주사 라인(SL2)에 연결된다. 제2 화소(PX2j)는 제2 화소행에 속한다.

각각의 제1 프레임 기간(FP1)에서, 데이터 구동부(12)는 제1 화소행들 및 제2 화소행들에 대응하는 데이터 전압들을 데이터 라인들에 순차적으로 인가할 수 있다. 예를 들어, 데이터 구동부(12)는 데이터 전압들(DT1, DT2, ..., DT(m-1), DTm)을 j 번째 데이터 라인(DLj)에 순차적으로 인가할 수 있다. 제1 프레임 기간(FP1)을 1/60 초라고 가정할 때, 제1 화소(PX1j)에는 제1 데이터 전압(DT1)이 60 Hz로 공급될 수 있다. 제1 화소(PX1j)는 제1 데이터 전압(DT1)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류에 의해서 휘도가 점차적으로 감소할 수 있다. 도 6을 참조하면, 복수의 제1 프레임 기간들(FP1)에 대응하는 제1 화소(PX1j)의 휘도 파형이 예시적으로 도시된다.

각각의 제2 프레임 기간(FP2)은 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)을 포함할 수 있다. 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)의 길이는 동일할 수 있다. 예를 들어, 제2 프레임 기간(FP2)을 1/30 초라고 가정할 때, 각각의 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2)은 1/60 초일 수 있다.

각각의 제1 서브 프레임 기간(SFP1)에서, 데이터 구동부(12)는 제1 화소행들에 대응하는 데이터 전압들을 데이터 라인들에 순차적으로 인가할 수 있다. 예를 들어, 데이터 구동부(12)는 데이터 전압들(DT1, DT3, ..., DT(m-1))을 j 번째 데이터 라인(DLj)에 순차적으로 인가할 수 있다. 각각의 제2 서브 프레임 기간(SFP2)에서, 데이터 구동부(12)는 제2 화소행들에 대응하는 데이터 전압들을 데이터 라인들에 순차적으로 인가할 수 있다. 예를 들어, 데이터 구동부(12)는 데이터 전압들(DT2, DT4, ..., DTm)을 j 번째 데이터 라인(DLj)에 순차적으로 인가할 수 있다.

이에 따라, 제1 화소(PX1j)에는 제1 데이터 전압(DT1)이 30 Hz로 공급될 수 있다. 제1 화소(PX1j)는 제1 데이터 전압(DT1)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류에 의해서 휘도가 점차적으로 감소할 수 있다. 도 6을 참조하면, 복수의 제2 프레임 기간들(FP2)에 대응하는 제1 화소(PX1j)의 휘도 파형이 예시적으로 도시된다. 또한, 제2 화소(PX2j)에는 제2 데이터 전압(DT2)이 30 Hz로 인가될 수 있다. 제2 화소(PX2j)는 제2 데이터 전압(DT2)이 인가될 시점에서 가장 높은 휘도로 발광하다가 누설 전류에 의해서 휘도가 점차적으로 감소할 수 있다. 도 6을 참조하면, 복수의 제2 프레임 기간들(FP2)에 대응하는 제2 화소(PX2j)의 휘도 파형이 예시적으로 도시된다.

이때, 입력 이미지가 가로줄 무늬 영상 등의 특별한 패턴인 경우를 제외한다면, 제1 화소(PX1j) 및 제2 화소(PX2j)는 인접하여 위치하므로, 제1 데이터 전압(DT1) 및 제2 데이터 전압(DT2)는 일반적으로 동일하거나 유사할 수 있다.

제1 화소(PX1j)가 최고 휘도인 시점과 제2 화소(PX2j)가 최고 휘도인 시점이 교번하여 위치하므로, 사용자는 제1 화소(PX1j) 및 제2 화소(PX2j)의 평균 휘도 파형(AVG)을 60 Hz로 인식할 수 있다. 이에 따라, 제1 표시 모드 및 제2 표시 모드가 전환되더라도, 휘도 파형의 차이에 따른 플리커 시인이 방지된다.

도 7을 참조하면, 제1 프레임 기간(FP1)에서의 제어 신호들이 예시적으로 도시된다.

제1 프레임 기간(FP1) 동안, 타이밍 제어부(11)는 제1 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하고, 제2 클록 라인들(CKL2, CKL4)에 턴-온 레벨의 제2 클록 신호들(CK2, CK4)을 인가할 수 있다. 제1 클록 신호들(CK1, CK3) 및 제2 클록 신호들(CK2, CK4)은 서로 다른 위상을 가질 수 있다. 예를 들어, 제1 클록 라인(CKL1), 제2 클록 라인(CKL2), 제1 클록 라인(CKL3), 및 제2 클록 라인(CKL4) 순서로 턴-온 레벨의 클록 신호들(CK1, CK2, CK3, CK4)이 순차적으로 공급될 수 있다. 예를 들어, 턴-온 레벨의 클록 신호들(CK1, CK2, CK3, CK4)의 각각의 주기는 4 수평 주기일 수 있다.

또한, 타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제1 클록 신호(CK1) 및 턴-온 레벨의 제2 클록 신호(CK2)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 2 수평 주기일 수 있다.

제1 프레임 기간(FP1) 동안, 주사 구동부(13)는 제1 주사 라인들(SL1, SL3, ...) 및 제2 주사 라인들(SL2, SL4, ...)에 교번하여 턴-온 레벨의 주사 신호들(SS1, SS2, SS3, SS4, ...)을 인가할 수 있다.

도 5의 구동 방법을 참조하면, 턴-온 레벨의 제1 클록 신호(CK3)에 대응하여 턴-온 레벨의 제1 주사 신호(SS1)가 생성될 수 있다. 또한, 턴-온 레벨의 제2 클록 신호(CK4)에 대응하여 턴-온 레벨의 제2 주사 신호(SS2)가 생성될 수 있다. 유사하게, 턴-온 레벨의 제1 클록 신호(CK1)에 대응하여 턴-온 레벨의 제1 주사 신호(SS3)가 생성될 수 있다. 또한, 턴-온 레벨의 제2 클록 신호(CK2)에 대응하여 턴-온 레벨의 제2 주사 신호(SS4)가 생성될 수 있다.

데이터 구동부(12)는 각각의 턴-온 레벨의 주사 신호들(SS1, SS2, SS3, SS4, ...)에 동기하도록 데이터 전압들을 공급할 수 있다. 예를 들어, 데이터 구동부(12)는 이전 수평 기간의 로직 하이 레벨의 데이터 인에이블 신호(DE)에 의해 래치(latch)된 계조들에 대응하여, 현재 수평 기간에서 데이터 전압들을 공급할 수 있다.

도 8을 참조하면, 제2 프레임 기간(FP2) 중 제1 서브 프레임 기간(SFP1)에서의 제어 신호들이 예시적으로 도시된다.

제1 서브 프레임 기간(SFP1) 동안, 타이밍 제어부(11)는 제1 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하고, 제2 클록 라인들(CKL2, CKL4)에 턴-오프 레벨의 제2 클록 신호들(CK2, CK4)을 유지할 수 있다. 제1 프레임 기간(FP1) 및 제1 서브 프레임 기간(SFP1)에서, 제1 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하는 주기가 서로 동일할 수 있다. 예를 들어, 턴-온 레벨의 제1 클록 신호들(CK1, CK3)의 각각의 주기는 4 수평 주기일 수 있다.

또한, 타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제1 클록 신호(CK1)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 도시된 바와 같이 2 수평 주기일 수 있지만, 1 수평 주기로 설정될 수도 있다.

제1 서브 프레임 기간(SFP1) 동안, 주사 구동부(13)는 제1 주사 라인들(SL1, SL3, ...)에 턴-온 레벨의 주사 신호들(SS1, SS3, ...)을 인가하고, 제2 주사 라인들(SL2, SL4, ...)에 턴-오프 레벨의 주사 신호들(SS2, SS4, ...)을 유지할 수 있다. 제1 프레임 기간(FP1) 및 제1 서브 프레임 기간(SFP1)에서, 제1 주사 라인들(SL1, SL3, ...)에 턴-온 레벨의 제1 주사 신호들(SS1, SS3, ...)을 인가하는 주기가 서로 동일할 수 있다.

데이터 구동부(12)는 각각의 턴-온 레벨의 제1 주사 신호들(SS1, SS3, ...)에 동기하도록 데이터 전압들을 공급할 수 있다. 이때, 제2 주사 신호들(SS2, SS4, ...)에 동기하도록 데이터 전압들을 공급할 필요가 없기 때문에, 제1 서브 프레임 기간(SFP1)에서 턴-온 레벨의 데이터 인에이블 신호(DE)의 주기는 제1 프레임 기간(FP1)에서의 턴-온 레벨의 데이터 인에이블 신호(DE)의 주기보다 길 수 있다. 이에 따라, 데이터 구동부(12)가 데이터 전압들을 변경하는 주기가 증가하므로, 데이터 구동부(12)의 다이나믹 파워(dynamic power)가 감소한다는 장점이 있다.

도 9를 참조하면, 제2 프레임 기간(FP2) 중 제2 서브 프레임 기간(SFP2)에서의 제어 신호들이 예시적으로 도시된다.

제2 서브 프레임 기간(SFP2) 동안, 제2 클록 라인들(CKL2, CKL4)에 턴-온 레벨의 제2 클록 신호들(CK2, CK4)을 인가하고, 제1 클록 라인들(CKL1, CKL3)에 턴-오프 레벨의 제1 클록 신호들(CK1, CK3)을 유지할 수 있다. 제1 프레임 기간(FP1) 및 제2 서브 프레임 기간(SFP2)에서, 제2 클록 라인들(CKL2, CKL4)에 턴-온 레벨의 제2 클록 신호들(CK2, CK4)을 인가하는 주기가 서로 동일할 수 있다. 예를 들어, 턴-온 레벨의 제2 클록 신호들(CK2, CK4)의 각각의 주기는 4 수평 주기일 수 있다.

또한, 타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제2 클록 신호(CK2)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 도시된 바와 같이 2 수평 주기일 수 있지만, 1 수평 주기로 설정될 수도 있다.

제2 서브 프레임 기간(SFP2) 동안, 주사 구동부(13)는 제2 주사 라인들(SL2, SL4, ...)에 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)을 인가하고, 제1 주사 라인들(SL1, SL3, ...)에 턴-오프 레벨의 제1 주사 신호들(SS1, SS3, ...)을 유지할 수 있다. 제1 프레임 기간(FP1) 및 제2 서브 프레임 기간(SFP2)에서, 제2 주사 라인들(SL2, SL4, ...)에 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)을 인가하는 주기가 서로 동일할 수 있다.

데이터 구동부(12)는 각각의 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)에 동기하도록 데이터 전압들을 공급할 수 있다. 이때, 제1 주사 신호들(SS1, SS3, ...)에 동기하도록 데이터 전압들을 공급할 필요가 없기 때문에, 제2 서브 프레임 기간(SFP2)에서 턴-온 레벨의 데이터 인에이블 신호(DE)의 주기는 제1 프레임 기간(FP1)에서의 턴-온 레벨의 데이터 인에이블 신호(DE)의 주기보다 길 수 있다. 이에 따라, 데이터 구동부(12)가 데이터 전압들을 변경하는 주기가 증가하므로, 데이터 구동부(12)의 다이나믹 파워가 감소한다는 장점이 있다.

도 10 내지 도 13은 본 발명의 다른 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.

도 10의 실시예에서, 제1 프레임 기간(FP1)의 제1 화소(PX1j)의 휘도 파형 및 구동 방법은 도 6의 경우와 동일하다. 또한, 도 10의 실시예에서, 제2 프레임 기간(FP2')의 제1 및 제2 화소들(PX1j, PX2j)의 개별 휘도 파형들 및 평균 휘도 파형(AVG)은 도 6의 경우와 동일하다.

다만, 제1 서브 프레임 기간(SFP1') 및 제2 서브 프레임 기간(SFP2') 각각이 데이터 블랭크 기간(data blank period, BPC)을 포함하는 점에서, 도 10의 실시예의 제2 프레임 기간(FP2')의 구동 방법은 도 6의 실시예와 다르다. 예를 들어, 제1 서브 프레임 기간(SFP1') 및 제2 서브 프레임 기간(SFP2') 각각의 길이는 제1 서브 프레임 기간(SFP1) 및 제2 서브 프레임 기간(SFP2) 각각의 길이와 동일할 수 있으며, 도 10의 실시예에서 데이터 구동부(12)는 도 6의 경우보다 짧은 주기로 데이터 전압들을 공급할 수 있다. 데이터 블랭크 기간(BPC)은, 제1 서브 프레임 기간(SFP1') 및 제2 서브 프레임 기간(SFP2') 각각에서, 데이터 구동부(12)가 데이터 전압들의 공급을 종료하고 난 후의 잔여 기간일 수 있다. 데이터 블랭크 기간(BPC) 동안, 데이터 구동부(12)는 전체 또는 적어도 일부(감마 앰프(gamma amp), 디지털 로직(digital logic))가 파워 오프되어, 소비 전력이 감소할 수 있다.

도 11을 참조하면, 제2 프레임 기간(FP2') 중 제1 서브 프레임 기간(SFP1')에서의 제어 신호들이 예시적으로 도시된다. 구체적으로, 도 11은 제1 서브 프레임 기간(SFP1') 중 데이터 블랭크 기간(BPC)을 제외한 기간에서의 제어 신호들이 도시된다.

제1 서브 프레임 기간(SFP1') 동안, 타이밍 제어부(11)는 제1 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하고, 제2 클록 라인들(CKL2, CKL4)에 턴-오프 레벨의 제2 클록 신호들(CK2, CK4)을 유지할 수 있다. 본 실시예에서, 제1 서브 프레임 기간(SFP1')에서 제1 클록 라인들(CKL1, CKL3)에 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하는 주기는 제1 프레임 기간(FP1)에서 턴-온 레벨의 제1 클록 신호들(CK1, CK3)을 인가하는 주기보다 짧을 수 있다. 예를 들어, 턴-온 레벨의 제1 클록 신호들(CK1, CK3)의 각각의 주기는 2 수평 주기일 수 있다.

타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제1 클록 신호(CK1)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 1 수평 주기로 설정될 수도 있다.

제1 서브 프레임 기간(SFP1') 동안, 주사 구동부(13)는 제1 주사 라인들(SL1, SL3, ...)에 턴-온 레벨의 주사 신호들(SS1, SS3, ...)을 인가하고, 제2 주사 라인들(SL2, SL4, ...)에 턴-오프 레벨의 주사 신호들(SS2, SS4, ...)을 유지할 수 있다. 제1 서브 프레임 기간(SFP1')에서 제1 주사 라인들(SL1, SL3, ...)에 턴-온 레벨의 제1 주사 신호들(SS1, SS3, ...)을 인가하는 주기는 제1 프레임 기간(FP1)에서 턴-온 레벨의 제1 주사 신호들(SS1, SS3, ...)을 인가하는 주기보다 짧을 수 있다.

데이터 구동부(12)는 각각의 턴-온 레벨의 제1 주사 신호들(SS1, SS3, ...)에 동기하도록 데이터 전압들을 공급할 수 있다.

도 12를 참조하면, 제2 프레임 기간(FP2') 중 데이터 블랭크 기간(BPC)에서의 제어 신호들이 예시적으로 도시된다. 데이터 블랭크 기간(BPC)에서, 턴-오프 레벨의 클록 신호들(CK1, CK2, CK3, CK4), 턴-오프 레벨의 주사 신호들(SS1, SS2, SS3, SS4, ...), 및 턴-오프 레벨의 주사 시작 신호(FLM)가 유지될 수 있다.

전술한 바와 같이, 데이터 블랭크 기간(BPC) 동안, 데이터 구동부(12)는 전체 또는 적어도 일부(감마 앰프(gamma amp), 디지털 로직(digital logic))가 파워 오프되어, 소비 전력이 감소할 수 있다.

도 13을 참조하면, 제2 프레임 기간(FP2') 중 제2 서브 프레임 기간(SFP2')에서의 제어 신호들이 예시적으로 도시된다. 구체적으로, 도 13은 제2 서브 프레임 기간(SFP2') 중 데이터 블랭크 기간(BPC)을 제외한 기간에서의 제어 신호들이 도시된다.

제2 서브 프레임 기간(SFP2') 동안, 제2 클록 라인들(CKL2, CKL4)에 턴-온 레벨의 제2 클록 신호들(CK2, CK4)을 인가하고, 제1 클록 라인들(CKL1, CKL3)에 턴-오프 레벨의 제1 클록 신호들(CK1, CK3)을 유지할 수 있다. 제2 서브 프레임 기간(SFP2')에서 제2 클록 라인들(CKL2, CKL4)에 턴-온 레벨의 제2 클록 신호들(CK2, CK4)을 인가하는 주기는 제1 프레임 기간(FP1)에서 턴-온 레벨의 제2 클록 신호들(CK2, CK4)을 인가하는 주기보다 짧을 수 있다. 예를 들어, 턴-온 레벨의 제2 클록 신호들(CK2, CK4)의 각각의 주기는 2 수평 주기일 수 있다.

또한, 타이밍 제어부(11)는 주사 시작 라인(FLML)으로 턴-온 레벨의 주사 시작 신호(FLM)를 인가할 수 있다. 이때, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는 턴-온 레벨의 제2 클록 신호(CK2)와 중첩되도록 설정될 수 있다. 예를 들어, 턴-온 레벨의 주사 시작 신호(FLM)의 길이는1 수평 주기로 설정될 수 있다.

제2 서브 프레임 기간(SFP2') 동안, 주사 구동부(13)는 제2 주사 라인들(SL2, SL4, ...)에 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)을 인가하고, 제1 주사 라인들(SL1, SL3, ...)에 턴-오프 레벨의 제1 주사 신호들(SS1, SS3, ...)을 유지할 수 있다. 제2 서브 프레임 기간(SFP2')에서 제2 주사 라인들(SL2, SL4, ...)에 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)을 인가하는 주기는 제1 프레임 기간(FP1)에서 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)을 인가하는 주기보다 짧을 수 있다.

데이터 구동부(12)는 각각의 턴-온 레벨의 제2 주사 신호들(SS2, SS4, ...)에 동기하도록 데이터 전압들을 공급할 수 있다.

도 14는 본 발명의 또 다른 실시예에 따른 제1 프레임 기간 및 제2 프레임 기간을 설명하기 위한 도면이다.

도 14의 실시예에서, 제1 프레임 기간(FP1)의 제1 화소(PX1j)의 휘도 파형 및 구동 방법은 도 6의 경우와 동일하다.

도 14의 제2 프레임 기간(FP2")의 구동 방법은 도 10의 경우와 유사하나, 각각의 제2 프레임 기간(FP2")이 4 개의 서브 프레임 기간들(SFP1", SFP2", SFP3", SFP4")을 포함하는 점에서 차이가 있다. 예를 들어, 제2 프레임 기간(FP2")은 제1 프레임 기간(FP1)의 4 배로써, 1/15 초일 수 있다. 예를 들어, 각각의 서브 프레임 기간들(SFP1", SFP2", SFP3", SFP4")은 1/60 초일 수 있다.

도 10의 실시예에서는 2 개의 화소행들이 하나의 그룹을 이루었으나, 도 14의 실시예에서는 인접한 4 개의 화소행들이 하나의 그룹을 이루는 점에서 차이가 있다. 제1 화소행의 제1 화소(PX1j)는 제1 서브 프레임 기간(SFP1")에서 데이터 전압(SF1D)을 수신하고, 최고 휘도로 발광할 수 있다. 제2 화소행의 제2 화소(PX2j)는 제2 서브 프레임 기간(SFP2")에서 데이터 전압(SF2D)을 수신하고, 최고 휘도로 발광할 수 있다. 제3 화소행의 제3 화소(PX3j)는 제3 서브 프레임 기간(SFP3")에서 데이터 전압(SF3D)을 수신하고, 최고 휘도로 발광할 수 있다. 제4 화소행의 제4 화소(PX4j)는 제4 서브 프레임 기간(SFP4")에서 데이터 전압(SF4D)을 수신하고, 최고 휘도로 발광할 수 있다. 이에 따라, 화소들(PX1j, PX2j, PX3j, PX4j) 각각이 15 Hz로 발광하더라도, 화소들(PX1j, PX2j, PX3j, PX4j)의 그룹의 평균 휘도 파형(AVG)은 60 Hz로 인식될 수 있다.

도 10 및 도 14를 참조하면, 제2 프레임 기간(FP2")에 포함되는 서브 프레임 기간들(SFP1"~SFP4")의 개수는 다양하게 설정될 수 있다.

도 15는 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.

도 15의 주사 구동부(13")는 도 14의 구동 방법을 적용하기 위해서 도 3의 주사 구동부(13)를 일부 변형한 것이다. 주사 구동부(13") 및 주사 구동부(13)의 스테이지들(ST1~ST4)의 내부 회로 구성은 동일할 수 있다.

다만, 2 개의 스테이지 그룹들(홀수 번째 스테이지들 및 짝수 번째 스테이지들)로 구분되는 도 3의 주사 구동부(13)와 달리, 도 15의 주사 구동부(13")는 4 개의 스테이지 그룹들로 구분될 수 있다. 예를 들어, 제1 스테이지 그룹은 4q+1 번째 스테이지들(ST1, ...)을 포함하고, 각각의 스테이지들(ST1, ...)은 클록 라인들(CKL1, CKL5)에 교번하여 연결될 수 있다. 이때 q는 양의 정수일 수 있다. 제2 스테이지 그룹은 4q+2 번째 스테이지들(ST2, ...)을 포함하고, 각각의 스테이지들(ST2, ...)은 클록 라인들(CKL2, CKL6)에 교번하여 연결될 수 있다. 제3 스테이지 그룹은 4q+3 번째 스테이지들(ST3, ...)을 포함하고, 각각의 스테이지들(ST3, ...)은 클록 라인들(CKL3, CKL7)에 교번하여 연결될 수 있다. 제4 스테이지 그룹은 4q+4 번째 스테이지들(ST4, ...)을 포함하고, 각각의 스테이지들(ST4, ...)은 클록 라인들(CKL4, CKL8)에 교번하여 연결될 수 있다.

각 스테이지 그룹의 첫 번째 스테이지들(ST1, ST2, ST3, ST4)의 제1 입력 단자(1001)는 주사 시작 라인(FLML)에 연결될 수 있다. 주사 구동부(13")의 구동 방법은 주사 구동부(13)와 유사하므로, 중복하여 설명하지 않는다.

도 16은 본 발명의 한 실시예에 따른 타이밍 제어부를 설명하기 위한 도면이다. 도 17은 본 발명의 한 실시예에 따른 화소부를 설명하기 위한 도면이다. 도 18은 본 발명의 다른 실시예에 따른 화소부를 설명하기 위한 도면이다.

도 16을 참조하면, 본 발명의 한 실시예에 따른 타이밍 제어부(11a)는 프레임 메모리(111) 및 공통 데이터 생성부(112a)를 포함할 수 있다. 공통 데이터 생성부(112a)는 표시 장치(10)가 제2 표시 모드일 때 사용될 수 있다. 표시 장치(10)가 제1 표시 모드일 때, 공통 데이터 생성부(112a)는 사용되지 않으며, 제1 화소행에 대해 제1 라인 데이터(OLD)를 사용하고, 제2 화소행에 대해 제2 라인 데이터(ELD)를 사용할 수 있다. 이하에서는 표시 장치(10)가 제2 표시 모드로 구동됨을 가정하고 설명한다.

도 17을 참조하면, 펜타일(pentile) 구조의 화소부(14)가 예시적으로 도시된다. 예를 들어, 화소부(14)는 제1 주사 라인들(SL1, ...)과 연결된 제1 화소행들 및 제1 화소행들과 교번하고 제2 주사 라인들(SL2, ...)과 연결된 제2 화소행들을 포함할 수 있다. 각각의 제1 화소행들은 제1 도트들(DT1)을 포함하고, 각각의 제2 화소행들은 제2 도트들(DT2)을 포함할 수 있다. 도트(dot)는 적어도 2 개의 서로 다른 색상의 화소들을 포함할 수 있다. 도트는 조합된 색상을 표시하기 위한 표시 단위일 수 있다. 외부 프로세서는 도트 단위로 계조들을 제공할 수 있다.

제1 화소행의 제1 도트(DT1)는 적색 화소(PX11), 녹색 화소(PX12), 청색 화소(PX13), 및 녹색 화소(PX14)를 포함할 수 있다. 제2 화소행의 제2 도트(DT2)는 청색 화소(PX21), 녹색 화소(PX22), 적색 화소(PX23), 및 녹색 화소(PX24)를 포함할 수 있다. 이때, 제1 화소행들 및 제2 화소행들에서 최인접한 제1 도트(DT1) 및 제2 도트(DT2)를 도트 쌍(a pair of dots)이라고 할 수 있다. 여기서 화소들의 인접 여부는 화소들의 발광 다이오드들의 발광 면들의 인접 여부를 기준으로 결정될 수 있다.

도 18을 참조하면, RGB 스트라이프(RGB stripe) 구조의 화소부(14')가 예시적으로 도시된다. 제1 도트(DT1')는 적색 화소(PX11'), 녹색 화소(PX12'), 및 청색 화소(PX13')를 포함할 수 있다. 제1 도트(DT3')는 적색 화소(PX14'), 녹색 화소(PX15'), 및 청색 화소(PX16')를 포함할 수 있다. 제2 도트(DT2')는 적색 화소(PX21'), 녹색 화소(PX22'), 및 청색 화소(PX23')를 포함할 수 있다. 제2 도트(DT4')는 적색 화소(PX24'), 녹색 화소(PX25'), 및 청색 화소(PX26')를 포함할 수 있다. 최인접한 제1 도트(DT1') 및 제2 도트(DT2')가 하나의 도트 쌍을 구성하고, 최인접한 제1 도트(DT3') 및 제2 도트(DT4')가 다른 하나의 도트 쌍을 구성할 수 있다. 이하에선 설명의 편의를 위해서, 도 17의 화소부(14)를 기준으로 설명한다.

프레임 메모리(111)는 입력 이미지(IMG1)를 저장할 수 있다. 예를 들어, 프레임 메모리(111)는 적어도 한 프레임 기간에 대응하는 계조들을 저장할 수 있다. 프레임 메모리(111)는 제1 화소행의 제1 도트들(DT1)에 대한 제1 라인 데이터(OLD) 및 제2 화소행의 제2 도트들(DT2)에 대한 제2 라인 데이터(ELD)를 제공할 수 있다.

공통 데이터 생성부(112a)는 제1 도트들(DT1) 및 제2 도트들(DT2)에 대해서 공통 라인 데이터(CLD)를 제공할 수 있다. 예를 들어, 공통 라인 데이터(CLD)는 제1 라인 데이터(OLD) 및 제2 라인 데이터(ELD)에 기초하여 생성될 수 있다. 예를 들어, 공통 라인 데이터(CLD)는 제1 라인 데이터(OLD) 및 제2 라인 데이터(ELD)의 평균 값 또는 메디안 값(median value)일 수 있다. 공통 라인 데이터(CLD)에서, 각 도트 쌍의 제1 도트(DT1) 및 제2 도트(DT2)는 동일한 색상에 대해서 동일한 계조를 가질 수 있다.

데이터 구동부(12)는 제1 서브 프레임 기간 동안 제1 화소행의 제1 도트들에 제1 데이터 전압들을 공급할 수 있다. 또한, 데이터 구동부(12)는 제2 서브 프레임 기간 동안 제1 도트들과 인접한 제2 화소행의 제2 도트들에 제2 데이터 전압들을 공급할 수 있다. 이때, 제1 데이터 전압들 및 제2 데이터 전압들은 공통 라인 데이터(CLD)에 기초할 수 있다. 이에 따라, 제1 데이터 전압들 및 제2 데이터 전압들은 동일한 색상에 대해서 서로 동일할 수 있다. 예를 들어, 적색인 제1 화소(PX11) 및 제2 화소(PX23)에 동일한 데이터 전압들이 공급되고, 녹색인 제1 화소(PX12) 및 제2 화소(PX22)에 동일한 데이터 전압들이 공급되고, 청색인 제1 화소(PX13) 및 제2 화소(PX21)에 동일한 데이터 전압들이 공급되고, 녹색인 제1 화소(PX14) 및 제2 화소(PX24)에 동일한 데이터 전압들이 공급될 수 있다.

본 실시예에 따르면, 인접한 화소행들의 도트 쌍들에 동일한 데이터 전압들을 공급함으로써, 제2 프레임 기간들 동안 평균 휘도 파형(AVG)이 급격하게 변화하는 것을 방지할 수 있다.

도 19 내지 도 21은 본 발명의 다른 실시예들에 따른 타이밍 제어부를 설명하기 위한 도면이다.

도 19를 참조하면, 타이밍 제어부(11b)는, 타이밍 제어부(11a)를 기준으로, 엣지 검출부(113)를 더 포함할 수 있다.

엣지 검출부(113)는 프레임 메모리(111)에 저장된 입력 이미지(IMG1)의 엣지(edge)를 검출할 수 있다. 엣지는 입력 이미지(IMG1)에서 테두리 선과 같이 계조들이 급격히 변하는 부분일 수 있다. 예를 들어, 제1 화소행의 계조들 및 인접한 제2 화소행의 계조들의 차이가 기준 값 이상일 때, 제1 화소행 및 제2 화소행이 엣지에 해당한다고 결정할 수 있다. 엣지 검출부(113)는 검출된 엣지에 기반하여 엣지 정보(EDI)를 생성할 수 있다.

공통 데이터 생성부(112b)는 인접한 제1 화소행 및 제2 화소행이 검출된 엣지에 대응하지 않는 경우 제1 도트들(DT1) 및 제2 도트들(DT2)에 대해서 동일한 계조들(예를 들어, 공통 라인 데이터(CLD))을 제공할 수 있다. 이에 따라, 인접한 제1 화소행 및 제2 화소행이 엣지를 표시하지 않는 경우, 데이터 구동부(12)가 제1 서브 프레임 기간 동안 제1 화소행의 제1 도트들(DT1)에 공급하는 제1 데이터 전압들과 제2 서브 프레임 기간 동안 제1 도트들(DT1)과 인접한 제2 화소행의 제2 도트들(DT2)에 공급하는 제2 데이터 전압들은 동일한 색상에 대해서 서로 동일할 수 있다.

한편, 공통 데이터 생성부(112b)는 인접한 제1 화소행 및 제2 화소행이 검출된 엣지에 대응하는 경우 제1 도트들(DT1) 및 제2 도트들(DT2)에 대해서 입력 이미지(IMG1)의 계조들을 제공할 수 있다. 즉, 공통 데이터 생성부(112b)는 제1 라인 데이터(OLD)를 제1 도트들(DT1)에 대해 제공하고, 제2 라인 데이터(ELD)를 제2 도트들(DT2)에 대해 제공할 수 있다. 이에 따라, 인접한 제1 화소행 및 제2 화소행이 엣지를 표시하는 경우, 제1 데이터 전압들 및 제2 데이터 전압들은 동일한 색상에 대해서 서로 다를 수 있다. 이로써, 이미지의 엣지가 흐릿해지는 것을 방지할 수 있다.

도 20을 참조하면, 타이밍 제어부(11b')는, 타이밍 제어부(11b)를 기준으로, 엣지 강화부(114)를 더 포함할 수 있다.

엣지 강화부(114)는 입력 이미지(IMG1)의 엣지가 강조되도록 입력 이미지(IMG1)를 변환활 수 있다. 이로써, 공통 라인 데이터(CLD)에 의해서 엣지가 흐릿해지는 것을 미리 보완할 수 있다. 공통 데이터 생성부(112b)는 인접한 제1 화소행 및 제2 화소행이 검출된 엣지에 대응하는 경우, 제1 도트들(DT1) 및 제2 도트들(DT2)에 대해서, 엣지 강화부(114)에 의해 변환된 입력 이미지(IMG1)의 계조들을 제공할 수 있다.

도 21을 참조하면, 타이밍 제어부(11c)는, 타이밍 제어부(11b')를 기준으로, 패턴 검출부(115)를 더 포함할 수 있다.

패턴 검출부(115)는 변환된 입력 이미지(IMG1)가 미리 저장된 패턴에 대응하는 지에 대한 패턴 정보(PTI)를 생성할 수 있다. 미리 저장된 패턴은 가로줄 무늬 패턴(또는 Horizontal stripe pattern) 등의 워스트 패턴(worst pattern)일 수 있다.

표시 장치(10)는 변환된 입력 이미지(IMG1)가 미리 저장된 패턴에 대응하는 경우, 제1 프레임 기간들을 포함하는 제1 표시 모드로 동작할 수 있다. 한편, 표시 장치(10)는 변환된 입력 이미지(IMG1)가 미리 저장된 패턴에 대응하지 않는 경우, 제2 프레임 기간들을 포함하는 제2 표시 모드로 동작할 수 있다.

이에 따라, 본 발명의 실시예들의 제2 표시 모드가 적용되는 경우 오히려 플리커가 악화되는 워스트 패턴에 대해서는, 표시 장치(10)가 제1 표시 모드로 구동될 수 있다.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

13: 주사 구동부
ST1~ST4: 스테이지들
CKL1~CKL4: 클록 라인들
SL1~SL4: 주사 라인들
FLML: 주사 시작 라인

Claims

제1 주사 라인들과 연결된 제1 화소행들 및 상기 제1 화소행들과 교번하고 제2 주사 라인들과 연결된 제2 화소행들을 포함하는 화소부;
상기 제1 주사 라인들과 연결된 제1 스테이지들 및 상기 제2 주사 라인들과 연결된 제2 스테이지들을 포함하는 주사 구동부; 및
동일한 데이터 라인들을 통해서 상기 제1 화소행들 및 상기 제2 화소행들과 연결된 데이터 구동부를 포함하고,
상기 제1 스테이지들은 제1 클록 라인들에 연결되고,
상기 제2 스테이지들은 상기 제1 클록 라인들과 다른 제2 클록 라인들에 연결되고,
상기 제1 스테이지들 중 제1 시작 스테이지 및 상기 제2 스테이지들 중 제2 시작 스테이지는 동일한 주사 시작 라인에 연결되고,
상기 제1 시작 스테이지를 제외한 각각의 상기 제1 스테이지들은 이전 제1 스테이지의 제1 주사 라인에 연결되고,
상기 제2 시작 스테이지를 제외한 각각의 상기 제2 스테이지들은 이전 제2 스테이지의 제2 주사 라인에 연결되는,
표시 장치.
제1 항에 있어서,
각각의 제1 프레임 기간 동안, 상기 주사 구동부는 상기 제1 주사 라인들 및 상기 제2 주사 라인들에 교번하여 턴-온 레벨의 주사 신호들을 인가하는,
표시 장치.
제2 항에 있어서,
각각의 제2 프레임 기간 중 제1 서브 프레임 기간 동안, 상기 주사 구동부는 상기 제1 주사 라인들에 턴-온 레벨의 주사 신호들을 인가하고, 상기 제2 주사 라인들에 턴-오프 레벨의 주사 신호들을 유지하고,
각각의 상기 제2 프레임 기간 중 제2 서브 프레임 기간 동안, 상기 주사 구동부는 상기 제2 주사 라인들에 턴-온 레벨의 주사 신호들을 인가하고, 상기 제1 주사 라인들에 턴-오프 레벨의 주사 신호들을 유지하는,
표시 장치.
제3 항에 있어서,
상기 제2 프레임 기간은 상기 제1 프레임 기간보다 긴,
표시 장치.
제4 항에 있어서,
상기 제2 프레임 기간은 상기 제1 프레임 기간의 정수 배인,
표시 장치.
제3 항에 있어서,
상기 제1 프레임 기간 동안, 상기 제1 클록 라인들에 턴-온 레벨의 제1 클록 신호들을 인가하고, 상기 제2 클록 라인들에 턴-온 레벨의 제2 클록 신호들을 인가하고,
상기 제1 클록 신호들 및 상기 제2 클록 신호들은 서로 다른 위상을 갖는,
표시 장치.
제6 항에 있어서,
상기 제1 서브 프레임 기간 동안, 상기 제1 클록 라인들에 턴-온 레벨의 상기 제1 클록 신호들을 인가하고, 상기 제2 클록 라인들에 턴-오프 레벨의 상기 제2 클록 신호들을 유지하고,
상기 제2 서브 프레임 기간 동안, 상기 제2 클록 라인들에 턴-온 레벨의 상기 제2 클록 신호들을 인가하고, 상기 제1 클록 라인들에 턴-오프 레벨의 상기 제1 클록 신호들을 유지하는,
표시 장치.
제7 항에 있어서,
상기 제1 프레임 기간 및 상기 제1 서브 프레임 기간에서, 상기 제1 클록 라인들에 턴-온 레벨의 상기 제1 클록 신호들을 인가하는 주기가 서로 동일한,
표시 장치.
제8 항에 있어서,
상기 제1 프레임 기간 및 상기 제2 서브 프레임 기간에서, 상기 제2 클록 라인들에 턴-온 레벨의 상기 제2 클록 신호들을 인가하는 주기가 서로 동일한,
표시 장치.
제9 항에 있어서,
상기 제1 프레임 기간 및 상기 제1 서브 프레임 기간에서, 상기 제1 주사 라인들에 턴-온 레벨의 상기 제1 주사 신호들을 인가하는 주기가 서로 동일한,
표시 장치.
제10 항에 있어서,
상기 제1 프레임 기간 및 상기 제2 서브 프레임 기간에서, 상기 제2 주사 라인들에 턴-온 레벨의 상기 제2 주사 신호들을 인가하는 주기가 서로 동일한,
표시 장치.
제7 항에 있어서,
상기 제1 서브 프레임 기간에서 상기 제1 클록 라인들에 턴-온 레벨의 상기 제1 클록 신호들을 인가하는 주기는 상기 제1 프레임 기간에서 턴-온 레벨의 상기 제1 클록 신호들을 인가하는 주기보다 짧은,
표시 장치.
제12 항에 있어서,
상기 제2 서브 프레임 기간에서 상기 제2 클록 라인들에 턴-온 레벨의 상기 제2 클록 신호들을 인가하는 주기는 상기 제1 프레임 기간에서 턴-온 레벨의 상기 제2 클록 신호들을 인가하는 주기보다 짧은,
표시 장치.
제13 항에 있어서,
상기 제1 서브 프레임 기간에서 상기 제1 주사 라인들에 턴-온 레벨의 상기 제1 주사 신호들을 인가하는 주기는 상기 제1 프레임 기간에서 턴-온 레벨의 상기 제1 주사 신호들을 인가하는 주기보다 짧은,
표시 장치.
제14 항에 있어서,
상기 제2 서브 프레임 기간에서 상기 제2 주사 라인들에 턴-온 레벨의 상기 제2 주사 신호들을 인가하는 주기는 상기 제1 프레임 기간에서 턴-온 레벨의 상기 제2 주사 신호들을 인가하는 주기보다 짧은,
표시 장치.
제13 항에 있어서,
상기 제1 서브 프레임 기간 및 상기 제2 서브 프레임 기간 중 적어도 일부 기간 동안 상기 데이터 구동부는 파워-오프되는,
표시 장치.
제3 항에 있어서,
상기 데이터 구동부가 상기 제1 서브 프레임 기간 동안 제1 화소행의 제1 도트들(dots)에 공급하는 제1 데이터 전압들과 상기 제2 서브 프레임 기간 동안 상기 제1 도트들과 인접한 제2 화소행의 제2 도트들에 공급하는 제2 데이터 전압들은 동일한 색상에 대해서 서로 동일하고,
상기 제1 도트들 및 상기 제2 도트들 각각은 적어도 2 개의 서로 다른 색상의 화소들을 포함하는,
표시 장치.
제3 항에 있어서,
인접한 제1 화소행 및 제2 화소행이 엣지(edge)를 표시하지 않는 경우, 상기 데이터 구동부가 상기 제1 서브 프레임 기간 동안 상기 제1 화소행의 제1 도트들에 공급하는 제1 데이터 전압들과 상기 제2 서브 프레임 기간 동안 상기 제1 도트들과 인접한 제2 화소행의 제2 도트들에 공급하는 제2 데이터 전압들은 동일한 색상에 대해서 서로 동일하고,
인접한 상기 제1 화소행 및 상기 제2 화소행이 엣지를 표시하는 경우, 상기 제1 데이터 전압들 및 상기 제2 데이터 전압들은 동일한 색상에 대해서 서로 다르고,
상기 제1 도트들 및 상기 제2 도트들 각각은 적어도 2 개의 서로 다른 색상의 화소들을 포함하는,
표시 장치.
제18 항에 있어서,
상기 주사 구동부 및 상기 데이터 구동부에 제어 신호를 공급하는 타이밍 제어부를 더 포함하고,
상기 타이밍 제어부는:
입력 이미지를 저장하는 프레임 메모리;
상기 입력 이미지의 엣지가 강조되도록 상기 입력 이미지를 변환하는 엣지 강화부;
변환된 상기 입력 이미지의 상기 엣지를 검출하는 엣지 검출부; 및
인접한 상기 제1 화소행 및 상기 제2 화소행이 검출된 상기 엣지에 대응하지 않는 경우 상기 제1 도트들 및 상기 제2 도트들에 대해서 동일한 계조들을 제공하고, 인접한 상기 제1 화소행 및 상기 제2 화소행이 검출된 상기 엣지에 대응하는 경우 상기 제1 도트들 및 상기 제2 도트들에 대해서 변환된 상기 입력 이미지의 계조들을 제공하는 공통 데이터 생성부를 포함하는,
표시 장치.
제19 항에 있어서,
상기 타이밍 제어부는, 변환된 상기 입력 이미지가 미리 저장된 패턴에 대응하는 지에 대한 패턴 정보를 생성하는 패턴 검출부를 더 포함하고,
상기 입력 이미지가 상기 패턴에 대응하는 경우, 표시 장치는 상기 제1 프레임 기간을 포함하는 제1 표시 모드로 동작하고,
상기 입력 이미지가 상기 패턴에 대응하지 않는 경우, 상기 표시 장치는 상기 제2 프레임 기간을 포함하는 제2 표시 모드로 동작하는,
표시 장치.