KR20220055401A - 인접 메모리 셀 간섭 완화 - Google Patents

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KR20220055401A
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Abstract

제어 다이 상의 제어 회로는 메모리 다이 상의 타겟 메모리 셀들에 대한 인접 메모리 셀들에 의해 야기되는 간섭을 보상한다. 보상은 인접 메모리 셀들의 데이터 상태들에 기초할 수 있다. 데이터 래치들은 메모리 셀들의 데이터 상태들을 저장하는 데 사용될 수 있다. 그러나, 타겟 메모리 셀들을 판독하는 것은 데이터 래치들 내의 인접 메모리 셀들의 데이터 상태들을 오버라이팅할 수 있다. 제어 다이는 타겟 메모리 셀들을 감지하기 전에(예를 들어, 타겟 셀들 내의 코드워드의 디코딩 에러 이전에) 인접 메모리 셀들에 대한 데이터 상태 정보를 저장할 수 있다. 제어 다이에 대한 데이터 상태 정보를 저장하는 것은 메모리 다이의 저장 요건들을 감소시키고, 타겟 메모리 셀들 내의 코드워드를 디코딩하는 것에 실패하는 경우 인접 메모리 셀들을 다시 감지할 필요성을 완화시킨다.

Description

인접 메모리 셀 간섭 완화{ADJACENT MEMORY CELL INTERFERENCE MITIGATION}
우선권 주장
본 출원은, Bazarsky 등에 의해 2020년 10월 26일에 출원되고 발명의 명칭이 "ADJACENT MEMORY CELL INTERFERENCE MITIGATION"인 미국 가특허 출원 제63/105,696호로부터의 우선권을 주장하며, 상기 출원은 본 명세서에 전체적으로 참고로 포함된다.
휴대용 소비자 전자 디바이스들에 대한 수요의 강한 성장은 고용량 저장 디바이스들에 대한 필요성을 이끌고 있다. 플래시 메모리와 같은 비휘발성 반도체 메모리 디바이스들(본 명세서에서 "비휘발성 저장 시스템들" 또는 "비휘발성 메모리 시스템들"로 또한 지칭됨)은 디지털 정보 저장 및 교환에 대한 계속 증가하는 요구들을 충족시키기 위해 널리 사용된다. 그들의 휴대성, 다목적성 및 견고한 설계는, 그들의 높은 신뢰도 및 대용량성과 함께, 그러한 메모리 디바이스들이, 예를 들어 디지털 카메라들, 디지털 뮤직 플레이어들, 비디오 게임 콘솔들, PDA들, 셀룰러 전화기들, 및 데스크톱, 랩톱 및 노트패드 컴퓨터들을 포함한 매우 다양한 호스트 전자 디바이스들에서 사용하기에 이상적이 되게 하였다. 전형적으로, 호스트 전자 디바이스들은 비휘발성 저장 시스템에 전력을 제공한다.
비휘발성 반도체 메모리 디바이스들은 데이터를 저장하도록 프로그래밍될 수 있는 비휘발성 메모리 셀들을 포함한다. 전형적으로, 메모리 셀들은 다수의 데이터 상태들로 프로그래밍된다. 더 많은 수의 데이터 상태들을 사용하는 것은 메모리 셀당 더 많은 비트들이 저장될 수 있게 한다. 예를 들어, 4개의 데이터 상태들이 메모리 셀당 2개의 비트들을 저장하는 데 사용될 수 있고, 8개의 데이터 상태들이 메모리 셀당 3개의 비트들을 저장하기 위해 사용될 수 있고, 16개의 데이터 상태들이 메모리 셀당 4개의 비트들을 저장하는 데 사용될 수 있다. 메모리 셀들로부터 다시 데이터를 판독하기 위해, 메모리 셀이 현재 어느 데이터 상태에 있는지를 결정하기 위해 판독 기준 전압들을 사용하는 것이 전형적이다.
다중 상태 메모리 아키텍처들로부터 기인하는 용량에서의 이득들에 더하여, 소비자들은 메모리 셀들의 물리적 치수들을 꾸준히 스케일링 다운(scaling down)하는 이력의 결과로서 상당한 이점들을 보았다. 더 작은 메모리 셀들은 주어진 다이 영역에 더 조밀하게 패킹되어, 사용자가 더 오래된 메모리 기술과 동일한 가격에 대해 더 많은 메모리 용량에 액세스하도록 허용할 수 있다. 고정된 다이 크기에 대한 더 높은 메모리 용량의 이점을 달성하기 위해, 이러한 더 작은 메모리 셀들은 함께 더 밀접하게 패킹되어야 한다. 그러나, 그렇게 하는 것은 보다 많은 수의 동작 에러들을 초래할 수 있다. 에러들은 데이터를 복구하기 위한 프로세싱 시간들을 증가시킬 수 있거나, 또는 일부 경우들에 저장된 데이터의 손상을 초래할 수 있다.
일단 메모리 셀이 프로그래밍되면, 그의 프로그래밍 상태가 높은 신뢰도로 다시 판독될 수 있는 것이 중요하다. 그러나, 감지된 프로그래밍 상태는 때때로 인접 메모리 셀로부터의 간섭을 포함하는 인자들로 인해 의도된 프로그래밍 상태로부터 변할 수 있다. 인접 메모리 셀로부터의 이러한 간섭은 더 작은 메모리 셀들이 함께 더 밀접하게 패킹되는 경우 증가한다.
유사한 도면번호의 요소들은 상이한 도면들 내의 공통 컴포넌트들을 지칭한다.
도 1a는 호스트에 접속된 저장 시스템의 일 실시예의 블록도이다.
도 1b는 프론트 엔드 프로세서 회로의 일 실시예의 블록도이다.
도 2a는 백 엔드 프로세서 회로의 일 실시예의 블록도이다.
도 2b는 메모리 패키지의 일 실시예의 블록도이다.
도 3a는 집적 메모리 조립체의 일 실시예의 기능 블록도이다.
도 3b는 집적 메모리 조립체의 판독/기록 회로들 및 ECC의 일 실시예의 블록도이다.
도 4는 감지 블록의 일 실시예를 도시한 블록도이다.
도 5a는 기판 상에 적층된 집적 메모리 조립체의 일 실시예의 측면도를 도시한다.
도 5b는 기판 상에 적층된 집적 메모리 조립체의 일 실시예의 측면도를 도시한다.
도 6은 메모리 구조물을 포함할 수 있는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부분의 사시도이다.
도 6a는 메모리 구조물의 하나의 예시적인 조직을 설명하는 블록도이다.
도 6b는 메모리 구조물로부터의 하나의 블록의 일부분의 평면도를 도시하는 블록도이다.
도 6c는 도 6b의 라인 AA를 따르는 단면도를 보여주는 3차원 메모리 구조물의 일 실시예의 일부분을 도시한다.
도 6d는 수직 컬럼(632)의 일부분을 포함하는 도 6c의 영역(629)의 단면도를 도시한다.
도 7은 각각의 메모리 셀이 4 비트의 데이터를 저장할 때 메모리 어레이에 대한 예시적인 임계 전압 분포들을 예시한다.
도 8은 타겟 셀에 대한 인접 셀의 간섭의 개념을 그래프로 설명한다.
도 9는 타겟 워드 라인 상의 메모리 셀들의 조건들을 결정하기 위해 인접 워드 라인으로부터 저장된 상태 정보를 사용하는 프로세스의 흐름도의 일 실시예를 도시한다.
도 10은 각각의 타겟 메모리 셀에 대한 하드 비트 및 소프트 비트 둘 모두를 결정하기 위해 저장된 데이터 상태 정보를 사용하는 프로세스의 일 실시예의 흐름도이다.
도 11은 판독 기준 전압들이 저장된 데이터 상태 정보에 기초하는 메모리 셀들을 판독하는 프로세스의 일 실시예의 흐름도이다.
도 12는 소프트 비트 기준 전압들이 저장된 데이터 상태 정보에 기초하는 메모리 셀들로부터 소프트 비트들을 판독하는 프로세스의 일 실시예의 흐름도이다.
도 13a는 인접 메모리 셀들에 대한 데이터 상태 정보를 저장하는 프로세스의 일 실시예를 도시한 흐름도이다.
도 13b는 타겟 메모리 셀들에 보상을 제공하기 위해 데이터 상태 정보를 사용하는 프로세스의 일 실시예를 도시하는 흐름도이다.
도 14는 타겟 메모리 셀들로부터 판독된 데이터의 등화를 적용하는 프로세스의 일 실시예의 흐름도이다.
이제, 본 기술은, 실시예들에서 비휘발성 저장 시스템에서 인접 워드 라인 간섭 완화와 관련되는 도면들을 참조하여 기술될 것이다. 비휘발성 저장 시스템들에서의 기본 저장 유닛은 메모리 셀이다. 타겟 메모리 셀 내의 전하 트랩 층과 같은 전하 저장 영역에 의해 저장된 겉보기 전하에서의 시프트들은 하나 이상의 인접 메모리 셀들에 의해 저장된 전하에 기초한 간섭으로 인해 발생할 수 있다. 시프트를 고려하기 위해, 인접 셀들의 상이한 가능한 조건들에 기초하여 상이한 보상들이 적용될 수 있다.
일 실시예에서, 비휘발성 저장 시스템은 비휘발성 메모리 셀들을 포함하는 메모리 다이 및 메모리 셀들의 메모리 동작들(예컨대, 판독, 기록, 소거)에 대한 칩 레벨 제어를 제공하는 제어 회로를 포함하는 제어 다이를 갖는다. 메모리 셀들로부터의 별개의 다이 상에 칩 레벨 제어 회로를 배치하는 것은 다수의 이점들을 제공한다. 메모리 셀들 및 칩 레벨 제어 회로가 동일한 다이 상에 존재하는 대안적인 설계에서의 기본 트레이드오프(basic trade-off)는 메모리 셀들에 대해 할애하는 영역의 양 및 칩 레벨 제어 회로에 대해 할애하는 영역의 양이다. 이러한 트레이드오프는 종종 칩 레벨 제어 회로의 기능을 제한할 필요성으로 이어진다. 또한, 트레이드오프는 종종, 감지 메모리 셀들로부터의 정보를 일시적으로 저장하는 데 사용되는 데이터 래치들(data latches)과 같은 매우 제한된 양의 저장을 초래한다.
메모리 셀들로부터 별개의 다이 상에 칩 레벨 제어 회로를 배치하는 다른 이점은 상이한 프로세싱 기술들이 사용될 수 있다는 것이다. 예를 들어, NAND와 같은 일부 메모리 셀들은 NMOS 구조물을 사용하는 반면, 칩 레벨 제어 회로는 종종 CMOS 기반이다. 예를 들어, 상태 머신 내의 감지 증폭기 회로들, 전하 펌프들, 및 로직 요소들과 같은 칩 레벨 제어 회로는 종종 PMOS 디바이스들을 채용한다. CMOS 다이를 제조하기 위한 프로세싱 동작들은 많은 태양들에서 NMOS NAND 메모리 또는 다른 NMOS 메모리 셀 기술들을 위해 최적화된 프로세싱 동작들과는 상이할 것이다. 메모리 다이는 NMOS 기반 메모리 어레이 구조물에 대해 최적화될 수 있으며, 이 때 제어 다이는 CMOS 요소들 및 CMOS 프로세싱을 위해 최적화된다. 더욱이, 별개의 제어 다이를 갖는 것은 칩 레벨 제어 회로에 대한 더 많은 공간을 허용하며, 이는, 메모리 셀들을 보유하는 동일한 다이로 제한된 경우 쉽게 통합될 수 없는 추가적인 능력들을 포함할 수 있다.
일 실시예에서, 보상은 메모리 다이 상의 비휘발성 메모리 셀들에 접속하도록 구성된 제어 다이 상의 제어 회로에 의해 적용된다. 일 실시예에서, 제어 회로는 타겟 메모리 셀들에 대해 인접 메모리 셀들에 의해 야기되는 간섭을 보상한다. 일부 실시예들에서, 보상은 인접 메모리 셀들의 데이터 상태들에 기초한다. 보상은 인접 메모리 셀들이 타겟 메모리 셀들을 판독하기 전에 판독되는 순차적인 판독 동안 수행될 수 있다. 일부 실시예들에서, 데이터 래치들은 메모리 셀들의 데이터 상태들을 저장하는 데 사용된다. 그러나, 타겟 메모리 셀들을 판독하는 것은 데이터 래치들 내의 인접 메모리 셀들의 데이터 상태 정보를 오버라이팅할 수 있다.
제어 다이는 메모리 다이 내의 타겟 워드 라인에 인접한 워드 라인에 접속된 인접 메모리 셀들을 감지하는 제어 회로를 갖는다. 제어 회로는 그들 메모리 셀들을 감지하는 것에 기초하여 인접 메모리 셀들에 대한 데이터 상태 정보를 저장한다. 제어 회로는 저장된 데이터 상태 정보에 기초하여 타겟 워드 라인에 접속된 타겟 비휘발성 메모리 셀들의 조건들을 결정한다. 일 실시예에서, 제어 회로는 인접 메모리 셀 다이에 의해 야기되는 간섭에 대한 보상을 적용하기 위해 저장된 데이터 상태 정보를 사용한다. 일부 실시예들에서, 데이터 상태 정보는 타겟 메모리 셀들 내의 데이터가 성공적으로 디코딩되지 않은 복구 프로세스 동안 사용된다.
제어 다이 상의 인접 메모리 셀들로부터 데이터 상태 정보를 저장하는 것은, 예를 들어, 타겟 메모리 셀들 내의 데이터가 성공적으로 디코딩되지 않은 경우, 인접 메모리 셀들을 다시 감지할 필요성을 완화시킨다. 따라서, 시간은 타겟 메모리 셀들로부터 데이터를 복구하는 프로세스 동안 절약된다. 그러나, 저장된 데이터 상태 정보는 타겟 메모리 셀들의 제1 감지 동안 사용될 수 있다는 것에 유의한다. 즉, 저장된 데이터 상태 정보는 타겟 셀들에서 데이터를 디코딩하는 것에 대한 사전 실패 없이 타겟 셀들을 판독하는 데 사용될 수 있다.
동일한 다이 상의 메모리 셀들 및 칩 레벨 제어 회로 둘 모두를 갖는 아키텍처에서 인접 메모리 셀들로부터 데이터 상태 정보를 저장하는 것은 비실용적일 수 있다. 전술한 바와 같이, 그러한 아키텍처에서, 데이터 래치들과 같은 저장소를 위한 메모리 다이 상에 매우 제한된 양의 공간이 전형적으로 존재한다. 그러나, 칩 레벨 제어 회로를 별개의 제어 다이 상에 배치함으로써, 데이터 래치들과 같은 저장소를 위한 제어 다이 상에 더 많은 공간이 있을 수 있다. 따라서, 제어 다이 상의 그러한 저장소는 인접 메모리 셀들의 데이터 상태 정보를 저장하는 데 사용될 수 있다.
일부 실시예들에서, 데이터 래치들은 인접 메모리 셀들을 감지하는 것으로부터 감지 정보를 저장하는 데 사용된다. 이어서, 타겟 메모리 셀들 이전의 인접 메모리 셀들을 감지하는 순차적 판독에서 타겟 메모리 셀들을 감지하기 전에, 인접 메모리 셀들에 대한 상태 정보가 제어 다이 상에 저장된다. 타겟 메모리 셀들이 감지될 때, 타겟 메모리 셀들로부터의 감지 정보는 데이터 래치들 내의 인접 메모리 셀들로부터의 감지 정보를 오버라이팅할 수 있다. 그러나, 저장된 상태 정보는 예를 들어 에러 복구 프로세스 동안 타겟 메모리 셀들을 감지할 때 보상을 적용하는 데 사용될 수 있다. 인접 메모리 셀들에 대한 상태 정보가 저장되지 않으면, 타겟 메모리 셀들을 감지할 때 보상을 적용할 수 있도록 하는 상태 정보를 획득하기 위해 인접 메모리 셀들을 재판독하는 데 시간(및 전력)이 사용될 것이다.
제어 다이는 타겟 메모리 셀들에서의 데이터의 판독과 관련하여 보상을 적용하기 위해 다수의 방식들로 인접 메모리 셀들의 상태 정보를 사용할 수 있다. 일 실시예에서, 보상은 타겟 메모리 셀들에 접속된 워드 라인에 상이한 판독 기준 전압들을 인가하고, 이어서 각각의 판독 기준 전압에 대해 각각의 타겟 메모리 셀을 감지하는 것을 포함한다. 따라서, 각각의 기준 전압에 대한 감지 데이터는 각각의 타겟 메모리 셀에 대해 초기에 생성된다. 제어 다이는 인접 메모리 셀의 상태에 기초하여 각각의 타겟 메모리 셀에 대해 어느 감지 데이터를 사용할지를 선택한다. 따라서, 판독 기준 전압은 인접 메모리 셀로부터의 간섭을 보상하도록 선택될 수 있다.
일 실시예에서, 제어 다이는 타겟 메모리 셀들로부터 감지되는 데이터에 등화를 적용하며, 여기서 등화는 인접 메모리 셀들의 상태에 기초한다. 등화는 인접 메모리 셀들로부터의 간섭을 보상하기 위해 사용될 수 있다. 제어 다이가, 예를 들어 등화를 수행하기 위해 메모리 제어기에 감지된 데이터 또는 상태 정보를 전송할 필요가 없다는 것에 유의한다.
본 발명은 많은 상이한 형태들로 구현될 수 있고 본 명세서에서 기술되는 실시예들로 제한되는 것으로 해석되어서는 안 된다는 것이 이해된다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하도록 그리고 본 발명을 당업자에게 충분히 전달하도록 제공된다. 실제로, 본 발명은 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 범주 및 사상 내에 포함되는 이러한 실시예들의 대안들, 수정들 및 등가물들을 포함하고자 한다. 더욱이, 본 발명의 아래의 상세한 설명에서, 많은 구체적인 세부사항들이 본 발명의 철저한 이해를 제공하기 위해 기술된다. 그러나, 본 발명이 그러한 구체적인 세부사항들 없이 실시될 수 있다는 것은 당업자에게 명백할 것이다.
도 1a 내지 도 6d는 본 명세서에 개시된 기술을 구현하는 데 사용될 수 있는 저장 시스템의 일례를 설명한다.
도 1a는 호스트(120)에 접속된 저장 시스템(100)의 일 실시예의 블록도이다. 저장 시스템(100)은 본 명세서에 개시된 기술을 구현할 수 있다. 많은 상이한 유형들의 저장 시스템들이 본 명세서에 개시된 기술과 함께 사용될 수 있다. 하나의 예시적인 저장 시스템은 솔리드 스테이트 드라이브("SSD")이지만; 다른 유형들의 저장 시스템들이 또한 사용될 수 있다. 저장 시스템(100)은 메모리 제어기(102), 데이터를 저장하기 위한 메모리 패키지(104), 및 국부적 메모리(예컨대, DRAM/ReRAM)(106)를 포함한다. 메모리 제어기(102)는 프론트 엔드 프로세서 회로(FEP)(110) 및 하나 이상의 백 엔드 프로세서 회로들(BEP)(112)을 포함한다. 일 실시예에서, FEP(110) 회로는 ASIC 상에서 구현된다. 일 실시예에서, 각각의 BEP 회로(112)는 별개의 ASIC 상에서 구현된다. BEP 회로들(112) 및 FEP 회로(110) 각각에 대한 ASIC들은 메모리 제어기(102)가 시스템 온 칩(System on a Chip, SoC)으로서 제조되도록 동일한 반도체 상에 구현된다. FEP(110) 및 BEP(112) 둘 모두는 자신들만의 프로세서들을 포함한다. 일 실시예에서, FEP(110) 및 BEP(112)는 FEP(110)가 마스터(master)이고 각각의 BEP(112)가 슬레이브(slave)인 마스터 슬레이브 구성으로 작동한다. 예를 들어, FEP 회로(110)는 메모리 관리(예컨대, 가비지 수집, 마모 레벨링 등), 논리-물리 어드레스 변환, 호스트와의 통신, DRAM(국부적 휘발성 메모리)의 관리 및 SSD의 전체 동작의 관리(또는 기타 비휘발성 저장 시스템)를 수행하는 플래시 변환 계층을 구현한다. BEP 회로(112)는 FEP 회로(110)의 요청으로 집적 메모리 조립체들/다이에서의 메모리 동작들을 관리한다. 일부 실시예들에서, 집적 메모리 조립체는 메모리 패키지로 지칭된다. 예를 들어, BEP 회로(112)는 판독, 소거 및 프로그래밍 프로세스들을 수행할 수 있다. 추가적으로, BEP 회로(112)는 버퍼 관리를 수행할 수 있고, FEP 회로(110)에 의해 요구되는 특정 전압 레벨들을 설정할 수 있고, 에러 정정(ECC)을 수행할 수 있고, 메모리 패키지들에 대한 토글 모드 인터페이스들을 제어할 수 있고, 등등을 할 수 있다. 일 실시예에서, 각각의 BEP 회로(112)는 그 자신의 메모리 패키지들의 세트를 담당한다. 메모리 제어기(102)는 제어 회로의 일례이다.
일 실시예에서, 복수의 메모리 패키지(104)가 있다. 각각의 메모리 패키지(104)는 하나 이상의 메모리 다이들을 포함할 수 있다. 일 실시예에서, 메모리 패키지(104) 내의 각각의 메모리 다이는 NAND 플래시 메모리(2차원 NAND 플래시 메모리 및/또는 3차원 NAND 플래시 메모리를 포함함)를 활용한다. 다른 실시예들에서, 메모리 패키지(104)는 다른 유형들의 메모리를 포함할 수 있는데; 예를 들어, 메모리 패키지는 위상 변화 메모리(Phase Change Memory, PCM) 메모리를 포함할 수 있다.
메모리 제어기(102)는 PCIe(PCI Express)를 통해 NVMe(NVM Express)를 구현하는 인터페이스(130)를 사용하여 호스트(120)와 통신한다. 저장 시스템100)과의 협업을 위해, 호스트(120)는 버스(128)를 통해 통신하는 호스트 프로세서(122), 호스트 메모리(124), 및 PCIe 인터페이스(126)를 포함한다. 호스트 메모리(124)는 호스트의 물리적 메모리이고, DRAM, SRAM, 비휘발성 메모리 또는 다른 유형의 저장장치일 수 있다. 호스트(120)는 저장 시스템(100)의 외부에 있고 그로부터 분리된다. 일 실시예에서, 저장 시스템(100)은 호스트(120)에 내장된다.
도 1b는 FEP 회로(110)의 일 실시예의 블록도이다. 도 1b는 호스트(120)와 통신하기 위한 PCIe 인터페이스(150) 및 PCIe 인터페이스와 통신하는 호스트 프로세서(152)를 도시한다. 호스트 프로세서(152)는 구현에 적합한 당업계에 공지된 임의의 유형의 프로세서일 수 있다. 호스트 프로세서(152)는 네트워크-온-칩(NOC)(154)과 통신한다. NOC는 통상적으로 SoC 내의 코어들 사이의, 집적 회로 상의 통신 서브시스템이다. NOC들은 동기 및 비동기 클록 도메인들에 걸쳐 있을 수 있거나, 또는 클록킹되지 않은 비동기 로직을 사용할 수 있다. NOC 기술은 온-칩 통신에 네트워킹 이론 및 방법들을 적용하고, 종래의 버스 및 크로스바 상호접속부를 통한 현저한 개선을 가져온다. NOC는 다른 설계들에 비해 SoC들의 확장성 및 복잡한 SoC들의 전력 효율을 개선한다. NOC의 배선들 및 링크들은 많은 신호들에 의해 공유된다. 높은 레벨의 병렬성(parallelism)이 달성되는데, 그 이유는 NOC 내의 모든 링크들이 상이한 데이터 패킷들에 대해 동시에 동작할 수 있기 때문이다. 따라서, 통합된 서브시스템들의 복잡도가 계속 증가하고 있음에 따라, NOC는 이전의 통신 아키텍처들(예컨대, 전용 P2P 신호 배선, 공용 버스, 또는 브리지들을 갖는 구분된 버스)에 비해 향상된 성능(예컨대, 처리율) 및 확장성을 제공한다. 메모리 프로세서(156), SRAM(160) 및 DRAM 제어기(162)는 NOC(154)에 접속되고 이와 통신한다. DRAM 제어기(162)는 DRAM(예컨대, DRAM(106))을 동작시키고 이와 통신하는 데 사용된다. SRAM(160)은 메모리 프로세서(156)에 의해 사용되는 국부적 RAM 메모리이다. 메모리 프로세서(156)는 FEP 회로를 실행하고 다양한 메모리 동작들을 수행하는 데 사용된다. 또한 2개의 PCIe 인터페이스들(164, 166)이 NOC와 통신한다. 도 1b의 실시예에서, 메모리 제어기(102)는 2개의 BEP 회로들(112)을 포함하고; 따라서, 2개의 PCIe 인터페이스들(164/166)이 있다. 각각의 PCIe 인터페이스는 BEP 회로들(112) 중 하나와 통신한다. 다른 실시예들에서, 2개 초과 또는 2개 미만의 BEP 회로들(112)이 있을 수 있고; 따라서, 2개 초과의 PCIe 인터페이스들이 있을 수 있다.
도 2a는 BEP 회로(112)의 일 실시예의 블록도이다. 도 2a는 FEP 회로(110)와 통신하기 위한(예컨대, 도 1b의 PCIe 인터페이스들(164, 166) 중 하나와 통신하기 위한) PCIe 인터페이스(200)를 도시한다. PCIe 인터페이스(200)는 2개의 NOC들(202, 204)과 통신한다. 일 실시예에서 2개의 NOC들은 하나의 큰 NOC로 조합될 수 있다. 각각의 NOC(202/204)는 XOR 엔진(224/254), ECC 엔진(226/256)을 통해 SRAM(230/260), 버퍼(232/262), 프로세서(220/250), 및 데이터 경로 제어기(222/252)에 접속된다.
ECC 엔진들(226/256)은 에러 정정을 수행하는 데 사용되며, 이는 당업계에 공지된 바와 같다. 본 명세서에서, ECC 엔진들(226/256)은 제어기 ECC 엔진들로 지칭될 수 있다. XOR 엔진들(224/254)은 데이터를 XOR하는 데 사용되어 프로그래밍 에러가 있는 경우에 복구될 수 있는 방식으로 데이터가 조합 및 저장될 수 있도록 한다. 일 실시예에서, XOR 엔진들(224/254)은 ECC 엔진(226/256)을 사용하여 디코딩될 수 없는 데이터를 복구할 수 있다.
데이터 경로 제어기(222)는 4개의 채널들을 통해 집적 메모리 조립체들과 통신하기 위해 메모리 인터페이스(228)에 접속된다. 따라서, 상단 NOC(202)는 집적 메모리 조립체들과 통신하기 위하여 4개의 채널들에 대한 메모리 인터페이스(228)와 연관되고, 저부 NOC(204)는 집적 메모리 조립체들과 통신하기 위하여 4개의 추가 채널들에 대한 메모리 인터페이스(258)와 연관된다. 일 실시예에서, 각각의 메모리 인터페이스(228/258)는 4개의 토글 모드 인터페이스들(TM 인터페이스), 4개의 버퍼들 및 4개의 스케줄러들을 포함한다. 채널들의 각각에 대하여 하나의 스케줄러, 버퍼 및 TM 인터페이스가 있다. 프로세서는 당업계에 공지된 임의의 표준 프로세서일 수 있다. 데이터 경로 제어기들(222/252)은 프로세서, FPGA, 마이크로프로세서 또는 다른 유형의 제어기일 수 있다. XOR 엔진들(224/254) 및 ECC 엔진들(226/256)은 하드웨어 가속기로 알려진 전용 하드웨어 회로들이다. 다른 실시예들에서, XOR 엔진들(224/254), ECC 엔진들(226/256)은 소프트웨어에서 구현될 수 있다. 스케줄러, 버퍼, 및 TM 인터페이스들은 하드웨어 회로들이다. 다른 실시예들에서, 메모리 인터페이스(메모리 다이들과 통신하기 위한 전기 회로)는 도 2a에 도시된 것과는 상이한 구조일 수 있다. 추가적으로, 도 1b 및 도 2a와 상이한 구조물들을 갖는 제어기들이 본 명세서에 설명된 기술과 함께 사용될 수 있다.
도 2b는 메모리 버스(데이터 라인들 및 칩 인에이블 라인들)(322)에 접속된 복수의 집적 메모리 조립체들(306)을 포함하는 메모리 패키지(104)의 일 실시예의 블록도이다. 각각의 집적 메모리 조립체는 제어 다이 및 하나 이상의 메모리 다이들을 갖는다. 메모리 다이들은 메모리 셀들을 포함한다. 제어 다이들은 메모리 구조물 상에서 칩 레벨 제어를 수행하기 위한 제어 회로를 포함한다. 데이터 버스(322)는 BEP 회로(112)의 TM 인터페이스와 통신하기 위한 토글 모드 인터페이스(228)에 접속된다(예컨대, 도 2a 참조). 일부 실시예들에서, 메모리 패키지는 메모리 버스 및 TM 인터페이스에 접속되는 소형 제어기를 포함할 수 있다. 메모리 패키지는 하나 이상의 집적 메모리 조립체들(306)을 가질 수 있다. 전체적으로, 메모리 패키지(104)는 8개 또는 16개의 메모리 다이를 가질 수 있지만; 다른 개수들의 메모리 다이가 또한 구현될 수 있다. 본 명세서에 설명된 기술은 임의의 특정 개수의 메모리 다이에 한정되지 않는다.
도 3a는 집적 메모리 조립체(306)의 일 실시예의 기능 블록도이다. 집적 메모리 조립체(306)는 저장 시스템(100) 내의 메모리 패키지(104)에 사용될 수 있다. 일 실시예에서, 집적 메모리 조립체(306)는 2개의 유형들의 반도체 다이(또는 더 간결하게, "다이")를 포함한다. 메모리 다이(302)는 메모리 구조물(326)을 포함한다. 메모리 구조물(326)은 비휘발성 메모리 셀들을 포함할 수 있다. 메모리 구조물(326)은 로우 디코더(도 3a에는 도시되지 않음)를 통해 워드 라인들에 의해, 그리고 컬럼 디코더(도 3a에는 도시되지 않음)를 통해 비트 라인들에 의해 어드레스가능하다. 디코더들은 메모리 다이(302) 또는 제어 다이(304) 상에 존재할 수 있다.
제어 다이(304)는 제어 회로(310)를 포함한다. 제어 회로(310) 내의 컴포넌트들은 전기 회로들이다. 제어 회로(310)는 메모리 다이의 칩 레벨 제어를 수행하도록 구성된다. 일부 실시예들에서, 제어 다이(304)는 메모리 다이(302) 내의 메모리 구조물(326)에 접속하도록 구성된다. 예를 들어, 제어 회로(310)는 메모리 다이(302) 내의 메모리 구조물(326) 내의 비휘발성 메모리 셀들에 접속되도록 구성된다. 일부 실시예들에서, 제어 회로(310)는 본 명세서에 개시된 바와 같이, 타겟 메모리 셀들에 대한 인접 메모리 셀들의 간섭을 보상하도록 구성된다. 일부 실시예들에서, 메모리 다이(302) 및 제어 다이(304)는 함께 부착(예컨대, 접합)된다. 제어 회로(310)는 상태 머신(312), 어드레스 디코더(314), 전력 제어 회로(316), 메모리 제어기 인터페이스(315), 저장 영역(318), 및 ECC 엔진(330)을 포함한다. 저장 영역(318)은 판독 기준 전압들과 같은 파라미터들을 저장할 수 있다. 일부 실시예들에서, 저장 영역(318)은 인접 메모리 셀들에 대한 상태 정보를 저장하는 데 사용된다. 이 상태 정보는 본 명세서에 개시된 바와 같이, 타겟 메모리 셀들 상의 인접 메모리 셀들의 인터페이스를 보상하는 데 사용될 수 있다.
제어 회로(310)는 또한 판독/기록 회로들(328)을 포함한다. 다른 실시예에서, 판독/기록 회로들(328)의 일부분은 제어 다이(304) 상에 위치되고, 판독/기록 회로들(328)의 일부분은 메모리 다이(302) 상에 위치된다. 판독/기록 회로들(328)은 다수의 감지 블록들을 포함하고, 다수의 메모리 셀들 내의 일정 페이지(또는 다수의 페이지들)의 데이터가 병렬로 판독 또는 프로그래밍되도록 허용할 수 있다. 일 실시예에서, 각각의 감지 블록은 감지 증폭기, 및 비트 라인에 접속된 래치들의 세트를 포함한다. 래치들은 기록될 데이터 및/또는 판독된 데이터를 저장한다. 감지 블록들은 비트 라인 드라이버들을 포함한다. 일부 실시예들에서, 래치들 중 일부는 인접 메모리 셀들로부터의 상태 정보를 저장하는 데 사용되며, 이는 타겟 메모리 셀들에 대한 인접 메모리 셀들의 간섭을 보상하는 데 사용될 수 있다.
커맨드들 및 데이터는 메모리 제어기 인터페이스(315)(또한 "통신 인터페이스"로 지칭됨)를 통해 제어기(102)와 제어 다이(304) 사이에서 전송된다. 메모리 제어기 인터페이스(315)는 메모리 제어기(102)와 통신하기 위한 전기 인터페이스이다. 메모리 제어기 인터페이스(315)의 예들은 토글 모드 인터페이스 및 오픈 NAND 플래시 인터페이스(Open NAND Flash Interface, ONFI)를 포함한다. 다른 I/O 인터페이스들이 또한 사용될 수 있다. 예를 들어, 메모리 제어기 인터페이스(315)는 메모리 제어기(102)에 대한 메모리 인터페이스(228/258)의 토글 모드 인터페이스들에 접속하는 토글 모드 인터페이스를 구현할 수 있다. 일 실시예에서, 메모리 제어기 인터페이스(315)는 통신 채널(322)(본 명세서에서 데이터 버스로 또한 지칭함)에 접속하는 입력 및/또는 출력(I/O) 핀들의 세트를 포함한다. 일 실시예에서, 통신 채널(322)은 토글 모드 인터페이스의 일부로서 메모리 제어기(102)에 접속된다.
제어 회로(310)는 메모리 구조물(326) 상에서 메모리 동작들(예컨대, 기록, 판독, 소거, 및 다른 것들)을 수행하기 위해 판독/기록 회로들(328)과 협력한다. 일 실시예에서, 제어 회로(310)는 상태 머신(312), 온-칩 어드레스 디코더(314), 전력 제어 모듈(316), 메모리 제어기 인터페이스(315) 및 저장 영역(318)을 포함한다. 상태 머신(312)은 메모리 동작들의 칩 레벨 제어를 제공한다. 일 실시예에서, 상태 머신(312)은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신(312)은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다. 일부 실시예들에서, 상태 머신(312)은 마이크로제어기 또는 마이크로프로세서에 의해 대체될 수 있다.
온-칩 어드레스 디코더(314)는 제어기(102)에 의해 사용되는 어드레스들 사이의 어드레스 인터페이스를 디코더들에 의해 사용되는 하드웨어 어드레스에 제공한다. 전력 제어 모듈(316)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 전력 제어 모듈(316)은 전압들을 생성하기 위한 전하 펌프들을 포함할 수 있다.
저장 영역(318)은 메모리 구조물(326)를 동작시키기 위한 파라미터들을 저장하는 데 사용될 수 있다. 저장 영역(318)은 휘발성 또는 비휘발성 메모리를 포함할 수 있다. 일부 실시예들에서, 파라미터들은 판독 기준 전압들을 포함한다. 메모리 구조물(326)은 메모리 구조물(326)을 동작시키기 위한 파라미터들의 사본을 또한 포함할 수 있는 저장 영역(326a)을 갖는다. 일부 실시예들에서, 파라미터들은 메모리 다이(302)가 파워 온될 때 저장 영역(326a)으로부터 저장 영역(318)으로 복사된다.
에러 정정 코드(ECC) 엔진(330)은 코드워드들을 디코딩하고 에러 정정하도록 구성된다. 본 명세서에서, ECC 엔진(330)은 온-다이 ECC 엔진으로 지칭될 수 있다. 일 실시예에서, 온-다이 ECC 엔진(330)은 메모리 제어기(102)로부터의 데이터 비트들을 데이터 비트들 및 패리티 비트들을 포함하는 코드워드들로 인코딩하도록 구성된다. 제어 회로는 메모리 구조물(326)에 코드워드들을 저장한다. 일 실시예에서, 온-다이 ECC 엔진(330)은 메모리 구조물(326)로부터 다시 판독되는 코드워드들을 디코딩하도록 구성된다. 일부 실시예들에서, 온-다이 ECC 엔진(330)은 본 명세서에 기술된 바와 같은 등화를 수행함으로써 타겟 메모리 셀들에 대한 인접 메모리 셀들의 간섭을 보상하도록 구성된다.
통로들(352)은 제어 회로(310) 내의 하나 이상의 컴포넌트들과 메모리 다이(302) 상의 메모리 구조물 사이의 통로들이다. 신호(예컨대, 전압, 전류)를 제공하기 위해 또는 수신하기 위해 통로가 사용될 수 있다. 통로는 전기 전도성 경로를 포함한다. 통로는 접합 패드, 금속 상호접속부, 비아, 트랜지스터, 전기 전도성 재료 및 전기 신호를 전송 또는 반송할 수 있는 다른 재료 중 하나 이상을 포함할 수 있지만, 이에 한정되지는 않는다. 메모리 구조물(326)에서 판독되고 있는 메모리 셀들에 접속된 선택된 워드 라인에 전력 제어 모듈(316)로부터의 판독 기준 전압을 제공하기 위한 통로가 사용될 수 있다. 판독 동작 동안 비선택된 워드 라인에 전력 제어 모듈(316)로부터의 판독 패스 전압을 제공하기 위한 통로가 사용될 수 있다. 경로는 메모리 구조물 내의 비트 라인에 접속하여 비트 라인이 판독/기록 회로들(328)에 의해 감지되게 할 수 있다.
본 명세서에 사용되는 바와 같은 용어 장치는 제어 다이(304), 집적 메모리 조립체(306), 메모리 패키지(104), 저장 시스템(100), 또는 저장 시스템(100)을 포함하는 호스트 시스템(120)을 포함할 수 있지만, 이로 제한되지 않는다. 제어 다이(304)의 제어 회로(310) 내의 컴포넌트들의 임의의 서브세트가 제어 회로로 간주될 수 있다. 다른 대안에서, 제어 회로는 흐름도들에서 후술되는 기능들을 수행하는 제어기(102) 및 제어 다이(304)의 제어 회로(310)를 포함한다. 제어 회로는 하드웨어만을 포함할 수 있거나, 또는 (펌웨어를 비롯한) 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 예를 들어, 펌웨어에 의해 프로그래밍된 제어기가 제어 회로의 일례이다. 제어 회로는 프로세서, PGA(Programmable Gate Array, FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 집적 회로 또는 다른 타입의 회로를 포함할 수 있다.
일 실시예에서, 메모리 구조물(326)은 다수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 비휘발성 메모리 셀들의 모놀리식 3차원 메모리 어레이를 포함한다. 메모리 구조물은 실리콘(또는 다른 유형의) 기판 위에 활성 영역이 배치되어 있는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에서 모놀리식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 일례에서, 메모리 구조물(326)의 비휘발성 메모리 셀들은, 예를 들어 전체가 본 명세서에 참고로 포함된 미국 특허 제9,721,662호에서 설명된 것과 같은 전하-트래핑(charge-trapping) 재료를 갖는 수직 NAND 스트링들을 포함한다. 다른 실시예에서, 메모리 구조물(326)은 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다. 일례에서, 비휘발성 메모리 셀들은, 예를 들어 전체가 본 명세서에 참고로 포함된 미국 특허 제9,082,502호에서 설명된 것과 같은 플로팅 게이트들을 활용하는 NAND 플래시 메모리 셀들이다. 다른 유형들의 메모리 셀들(예컨대, NOR-타입 플래시 메모리)이 또한 사용될 수 있다.
메모리 구조물(326)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 유형은 상기의 예들로 제한되지 않는다. 많은 상이한 유형들의 메모리 어레이 아키텍처들 또는 메모리 셀 기술들이 메모리 구조물(326)을 형성하는 데 이용될 수 있다. 본 명세서에서 제안되는 새롭게 청구되는 실시예들을 위해 어떠한 특정 비휘발성 메모리 기술도 요구되지 않는다. 메모리 구조물(326)의 메모리 셀들에 대한 적합한 기술들의 다른 예들은 ReRAM 메모리, 자기저항 메모리(예컨대, MRAM, 스핀 전달 토크 MRAM, 스핀 궤도 토크 MRAM), 상변화 메모리(예컨대, PCM) 등을 포함한다. 메모리 구조물(326)의 아키텍처들에 대한 적합한 기술들의 예들은 2차원 어레이들, 3차원 어레이들, 교차점 어레이(cross-point array)들, 적층형 2차원 어레이들, 수직 비트 라인 어레이들 등을 포함한다.
ReRAM, PCMRAM, 또는 교차점 메모리의 일례는 X 라인들 및 Y 라인들(예컨대, 워드 라인들 및 비트 라인들)에 의해 액세스되는 교차점 어레이에 배열되는 가역적 저항-스위칭 요소들을 포함한다. 다른 실시예에서, 메모리 셀들은 전도성 브리지 메모리 요소들을 포함할 수 있다. 전도성 브리지 메모리 요소는 또한 프로그래밍가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 요소는 고체 전해질 내의 이온들의 물리적 재배치에 기초하여 상태 변경 요소로서 사용될 수 있다. 일부 경우에 있어서, 전도성 브리지 메모리 요소는 2개의 고체 금속 전극들, 즉 비교적 불활성인 하나의 고체 금속 전극(예컨대, 텅스텐) 및 전기화학적으로 활성인 다른 하나의 고체 금속 전극(예컨대, 은 또는 구리)을 포함할 수 있는데, 이때 2개의 전극들 사이에는 얇은 고체 전해질 필름이 있다. 온도가 증가함에 따라, 이온들의 이동도가 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 요소는 온도에 따라 광범위한 프로그래밍 임계치들을 가질 수 있다.
자기저항 메모리(MRAM)는 자기 저장 요소들에 의해 데이터를 저장한다. 요소들은 2개의 강자성 플레이트들로 형성되는데, 이들 각각은 얇은 절연 층에 의해 분리되는 자화(magnetization)를 보유할 수 있다. 2개의 플레이트들 중 하나는 특정 극성으로 설정된 영구 자석이고; 다른 플레이트의 자화는 메모리를 저장하기 위해 외부 자기장의 자화와 매칭시키도록 변경될 수 있다. 저장 디바이스가 그러한 메모리 셀들의 그리드로부터 구성된다. 프로그래밍에 대한 일 실시예에서, 각각의 메모리 셀은 한 쌍의 기록 라인들 사이에 놓이며, 이 라인들은 서로에 대해 직각이고, 하나는 셀 위에서 그리고 하나는 셀 아래에서 셀에 평행하게 배열된다. 전류가 그들을 통과할 때, 유도 자기장이 생성된다.
상변화 메모리(PCM)는 칼코겐화물 유리의 고유 거동을 이용한다. 일 실시예는 상변화 재료를 전기적으로 가열함으로써 상변화들을 달성하기 위해 Ge2Sb2Te5 합금을 사용한다. 프로그래밍의 도즈들은 상이한 진폭 및/또는 길이의 전기 펄스들이어서, 상변화 재료의 상이한 저항 값들을 생성한다.
당업자는, 본 명세서에서 설명되는 기술이 단일의 특정 메모리 구조물에 제한되는 것이 아니라, 본 명세서에서 설명되는 바와 같은 기술의 사상 및 범주 내에서 그리고 당업자에 의해 이해되는 바와 같이 많은 관련 메모리 구조물들을 커버함을 인식할 것이다.
도 3b는 제어 다이(304)의 판독/기록 회로들(328) 및 ECC 엔진(330)의 일 실시예의 블록도이다. 판독/기록 회로들(328)은 감지 증폭기들(350) 및 관리 회로(480)를 포함한다. 관리 회로(480)는 래치들(360) 및 데이터 상태 정보 저장소(392)를 갖는다. 래치들(360)은 데이터 래치들(360a) 및 패리티 래치들(360b)을 포함할 수 있다. 일 실시예에서, 데이터 래치들(360a)은 코드워드의 데이터 비트들을 저장하고, 패리티 래치들은 코드워드의 패리티 비트들을 저장한다. 도 3b는 4개의 세트들의 데이터 래치들(360(1), 360(2), 360(3), 360(4))을 도시한다. 각각의 세트는 상이한 페이지에 대한 코드워드를 저장하는 데 사용될 수 있다. 4개의 비트들이 메모리 셀마다 저장되는 실시예에서, 4개의 페이지들이 메모리 셀들의 세트에 저장된다. 이러한 4개의 페이지들은 하부 페이지(LP), 하부-중간 페이지(LMP), 상부-중간 페이지(UMP), 및 상부 페이지(UP)로 지칭될 수 있다. 다른 실시예에서, 감지 증폭기들(350)은 메모리 다이(302) 상에 있지만, 래치들(360)은 제어 다이(304) 상에 있다.
데이터 상태 정보 저장소(392)는 메모리 셀들에 대한 데이터 상태 정보를 저장하는 데 사용된다. 일 실시예에서, 저장소(392)는 래치들(360)과 구성이 유사할 수 있는 래치들을 포함한다. 그러나, 저장소(392)는 예를 들어 SRAM 또는 DRAM과 같은 래치들 이외의 유형의 메모리일 수 있다. 일 실시예에서, 데이터 상태 정보는 래치(360) 내의 정보에 기초한다. 일례로서, 데이터 상태 정보는 래치들(360) 내의 정보의 사본이다. 예를 들어, 도 3b에서, 래치들(360) 내에 셀당 4개의 비트들이 있다. 따라서, 저장소(392)는 각각의 셀에 대해 이들 4개의 비트들의 사본을 포함할 수 있다. 그러나, 데이터 상태 정보는 래치들(360) 내의 정보보다 메모리 셀당 더 적은 비트들을 포함할 수 있다. 예를 들어, 저장소(392)는 메모리 셀당 단일 비트를 포함할 수 있으며, 이는 데이터 상태들의 2개의 세트들 중 어느 것에 셀이 존재하는지를 나타낸다. 전형적으로, 각각의 세트는 데이터 상태들의 연속적인 세트이다. 예를 들어, 데이터 상태들 S0-S15(도 7 참조)와 관련하여, "0"의 비트 값은 S0-S7을 특정할 수 있고, "1"의 비트 값은 S8-S15를 특정할 수 있다. 다른 예로서, "0"의 비트 값은 S0-S11을 특정할 수 있고, "1"의 비트 값은 S12-S15를 특정할 수 있다. 따라서, 세트는 동일한 크기일 필요는 없다. 이들 예에서, "0"의 데이터 상태 정보 값은 보상이 없는 것에 대응할 수 있는 반면, "1"의 데이터 상태 정보 값은 일부 보상 레벨에 대응할 수 있다. 데이터 상태 정보는 16개의 데이터 상태들이 있는 이 예에서 1개, 2개, 3개, 또는 4개의 비트들을 포함할 수 있다. 따라서, 2개의 비트를 갖는 경우, "00"은 보상 없음에 대응할 수 있는 반면, "01", "10" 및 "11"은 3개의 상이한 보상 레벨들에 대응할 수 있다. 본 명세서에서, "보상 없음"을 제공하는 것은 일정 보상 레벨(예를 들어, 제로 보상)인 것으로 간주될 수 있다.
일부 실시예들에서, 메모리 셀들의 다음 세트가 감지될 때, 래치들(360) 내의 정보는 오버라이팅될 수 있다는 것에 유의한다. 그러나, 저장소(392) 내의 저장된 상태 정보는 타겟 메모리 셀들에 보상을 적용하는 데 사용될 수 있다. 따라서, 보상은 인접 메모리 셀들을 재감지할 필요 없이 타겟 메모리 셀들에 적용될 수 있다. 메모리 셀들 및 칩 레벨 제어 회로들이 (도 3a의 집적된 메모리 조립체(306)와 대조적으로) 동일한 다이 상에 존재하는 대안적인 아키텍처에서 제한된 양의 공간이 주어지면, 대안적인 아키텍처에 대한 상태 정보를 저장하는 것은 비실용적일 수 있다.
온-다이 ECC 엔진(330)은 메모리 제어기(102)로부터 수신된 데이터 비트들을 인코딩할 수 있다. 일 실시예에서, 온-다이 ECC 엔진(330)은 데이터 비트들 및 패리티 비트들을 각각 포함하는 코드워드들을 형성한다. 일 실시예에서, 메모리 제어기(102)는 제어 다이(304)에 코드워드들을 제공한다. 제어 회로(310)는 메모리 구조물(326) 내의 비휘발성 메모리 셀들에 코드워드들을 저장한다. 데이터를 판독하라는 메모리 제어기(102)로부터의 요청 시에, 제어 회로(310)는 메모리 구조물(326)로부터 코드워드들을 판독한다. 온-다이 ECC 엔진(330)은 또한 메모리 구조물(326)로부터 판독된 코드워드를 디코딩하고 에러 정정할 수 있다. 일부 실시예들에서, 온-다이 ECC 엔진(330)은 저장되고 있는 데이터의 각각의 단위(예컨대, 페이지)에 대한 패리티 비트들을 계산한다. 패리티 비트들(에러 정정 코드로도 지칭됨)은 데이터의 단위(예컨대, 페이지)로 저장될 수 있다. 데이터의 단위와 연관된 패리티 비트들의 조합은 코드워드로 지칭된다. 일 실시예에서, 패리티 비트들은 데이터의 단위(예컨대, 페이지)로부터 원격으로 저장된다.
온-다이 ECC 엔진(330)은 인코더(380), 디코더(390), 및 등화(385)를 포함한다. 인코더(380)는 리드 솔로몬(Reed Solomon) 인코더, BCH(Bose-Chaudhuri-Hocquenghem) 인코더, 저밀도 패리티 체크(low-density parity check, LDPC) 인코더, 터보 코드 인코더, 하나 이상의 다른 ECC 인코딩 스킴들을 인코딩하도록 구성된 인코더, 또는 이들의 임의의 조합과 같은 ECC 스킴을 사용하여 데이터를 인코딩하도록 구성된다. 인코더(380)는 데이터 비트들(382) 및 패리티 비트들(384)을 포함하는 코드워드를 형성할 수 있다. 데이터 비트들은 메모리 제어기(102)에 의해 제공될 수 있다.
디코더(390)는 메모리 다이(302)에 저장된 코드워드들을 디코딩하도록 구성된다. 일 실시예에서, 감지 증폭기들(350)은 코드워드를 판독하기 위해 메모리 구조물(326) 내의 비트 라인들을 감지한다. 감지 증폭기들(350)은 비트 라인들을 감지하는 것으로부터의 결과들을 관리 회로(480)에 제공할 수 있다. 이어서, 관리 회로(480)는 감지 증폭기들(350)로부터의 정보에 기초하여, 원시(아직 에러 정정되지 않은) 코드워드들을 결정하고 래치들(360)에 저장할 수 있다.
디코더(390)는 원시 코드워드들 내의 에러들을 검출 및 정정할 수 있다. 일 실시예에서, 디코더(390)는 하드 비트 디코더를 구현한다. 일 실시예에서, 디코더(390)는 소프트 비트 디코더를 구현한다. 디코더(390)는 하드 비트 디코더 및 소프트 비트 디코더 둘 모두를 구현할 수 있다. 예를 들어, 제어 다이(304)는 먼저 하드 비트 디코더로 코드워드를 디코딩하려고 시도할 수 있다. 그에 실패하면, 제어 다이(304)는 소프트 비트 디코더를 사용하여 디코딩하려고 시도할 수 있다.
일 실시예에서 등화(385)는 타겟 메모리 셀들에 대한 인접 메모리 셀들로부터의 간섭을 보상하는 데 사용된다. 등화(385)는 저장소(392) 내의 정보에 기초할 수 있다. 일 실시예에서, 등화는 선형 최소 평균 스퀘어 에러(Linear Minimal Mean Square Error, LMMSE) 교차 결합 추정 및 등화를 사용한다. 등화 기술은 교란의 선형 모델(예를 들어, LMMSE)에 기초하여 인접 셀(또는 인접 셀들)이 타겟 셀의 판독을 교란하는 범위를 결정하는 것을 포함한다. 이어서, 실제 감지 및 인접 셀(들)이 타겟 셀의 판독을 교란하는 범위에 기초하여 타겟 셀에 실제로 저장된 데이터의 추정이 이루어질 수 있다.
도 4는 감지 블록(340)의 일 실시예를 도시한 블록도이다. 감지 블록은 판독/기록 회로들(328)의 일부이다. 개별 감지 블록(340)은 감지 회로들 또는 감지 증폭기들(350(1) 내지 350(4))로 지칭되는 하나 이상의 코어 부분들, 및 관리 회로(480)로 지칭되는 공통 부분으로 분할된다. 일 실시예에서, 각각의 비트 라인/NAND 스트링에 대한 별개의 감지 회로 및 한 세트의 다수의, 예컨대 4개 또는 8개의 감지 회로들에 대한 하나의 공통 관리 회로(480)가 있을 것이다. 그룹 내의 감지 회로들 각각은 데이터 버스(454)를 통해 연관된 관리 회로와 통신한다. 따라서, 한 세트의 저장 요소들(메모리 셀들)의 감지 회로들과 통신하는 하나 이상의 관리 회로들이 있다.
감지 증폭기(350(1))는, 일례로서, 접속된 비트 라인 내의 전도 전류가 사전결정된 임계 레벨을 초과하는지 또는 그 미만인지 여부를 결정함으로써 감지를 수행하는 감지 회로(460)를 포함한다. 감지는 판독 또는 검증 동작에서 발생할 수 있다. 감지 회로는 또한, 프로그램 동작에서 프로그램 전압의 인가 동안 비트 라인 전압을 공급한다. 다른 회로(예컨대, 상태 머신(312)의 제어 하의 전력 제어부(316))는 판독 또는 프로그래밍 동안 워드 라인들에 대한 전압들의 인가를 제어할 수 있다는 것에 유의한다. 따라서, 상태 머신(312)은 워드 라인들에 대한 판독 기준 전압들(및 다른 전압들)의 타이밍을 제어하도록 전력 제어부(316)를 제어할 수 있다.
감지 회로(460)는 Vbl 셀렉터(462), 감지 노드(464), 비교 회로(466) 및 트립 래치(trip latch)(468)를 포함할 수 있다. 프로그램 전압의 인가 동안, Vbl 셀렉터(462)는 프로그램 인에이블 전압(예컨대, V_pgm_enable) 또는 프로그램-금지 전압(예컨대, Vbl_inh)을 메모리 셀에 접속된 비트 라인으로 패스할 수 있다.
트랜지스터(470)(예컨대, nMOS)는, 트랜지스터의 제어 게이트 전압을 충분히 높게, 예를 들어 Vbl 셀렉터로부터 패스된 Vbl보다 높게 설정함으로써 Vbl 셀렉터(462)로부터 Vbl을 패스시키기 위한 패스 게이트로서 구성될 수 있다. 예를 들어, 셀렉터(472)는 전력 공급원 전압(Vdd), 예컨대 3 내지 4 V를 트랜지스터(470)의 제어 게이트로 패스할 수 있다.
감지 증폭기(350(1))는 전압들이 비트 라인에 인가될 때의 타이밍을 제어하도록 구성된다. 판독 및 검증 동작들과 같은 감지 동작들 동안, 비트 라인 전압은 셀렉터(472)에 의해 패스되는 전압에 기초하여 트랜지스터(470)에 의해 설정된다. 비트 라인 전압은 트랜지스터의 제어 게이트 전압에서 그것의 Vt(예컨대, 3 V)를 뺀 것과 대략 동일하다. 예를 들어, Vbl+Vt가 셀렉터(472)에 의해 패스되면, 비트 라인 전압은 Vbl일 것이다. 이는 소스 라인이 0 V에 있다고 상정한다. 트랜지스터(470)는 제어 게이트 전압에 따라 비트 라인 전압을 클램핑하고 패스 게이트보다는 소스-팔로워(source-follower)로서 작용한다. Vbl 셀렉터(462)는 트랜지스터(470) 상의 제어 게이트 전압보다 높은 Vdd와 같은 상대적으로 높은 전압을 패스하여 소스-팔로워 모드를 제공할 수 있다. 따라서, 감지 동안 트랜지스터(470)는 비트 라인을 충전한다.
하나의 접근법에서, 각각의 감지 증폭기의 셀렉터(472)는 Vbl 또는 Vdd를 패스하기 위해 다른 감지 증폭기들의 셀렉터들과는 별개로 제어될 수 있다. 각각의 감지 증폭기의 Vbl 셀렉터(462)는 또한, 다른 감지 증폭기들의 Vbl 셀렉터들과는 별개로 제어될 수 있다.
감지 동안, 감지 노드(464)는 Vsense_init=3 V와 같은 초기 전압까지 충전된다. 감지 노드는 이어서 트랜지스터(470)를 통해 비트 라인에 접속되고, 감지 노드의 감쇠의 양은 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지를 결정하는 데 사용된다. 일 실시예에서, 비트 라인에서 흐르는 전류는 감지 노드(예컨대, 감지 커패시터)를 방전시킨다. 감지 노드가 감쇠되게 하는 시간의 길이는 본 명세서에서 "적분 시간"으로 지칭될 수 있다. 비교 회로(466)는 감지 시간에 감지 노드 전압을 트립 전압과 비교하는 데 사용된다. 감지 노드 전압이 트립 전압(Vtrip) 미만으로 감쇠하는 경우, 메모리 셀은 전도성 상태에 있고 그것의 Vt는 검증 신호의 전압 이하이다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는 경우, 메모리 셀은 비전도성 상태에 있고 그것의 Vt는 검증 신호의 전압을 초과한다. 감지 증폭기(350(1))는 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지에 기초하여 비교 회로(466)에 의해 설정되는 트립 래치(468)를 포함한다. 트립 래치에서의 데이터는 프로세서(482)에 의해 판독되는 비트일 수 있다.
관리 회로(480)는 프로세서(482), 데이터 래치들(484, 485, 486, 487)의 4개의 예시적인 세트들 및 데이터 래치들의 세트들과 데이터 버스(322)(데이터 버스는 메모리 제어기(102)에 접속할 수 있음) 사이에 커플링된 I/O 인터페이스(488)를 포함한다. 예를 들어, 개별 래치들 LDL, LMDL, UMDL 및 UDL을 포함하는 데이터 래치들의 하나의 세트가 각각의 감지 증폭기에 대해 제공될 수 있다. 일부 경우에, 더 적은 또는 추가의 데이터 래치들이 사용될 수 있다. LDL은 데이터의 하부 페이지에 대한 비트를 저장하고, LMDL은 데이터의 하부-중간 페이지에 대한 비트를 저장하고, UMDL은 데이터의 상부-중간 페이지에 대한 비트를 저장하고, UDL은 데이터의 상부 페이지에 대한 비트를 저장한다. 이것은 메모리 셀당 16 레벨 또는 4 비트의 메모리 디바이스 내에 있다. 일 실시예에서, 메모리 셀당 8개의 레벨들 또는 3개의 비트들이 있다.
프로세서(482)는, 예컨대 감지된 메모리 셀에 저장된 데이터를 결정하고 결정된 데이터를 데이터 래치들의 세트에 저장하기 위해, 계산들을 수행한다. 예를 들어, 프로세서(482)는 원시 코드워드들 내의 비트들을 결정하고, 원시 코드워드들의 비트들을 래치들(484-487)에 저장할 수 있다. 데이터 래치들(484-487)의 각각의 세트는 판독 동작 동안 프로세서(482)에 의해 결정된 데이터 비트들을 저장하는 데, 그리고 기록 데이터가 메모리 내로 프로그래밍되려는 것을 나타내는 프로그램 동작 동안 데이터 버스(322)로부터 불러오는 데이터 비트들을 저장하는 데 사용된다. I/O 인터페이스(488)는 데이터 래치들(484-487)과 데이터 버스(322) 사이에 인터페이스를 제공한다.
프로세서(482)는 또한 래치(484-487) 내의 정보에 기초하여 각자의 메모리 셀들에 대한 데이터 상태 정보를 결정할 수 있다. 데이터 상태 정보는 저장소(392)에 저장될 수 있다.
판독 동안, 시스템의 동작은 어드레싱된 메모리 셀에 대한 상이한 제어 게이트 전압들의 공급을 제어하는 상태 머신(312)의 제어 하에 있다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 사전정의된 제어 게이트 전압들을 통해 스텝형으로 진행됨에 따라, 감지 회로는 이들 전압들 중 하나에서 트리핑할 수 있고, 대응하는 출력이 데이터 버스(454)를 통해 감지 회로로부터 프로세서(482)에 제공될 것이다. 그 시점에서, 프로세서(482)는 감지 회로의 트리핑 이벤트(들) 및 상태 머신으로부터 입력 라인들(490)을 통해 인가된 제어 게이트 전압에 대한 정보를 고려하여 결과적인 메모리 상태를 결정한다. 이어서, 그것은 메모리 상태에 대한 이진 인코딩을 계산하고, 결과의 데이터 비트들을 데이터 래치들(484-487)에 저장한다.
일부 구현예들은 다수의 프로세서들(482)을 포함할 수 있다. 일 실시예에서, 각각의 프로세서(482)는 출력 라인(도시되지 않음)을 포함하여 출력 라인들 각각이 함께 와이어드-OR(wired-OR)되게 한다. 일부 실시예들에서, 출력 라인들은 와이어드-OR 라인에 접속되기 전에 반전된다. 이러한 구성은, 와이어드-OR를 수신하는 상태 머신이, 프로그래밍되고 있는 모든 비트들이 원하는 레벨에 도달했을 때를 결정할 수 있기 때문에, 프로그램 검증 테스트 동안 프로그래밍 프로세스가 완료될 때의 빠른 결정을 가능하게 한다. 예를 들어, 각각의 비트가 그의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 0이 와이어드-OR 라인으로 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0 (또는 반전된 데이터 1)을 출력할 때, 상태 머신은 프로그래밍 프로세스를 종료하는 것을 알고 있다. 각각의 프로세서가 4개의 감지 증폭기들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 4회 판독할 필요가 있거나, 또는 상태 머신이 와이어드-OR 라인을 1회만 판독하면 되도록 로직이 프로세서(482)에 추가되어 연관된 비트 라인들의 결과들을 누산한다. 유사하게, 로직 레벨들을 정확하게 선택함으로써, 전반적인 상태 머신은 제1 비트가 그의 상태를 변경하는 때를 검출할 수 있고 그에 따라서 알고리즘들을 변경할 수 있다.
메모리 셀들에 대한 프로그램 또는 검증 동작들 동안, 프로그래밍될 데이터(기록 데이터)는 데이터 버스(322)로부터 데이터 래치들(484-487)의 세트에, LDL, LMDL, UMDL 및 UDL 래치들에, 메모리 셀당 4 비트 구현예에 저장된다.
데이터 래치들(484-487)의 각각의 세트는 각각의 감지 증폭기에 대한 데이터 래치들의 스택으로서 구현될 수 있다. 일부 구현들에서, 데이터 래치들은 그에 저장된 병렬 데이터가 데이터 버스(322)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현된다. 메모리 셀들의 판독/기록 블록에 대응하는 데이터 래치들 모두는, 데이터의 블록이 직렬 전송(serial transfer)에 의해 입력 또는 출력될 수 있도록, 블록 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기록 회로들의 뱅크는 그의 데이터 래치들의 세트 각각이, 이들이 마치 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인 것처럼, 순차적으로 데이터 버스 내로 또는 데이터 버스 외부로 데이터를 시프트하도록 구성된다.
일부 실시예들에서, 집적 메모리 조립체(306)에는 하나 초과의 제어 다이(304) 및 하나 초과의 메모리 다이(302)가 있다. 일부 실시예들에서, 집적 메모리 조립체(306)는 다수의 제어 다이(304) 및 다수의 메모리 다이(302)의 스택을 포함한다. 도 5a는 기판(502) 상에 적층된 집적 메모리 조립체(306)의 일 실시예(예를 들어, 제어 다이들(304) 및 메모리 다이들(302)을 포함하는 스택)의 측면도를 도시한다. 집적 메모리 조립체(306)는 3개의 제어 다이들(304) 및 3개의 메모리 다이들(302)을 갖는다. 일부 실시예들에서, 3개 초과의 메모리 다이들(302) 및 3개 초과의 제어 다이(304)가 있다.
각각의 제어 다이(304)는 메모리 다이들(302) 중 적어도 하나에 부착(예컨대, 접합)된다. 접합 패드들(570, 574) 중 일부가 도시되어 있다. 더 많은 접합 패드들이 있을 수 있다. 함께 접합되는 2개의 다이들(302, 304) 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로부터 형성될 수 있는 고체 층(548)으로 충전된다. 이러한 고체 층(548)은 다이들(302, 304) 사이의 전기적 접속들을 보호하고, 다이들을 함께 추가로 고정시킨다. 다양한 재료들이 고체 층(548)으로서 사용될 수 있지만, 실시예들에서, 그것은 미국 캘리포니아주 소재의 오피스들을 갖는 헨켈 코포레이션(Henkel Corp.)으로부터의 하이졸(Hysol) 에폭시 수지일 수 있다.
집적 메모리 조립체(306)는 예를 들어 계단형 오프셋과 함께 적층되어, 각각의 레벨에서의 접합 패드들을 커버되지 않고 위에서 액세스가능하게 남길 수 있다. 접합 패드들에 접속된 와이어 접합들(506)은 제어 다이(304)를 기판(502)에 접속시킨다. 다수의 그러한 와이어 접합들이 각각의 제어 다이(304)의 폭을 가로질러(즉, 도 5a의 페이지 내로) 형성될 수 있다.
메모리 다이 관통 실리콘 비아(TSV)(512)가 메모리 다이(302)를 통해 신호들을 라우팅하는 데 사용될 수 있다. 제어 다이 관통 실리콘 비아(TSV)(514)가 제어 다이(304)를 통해 신호들을 라우팅하는 데 사용될 수 있다. TSV들(512, 514)은 반도체 다이들(302, 304) 내의 집적 회로들의 형성 전에, 형성 동안 또는 형성 후에 형성될 수 있다. TSV들은 웨이퍼들을 관통하여 홀들을 에칭함으로써 형성될 수 있다. 홀들은, 이어서, 금속 확산에 대항하는 장벽으로 라이닝될 수 있다. 장벽 층은 이어서 시드 층으로 라이닝될 수 있고, 시드 층은 구리와 같은 전기 도체로 도금될 수 있지만, 알루미늄, 주석, 니켈, 금, 도핑된 폴리실리콘, 및 이들의 합금들 또는 조합들과 같은 다른 적합한 재료들이 사용될 수 있다.
솔더 볼들(508)이 기판(502)의 하부 표면 상의 접촉 패드들(510)에 선택적으로 부착될 수 있다. 솔더 볼들(508)은 집적 메모리 조립체(306)를 인쇄 회로 보드와 같은 호스트 디바이스에 전기적으로 및 기계적으로 커플링시키는 데 사용될 수 있다. 집적 메모리 조립체(306)가 LGA 패키지로 사용될 경우 솔더 볼들(508)이 생략될 수 있다. 솔더 볼들(508)은 집적 메모리 조립체(306)와 메모리 제어기(102) 사이의 인터페이스의 일부를 형성할 수 있다.
도 5b는 기판(502) 상에 적층된 집적 메모리 조립체(306)의 일 실시예의 측면도를 도시한다. 집적 메모리 조립체(306)는 3개의 제어 다이(304) 및 3개의 메모리 다이(302)를 갖는다. 일부 실시예들에서, 3개 초과의 메모리 다이(302) 및 3개 초과의 제어 다이(304)가 있다. 이 예에서, 각각의 제어 다이(304)는 적어도 하나의 메모리 다이(302)에 접합된다. 선택적으로, 제어 다이(304)가 2개의 메모리 다이(302)에 접합될 수 있다.
접합 패드들(570, 574) 중 일부가 도시되어 있다. 더 많은 접합 패드들이 있을 수 있다. 함께 접합되는 2개의 다이들(302, 304) 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로부터 형성될 수 있는 고체 층(548)으로 충전된다. 도 5a의 예와는 대조적으로, 도 5b의 집적 메모리 조립체(306)는 계단형 오프셋을 갖지 않는다. 메모리 다이 관통 실리콘 비아(TSV)(512)가 메모리 다이(302)를 통해 신호들을 라우팅하는 데 사용될 수 있다. 제어 다이 관통 실리콘 비아(TSV)(514)가 제어 다이(304)를 통해 신호들을 라우팅하는 데 사용될 수 있다.
솔더 볼들(508)이 기판(502)의 하부 표면 상의 접촉 패드들(510)에 선택적으로 부착될 수 있다. 솔더 볼들(508)은 집적 메모리 조립체(306)를 인쇄 회로 보드와 같은 호스트 디바이스에 전기적으로 및 기계적으로 커플링시키는 데 사용될 수 있다. 집적 메모리 조립체(306)가 LGA 패키지로 사용될 경우 솔더 볼들(508)이 생략될 수 있다.
위에서 간단히 논의된 바와 같이, 제어 다이(304) 및 메모리 다이(302)는 함께 접합될 수 있다. 각각의 다이(302, 304) 상의 접합 패드들이 2개의 다이들을 함께 접합하는 데 사용될 수 있다. 일부 실시예들에서, 접합 패드들은 소위 Cu-Cu 접합 프로세스에서, 솔더 또는 다른 추가 재료 없이, 서로 직접 접합된다. Cu-Cu 접합 프로세스에서, 접합 패드들은 고도로 평면적이도록 제어되고, 그렇지 않은 경우 접합 패드 상에 정착되어 밀접한 접합을 방지할 수 있는 주변 미립자들이 거의 없는 고도로 제어된 환경에서 형성된다. 그러한 적절하게 제어되는 조건들 하에서, 접합 패드들은 표면 장력에 기초하여 상호 접합을 형성하도록 서로에 대해 정렬 및 가압된다. 그러한 접합들은 실온에서 형성될 수 있지만, 열이 또한 가해질 수 있다. Cu-Cu 접합을 사용하는 실시예들에서, 접합 패드들은 약 5 μm 정사각형일 수 있고, 5 μm 대 5 μm의 피치로 서로 이격될 수 있다. 이러한 프로세스는 본 명세서에서 Cu-Cu 접합으로 지칭되지만, 이러한 용어는 또한 접합 패드들이 Cu 이외의 재료들로 형성되는 경우에도 적용할 수 있다.
접합 패드들의 면적이 작을 때, 반도체 다이들을 서로 접합하는 것이 어려울 수 있다. 접합 패드들의 크기 및 이들 사이의 피치는, 접합 패드들을 포함하는 반도체 다이들의 표면들 상에 필름 층을 제공함으로써 추가로 감소될 수 있다. 필름 층은 접합 패드들 주위에 제공된다. 다이들이 합쳐질 때, 접합 패드들은 서로 접합할 수 있고, 각각의 다이들 상의 필름 층들이 서로 접합할 수 있다. 그러한 접합 기법은 하이브리드 접합으로 지칭될 수 있다. 하이브리드 접합을 사용하는 실시예들에서, 접합 패드들은 약 5 μm 정사각형일 수 있고, 1 μm 대 5 μm의 피치로 서로 이격될 수 있다. 훨씬 더 작은 크기들 및 피치들을 갖는 접합 패드들을 제공하는 접합 기법들이 사용될 수 있다.
일부 실시예들은 다이들(302, 304)의 표면 상에 필름을 포함할 수 있다. 그러한 필름이 초기에 제공되지 않는 경우, 다이들 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로 언더필(under fill)될 수 있다. 언더필 재료는 액체로서 적용될 수 있고, 이어서 고체 층으로 경화될 수 있다. 이러한 언더필 단계는 다이들(302, 304) 사이의 전기적 접속들을 보호하고, 다이들을 함께 추가로 고정시킨다. 다양한 재료들이 언더필 재료로서 사용될 수 있지만, 실시예들에서, 그것은 미국 캘리포니아주 소재의 오피스들을 갖는 헨켈 코포레이션(Henkel Corp.)으로부터의 하이졸(Hysol) 에폭시 수지일 수 있다.
도 6은 복수의 비휘발성 메모리 셀들을 포함하는 메모리 구조물(326)을 포함할 수 있는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부분의 사시도이다. 예를 들어, 도 6은 메모리를 포함하는 하나의 블록의 일부분을 도시한다. 도시된 구조물은 교번하는 유전체 층들 및 전도성 층들의 스택 위에 위치된 한 세트의 비트 라인들(BL)을 포함하며, 이때 재료들의 수직 컬럼들이 유전체 층들 및 전도성 층들을 통과하여 연장된다. 예시적인 목적을 위해, 유전체 층들 중 하나의 유전체 층은 D로 마킹되고 전도성 층들(워드 라인 층들로도 지칭됨) 중 하나의 전도성 층은 W로 마킹된다. 워드 라인 층들은 메모리 셀들에 접속되는 하나 이상의 워드 라인들을 포함한다. 예를 들어, 워드 라인은 메모리 셀의 제어 게이트에 접속될 수 있다. 교번하는 유전체 층들 및 전도성 층들의 개수는 특정 구현 요건에 기초하여 가변될 수 있다. 일 세트의 실시예들은 108 내지 304개의 교번하는 유전체 층들 및 전도성 층들을 포함한다. 하나의 예시적인 실시예는 96개의 데이터 워드 라인 층들, 8개의 선택 층들, 6개의 더미 워드 라인 층들 및 110개의 유전체 층들을 포함한다. 108 내지 304개 초과 또는 미만의 층들이 또한 사용될 수 있다. 교번하는 유전체 층들 및 전도성 층들은, 일 실시예에서, 국소 상호접속부들(LI)에 의해 4개의 "핑거(finger)들" 또는 서브블록들로 분할된다. 도 6은 2개의 핑거들 및 2개의 국소 상호접속부들(LI)을 도시한다. 교번하는 유전체 층들 및 워드 라인 층들 아래에는 소스 라인 층(SL)이 있다. 재료들의 수직 컬럼들(메모리 홀(hole)들로도 알려짐)이 교번하는 유전체 층들 및 전도성 층들의 스택에 형성된다. 예를 들어, 수직 컬럼들/메모리 홀들 중 하나가 MH로 마킹된다. 도 6에서, 유전체 층들은 판독기가 교번하는 유전체 층들 및 전도성 층들의 스택 내에 위치된 메모리 홀들을 볼 수 있도록 시스루(see-through)로 도시되어 있다는 것에 유의하여야 한다. 일 실시예에서, NAND 스트링들은 수직 컬럼/메모리 홀을 전하 트래핑 재료를 포함하는 재료들로 충전함으로써 형성되어, 수직 컬럼의 메모리 셀들을 생성한다. 각각의 메모리 셀은 데이터의 하나 이상의 비트들을 저장할 수 있다. 3차원 모놀리식 메모리 구조물(326)의 추가 세부사항들은 도 6a 내지 도 6d와 관련하여 아래에서 제공된다.
도 6a는 2개의 평면들(602, 604)로 분할된 메모리 구조물(326)의 하나의 예시적인 편성(organization)을 설명하는 블록도이다. 이어서, 각각의 평면은 M개의 블록들로 분할된다. 일례에서, 각각의 평면은 약 2000개의 블록들을 갖는다. 그러나, 상이한 개수의 블록들 및 평면들이 또한 사용될 수 있다. 일 실시예에서, 2개의 평면 메모리에 대해, 블록 ID들은 통상 짝수 블록들이 하나의 평면에 속하고 홀수 블록들이 다른 평면에 속하도록 되어 있고; 그러므로, 평면(602)은 블록 0, 블록 2, 블록 4, 블록 6, ...을 포함하고, 평면(604)은 블록 1, 블록 3, 블록 5, 블록 7, ...을 포함한다. 일 실시예에서, 메모리 셀들의 블록은 소거의 단위이다. 즉, 블록의 모든 메모리 셀들은 함께 소거된다. 다른 실시예들에서, 메모리 셀들은 다른 이유들로, 예컨대, 신호전달(signaling) 및 선택 회로들을 인에이블시키도록 메모리 구조물(326)을 구성하기 위해 블록들로 그룹화될 수 있다.
도 6b 내지 도 6d는 하나의 예시적인 3D NAND 구조물을 도시한다. 도 6b는 메모리 구조물(326)로부터의 하나의 블록의 일부분의 평면도를 도시하는 블록도이다. 도 6b에 도시된 블록의 일부분은 도 6a의 블록 2 내의 부분(606)에 대응한다. 도 6b에서 알 수 있는 바와 같이, 도 6b에 도시된 블록은 633의 방향으로 연장된다. 일 실시예에서, 메모리 어레이는 60개의 층들을 가질 것이다. 다른 실시예들은 60개 미만 또는 초과의 층들을 갖는다. 그러나, 도 6b는 상부 층만을 도시한다.
도 6b는 수직 컬럼들을 표현하는 복수의 원들을 도시한다. 수직 컬럼들 각각은 다수의 선택 트랜지스터(select transistor) 및 다수의 메모리 셀을 포함한다. 일 실시예에서, 각각의 수직 컬럼은 NAND 스트링을 구현한다. 예를 들어, 도 6b는 수직 컬럼들(622, 632, 642, 652)을 도시한다. 수직 컬럼(622)은 NAND 스트링(682)을 구현한다. 수직 컬럼(632)은 NAND 스트링(684)을 구현한다. 수직 컬럼(642)은 NAND 스트링(686)을 구현한다. 수직 컬럼(652)은 NAND 스트링(688)을 구현한다. 수직 컬럼들의 더 상세한 사항들은 아래에서 제공된다. 도 6b에 도시된 블록이 화살표(633)의 방향으로 그리고 화살표(633)의 방향으로 연장되기 때문에, 블록은 도 6b에 도시된 것보다 더 많은 수직 컬럼들을 포함한다.
도 6b는, 또한, 비트 라인들(611, 612, 613, 614, …, 619)을 포함하는 한 세트의 비트 라인들(615)을 도시한다. 도 6b는 블록의 일부분만이 도시되어 있기 때문에 24개의 비트 라인들을 도시한다. 24개 초과의 비트 라인들이 블록의 수직 컬럼들에 접속된 것이 고려된다. 수직 컬럼들을 표현하는 원들 각각은 하나의 비트 라인에 대한 그의 접속부를 나타내도록 "x"를 갖는다. 예를 들어, 비트 라인(614)은 수직 컬럼들(622, 632, 642, 652)에 접속된다.
도 6b에 도시된 블록은 다양한 층들을 수직 컬럼들 아래의 소스 라인에 접속시키는 국부적 상호접속부들(662, 664, 666, 668, 669)의 세트를 포함한다. 국부적 상호접속부들(662, 664, 666, 668, 669)은, 또한, 블록의 각각의 층을 4개의 영역들로 분할하는 역할을 하는데; 예를 들어, 도 6b에 도시된 상단 층은 핑거들 또는 서브블록들로 지칭되는 영역들(620, 630, 640, 650)로 분할된다. 메모리 셀들을 구현하는 블록의 층들에서, 4개의 영역들은 국부적 상호접속부들에 의해 분리되는 워드 라인 서브블록들로 지칭된다. 일 실시예에서, 블록의 공통 레벨 상의 워드 라인 서브블록들은 블록의 단부에서 서로 접속되어 단일 워드 라인을 형성한다. 다른 실시예에서, 동일한 레벨 상의 워드 라인 서브블록들은 서로 접속되지 않는다. 하나의 예시적인 구현예에서, 비트 라인은 영역들(620, 630, 640, 650) 각각 내의 하나의 수직 컬럼에만 접속된다. 그러한 구현예에서, 각각의 블록은 활성 컬럼들의 16개의 로우들을 갖고, 각각의 비트 라인은 각각의 블록 내의 4개의 로우들에 접속된다. 일 실시예에서, 공통 비트 라인에 접속된 4개의 로우들의 모두는 (서로 접속된 동일한 레벨 상의 상이한 워드 라인 서브블록들을 통하여) 동일한 워드 라인에 접속되고; 그러므로, 시스템은 소스측 선택 라인들 및 드레인측 선택 라인들을 사용하여 메모리 동작(프로그래밍, 검증, 판독, 및/또는 소거)을 거치는 4개 중 하나(또는 다른 하나의 서브세트)를 선택한다.
도 6b가 블록 내에 수직 컬럼들의 4개의 로우들, 4개의 영역들 및 수직 컬럼들의 16개의 로우들을 갖는 각각의 영역을 도시하지만, 그러한 정확한 수들은 하나의 예시적인 구현예이다. 다른 실시예들은 블록당 더 많거나 더 적은 영역들, 영역당 수직 컬럼들의 더 많거나 더 적은 로우들, 및 블록당 수직 컬럼들의 더 많거나 더 적은 로우들을 포함할 수 있다.
도 6b는 또한 스태거링(staggering)되는 수직 컬럼들을 도시한다. 다른 실시예들에서, 스태거링의 상이한 패턴들이 사용될 수 있다. 일부 실시예들에서, 수직 컬럼들은 스태거링되지 않는다.
도 6c는 도 6b의 라인 AA를 따르는 단면도를 보여주는 3차원 메모리 구조물(326)의 일 실시예의 일부분을 도시한다. 이러한 단면도는 수직 컬럼들(632, 634) 및 영역(630)을 통하여 절단된다(도 6b 참조). 도 6c의 구조는 4개의 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3); 4개의 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3); 4개의 더미 워드 라인 층들(DD0, DD1, DS0, DS1); 및 데이터 메모리 셀들에 접속하기 위한 48개의 데이터 워드 라인 층들(WLL0 내지 WLL47)을 포함한다. 다른 실시예들은 4개 초과 또는 미만의 드레인측 선택 층들, 4개 초과 또는 미만의 소스측 선택 층들, 4개 초과 또는 미만의 더미 워드 라인 층들, 및 48개 초과 또는 미만의 워드 라인 층들(예컨대, 96개의 워드 라인 층들)을 구현할 수 있다. 수직 컬럼들(632, 634)은 드레인 측 선택 층들, 소스 측 선택 층들, 더미 워드 라인 층들 및 워드 라인 층들을 통하여 돌출된 것으로 도시되어 있다. 일 실시예에서, 각각의 수직 컬럼은 NAND 스트링을 포함한다. 예를 들어, 수직 컬럼(632)은 NAND 스트링(684)을 포함한다. 아래에 나열된 층들 및 수직 컬럼들 아래에는 기판(101), 기판 상의 절연 필름(654), 및 소스 라인(SL)이 있다. 수직 컬럼(632)의 NAND 스트링은 스택의 저부에 소스 단부를 갖고 스택의 상단에 드레인 단부를 갖는다. 도 6b와 일치하는 바와 같이, 도 6c는 커넥터(617)를 통해 비트 라인(614)에 접속된 수직 컬럼(632)을 도시한다. 국부적 상호접속부들(664, 666)이 또한 도시되어 있다.
참조하기 용이하도록, 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3); 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3); 더미 워드 라인 층들(DD0, DD1, DS0, DS1); 및 워드 라인 층들(WLL0 내지 WLL47)은 집합적으로 전도성 층들로 지칭된다. 일 실시예에서, 전도성 층들은 TiN과 텅스텐의 조합으로 제조된다. 다른 실시예들에서, 다른 재료들, 예컨대, 도핑된 폴리실리콘, 금속, 예컨대, 텅스텐 또는 금속 규화물이 전도성 층들을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 상이한 전도성 층들이 상이한 재료들로 형성될 수 있다. 전도성 층들 사이에는 유전체 층들(DL0 내지 DL59)이 있다. 예를 들어, 유전체 층(DL49)은 워드 라인 층(WLL43) 위에 그리고 워드 라인 층(WLL44) 아래에 있다. 일 실시예에서, 유전체 층들은 SiO2로 제조된다. 다른 실시예들에서, 다른 유전체 재료들이 유전체 층들을 형성하는 데 사용될 수 있다.
비휘발성 메모리 셀들은 스택 내의 교번하는 전도성 및 유전체 층들을 통하여 연장되는 수직 컬럼들을 따라서 형성된다. 일 실시예에서, 메모리 셀들은 NAND 스트링들로 배열된다. 워드 라인 층(WLL0 내지 WLL47)은 메모리 셀들(또한 데이터 메모리 셀들로 지칭됨)에 접속된다. 더미 워드 라인 층들(DD0, DD1, DS0, DS1)은 더미 메모리 셀들에 접속된다. 더미 메모리 셀이 사용자 데이터를 저장하지 않는 한편, 데이터 메모리 셀은 사용자 데이터를 저장하는 데 적격이다. 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3)은 NAND 스트링들과 비트 라인들을 전기적으로 접속 및 접속해제시키는 데 사용된다. 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3)은 NAND 스트링들과 소스 라인(SL)을 전기적으로 접속 및 접속해제시키는 데 사용된다.
일부 실시예들에서, 워드 라인들은 순차적으로 판독되며, 이는 워드 라인들이 로우에서 하이로(예컨대, WLL0 내지 WLL47) 또는 하이에서 로우로(예컨대, WLL47 내지 WLL0) 중 어느 하나로 판독된다는 것을 의미한다. 순차적으로 읽을 때 워드 라인들의 전체 세트를 판독하는 것이 요구되지 않는다. 순차적 판독 동안 타겟 메모리 셀들에 대해 인접 메모리 셀들에 의해 야기되는 간섭에 대한 보상을 제공하기 위한 기술들이 본 명세서에 개시된다.
일부 실시예들에서, 개별 워드 라인의 판독은 서브블록들의 별개의 판독들로 분해된다. 다시 도 6b를 참조하면, 블록은 4개의 서브블록들(620, 630, 640, 650)로 분할된다. 따라서, 하나의 워드 라인 층 상의 4개의 서브블록들은 인접 워드 라인 층 상의 4개의 서브블록들을 판독하기 전에 판독될 수 있다. 일부 실시예들에서, 데이터 상태 정보는 서브블록 기반으로 보상을 제공하는 데 사용된다. 예를 들어, WLL35에서의 메모리 셀들에 대한 데이터 상태 정보는 4개의 서브 블록들(620 내지 650) 각각에 대해 유지된다. 이어서, WLL36에서 서브블록(620)을 판독할 때, WLL35에서의 서브블록(620)에 대한 데이터 상태 정보는 WLL35에서의 서브블록(620) 내의 인접 메모리 셀들로부터의 간섭을 보상하기 위해 사용되고, WLL36에서 서브블록(630)을 판독할 때, WLL35에서의 서브블록(630)에 대한 데이터 상태 정보는 WLL35에서의 서브블록(620) 내의 인접 메모리 셀들로부터의 간섭을 보상하기 위해 사용되는 등등이다.
도 6d는 수직 컬럼(632)의 일부분을 포함하는 도 6c의 영역(629)의 단면도를 도시한다. 일 실시예에서, 수직 컬럼들은 원형이고, 4개의 층들을 포함하지만; 다른 실시예들에서는, 4개 초과 또는 미만의 층들이 포함될 수 있고 다른 형상들이 사용될 수 있다. 일 실시예에서, 수직 컬럼(632)은 SiO2와 같은 유전체로 제조된 내부 코어 층(670)을 포함한다. 다른 재료들이 또한 사용될 수 있다. 내부 코어(670)를 둘러싼 것이 폴리실리콘 채널(671)이다. 폴리실리콘 이외의 재료들이 또한 사용될 수 있다. 이는 비트 라인에 접속된 채널(671)인 것에 유의하여야 한다. 채널(671)을 둘러싼 것이 터널링 유전체(tunneling dielectric)(672)이다. 일 실시예에서, 터널링 유전체(672)는 ONO 구조를 갖는다. 터널링 유전체(672)를 둘러싼 것이 (예를 들어) 실리콘 질화물과 같은 전하 트래핑 층(673)이다. 다른 메모리 재료들 및 구조들이 또한 사용될 수 있다. 본 명세서에서 설명되는 기술은 임의의 특정 재료 또는 구조에 제한되지 않는다.
도 6d는 유전체 층들(DLL49, DLL50, DLL51, DLL52, DLL53), 및 워드 라인 층들(WLL43, WLL44, WLL45, WLL46, WLL47)을 도시한다. 워드 라인 층들 각각은 알루미늄 산화물 층(677)에 의해 둘러싸인 워드 라인 영역(676)을 포함하며, 이는 차단 산화물(SiO2) 층(678)에 의해 둘러싸인다. 워드 라인 층들의 수직 컬럼과의 물리적 상호작용은 메모리 셀들을 형성한다. 따라서, 메모리 셀은, 일 실시예에서, 채널(671), 터널링 유전체(672), 전하 트래핑 층(673), 차단 산화물 층(678), 산화알루미늄 층(677) 및 워드 라인 영역(676)을 포함한다. 예를 들어, 워드 라인 층(WLL47), 및 수직 컬럼(632)의 일부분은 메모리 셀(MC1)을 포함한다. 워드 라인 층(WLL46), 및 수직 컬럼(632)의 일부분은 메모리 셀(MC2)을 포함한다. 워드 라인 층(WLL45), 및 수직 컬럼(632)의 일부분은 메모리 셀(MC3)을 포함한다. 워드 라인 층(WLL44), 및 수직 컬럼(632)의 일부분은 메모리 셀(MC4)을 포함한다. 워드 라인 층(WLL43), 및 수직 컬럼(632)의 일부분은 메모리 셀(MC5)을 포함한다. 다른 아키텍처들에서, 메모리 셀이 상이한 구조를 가질 수 있지만; 메모리 셀은 여전히 저장 유닛일 것이다.
메모리 셀이 프로그래밍된 경우, 전자들은 메모리 셀과 연관된 전하 트래핑 층(673)의 일부에 저장된다. 이들 전자는, 워드 라인 영역(676) 상의 적절한 전압에 응답하여, 채널(671)로부터, 터널링 유전체(672)를 통하여, 전하 트래핑 층(673) 내로 인출된다. 메모리 셀의 임계 전압(Vth)은 저장된 전하의 양에 비례하여 증가된다. 일 실시예에서, 프로그래밍은 전하 트래핑 층 내로의 전자들의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통하여 달성된다. 소거 동작 동안, 전자들이 채널로 복귀되거나 정공들이 전하 트래핑 층 내로 주입되어 전자들과 재결합한다. 일 실시예에서, GIDL(Gate Induced Drain Leakage)과 같은 물리적 메커니즘을 통하여 전하 트래핑 층 내로의 정공 주입을 사용하여 소거가 달성된다.
성공적인 프로그래밍 프로세스의 종료 시, 메모리 셀들의 임계 전압들은, 적절하게 프로그래밍된 메모리 셀들에 대한 임계 전압들의 하나 이상의 분포들 내에 또는 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야 한다. 도 7은 각각의 메모리 셀이 4 비트의 데이터를 저장할 때 메모리 어레이에 대한 예시적인 임계 전압 분포들을 예시한다. 그러나, 다른 실시예들은 (예컨대, 메모리 셀당 1 비트, 2 비트, 3 비트, 또는 5 비트의 데이터와 같이) 메모리 셀당 다른 데이터 용량들을 사용할 수 있다. 도 7은 메모리 셀들로부터 데이터를 판독하기 위한 15개의 하드 비트(HB) 판독 기준 전압들(Vr1 내지 Vr15)을 도시한다. 메모리 셀들의 세트는 동일한 워드 라인에 접속될 수 있다. 각각의 HB 판독 기준 레벨은 2개의 인접 임계 전압 분포들을 구별하는 데 사용된다. 달리 말하면, 각각의 HB 판독 기준 레벨은 2개의 인접 데이터 상태들 사이를 구별하는 데 사용된다. 예를 들어, HB 판독 기준 레벨(Vr4)은 데이터 상태들(S3, S4)을 구별하기 위해 사용된다. 주어진 메모리 셀의 임계 전압이 15개의 판독 기준 전압들 초과인지 또는 미만인지의 여부를 테스트함으로써(예를 들어, 감지 동작들을 수행함으로써), 시스템은 메모리 셀이 어떤 데이터 상태(즉, S0, S1, S2, S3,...)에 있는지를 결정할 수 있다.
도 7은 데이터 상태들(S0 내지 S15) 사이에 약간의 중첩이 있을 수 있는 것을 도시한다. 중첩은 메모리 셀들이 전하를 상실하는 것(및, 이에 따라, 임계 전압이 강하하는 것)과 같은 요인들로 인해 발생할 수 있다. 도 7은 메모리 셀당 4개의 비트들이 저장되는 예를 도시한다. 따라서, 4개의 페이지들이 메모리 셀들의 세트 내에 저장될 수 있다. 메모리 셀들의 세트는 동일한 워드 라인에 접속될 수 있다. 이러한 페이지들은 하부 페이지, 하부-중간 페이지, 상부-중간 페이지, 및 상부 페이지로 지칭될 수 있다. 일 실시예에서, 하부 페이지를 판독하기 위해, 4개의 상이한 HB 판독 기준 전압들을 사용하여 메모리 셀들이 감지된다. 예를 들어, 메모리 셀들은 Vr1, Vr4, Vr6, 및 Vr11에서 감지될 수 있다.
판독 또는 검증 동작 동안 메모리 셀의 전도 전류를 측정하는 많은 방법들이 있다. 일례에서, 메모리 셀의 전도 전류는 그것이 감지 증폭기에서 전용 커패시터를 방전시키거나 충전하는 속도에 의해 측정된다. 다른 예에서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함하는 NAND 스트링이 대응하는 비트 라인을 방전시키는 것을 허용한다(또는 방전시키는 것을 허용하지 않는다). 비트 라인 상의 전압은, 그것이 방전되었는지 또는 방전되지 않았는지의 여부를 알기 위해 일정 기간 후에 측정된다. 본 명세서에 설명된 기술은 검증/판독을 위해 당업계에 공지된 상이한 방법들과 함께 사용될 수 있음에 유의한다. 당업계에 공지된 다른 판독 및 검증 기법들이 또한 사용될 수 있다.
도 7은 또한 HB 기준 전압들 중 4개와 연관된 소프트 비트(SB) 기준 전압들을 도시한다. Vr1, Vr4, Vr6, 및 Vr11 각각의 주위에 그룹화된 SB 기준 전압들의 하나의 세트가 있다. 예를 들어, SB 기준 전압들 Vr1_s1, Vr1_s2, Vr1_s3, 및 Vr1_s4의 세트는 HB 기준 전압들 Vr1 주위에 그룹화되며; SB 기준 레벨들 Vr4_s1, Vr4_s2, Vr4_s3, 및 Vr4_s4의 세트는 HB 기준 전압들 Vr4 주위에 그룹화되며; SB 기준 레벨들 Vr6_s1, Vr6_s2, Vr6_s3, 및 Vr6_s4의 세트는 HB 기준 전압들 Vr6 주위에서 그룹화되며; SB 기준 레벨들 Vr11_s1, Vr11_s2, Vr11_s3, 및 Vr11_s4의 세트는 HB 기준 전압들 Vr11 주위에 그룹화된다. 다른 HB 기준 전압들과 연관된 SB 기준 전압들이 있을 수 있지만, 이들은 도 7에 도시되지 않는다. 도 7에서, 각각의 대응하는 HB 기준 전압과 연관된 4개의 SB 기준 전압들이 있지만, HB 기준 전압과 연관된 더 많거나 더 적은 SB 기준 레벨들이 있을 수 있다.
본 명세서에 개시된 일부 실시예들은 상태가 메모리 셀의 임계 전압(Vt)에 의해 표현되는 메모리 셀들에 관한 것이지만, 메모리 셀의 상태는 저항 또는 콘덕턴스를 포함하지만 이로 제한되지 않는 다른 물리적 파라미터에 의해 표현될 수 있음에 유의한다. 예를 들어, 도 7에서, 데이터 상태들은 Vt 분포들에 의해 표현된다. 그러나, 다른 유형들의 메모리 셀들의 경우, 데이터 상태들은 저항 분포들 또는 콘덕턴스 분포들에 의해 표현될 수 있다.
일부 실시예들에서, 소프트 비트 기준 전압들은, ECC 엔진이 하드 비트 기준 전압들을 사용하여 감지된 데이터를 사용하여 메모리 셀들에 저장된 코드워드를 디코딩할 수 없을 때 메모리 셀들 내의 데이터를 판독하는 데 사용된다. 전형적으로, 각각의 하드 비트 기준 전압에 대한 소프트 비트 기준 전압들의 세트가 있다. 소프트 비트 기준 전압들은 대응하는 하드 비트 기준 전압보다 약간 더 높은 전압들 및 약간 더 낮은 전압들에서의 기준 전압들이다. 소프트 비트 기준 전압들의 세트는 "소프트" 신뢰성 정보를 생성하는 데 사용되며, 이는 디코더의 정정 능력을 증가시킨다. 소프트 비트 기준 전압들에서의 감지는 "소프트 비트들"을 생성하고, 이는 하드 비트 기준 레벨에 가까운 메모리 셀의 물리적 파라미터(예를 들어, Vt, 저항)가 그 메모리 셀에 대한 하드 비트를 덜 신뢰성있게 하는지 또는 하드 비트 기준 레벨로부터 먼 것이 하드 비트를 더 신뢰성있게 하는지 여부를 나타낸다. 다시 말하면, 메모리 셀이 하드 비트 기준 레벨에 가까운 물리적 파라미터(예컨대, Vt, 저항)에 대한 그의 값을 가짐을 소프트 신뢰성 정보가 나타내는 경우, 이는, 메모리 셀이 하드 비트 기준 레벨로부터 멀리 있는 물리적 파라미터(예컨대, Vt, 저항)에 대해 그의 값을 가짐을 소프트 신뢰성 정보가 나타내는 경우보다 덜 신뢰할 수 있는 것으로 간주된다.
인접 메모리 셀 간섭은 연속적인 전하 트랩 층들뿐만 아니라 전하 저장 영역들 사이의 정전기 전하 커플링으로 인한 기생 셀 효과들로부터 기인할 수 있다. 인접 메모리 셀 간섭은 판독 동작들 동안 에러들을 야기할 수 있다. 인접 메모리 셀이 전하 저장 영역 내에 더 많은 전자들을 갖는 더 높은 레벨 상태에 있을 때, 선택된 워드 라인 상의 하위 레벨 메모리 셀은 기생 셀이 더 높은 워드 라인 간섭을 생성하도록 턴 온하는 데 더 어려울 수 있다. 또한, 메모리 셀의 전하 저장 영역에 저장된 전하는 이웃 메모리 셀의 플로팅 게이트 또는 다른 전하 저장 영역(예컨대, 유전체 전하 저장 영역)에 저장된 전하와 연관된 전기장 커플링으로 인해 겉보기 시프트를 겪을 수 있다. 메모리 어레이 내의 임의의 메모리 셀의 플로팅 게이트 상의 전하로부터의 전계가 어레이 내의 임의의 다른 메모리 셀의 플로팅 게이트에 커플링될 수 있지만, 이 효과는 인접 메모리 셀들에서 가장 두드러지고 현저하다. 인접 메모리 셀들은 타겟 셀과 동일한 비트 라인 상에 있는 이웃 메모리 셀들, 타겟 셀과 동일한 워드 라인 상의 이웃 메모리 셀들, 또는 (타겟 셀의 BL 및 WL에 대한) 이웃 비트 라인 및 이웃 워드 라인 둘 모두 상에 있는, 및 따라서 대각선 방향에서 서로 인접한 이웃 메모리 셀들을 포함할 수 있다. 전하의 겉보기 시프트는 타겟 메모리 셀의 메모리 상태를 판독할 때 에러들을 초래할 수 있다. 일부 실시예들에서, 보상은 이미 판독된 메모리 셀들의 데이터 상태들에 기초하고; 따라서, 보상이 기초하는 인접 셀들은 이전에 판독된 인접 셀들로 제한될 수 있다.
도 8은 인접 메모리 셀로부터의 타겟 메모리 셀 상의 간섭의 개념을 그래프로 설명한다. 도 8은 예시적인 인접 워드 라인들 WLn-1, WLn을 갖는 도 6d의 단순화된 도면을 도시한다. 일부 실시예들에서, 판독은 WLn-1이 WLn 이전에 판독되도록 순차적으로 판독된다. 타겟 메모리 셀(MC) 및 인접 MC의 위치들이 도시된다. 메모리 홀 MH는 내부 코어 층(670), 채널 층(671), 터널링 유전체 층(672), 전하 트래핑 층(673), 및 차단 층(678)을 포함한다. WLn에서의 타겟 메모리 셀은 인접 메모리 셀로부터의 간섭 r을 경험할 수 있다. 간섭 r은 WLn-1에 저장된 전자들과 WLn에 저장된 전자들 사이의 정전 커플링을 표현한다. WLn-1에서의 메모리 셀이 더 높은 상태에 있을 때, 더 많은 정전기적 커플링이 생성될 것이다. 일 실시예에서, 간섭 r은 WLn-1 및 WLn에 대한 인접 전하 저장 영역들에 저장된 전하 사이의 커플링 비이다. 간섭 r은 이웃 전하 저장 영역들의 커패시턴스를, WLn에서의 전하 저장 영역과 이를 둘러싼 모든 다른 전극들과의 모든 용량성 커플링들의 합으로 나눈 것에 대응한다. 타겟 메모리 셀은 또한 다른 인접 셀들로부터의 간섭을 경험할 수 있다는 것에 유의한다. 예를 들어, 타겟 메모리 셀은 또한 WLn+1 상의 인접 셀로부터 경험할 수 있다. 또한, 이웃하는 메모리 홀들 상의 인접 셀들은 타겟 셀 상의 간섭을 야기할 수 있다.
판독 동안 커플링 효과들의 정정을 위한 하나의 스킴은 WLn 상의 타겟 메모리 셀을 판독할 때 WLn-1 상의 인접 메모리 셀의 상태(예를 들어, 데이터 상태)를 고려한다. 일 실시예에서, 보상은 선택된 워드 라인 WLn을 인가한 판독 기준 전압의 선택에 의해 달성되어, 선택된 워드 라인 WLn을 판독하는 동안 에러들을 감소시키거나 제거한다. 일 실시예에서, 선택된 워드 라인 WLn은 상이한 보상 레벨들을 제공하기 위해 다수의 판독 기준 전압들로 바이어스된다. 이는 각각의 메모리 셀에 대한 다수의 감지 결과들을 생성할 수 있다. 이어서, 인접 MC의 상태에 기초하여, 감지 결과들 중 하나가 사용되고 다른 것들은 폐기된다.
도 9는 타겟 워드 라인 상의 메모리 셀들의 조건들을 결정하기 위해 인접 워드 라인으로부터 저장된 상태 정보를 사용하는 프로세스(900)의 흐름도의 일 실시예를 도시한다. 일 실시예에서, 프로세스(900)는 제어 다이(304) 상의 제어 회로(310)에 의해 수행된다. 프로세스(900)는 인접 워드 라인(예컨대, WLn-1) 및 타겟 워드 라인(예컨대, WLn)으로 지칭되는 워드 라인들 중 2개에 집중할 것이다. 인접 워드 라인들에 접속된 메모리 셀들은 인접 메모리 셀로 지칭될 수 있다. 타겟 워드 라인에 접속된 메모리 셀들은 타겟 메모리 셀들로 지칭될 수 있다. 프로세스(900)는 타겟 워드 라인을 판독하기 전에 인접 워드 라인을 판독하는 것을 포함하는 블록 내의 워드 라인들의 세트를 판독할 때 수행된다. 일 실시예에서, 프로세스(900)는, 타겟 워드 라인을 판독하기 직전에 인접 워드 라인이 판독되는 순차적인 판독으로 수행된다.
단계(902)는 제어 다이(304)가 인접 워드 라인에 접속된 인접 메모리 셀들을 감지하는 것을 포함한다. 감지 증폭기들(350)은 인접 메모리 셀들과 연관된 비트 라인들을 감지하기 위해 사용된다. 관리 회로(480)는 각각의 인접 메모리 셀에 대한 하드 비트들을 결정할 수 있고, 이들 하드 비트들을 래치들(360)에 저장할 수 있다.
단계(904)는 제어 다이(304)가 인접 워드 라인에 접속된 각각의 메모리 셀에 대한 제어 다이 상에 데이터 상태 정보를 저장하는 것을 포함한다. 관리 회로(480)는 저장소(392)에 데이터 상태 정보를 저장할 수 있다. 일 실시예에서, 데이터 상태 정보는 인접 워드 라인 및 타겟 워드 라인을 포함하는 블록 내의 워드 라인들의 판독들의 세트 내의 타겟 워드 라인을 감지하기 전에 저장된다. 일 실시예에서, 데이터 상태 정보는, 타겟 워드 라인을 판독하기 직전에 인접 워드 라인을 판독하는 순차적인 판독에서 타겟 워드 라인을 감지하기 전에 저장된다. 일 실시예에서, 데이터 상태 정보는 제2 메모리 셀들에 저장된 코드워드를 디코딩하는 것에 대한 실패 전에 저장된다.
단계(906)는 제어 다이(304)가 인접 메모리 셀들에 대한 저장된 데이터 상태 정보에 기초하여 타겟 메모리 셀들의 조건들을 결정하는 것을 포함한다. 일 실시예에서, 각각의 각자의 타겟 메모리 셀에 대한 인접 메모리 셀은 동일한 NAND 스트링 상에 있다(도 8 참조). 일부 실시예들에서, 하나 초과의 인접 메모리 셀에 대한 데이터 상태 정보는 특정 타겟 메모리 셀과 관련하여 사용될 수 있다.
조건은 데이터 상태(예컨대, 도 7의 S0-S15), 하드 비트, 또는 소프트 비트를 포함할 수 있지만, 이들로 제한되지 않는다. 저장된 데이터 상태 정보는 다수의 방식들로 사용될 수 있다. 일부 실시예들에서, 저장된 데이터 상태 정보는 타겟 메모리 셀들 상의 인접 메모리 셀들의 간섭을 보상하는 데 사용된다. 일부 실시예들에서, 저장된 데이터 상태 정보는 타겟 메모리 셀을 감지하기 위해 어떤 판독 기준 전압이 사용되는지를 선택하는 데 사용된다. 일부 실시예들에서, 저장된 데이터 상태 정보는 타겟 메모리 셀들로부터 감지된 데이터에 등화를 적용하기 위해 사용된다.
일부 실시예들에서, 저장된 데이터 상태 정보는 각각의 타겟 메모리 셀에 대한 하드 비트 및 소프트 비트 둘 모두를 결정하는 데 사용된다. 이는 인접 메모리 셀들을 다수회 재감지하여 데이터 상태 정보를 획득해야 할 가능성을 완화시킨다. 도 10은 각각의 타겟 메모리 셀에 대한 하드 비트 및 소프트 비트 둘 모두를 결정하기 위해 저장된 데이터 상태 정보를 사용하는 프로세스(1000)의 일 실시예의 흐름도이다.
단계(1002)는 메모리 제어기(102)가 WLn(타겟 WL)에 대한 판독 커맨드를 제어 다이(304)에 발행하는 것을 포함한다. 단계(1004)는 제어 다이(304)가 WLn에 접속된 타겟 메모리 셀들을 감지할 때 하드 비트 판독 기준 전압들을 오프셋하기 위해 WLn-1(인접 WL)로부터의 저장된 데이터 상태 정보를 사용하는 것을 포함한다. 하드 비트 판독 기준 전압들을 오프셋하기 위해 저장된 데이터 상태를 사용하는 것의 추가 세부사항들이 도 11과 관련하여 논의된다.
단계(1006)는 제어 다이가 WLn에 대한 하드 비트들을 메모리 제어기(102)에 전달하는 것을 포함한다. 하드 비트들은 하나 이상의 코드워드들을 형성한다.
단계(1008)는 메모리 제어기(102)가 WLn에 대한 코드워드(들)를 디코딩하는 것을 포함한다. 단계(1010)는 조건부이고 그 결과는 디코딩이 성공적이었는지 여부에 의존한다. WLn에 대한 코드워드(들)가 성공적으로 디코딩되었다면, 단계(1012)에서, 메모리 제어기(102)는 코드워드(들)에 대한 데이터를 호스트(120)로 전송한다. WLn에 대한 코드워드(들)가 성공적으로 디코딩되지 않은 경우, 단계(1014)에서, 메모리 제어기(102)는 WLn에 접속된 메모리 셀들에 대한 소프트 비트들을 제공하도록 제어 다이(304)에 명령한다.
단계(1016)는 제어 다이(304)가 WLn에 접속된 타겟 메모리 셀들을 감지할 때 소프트 비트 판독 기준 전압들을 오프셋하기 위해 WLn-1로부터의 저장된 데이터 정보를 사용하는 것을 포함한다. 소프트 비트 판독 기준 전압들을 오프셋하기 위해 저장된 데이터 상태를 사용하는 것의 추가 세부사항들이 도 12와 관련하여 논의된다.
일부 실시예들에서, 저장된 데이터 상태 정보에 기초한 보상은 인접 메모리 셀로부터의 간섭을 보상하는 하드 비트 판독 기준 전압을 타겟 메모리 셀에 인가하는 것을 포함한다. 도 11은 HB 판독 기준 전압들이 저장된 데이터 상태 정보에 기초하는 메모리 셀들을 판독하는 프로세스(1100)의 일 실시예의 흐름도이다. 프로세스(1100)는 하드 비트들을 결정하는 데 사용되고, 프로세스(1000)의 단계(1004)에서 사용될 수 있다. 프로세스(1100)는 또한 프로세스(900)의 단계(906)에서 사용될 수 있다. 프로세스(1100)에서의 단계들이 설명의 편의상 특정 순서로 도시되어 있다는 것에 유의한다. 일부 경우에서, 단계들은 상이한 순서로 발생할 수 있다.
단계(1102)는 제어 다이(304)가 데이터 상태에 대한 HB 기준 전압들의 세트를 형성하는 것을 포함한다. 각각의 HB 기준 전압은 상이한 양의 인접 데이터 상태 보상을 제공한다. 예를 들어, 각각의 HB 기준 전압은 타겟 셀에 대한 인접 셀의 간섭에 대한 상이한 양의 보상을 제공한다. 하드 비트 기준 전압들은 도 7과 관련하여 논의될 것이다. 각각의 메모리 셀에 대한 하드 비트를 결정하기 위해, 상이한 데이터 상태들과 연관된 HB 판독 기준 전압들(예컨대, Vr1, Vr4, Vr6, Vr11)이 인가될 수 있다. 그러나, 단계(1102)는 단지 하나의 데이터 상태로 지향된다. 단계(1102)에서 상이한 HB 판독 기준 전압들은 특정 상태에 대한 HB 판독 기준 전압에 대한 증가 또는 감소(뿐만 아니라 증가 또는 감소 없음)를 포함할 수 있다. 예를 들어, 단계(1102)에서의 전압들은 Vr1 및 Vr1+Vcomp를 포함할 수 있고, 여기서 Vcomp는 양의 또는 음의 크기를 가질 수 있다. 이 예에서, Vcomp는 타겟 메모리 셀에 대한 인접 메모리 셀의 간섭에 대한 보상을 제공한다. 단계(1102)에서, 2개 초과의 HB 기준 전압들이 있을 수 있다. 일 실시예에서, 데이터 상태 정보는 각각의 인접 메모리 셀에 대한 2개의 비트들을 포함하며, 이 경우에 Vr1, Vr1+Vcomp1, Vr1+Vcomp2, 및 Vr1+Vcomp3은 추가적인 상이한 보상 레벨들을 제공하기 위해 사용될 수 있다. 데이터 상태 정보는 인접 메모리 셀당 2개 초과의 비트들을 포함할 수 있다.
단계(1104)는 제어 다이(304)가 HB 판독 기준 전압을 타겟 워드 라인에 인가하는 것을 포함한다. 단계(1106)는 이러한 HB 기준 전압이 이 타겟 메모리 셀에 적용가능한지 여부의 결정이다. 이러한 결정은 인접 메모리 셀에 대한 데이터 상태 정보에 기초하여 이루어진다. 도 8은 WLn 상의 타겟 메모리 셀 및 WLn-1 상의 인접 메모리 셀의 일례를 도시한다. 일 실시예에서, 제어 다이(304)는 (타겟 메모리 셀과 동일한 NAND 스트링 상에서) WLn-1 상의 인접 메모리 셀에 대한 데이터 상태 정보에 액세스하는데, 이는 HB 기준 전압이 적용가능한지 여부를 결정하는 데 사용된다. 결정은 타겟 메모리 셀에 인접한 하나 초과의 메모리 셀에 기초할 수 있다. 예를 들어, 이웃 메모리 홀들과 연관된 (상이한 NAND 스트링들 상의) "대각선" 인접 셀들로부터의 데이터 상태 정보가 단계(1106)에서 고려될 수 있다.
이러한 HB 기준 전압이 적용가능하면, 단계(1108)에서 타겟 메모리 셀이 감지된다. 또한, 감지의 결과가 저장된다. 도 4의 논의에서 언급된 바와 같이, 감지 증폭기(350) 내의 트립 래치(468)는 SB 기준 전압을 인가하는 것에 응답하여 트립할 수 있다. 프로세서(482)는 트립 래치(468)를 판독하고, 결과를 저장할 수 있다. 따라서, 제어 다이(304)는 인접 메모리 셀의 데이터 상태에 기초하여 타겟 메모리 셀에 대한 감지 정보를 저장한다. 일 실시예에서, 프로세서(482)는 감지 정보를 래치 내에 저장한다. 일부 경우들에서, 래치는 UDL, UMDL, LMDL, 또는 LDL 래치들 중 하나일 수 있다. 그러나, 감지 정보는 또한 작업 래치에 저장될 수 있다. 선택적으로, 타겟 메모리는 모든 HB 기준 레벨들에 대해 감지될 수 있으며, 이때 감지 정보의 일부는 폐기됨에 유의한다. 예를 들어, 감지 증폭기(350)는 모든 HB 판독 기준 전압들에 대해 동작할 수 있지만, 프로세서(482)는 원하는 보상 레벨에 대응하지 않는 결과들을 무시할 수 있다.
단계(1110)는 이러한 데이터 상태에 대한 다른 HB 기준 전압이 있는지 여부의 결정이다. 그렇다면, 단계(1104)에서 다음 HB 기준 전압이 인가된다. 이러한 다른 HB 기준 전압은 이 데이터 상태에 대해 지금까지 적용되는 다른 것들과는 상이한 보상 레벨을 제공할 것이다. 언급된 바와 같이, 단계(1108)에서, 이 데이터 상태에 대해 하나 초과의 HB 기준 전압에 대해 타겟 메모리 셀들을 감지하는 것이 가능하다. 그러나, HB 기준 전압들 중 오직 하나에 대한 감지 정보가 저장될 필요가 있다. 즉, 단계(1104)에서 HB 기준 전압 중 하나는 이러한 타겟 메모리 셀에 대한 원하는 보상을 제공할 것이다.
단계(1112)는 다른 데이터 상태에 대한 HB 기준 전압들이 있는지 여부의 결정이다. 위에 언급된 바와 같이, 프로세스(1100)는 단계(1104)의 상이한 반복들에서 S1, S4, S6, 및 S11과 연관된 HB 기준 전압들을 인가할 수 있다. HB에 대한 모든 관련 상태들에 대한 HB 기준 전압들에 대해 단계들(1104 내지 1112)을 수행한 후에, 단계(1114)에서, 제어 다이(304)는 각각의 타겟 메모리 셀에 대한 HB의 결정을 완료할 수 있다. 각각의 타겟 메모리 셀에 대한 HB를 결정하기 위한 절차는, 실제로, 단계(1108)에서 각각의 비트의 감지 정보가 결정됨에 따라 수행될 수 있다는 것에 유의한다. 일 실시예에서, 프로세서(482)는 (단계(1108)에서 유지되는) 감지 정보를 저장하기 위해 2개의 래치들을 사용한다. 제1 비트의 감지 정보는, 예를 들어, UDL 래치 내에 배치될 수 있다. (다음 데이터 상태에 대한) 감지 정보의 다음 비트가 작업 래치 내에 배치될 수 있다. 이어서, XOR(또는 다른 논리 연산)이 2개의 래치들 내의 감지 정보 상에서 수행될 수 있고, 그 결과 UDL 래치에 배치될 수 있다. (제3 데이터 상태에 대한) 다음 비트의 감지 정보가 작업 래치 내에 배치되고, 이때 다른 XOR이 2개의 래치들의 콘텐츠에 대해 수행된다. 다시, 결과는 UDL 래치 내에 배치된다. 프로세스(1100)의 종료 시에, UDL 래치는 하부 페이지에 대한 타겟 메모리 셀에 대한 하드 비트를 포함한다. 이러한 프로세스(또는 HDL 래치 내의 하부 페이지에 대한 HB를 저장하는 임의의 다른 프로세스)가 이전의 판독 동작을 위해 UDL 래치의 콘텐츠를 오버라이팅할 것임을 유의한다. 그러나, 예를 들어, 저장소(392)에 상태 정보를 저장함으로써, 인접 메모리 셀에 대한 상태 정보가 이용가능하게 유지된다.
일부 실시예들에서, 저장된 데이터 상태 정보에 기초한 보상은 인접 메모리 셀로부터의 간섭을 보상하는 소프트 비트 기준 전압들을 타겟 메모리 셀에 인가하는 것을 포함한다. 도 12는 소프트 비트 기준 전압들이 저장된 데이터 상태 정보에 기초하는 메모리 셀들로부터 소프트 비트들을 판독하는 프로세스(1200)의 일 실시예의 흐름도이다. 프로세스(1200)는 타겟 메모리 셀에 대한 소프트 비트들을 결정하는 데 사용되고, 프로세스(1000)의 단계(1016)에서 사용될 수 있다. 프로세스(1200)는 또한 프로세스(900)의 단계(906)에서 사용될 수 있다. 프로세스는 단일 타겟 메모리 셀에 관하여 기술되지만, 타겟 워드 라인에 접속된 모든 타겟 메모리 셀들에 대해 병렬로 수행될 수 있다. 프로세스(1200)에서의 단계들이 설명의 편의상 특정 순서로 도시되어 있다는 것에 유의한다. 일부 경우에서, 단계들은 상이한 순서로 발생할 수 있다.
단계(1202)는 제어 다이(304)가 SB 기준 전압들의 세트를 형성하는 것을 포함한다. 프로세스(1200)의 논의는 Vr1과 연관된 SB 기준 레벨들을 적용하는 것에 집중할 것이다(도 7 참조). 보상 없음이 적용되면, 세트 Vr1_s1, Vr1_s2, Vr1, Vr1_s3, 및 Vr1_s4가 타겟 워드 라인에 적용될 수 있다. 일 실시예에서, 이러한 세트는 Vcomp를 이들 전압들 각각에 추가함으로써 증강된다. Vcomp의 크기에 따라, 이는 일부 중복 크기 전압들을 초래할 수 있지만; 중복 크기들은 세트 내에 포함되지 않는다. SB 기준 전압들의 세트는 타겟 메모리 셀에 적용가능한 일부 전압들 및 적용가능하지 않은 일부를 포함할 것이다.
단계(1204)는 제어 다이(304)가 SB 기준 전압들 중 하나를 타겟 워드 라인에 인가하는 것을 포함한다. 단계(1206)는 이러한 SB 기준 전압이 이 타겟 메모리 셀에 적용가능한지 여부의 결정이다. 이러한 SB 기준 전압이 적용가능하면, 단계(1208)에서 타겟 메모리 셀이 감지된다. 도 4의 논의에서 언급된 바와 같이, 감지 증폭기(350) 내의 트립 래치(468)는 SB 기준 전압을 인가하는 것에 응답하여 트립할 수 있다. 프로세서(482)는 립 래치(468)를 판독하고, 결과를 저장할 수 있다.
단계(1210)는 타겟 워드 라인에 인가하기 위한 더 많은 SB 기준 전압들이 있는지 여부의 결정을 포함한다. 그렇다면, 단계(1204)에서 다음 SB 기준 전압이 타겟 워드 라인에 인가된다. 모든 SB 기준 전압들이 인가된 후에(단계 1210은 아니오), 제어 다이는 타겟 메모리 셀에 대한 SB를 결정한다(1212).
본 명세서에 언급된 바와 같이, 감지 메모리 셀들로부터의 결과들은 데이터 래치들에 저장될 수 있다. 다음은 인접 메모리 셀들을 감지하고 인접 메모리 셀들에 대한 데이터 상태 정보를 저장하는 일 실시예를 기술하고, 데이터 래치들을 동작시키기 위한 추가 세부사항들을 제공한다. 도 13a는 인접 메모리 셀들에 대한 데이터 상태 정보를 저장하는 프로세스(1300)의 일 실시예를 도시한 흐름도이다. 프로세스(1300)는 프로세스(900)의 단계들(902, 904)의 실시예에 대한 추가 세부사항들을 제공한다. 일부 실시예들에서, 제어 다이(304)는 접합 패드들(570, 574)에 의해 메모리 다이(302)에 접합된다(도 5a, 도 5b 참조). 접합 패드들 중 일부는 메모리 다이(302) 내의 메모리 구조물(326) 내의 비트 라인들에 접속된다.
단계(1302)는 제어 다이(304)가 접합 패드들에 의해 인접 메모리 셀들과 연관된 비트 라인들을 감지하는 것을 포함한다. 예를 들어, 경로(352)들 중 일부(도 3a 참조)는 메모리 구조물(326) 내의 비트 라인들에 접속하여 비트 라인들이 판독/기록 회로들(328)에 의해 감지되게 한다.
단계(1304)는 제어 다이(304)가 인접 메모리 셀들에 대한 감지 정보를 제어 다이(304) 상의 래치들 내에 저장하는 것을 포함한다. 일례로서, 관리 회로(480)는 래치들(360) 내의 인접 메모리 셀들에 대한 하드 비트들을 저장한다(도 3b 참조). 다른 예로서, 프로세서(482)는 인접 메모리 셀 래치들(484) 중 하나에 대한 하드 비트들을 저장한다. 이 예에서, 4개의 하드 비트들이 각각의 메모리 셀에 대해 저장된다. UDL 래치는 하위 페이지에 대한 HB를 저장하고, 다른 래치들은 각각 상이한 페이지에 대한 하드 비트를 저장한다.
단계(1306)는 제어 다이(304)가 인접 메모리 셀들에 대한 데이터 상태 정보를 저장하는 것을 포함한다. 데이터 상태 정보는 저장소(392)에 저장될 수 있다. 일 실시예에서, 데이터 상태 정보는 각각의 인접 메모리 셀에 대한 적어도 하나의 비트를 포함한다. 데이터 상태 정보는 인접 메모리 셀이 어떤 데이터 상태인지 여부에 기초한다. 예를 들어, 16개의 데이터 상태(또는 4개의 HB) 예에서, 인접 메모리 셀은 S0-S15 중 하나에 존재한다. 하나의 옵션은 4개의 하드 비트들을 기록하는 것인데, 이는 따라서 16개의 데이터 상태들 중 하나를 특정할 것이다. 그러나, 데이터 상태 정보가 정확한 데이터 상태를 특정하는 것은 요구되지 않는다. 일 실시예에서, 데이터 상태 정보는 단일 비트를 포함하고, 이는 데이터 상태들의 2개의 세트들 중 어느 것에 셀이 존재하는지를 나타낸다. 전형적으로, 각각의 세트는 데이터 상태들의 연속적인 세트이다. 예를 들어, "0"의 비트 값은 S0-S7을 특정할 수 있고, "1"의 비트 값은 S8-S15를 특정할 수 있다. 다른 예로서, "0"의 비트 값은 S0-S11을 특정할 수 있고, "1"의 비트 값은 S12-S15를 특정할 수 있다. 따라서, 세트는 동일한 크기일 필요는 없다. 이들 예에서, "0"의 데이터 상태 정보 값은 보상이 없는 것에 대응할 수 있는 반면, "1"의 데이터 상태 정보 값은 일부 보상 레벨에 대응할 수 있다. 데이터 상태 정보는 16개의 데이터 상태들이 있는 이 예에서 1개, 2개, 3개, 또는 4개의 비트들을 포함할 수 있다. 따라서, 2개의 비트를 갖는 경우, "00"은 보상 없음에 대응할 수 있는 반면, "01", "10" 및 "11"은 3개의 상이한 보상 레벨들에 대응할 수 있다.
도 13b는 타겟 메모리 셀들에 보상을 제공하기 위해 데이터 상태 정보를 사용하는 프로세스(1350)의 일 실시예를 도시하는 흐름도이다. 프로세스(1350)는 프로세스(900)의 단계(906)의 실시예에 대한 추가 세부사항들을 제공한다. 일 실시예에서, 프로세스(1350)는 순차적인 판독 동안 프로세스(1300)에 후속하여 수행된다.
단계(1352)는 하드 비트들을 결정하기 위해 타겟 메모리 셀들을 감지할 때 보상을 사용할지 여부의 결정을 포함한다. 보상을 사용하는 것은 에러 레이트를 감소시키고, 코드워드가 성공적으로 디코딩될 확률을 증가시키는 것을 도울 수 있다. 그러나, 보상을 사용하지 않는 것은 감지 동작을 단순화시킬 수 있다. 감지 동작은 보상이 사용되지 않는 경우 더 빠르고 더 적은 전력을 사용할 수 있다. 보상을 사용할지 여부의 판정은 블록 내에서 또는 메모리 다이 상에서 이미 판독된 메모리 셀들의 에러 레이트에 기초할 수 있다.
단계(1354)는 제어 다이(304)가 보상을 적용하지 않고 타겟 메모리 셀들과 연관된 비트 라인들을 감지하는 것을 포함한다. 예를 들어, 데이터 상태에 대한 다수의 HB 판독 기준 전압들을 인가하기보다는, 하나의 HB 판독 기준 전압만이 데이터 상태에 대해 인가됨으로써, 시간 및 전력을 절약한다. 단계(1302)에서와 같이, 감지는 접합 패드들에 의한 것일 수 있다.
단계(1356)는 제어 다이(304)가 타겟 메모리 셀들과 연관된 비트 라인들을 감지하는 것을 포함한다. 단계(1302)에서와 같이, 감지는 접합 패드들에 의한 것일 수 있다. 저장된 데이터 상태 정보는 프로세스(1100)에 기술된 바와 같이 사용될 수 있다. 따라서, 상이한 보상 레벨들을 제공하는 다수의 HB 기준 전압들이 타겟 WL에 인가된다.
단계(1358)는 단계(1354 또는 1356)에 후속하여 수행된다. 단계(1358)는 제어 다이(304)가 타겟 메모리 셀들에 대한 감지 정보를 제어 다이(304) 상의 래치들 내에 저장하는 것을 포함한다. 이 단계는 단계(1304)와 유사할 수 있다. 타겟 메모리 셀들에 대한 감지 정보는 프로세스(1300) 동안 인접 메모리 셀에 대한 래치들 내에 저장된 감지 정보를 오버라이팅할 수 있다는 것에 유의한다.
단계(1360)는 제어 다이(304)가 타겟 메모리 셀을 재감지하기 위해 인접 메모리 셀들에 대한 저장된 데이터 상태 정보를 사용하는 것을 포함한다. 일 실시예에서, 단계(1356)는 하드 비트들을 감지하고, 단계(1360)는 디코딩 실패에 응답하여 소프트 비트들을 감지한다(프로세스(1000) 참조). 일 실시예에서, 단계(1354)는 하드 비트들을 감지하고, 단계(1360)는 또한 디코딩 실패에 응답하여 하드 소프트 비트들을 감지한다. 단계(1354 또는 1356)가 수행되었는지에 상관없이, 인접 메모리 셀들로부터의 데이터 래치들 내의 정보는 단계(1358)에서 오버라이팅되었음에 유의한다. 그러나, 인접 메모리 셀들에 대한 저장된 상태 정보는 여전히 이용가능하다. 본 명세서에 언급된 바와 같이, 공간 제한들로 인해, 그러한 상태 정보를 저장하는 것은, 메모리 셀들 및 칩 레벨 제어 회로들이 동일한 다이 상에 있는 설계에서 비실용적일 수 있다.
인접 메모리 셀들의 데이터 상태들에 기초하여, 타겟 메모리 셀들에 제공될 수 있는 다수의 상이한 유형들의 보상이 있다. 타겟 워드 라인에 인가되는 판독 기준 전압(HB 또는 SB)의 크기의 형태의 보상이 앞서 이미 논의되었다. 일 실시예에서, 보상은 타겟 메모리 셀들로부터 판독된 데이터의 등화 형태이다. 등화는 타겟 메모리 셀들에 대한 인접 메모리 셀들의 간섭을 보상하는 데 사용될 수 있다.
도 14는 타겟 메모리 셀들로부터 판독된 데이터의 등화를 적용하는 프로세스(1400)의 일 실시예의 흐름도이다. 프로세스(1400)는 프로세스(900)의 단계(906)에서 사용될 수 있다. 따라서, 프로세스(1400) 이전에, 인접 워드 라인들 상의 메모리 셀들이 판독되었고, 인접 메모리 셀들에 대한 데이터 상태 정보가 저장되었다.
단계(1402)는 제어 다이(304)가 타겟 워드 라인에 접속된 메모리 셀들을 감지하는 것을 포함한다. 단계(1404)는 제어 다이(304)가 타겟 메모리 셀들에 대한 초기 상태 정보를 결정하는 것을 포함한다. 단계(1404)는 제어 다이(304)가 타겟 메모리 셀들에 저장된 데이터에 대한 하나 이상의 원시 코드워드들을 결정하는 것을 포함할 수 있다.
단계(1406)는 제어 다이(304)가 저장된 데이터 상태 정보에 기초하여 등화를 수행하는 것을 포함한다. 일 실시예에서, 등화는 선형 최소 평균 스퀘어 에러(LMMSE) 교차 결합 추정 및 등화를 사용한다. 이 기술은 타겟 셀들과 인접 셀들의 2차 통계, 구체적으로 인접 셀들의 판독 임계 전압들의 공분산 행렬, 및 타겟 셀들 및 그들의 인접 셀들의 교차 상관 벡터(cross-correlation vector)에 기초한다. 등화 기술은 교란의 선형 모델(예를 들어, LMMSE)에 기초하여 인접 셀(또는 인접 셀들)이 타겟 셀의 판독을 교란하는 범위를 결정하는 것을 포함한다. 이어서, 실제 감지(예컨대, 단계(1402-1404)) 및 인접 셀(들)이 타겟 셀의 판독을 교란하는 범위에 기초하여 타겟 셀에 실제로 저장된 데이터의 추정이 이루어질 수 있다. 그러한 등화를 수행하는 것에 대한 추가 세부사항들은, 발명의 명칭이 "Post-Facto Correction for Cross Coupling in Flash Memory"인 Alrod 등의 미국 특허 제7,751,237호에 기술되어 있으며, 이는 본 명세서에 참고로 포함된다. 단계(1406)에서의 등화는 타겟 셀들에서 데이터를 감지한 후에 수행되고, 타겟 셀들의 감지를 수행하기 위해 임의의 보상이 적용될 것을 요구하지 않는다는 것에 유의한다.
위의 관점에서, 제1 실시예는 저장소 및 저장소에 접속된 제어 회로를 포함하는 장치를 포함하는 것을 알 수 있다. 제어 회로는 블록 내의 제1 워드 라인에 접속된 제1 비휘발성 메모리 셀들 및 제1 워드 라인에 인접한 블록 내의 제2 워드 라인에 접속된 제2 비휘발성 메모리 셀들을 포함하는 메모리 다이에 접속하도록 구성된다. 제어 회로는 제1 메모리 셀들을 감지하도록 구성된다. 제어 회로는 제1 메모리 셀들의 감지에 기초하여 제1 메모리 셀들 각각에 대한 데이터 상태 정보를 저장소에 저장하도록 구성된다. 저장은 블록 내의 워드 라인들의 판독들의 세트에서 제2 메모리 셀들을 감지하기 전에 발생한다. 제어 회로는 저장된 데이터 상태 정보에 기초하여 제2 비휘발성 메모리 셀들의 조건들을 결정하도록 구성된다.
제2 실시예에서, 그리고 제1 실시예에 추가로, 제어 회로는 제2 메모리 셀들 각각에 대한 하드 비트를 결정하기 위해 저장된 데이터 상태 정보를 사용하도록 추가로 구성된다. 제어 회로는 제2 메모리 셀들에 대한 하드 비트들에 대한 디코딩 에러에 응답하여 제2 메모리 셀들 각각에 대한 소프트 비트를 결정하기 위해 저장된 데이터 상태 정보를 사용하도록 추가로 구성된다.
제3 실시예에서, 그리고 제1 또는 제2 실시예에 추가로, 저장소는 데이터 래치들을 포함한다. 제어 회로는 제1 메모리 셀들을 감지하는 것으로부터의 제1 감지 정보를 데이터 래치들 내에 저장하도록 추가로 구성된다. 제어 회로는 제2 메모리 셀들을 감지하는 것으로부터의 제2 감지 정보를 데이터 래치들 내에 저장함으로써 제1 감지 정보를 오버라이팅하도록 추가로 구성된다. 제어 회로는 제1 감지 정보를 오버라이팅한 후에 제2 비휘발성 메모리 셀들의 조건들을 결정하기 위해 제1 메모리 셀들에 대한 저장된 데이터 상태 정보를 사용하도록 추가로 구성된다.
제4 실시예에서, 그리고 제3 실시예에 추가로, 제어 회로 및 저장소는 메모리 다이에 접합되는 제어 다이 상에 존재한다. 메모리 다이는 제1 메모리 셀들 및 제2 메모리 셀들과 연관된 비트 라인들을 포함한다. 제어 회로는 비트 라인들을 감지함으로써 제1 메모리 셀들 및 제2 메모리 셀들을 감지하도록 추가로 구성된다.
제5 실시예에서, 그리고 제1 내지 제4 실시예들 중 임의의 실시예에 추가로, 제어 회로는 선택된 메모리 셀에 인가된 기준 전압에 기초하여 제2 워드 라인에 접속된 선택된 메모리 셀의 조건을 결정하도록 추가로 구성되고, 기준 전압은 인접 메모리 셀에 대한 저장된 데이터 상태 정보에 대응하는 선택된 메모리 셀 상의 간섭에 대한 보상을 선택된 메모리 셀에 제공한다.
제6 실시예에서, 그리고 제1 내지 제5 실시예들 중 임의의 실시예에 추가로, 제어 회로 및 저장소는 메모리 다이에 부착되는 제어 다이 상에 존재한다. 제어 회로는 제2 워드 라인에 접속된 제2 메모리 셀들을 감지하고, 메모리 다이로부터 제2 메모리 셀들을 감지하는 것으로부터의 감지 정보를 저장소에 전송하도록 추가로 구성된다. 제어 회로는 저장소 내의 감지 정보의 등화를 수행하기 위해 저장된 데이터 상태 정보를 사용하도록 추가로 구성된다. 등화는 제2 메모리 셀들에 대한 제1 메모리 셀들의 간섭을 보상한다. 제어 회로는 등화에 기초하여 제2 메모리 셀들의 데이터 상태들을 결정하도록 추가로 구성된다.
제7 실시예에서, 그리고 제1 내지 제6 실시예들 중 임의의 실시예에 추가로, 제어 회로는 저장된 데이터 상태 정보에 기초하여 제2 메모리 셀들 각각에 대한 하드 비트를 결정하고, 각각의 제2 메모리 셀에 대한 하드 비트를 메모리 제어기에 전송하도록 추가로 구성된다. 제어 회로는 소프트 비트들에 대한 메모리 제어기로부터의 요청에 응답하여 소프트 비트들을 메모리 제어기에 제공하도록 추가로 구성된다. 소프트 비트들을 제공하기 위해, 제어 회로는 소프트 비트 판독 기준 전압들을 제2 워드 라인에 인가하고; 소프트 비트 판독 기준 전압들의 인가에 응답하여 각각의 제2 비휘발성 메모리 셀을 감지하고 - 소프트 비트 판독 기준 전압들 각각에 대한 각각의 제2 메모리 셀에 대해 소프트 비트 감지 데이터가 생성됨 -; 각각의 각자의 제2 메모리 셀에 대해 어느 소프트 비트 감지 데이터를 사용할지를 선택하기 위해 각자의 제2 메모리 셀에 인접한 제1 메모리 셀에 대해 저장된 데이터 상태 정보를 사용하고; 각각의 각자의 제2 메모리 셀에 대한 선택된 소프트 비트 감지 데이터에 기초하여 제2 메모리 셀들 각각에 대한 소프트 비트를 결정하도록 추가로 구성된다.
제8 실시예에서, 그리고 제1 내지 제7 실시예들 중 임의의 실시예에 추가로, 제어 회로는 제2 메모리 셀들에 저장된 코드워드를 디코딩하는 것에 대한 실패 전에 제1 메모리 셀들 각각에 대한 데이터 상태 정보를 저장소에 저장하도록 구성된다. 제어 회로는 제2 메모리 셀들에 저장된 코드워드를 디코딩하는 것에 대한 실패에 응답하여 저장된 데이터 상태 정보에 기초하여 제2 비휘발성 메모리 셀들의 조건들을 결정하도록 구성된다.
제9 실시예에서, 그리고 제1 내지 제8 실시예들 중 임의의 실시예에 추가로, 제어 회로는 블록 내의 워드 라인들의 판독들에서 제2 워드 라인을 판독하기 직전에 제1 워드 라인을 판독하도록 구성된다.
일 실시예는 제1 워드 라인에 접속된 제1 비휘발성 메모리 셀들을 감지하는 단계를 포함하는 방법을 포함한다. 제1 비휘발성 메모리 셀들 및 제1 워드 라인은 제어 다이에 부착되는 메모리 다이 상에 존재한다. 감지는 제어 다이 상의 제어 회로에 의해 제어된다. 방법은 제1 메모리 셀들의 감지에 기초하여 각각의 각자의 제1 메모리 셀에 대한 제1 감지 정보를 제어 다이 상의 데이터 래치들 내에 저장하는 단계를 포함한다. 방법은 제1 워드 라인 및 제2 워드 라인의 순차적인 판독에서 제1 워드 라인에 인접한 제2 워드 라인에 접속된 제2 비휘발성 메모리 셀들을 감지하기 전에 데이터 래치들 내의 제1 감지 정보에 기초하여 각각의 각자의 제1 메모리 셀에 대한 제어 다이 상에 데이터 상태 정보를 저장하는 단계를 포함한다. 각각의 각자의 제1 메모리 셀에 대한 데이터 상태 정보는 각자의 제1 메모리 셀이 존재하는 하나 이상의 데이터 상태들의 세트를 특정한다. 방법은 저장된 데이터 상태 정보에 기초하여 제2 비휘발성 메모리 셀들에 대한 제1 메모리 셀들의 간섭을 보상하는 단계를 포함한다. 방법은 보상의 결과로서 제2 비휘발성 메모리 셀들의 데이터 상태들을 결정하는 단계를 포함한다.
일 실시예는 메모리 다이 및 접합 패드들에 의해 메모리 다이에 접합되는 제어 다이를 포함하는 비휘발성 저장 시스템을 포함한다. 메모리 다이는 비휘발성 메모리 셀들, 메모리 셀들에 접속된 복수의 워드 라인들, 및 메모리 셀들과 연관된 비트 라인들을 포함한다. 제어 다이는 접합 패드들에 의해 제1 비휘발성 메모리 셀들과 연관된 비트 라인들을 감지하기 위한 감지 수단을 포함한다. 제1 비휘발성 메모리 셀들은 복수의 워드 라인들 중 제1 워드 라인에 접속된다. 제어 다이는 제1 워드 라인에 인접한 제2 워드 라인에 접속된 제2 메모리 셀들에 저장된 코드워드를 디코딩하는 것에 대한 실패 전에 제1 메모리 셀들 각각에 대한 데이터 상태 정보를 저장하기 위한 데이터 상태 저장 수단을 포함한다. 데이터 상태 정보는 감지에 기초하고, 각자의 제1 메모리 셀이 존재하는 하나 이상의 데이터 상태들의 범위를 특정한다. 제어 다이는 저장된 데이터 상태 정보에 기초하여 제2 메모리 셀들에 데이터 상태 의존성 보상을 적용하기 위한 보상 수단을 포함한다.
실시예들에서, 감지 수단은 상태 머신(312), 어드레스 디코더들(314), 전력 제어부(316), 판독/기록 회로들(328), 감지 블록(340), 감지 증폭기들(350), 감지 회로(460), 감지 노드(464), 비교 회로(466), 및/또는 트립 래치 중 하나 이상을 포함한다.
실시예들에서, 데이터 상태 저장 수단은 관리 회로(480), 프로세서(482), 저장소(392), 상태 머신(312), PGA(Programmable Gate Array, FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit)), 집적 회로 또는 다른 유형의 회로 중 하나 이상을 포함한다.
실시예들에서, 저장된 데이터 상태 정보에 기초하여 제2 메모리 셀들에 데이터 상태 의존성 보상을 적용하기 위한 보상 수단은 상태 머신(312), ECC 엔진(330), 전력 제어부(316), 판독/기록 회로들(328), 감지 증폭기들(350), 관리 회로(480), 프로세서, PGA(Programmable Gate Array, FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 집적 회로 또는 다른 유형의 회로 중 하나 이상을 포함한다. 실시예들에서, 저장된 데이터 상태 정보에 기초하여 제2 메모리 셀들에 데이터 상태 의존성 보상을 적용하기 위한 보상 수단은 프로세스(1100)를 수행한다. 실시예들에서, 저장된 데이터 상태 정보에 기초하여 제2 메모리 셀들에 데이터 상태 의존성 보상을 적용하기 위한 보상 수단은 프로세스(1200)를 수행한다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 상기의 교시 내용의 관점에서 많은 수정 및 변형이 가능하다. 설명된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 활용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    저장소; 및
    상기 저장소에 접속된 제어 회로를 포함하고, 상기 제어 회로는 블록 내의 제1 워드 라인에 접속된 제1 비휘발성 메모리 셀들 및 상기 제1 워드 라인에 인접한 상기 블록 내의 제2 워드 라인에 접속된 제2 비휘발성 메모리 셀들을 포함하는 메모리 다이에 접속하도록 구성되고, 상기 제어 회로는,
    상기 제1 메모리 셀들을 감지하고;
    상기 제1 메모리 셀들을 감지하는 것에 기초하여 상기 제1 메모리 셀들 각각에 대한 데이터 상태 정보를 상기 저장소 내에 저장하고 - 상기 저장하는 것은 상기 블록 내의 워드 라인들의 판독들의 세트에서 상기 제2 메모리 셀들을 감지하기 전에 발생함 -;
    상기 저장된 데이터 상태 정보에 기초하여 상기 제2 비휘발성 메모리 셀들의 조건들을 결정하도록 구성되는, 장치.
  2. 제1항에 있어서, 상기 제어 회로는,
    상기 제2 메모리 셀들 각각에 대한 하드 비트(hard bit)를 결정하기 위해 상기 저장된 데이터 상태 정보를 사용하고;
    상기 제2 메모리 셀들에 대한 상기 하드 비트들에 대한 디코딩 에러에 응답하여 상기 제2 메모리 셀들 각각에 대한 소프트(soft) 비트를 결정하기 위해 상기 저장된 데이터 상태 정보를 사용하도록 추가로 구성되는, 장치.
  3. 제1항에 있어서, 상기 저장소는 데이터 래치(data latch)들을 포함하고, 상기 제어 회로는,
    상기 제1 메모리 셀들을 감지하는 것으로부터의 제1 감지 정보를 상기 데이터 래치들 내에 저장하고;
    상기 제2 메모리 셀들을 감지하는 것으로부터의 제2 감지 정보를 상기 데이터 래치들 내에 저장함으로써 상기 제1 감지 정보를 오버라이팅(overwriting)하고;
    상기 제1 감지 정보를 오버라이팅한 후에 상기 제2 비휘발성 메모리 셀들의 상기 조건들을 결정하기 위해 상기 제1 메모리 셀들에 대한 상기 저장된 데이터 상태 정보를 사용하도록 추가로 구성되는, 장치.
  4. 제3항에 있어서,
    상기 제어 회로 및 상기 저장소는 상기 메모리 다이에 접합되는 제어 다이 상에 존재하고;
    상기 메모리 다이는 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들과 연관된 비트 라인들을 포함하고; 및
    상기 제어 회로는 상기 비트 라인들을 감지함으로써 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들을 감지하도록 추가로 구성되는, 장치.
  5. 제1항에 있어서, 상기 제어 회로는,
    상기 선택된 메모리 셀에 인가된 기준 전압에 기초하여 상기 제2 워드 라인에 접속된 선택된 메모리 셀의 조건을 결정하도록 추가로 구성되고, 상기 기준 전압은 인접 메모리 셀에 대한 상기 저장된 데이터 상태 정보에 대응하는 상기 선택된 메모리 셀 상의 간섭에 대한 보상을 상기 선택된 메모리 셀에 제공하는, 장치.
  6. 제1항에 있어서, 상기 제어 회로 및 상기 저장소는 상기 메모리 다이에 부착되는 제어 다이 상에 존재하고, 상기 제어 회로는,
    상기 제2 워드 라인에 접속된 상기 제2 메모리 셀들을 감지하고;
    상기 메모리 다이로부터 상기 제2 메모리 셀들을 감지하는 것으로부터의 감지 정보를 상기 저장소에 전송하고;
    상기 저장소 내의 상기 감지 정보의 등화를 수행하기 위해 상기 저장된 데이터 상태 정보를 사용하고 - 상기 등화는 상기 제2 메모리 셀들 상의 상기 제1 메모리 셀들의 간섭을 보상함 -;
    상기 등화에 기초하여 상기 제2 메모리 셀들의 데이터 상태들을 결정하도록 추가로 구성되는, 장치.
  7. 제1항에 있어서, 상기 제어 회로는,
    상기 저장된 데이터 상태 정보에 기초하여 상기 제2 메모리 셀들 각각에 대한 하드 비트를 결정하고;
    각각의 제2 메모리 셀에 대한 상기 하드 비트를 메모리 제어기에 전송하고;
    소프트 비트들에 대한 상기 메모리 제어기로부터의 요청에 응답하여 상기 소프트 비트들을 상기 메모리 제어기에 제공하도록 추가로 구성되고, 상기 제공하는 것은,
    소프트 비트 판독 기준 전압들을 상기 제2 워드 라인에 인가하는 것;
    상기 소프트 비트 판독 기준 전압들의 인가에 응답하여 각각의 제2 비휘발성 메모리 셀을 감지하는 것 - 상기 소프트 비트 판독 기준 전압들 각각에 대한 각각의 제2 메모리 셀에 대해 소프트 비트 감지 데이터가 생성됨 -;
    각각의 각자의 제2 메모리 셀에 대해 어느 소프트 비트 감지 데이터를 사용할지를 선택하기 위해 각자의 제2 메모리 셀에 인접한 제1 메모리 셀에 대해 상기 저장된 데이터 상태 정보를 사용하는 것; 및
    각각의 각자의 제2 메모리 셀에 대한 상기 선택된 소프트 비트 감지 데이터에 기초하여 상기 제2 메모리 셀들 각각에 대한 상기 소프트 비트를 결정하는 것을 포함하는, 장치.
  8. 제1항에 있어서, 상기 제어 회로는,
    상기 제2 메모리 셀들에 저장된 코드워드를 디코딩하는 것에 대한 실패 전에 상기 제1 메모리 셀들 각각에 대한 상기 데이터 상태 정보를 상기 저장소에 저장하고;
    상기 제2 메모리 셀들에 저장된 상기 코드워드를 디코딩하는 것에 대한 실패에 응답하여 상기 저장된 데이터 상태 정보에 기초하여 상기 제2 비휘발성 메모리 셀들의 상기 조건들을 결정하도록 구성되는, 장치.
  9. 제1항에 있어서, 상기 제어 회로는 상기 블록 내의 상기 워드 라인들의 판독들에서 상기 제2 워드 라인을 판독하기 직전에 상기 제1 워드 라인을 판독하도록 구성되는, 장치.
  10. 방법으로서,
    제1 워드 라인에 접속된 제1 비휘발성 메모리 셀들을 감지하는 단계 - 상기 제1 비휘발성 메모리 셀들 및 상기 제1 워드 라인은 제어 다이에 부착되는 메모리 다이 상에 존재하고, 상기 감지는 상기 제어 다이 상의 제어 회로에 의해 제어됨 -;
    상기 제1 메모리 셀들의 감지에 기초하여 각각의 각자의 제1 메모리 셀에 대한 제1 감지 정보를 상기 제어 다이 상의 데이터 래치들 내에 저장하는 단계;
    상기 제1 워드 라인 및 상기 제2 워드 라인의 순차적인 판독에서 상기 제1 워드 라인에 인접한 제2 워드 라인에 접속된 제2 비휘발성 메모리 셀들을 감지하기 전에 상기 데이터 래치들 내의 상기 제1 감지 정보에 기초하여 각각의 각자의 제1 메모리 셀에 대한 상기 제어 다이 상에 데이터 상태 정보를 저장하는 단계 - 각각의 각자의 제1 메모리 셀에 대한 상기 데이터 상태 정보는 각자의 제1 메모리 셀이 존재하는 하나 이상의 데이터 상태들의 세트를 특정함 -;
    상기 저장된 데이터 상태 정보에 기초하여 상기 제2 메모리 셀들에 대한 상기 제1 메모리 셀들의 간섭을 보상하는 단계; 및
    상기 보상의 결과로서 상기 제2 메모리 셀들의 데이터 상태들을 결정하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 저장된 데이터 상태 정보에 기초하여 상기 제2 메모리 셀들에 대한 상기 제1 메모리 셀들의 간섭을 보상하는 단계는,
    상기 데이터 래치들 내의 상기 제1 감지 정보를 상기 제2 메모리 셀들의 제2 감지 정보로 오버라이팅한 후에 상기 저장된 데이터 상태 정보에 기초하여 상기 제2 메모리 셀들에 대한 상기 제1 메모리 셀들의 간섭을 보상하는 단계를 포함하는, 방법.
  12. 제10항에 있어서, 상기 저장된 데이터 상태 정보에 기초하여 상기 제2 메모리 셀들에 대한 상기 제1 메모리 셀들의 간섭을 보상하는 단계는,
    각자의 제2 메모리 셀들이 하드 비트 기준 레벨 위 또는 아래의 임계 전압을 갖는지 여부에 대해 테스트하기 위해 상이한 하드 비트 판독 기준 전압들을 상기 제2 워드 라인에 인가하는 단계 - 상기 상이한 하드 비트 판독 기준 전압들 각각은 상이한 양의 보상을 인가함 -;
    상기 저장된 데이터 상태 정보에 기초하는 상이한 하드 비트 판독 기준 전압들 중 하나에 대해 각각의 각자의 제2 메모리 셀을 감지하는 단계; 및
    상기 제2 메모리 셀들의 감지에 기초하여 각각의 각자의 제2 메모리 셀에 대한 제2 감지 정보를 상기 제어 다이 상의 상기 데이터 래치들 내에 저장하는 단계를 포함하고, 상기 제2 감지 정보는 상기 제1 감지 정보를 오버라이팅하고, 상기 저장된 제2 감지 정보는 인접 제1 메모리 셀에 의해 야기되는 간섭에 대응하는 양의 보상을 상기 각자의 제2 메모리 셀에 제공하는 하드 비트 판독 기준 전압에 대응하는, 방법.
  13. 제12항에 있어서, 상기 저장된 데이터 상태 정보에 기초하여 상기 제2 메모리 셀들에 대한 상기 제1 메모리 셀들의 간섭을 보상하는 단계는,
    각자의 제2 메모리 셀들이 소프트 비트 기준 레벨 위 또는 아래의 임계 전압을 갖는지 여부에 대해 테스트하기 위해 상이한 소프트 비트 판독 기준 전압들을 상기 제2 워드 라인에 인가하는 단계 - 상기 상이한 소프트 비트 판독 기준 전압들 각각은 상이한 양의 보상을 인가함 -;
    상기 저장된 데이터 상태 정보에 기초하는 상기 상이한 소프트 비트 판독 기준 전압들의 서브세트에 대해 각각의 각자의 제2 메모리 셀을 감지하는 단계; 및
    상기 제2 메모리 셀들의 감지에 기초하여 각각의 각자의 제2 메모리 셀에 대한 제3 감지 정보를 상기 제어 다이 상의 상기 데이터 래치들 내에 저장하는 단계를 추가로 포함하고, 상기 제3 감지 정보는 상기 제2 감지 정보를 오버라이팅하고, 상기 저장된 제3 감지 정보는 상기 인접 제1 메모리 셀에 의해 야기되는 간섭에 대응하는 양의 보상을 상기 각자의 제2 메모리 셀에 제공하는 소프트 비트 판독 기준 전압들의 서브세트에 대응하는, 방법.
  14. 제10항에 있어서, 상기 저장된 데이터 상태 정보에 기초하여 제2 메모리 셀들에 대한 상기 제1 메모리 셀들의 간섭을 보상하는 단계는,
    상기 데이터 래치들 내의 상기 제1 감지 정보를 상기 제2 메모리 셀들의 제2 감지 정보로 오버라이팅하는 단계; 및
    상기 저장된 데이터 상태 정보에 기초하여, 인접 제1 메모리 셀에 의해 야기되는 상기 간섭에 대응하는 각각의 각자의 제2 메모리 셀에 대한 보상의 양을 상기 각자의 제2 메모리 셀에 제공하는 상기 제2 감지 정보에 대한 등화를 수행하는 단계를 포함하는, 방법.
  15. 비휘발성 저장 시스템으로서,
    비휘발성 메모리 셀들, 상기 메모리 셀들에 접속된 복수의 워드 라인들, 및 상기 메모리 셀들과 연관된 비트 라인들을 포함하는 메모리 다이; 및
    접합 패드들에 의해 상기 메모리 다이에 접합되는 제어 다이를 포함하고, 상기 제어 다이는,
    상기 접합 패드들에 의해 비트 라인들을 감지하기 위한 감지 수단 - 상기 비트 라인들은 상기 복수의 워드 라인들 중 제1 워드 라인에 접속된 제1 비휘발성 메모리 셀들과 연관됨 -;
    상기 제1 워드 라인에 인접한 제2 워드 라인에 접속된 제2 메모리 셀들에 저장된 코드워드를 디코딩하는 것에 대한 실패 전에 상기 제1 메모리 셀들 각각에 대한 데이터 상태 정보를 저장하기 위한 데이터 상태 저장 수단 - 상기 데이터 상태 정보는 상기 각자의 제1 메모리 셀이 존재하는 하나 이상의 데이터 상태들의 범위를 감지하고 특정하는 것에 기초함 -; 및
    상기 저장된 데이터 상태 정보에 기초하여 상기 제2 메모리 셀들에 데이터 상태 의존성 보상을 적용하기 위한 보상 수단을 포함하는, 비휘발성 저장 시스템.
  16. 제15항에 있어서, 상기 보상 수단은,
    상기 제2 메모리 셀들 각각에 대한 하드 비트를 결정하기 위해 상기 저장된 데이터 상태 정보를 사용하고 - 상기 제2 메모리 셀들에 대한 하드 비트들은 상기 코드워드를 형성함 -;
    상기 코드워드를 성공적으로 디코딩하는 것에 대한 실패에 응답하여 상기 제2 메모리 셀들 각각에 대한 소프트 비트를 결정하기 위해 상기 저장된 데이터 상태 정보를 사용하도록 구성되는, 비휘발성 저장 시스템.
  17. 제16항에 있어서, 상기 데이터 상태 저장 수단은,
    상기 제1 메모리 셀들의 제1 데이터 상태들을 상기 제어 다이 상의 데이터 래치들 내에 저장하고;
    상기 제2 메모리 셀들 각각에 대한 하드 비트를 결정하기 위해 상기 저장된 데이터 상태 정보를 사용할 때, 상기 데이터 래치들 내의 상기 제1 메모리 셀들의 상기 제1 데이터 상태들을 상기 제2 메모리 셀들의 제2 데이터 상태들로 오버라이팅하도록 구성되는, 비휘발성 저장 시스템.
  18. 제16항에 있어서,
    상기 보상 수단은 상이한 하드 비트 판독 기준 전압들을 상기 제2 메모리 셀들에 인가하도록 구성되고, 상기 상이한 하드 비트 판독 기준 전압들 각각은 상이한 양의 데이터 상태 의존성 보상을 인가하고;
    상기 감지 수단은 인접 제1 메모리 셀로부터의 간섭에 대한 보상을 상기 각자의 제2 메모리 셀에 제공하는 적어도 하드 비트 판독 기준 전압에 대한 각각의 각자의 제2 메모리 셀에 대한 감지 정보를 제공하도록 구성되고;
    상기 보상 수단은 상기 각자의 제2 메모리 셀의 조건을 결정하기 위해 상기 인접 제1 메모리 셀로부터의 간섭에 대한 보상을 상기 각자의 제2 메모리 셀에 제공하는 상기 감지 정보를 사용하도록 구성되는, 비휘발성 저장 시스템.
  19. 제15항에 있어서,
    상기 보상 수단은 상기 제2 메모리 셀들에 상이한 소프트 비트 기준 전압들을 인가하도록 추가로 구성되고;
    상기 감지 수단은 인접 제1 메모리 셀로부터의 간섭에 대한 보상을 상기 각자의 제2 메모리 셀에 제공하는 적어도 소프트 비트 기준 기준 전압들의 세트에 대한 각각의 각자의 제2 메모리 셀에 대한 감지 정보를 생성하도록 구성되고;
    상기 보상 수단은 상기 각자의 제2 메모리 셀의 조건을 결정하기 위해 상기 인접 제1 메모리 셀로부터의 간섭에 대한 보상을 상기 각자의 제2 메모리 셀에 제공하는 상기 소프트 비트 기준 전압들의 세트에 대한 상기 감지 정보를 사용하도록 구성되는, 비휘발성 저장 시스템.
  20. 제15항에 있어서,
    상기 데이터 상태 저장 수단은 상기 제1 메모리 셀들의 제1 데이터 상태들을 상기 제어 다이 상의 데이터 래치들 내에 저장하고, 상기 데이터 래치들 내의 상기 제1 메모리 셀들의 상기 제1 데이터 상태들을 상기 제2 메모리 셀들의 제2 데이터 상태들로 오버라이팅하도록 구성되고;
    상기 제1 메모리 셀들에 상태 의존성 보상을 인가하기 위한 상기 보상 수단은 상기 데이터 래치들 내의 상기 제1 메모리 셀들의 상기 제1 데이터 상태들을 상기 제2 메모리 셀들의 제2 데이터 상태들로 오버라이팅한 후에 인접 제1 메모리 셀의 데이터 상태에 대응하는 각각의 각자의 제2 메모리 셀에 대한 상태 의존성 보상의 양을 상기 각자의 제2 메모리 셀에 제공하는 상기 제2 데이터 상태들에 대해 등화를 수행하도록 구성되는, 비휘발성 저장 시스템.
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