KR102609401B1 - 양면 인접 메모리 셀 간섭 완화 - Google Patents

양면 인접 메모리 셀 간섭 완화 Download PDF

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알로드 이단
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Abstract

비휘발성 저장 시스템에서 양면 인접 메모리 셀 간섭 완화를 위한 기술이 개시된다. 타겟 메모리 셀들의 판독 동안, 저장 시스템은 제1 선택되지 않은 워드 라인 상의 인접 셀들로부터의 간섭을 보상하기 위해 타겟 워드 라인에 인접한 제1 선택되지 않은 워드 라인에 적합한 크기의 판독 패스 전압을 인가하면서, 타겟 워드 라인의 다른 측 상의 제2 선택되지 않은 워드 라인 상의 인접한 셀들로부터의 간섭을 보상하기 위해 타겟 워드 라인에 적합한 크기의 판독 기준 전압을 인가한다. 판독 패스 전압은, 타겟 셀들을 프로그래밍한 이후 제1 선택되지 않은 워드 라인 상의 셀들을 프로그래밍할 때 추가되는 전하로 인한 간섭을 보상할 수 있다. 판독 기준 전압은 제2 선택되지 않은 워드 라인 상의 셀들에 저장된 전하로부터 초래되는 타겟 셀들 부근의 전하 이동으로 인한 간섭을 보상할 수 있다.

Description

양면 인접 메모리 셀 간섭 완화{TWO-SIDED ADJACENT MEMORY CELL INTERFERENCE MITIGATION}
휴대용 소비자 전자 디바이스에 대한 수요의 강한 성장은 고용량 저장 디바이스들에 대한 필요성을 이끌고 있다. 플래시 메모리와 같은 비휘발성 반도체 메모리 디바이스들(본 명세서에서 "비휘발성 저장 시스템들" 또는 "비휘발성 메모리 시스템들"로 또한 지칭됨)은 디지털 정보 저장 및 교환에 대한 계속 증가하는 요구들을 충족시키기 위해 널리 사용된다. 그들의 휴대성, 다목적성 및 견고한 설계는, 그들의 높은 신뢰도 및 큰 용량과 함께, 그러한 메모리 디바이스들이, 예를 들어 디지털 카메라들, 디지털 뮤직 플레이어들, 비디오 게임 콘솔들, PDA들, 셀룰러 전화기들, 및 데스크톱, 랩톱, 및 노트패드 컴퓨터들을 포함하는 광범위하게 다양한 호스트 전자 디바이스들에서 사용하기에 이상적이 되게 하였다. 전형적으로, 호스트 전자 디바이스는 전력을 비휘발성 저장 시스템에 제공한다.
비휘발성 반도체 메모리 디바이스들은 데이터를 저장하도록 프로그래밍될 수 있는 비휘발성 메모리 셀들을 포함한다. 전형적으로, 메모리 셀들은 다수의 데이터 상태들로 프로그래밍된다. 더 많은 수의 데이터 상태들을 사용하는 것은 메모리 셀당 더 많은 비트들이 저장되게 허용한다. 예를 들어, 4개의 데이터 상태들이 메모리 셀당 2 비트를 저장하는 데 사용될 수 있고, 8개의 데이터 상태들이 메모리 셀당 3 비트를 저장하기 위해 사용될 수 있고, 16개의 데이터 상태들이 메모리 셀당 4 비트를 저장하는 데 사용될 수 있는 등의 식이다. 메모리 셀들로부터 다시 데이터를 판독하기 위해, 메모리 셀이 현재 어떤 데이터 상태에 있는지를 결정하기 위해 판독 기준 전압들을 사용하는 것이 전형적이다.
다중-상태 메모리 아키텍처들로부터 초래되는 용량에서의 이득들에 부가하여, 소비자들은 메모리 셀들의 물리적 치수들을 꾸준히 축소시킨 이력의 결과로서의 상당한 장점들을 보았다. 더 작은 메모리 셀들은 주어진 다이 영역 상에 더 조밀하게 패킹되어, 사용자가 더 오래된 메모리 기술과 동일한 가격으로 더 많은 메모리 용량에 액세스하게 허용할 수 있다. 고정된 다이 크기에 대한 더 높은 메모리 용량의 장점을 달성하기 위해, 이들 더 작은 메모리 셀들은 함께 더 가깝게 패킹되어야 한다. 그러나, 그렇게 하는 것은 타겟 메모리 셀 상의 인접 메모리 셀의 더 큰 간섭을 초래할 수 있다.
일단 메모리 셀이 프로그래밍되면, 그의 프로그래밍 상태가 높은 정도의 신뢰도로 다시 판독될 수 있는 것이 중요하다. 그러나, 감지된 프로그래밍 상태는 때때로 인접 메모리 셀로부터의 간섭을 포함하는 인자들로 인해, 의도된 프로그래밍 상태로부터 변할 수 있다. 인접 메모리 셀로부터의 이러한 간섭은 더 작은 메모리 셀들이 함께 더 가깝게 패킹되면 증가한다.
유사한 도면번호의 요소들은 상이한 도면들 내의 공통 컴포넌트들을 지칭한다.
도 1a는 호스트에 연결된 저장 시스템의 일 실시예의 블록도이다.
도 1b는 프론트 엔드(Front End) 프로세서 회로의 일 실시예의 블록도이다.
도 2a는 백 엔드(Back End) 프로세서 회로의 일 실시예의 블록도이다.
도 2b는 메모리 패키지의 일 실시예의 블록도이다.
도 3a는 메모리 다이의 일 실시예의 기능 블록도이다.
도 3b는 집적 메모리 조립체의 일 실시예의 기능 블록도이다.
도 4a은 기판 상에 적층된 집적 메모리 조립체의 일 실시예의 측면도를 도시한다.
도 4b은 기판 상에 적층된 집적 메모리 조립체의 일 실시예의 측면도를 도시한다.
도 5는 메모리 구조물을 포함하는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부의 사시도이다.
도 6a는 메모리 구조물의 하나의 예시적인 조직을 설명하는 블록도이다.
도 6b는 메모리 구조물로부터의 하나의 블록의 일부의 평면도를 도시하는 블록도이다.
도 6c는 도 6b의 라인 AA를 따르는 단면도를 보여주는 3차원 메모리 구조물의 일 실시예의 일부를 도시한다.
도 6d는 수직 열(column)(632)의 일부를 포함하는 도 6c의 구역(629)의 단면도를 도시한다.
도 7은 어레이로 조직화된 메모리 셀들의 NAND 스트링들을 프로그래밍하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 8a는 각각의 메모리 셀이 3 비트의 데이터를 저장할 때의 메모리 어레이에 대한 예시적인 임계 전압 분포들을 예시한다.
도 8b는 도 8a의 셀 예당 3 비트에 대한 다중 페이즈(phase) 프로그래밍의 일 실시예를 도시한다.
도 9는 포기-미세(foggy-fine) 프로그래밍의 일 실시예에 대한 임계 Vt 분포들을 도시한다.
도 10은 포기-미세 프로그래밍 절차를 사용하여 메모리 셀들의 블록을 프로그래밍하기 위한 추가적인 세부사항들을 제공하는 흐름도이다.
도 11은 NWI 및 측방향 DR 둘 모두의 개념을 그래프로 설명한다.
도 12a는 측방향 DR의 영향들을 예시하기 위한 Vt 분포들을 도시한다.
도 12b는 NWI를 추가로 설명하기 위한 메모리 셀들에 대한 Vt 분포들을 도시한다.
도 13은 양면 인접 메모리 셀 간섭 완화의 프로세스의 흐름도의 일 실시예를 도시한다.
도 14는 인접 메모리 셀들을 감지하고 상태 정보를 저장하는 프로세스의 일 실시예를 도시한다.
도 15는 프로세스의 일 실시예에서 워드 라인들에 인가되는 전압들의 타이밍도들을 도시한다.
도 16a 내지 도 16d는 도 15와 관련하여 논의된 4개의 사례들을 커버하는 것의 실시예들의 흐름도들이다.
도 17은 양면 인접 셀 간섭을 완화시키면서 LLR들을 결정 및 사용하는 프로세스의 일 실시예의 흐름도이다.
이제, 본 기술은, 실시예들에서 비휘발성 저장 시스템에서의 양면 인접 메모리 셀 간섭 완화에 관련되는 도면들을 참조하여 설명될 것이다. 비휘발성 저장 시스템들에서의 기본 저장 유닛은 메모리 셀이다. 메모리 셀은 메모리 셀에 전하를 저장함으로써 데이터 상태로 프로그래밍될 수 있다. 예를 들어, NAND 메모리 셀의 임계 전압은 전하 트랩핑 층(charge trapping layer)과 같은 전하 저장 구역 내로 전하를 프로그래밍함으로써 타겟 레벨로 설정될 수 있다. 전하 트랩핑 층에 저장된 전하의 양은 메모리 셀의 임계 전압(Vt)을 확립한다.
타겟 메모리 셀과 연관된 Vt에서의 실제 및/또는 겉보기(apparent) 시프트들은 하나 이상의 인접 메모리 셀들과 연관된 전하로 인해 발생할 수 있다. Vt에서의 실제 및/또는 겉보기 시프트들을 고려하기 위해, 상이한 보상들이 타겟 메모리 셀의 2개의 측들 상의 인접 셀들의 상이한 가능한 상태들에 기초하여 적용될 수 있다. 본 명세서에서, "인접 메모리 셀"은 타겟 메모리 셀에 바로 이웃인 셀을 의미한다. 일부 실시예들에서, 타겟 메모리 셀 및 2개의 인접 메모리 셀들은 동일한 NAND 스트링 상에 있다. 일부 실시예들에서, 타겟 메모리 셀은 타겟 워드 라인에 연결되고, 하나의 인접 셀은 제1 인접 워드 라인에 연결되며, 다른 인접 셀은 제2 인접 워드 라인에 연결된다. 본 명세서에서, "인접 워드 라인"은 타겟 워드 라인에 바로 이웃인 워드 라인을 의미한다. 일부 실시예들에서, 메모리 셀들을 프로그래밍하는 것은 워드 라인에 의해 순차적으로 발생한다. 따라서, 프로그래밍 순서는, 예를 들어 WLn-1, WLn, WLn+1 등일 수 있다. 논의의 목적을 위해, WLn은 타겟 워드 라인으로 지칭될 수 있다.
일부 경우들에서, 타겟 메모리 셀을 프로그래밍하는 것을 마무리한 이후 인접 메모리 셀을 프로그래밍하는 것은 타겟 메모리 셀의 겉보기 Vt를 변경할 수 있다. 전술된 간섭은 본 명세서에서 근(near) 워드 라인 간섭(NWI)으로 지칭될 수 있다. NWI는 인접 셀을 프로그래밍할 때 인접 셀의 전하 트랩핑 층 내로 주입된 전하에 의해 도입된 전기장으로 인해 타겟 메모리 셀의 겉보기 Vt를 시프트시킬 수 있다.
일부 경우들에서, 인접 메모리 셀 상에 저장되는 전하는 타겟 메모리 셀의 실제 Vt를 변경할 수 있다. 전술된 간섭은 본 명세서에서 측방향 데이터 유지(측방향 DR)로 지칭될 수 있다. 측방향 DR은 셀로부터 셀로의 또는 셀로부터 셀들 사이의 영역으로의 트랩핑된 전자들 또는 홀(hole)들의 시프팅이다. 전자들 및 홀들이 전하 트랩핑 층에서 작은 정도로 주위로 이동될 수 있기 때문에, 전하 트랩핑 층에서 그러한 시프트가 발생한다. 측방향 DR은 인접 메모리 셀의 전하 트랩핑 층에 저장된 전하의 양에 의존한다. 더 많은 전하(및 그에 따른 더 높은 Vt)는 타겟 메모리 셀에 대한 더 큰 간섭을 초래한다.
저장 시스템의 일 실시예는 NWI 및 측방향 DR 둘 모두를 보상한다. 일 실시예에서, NWI에 대한 보상은, 판독될 타겟 메모리 셀들의 프로그래밍이 완료된 이후 프로그래밍되었던 인접 메모리 셀들에 대해 이루어진다. 일 실시예에서, 측방향 DR에 대한 보상은, 타겟 메모리 셀들의 프로그래밍을 완료하기 전에 프로그래밍이 완료되었던 인접 메모리 셀들에 대해 이루어진다. 따라서, 타겟 워드 라인에 연결된 메모리 셀들을 판독할 때, 저장 시스템은 제1 인접 워드 라인에 연결된 인접 셀들에 대해 NWI를 보상하고, 제2 인접 워드 라인에 연결된 인접 셀들에 대해 측방향 DR을 보상한다.
저장 시스템의 일 실시예는 적합한 크기의 판독 기준 전압을 타겟 워드 라인에 인가함으로써 측방향 DR을 보상하고, 적합한 크기의 판독 패스 전압(read pass voltage)을 전술된 제1 인접 워드 라인에 인가함으로써 NWI를 보상한다. 일 실시예에서, 측방향 DR에 대한 보상의 양은 인접 메모리 셀의 데이터 상태에 의존한다. 측방향 DR에 대한 더 큰 보상은 인접 셀이 더 높은 Vt에 대응할 수 있는 더 많은 저장된 전하를 가질 때 적용될 수 있다. 일 실시예에서, NWI에 대한 보상의 양은 인접 메모리 셀의 데이터 상태에 의존한다. NWI에 대한 더 큰 보상은, 타겟 셀의 프로그래밍이 완료된 이후 인접 셀이 프로그래밍되었을 때 적용될 수 있다.
측방향 DR 보상과의 결합된 NWI 보상은 Vt 마진(margin)을 개선시킨다. 측방향 DR 보상과의 결합된 NWI 보상은 비트 에러율(BER)을 감소시킨다. NWI 보상은 타겟 셀들의 프로그래밍이 완료된 이후 프로그래밍되었던 인접 메모리 셀들에 적용하기에 특히 유용할 수 있다. 그러나, NWI 보상은, 타겟 셀들의 프로그래밍을 완료하기 전에 프로그래밍이 완료되었던 인접 메모리 셀들에 덜 유용할 수 있다. 따라서, 실시예들에서, NWI 보상은 전술된 제1 인접 워드 라인에만 적용된다. 게다가, 타겟 워드 라인에 적용되는 측방향 DR 보상은 전술된 제2 인접 워드 라인 상의 인접 셀들의 데이터 상태들에 기초한다.
본 발명은 많은 상이한 형태들로 구현될 수 있고 본 명세서에 기재된 실시예들로 제한되는 것으로 해석되어서는 안 된다는 것이 이해된다. 오히려, 이러한 실시예들은 본 개시내용이 철저하고 완전하도록 그리고 본 발명을 당업자에게 충분히 전달하도록 제공된다. 실제로, 본 발명은 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 범주 및 사상 내에 포함되는 이러한 실시예들의 대안들, 수정들 및 등가물들을 커버하도록 의도된다. 더욱이, 본 발명의 아래의 상세한 설명에서, 많은 구체적인 세부사항들이 본 발명의 철저한 이해를 제공하기 위해 기재된다. 그러나, 본 발명이 그러한 구체적인 세부사항들 없이 실시될 수 있다는 것은 당업자에게 명백할 것이다.
도 1a 내지 도 6d는 본 명세서에 개시된 기술을 구현하는 데 사용될 수 있는 저장 시스템의 일 예를 설명한다.
도 1a는 호스트(120)에 연결된 저장 시스템(100)의 일 실시예의 블록도이다. 저장 시스템(100)은 본 명세서에 개시된 기술을 구현할 수 있다. 많은 상이한 유형들의 저장 시스템들이 본 명세서에 개시된 기술과 함께 사용될 수 있다. 하나의 예시적인 저장 시스템은 솔리드 스테이트 드라이브("SSD")이지만; 다른 유형들의 저장 시스템이 또한 사용될 수 있다. 저장 시스템(100)은 메모리 제어기(102), 데이터를 저장하기 위한 메모리 패키지(104), 및 로컬 메모리(예를 들어, DRAM/ReRAM)(106)를 포함한다. 메모리 제어기(102)는 프론트 엔드 프로세서 회로(FEP)(110) 및 하나 이상의 백 엔드 프로세서 회로들(BEP)(112)을 포함한다. 일 실시예에서, FEP(110) 회로는 ASIC 상에서 구현된다. 일 실시예에서, 각각의 BEP 회로(112)는 별개의 ASIC 상에서 구현된다. BEP 회로들(112) 및 FEP 회로(110) 각각에 대한 ASIC들은 메모리 제어기(102)가 시스템 온 칩(System on a Chip, SoC)으로서 제조되도록 동일한 반도체 상에 구현된다. FEP(110) 및 BEP(112) 둘 모두는 자신들만의 프로세서들을 포함한다. 일 실시예에서, FEP(110) 및 BEP(112)는 FEP(110)가 마스터(master)이고 각각의 BEP(112)가 슬레이브(slave)인 마스터 슬레이브 구성으로 작동한다. 예를 들어, FEP 회로(110)는 메모리 관리(예를 들어, 가비지 수집, 마모 레벨링 등), 논리적-물리적 어드레스 변환, 호스트와의 통신, DRAM(로컬 휘발성 메모리)의 관리 및 SSD(또는 다른 비휘발성 저장 시스템)의 전체 동작의 관리를 수행하는 플래시 변환 계층을 구현한다. BEP 회로(112)는 FEP 회로(110)의 요청으로 메모리 패키지(104)에서의 메모리 동작들을 관리한다. 예를 들어, BEP 회로(112)는 판독, 소거 및 프로그래밍 프로세스들을 수행할 수 있다. 부가적으로, BEP 회로(112)는 버퍼 관리를 수행하고, FEP 회로(110)에 의해 요구되는 특정 전압 레벨들을 설정하고, 에러 정정(error correction, ECC)을 수행하고, 메모리 패키지들에 대한 토글 모드 인터페이스들을 제어할 수 있는 등의 식이다. 일 실시예에서, 각각의 BEP 회로(112)는 그 자신의 메모리 패키지들의 세트를 담당한다. 메모리 제어기(102)는 제어 회로의 일 예이다.
일 실시예에서, 복수의 메모리 패키지들(104)이 있다. 각각의 메모리 패키지(104)는 하나 이상의 메모리 다이들을 포함할 수 있다. 일 실시예에서, 메모리 패키지(104) 내의 각각의 메모리 다이는 NAND 플래시 메모리(2차원 NAND 플래시 메모리 및/또는 3차원 NAND 플래시 메모리를 포함함)를 이용한다. 다른 실시예들에서, 메모리 패키지(104)는 다른 유형들의 메모리를 포함할 수 있으며; 예를 들어, 메모리 패키지는 상변화 메모리(PCM) 메모리를 포함할 수 있다.
일 실시예에서, 메모리 제어기(102)는 PCIe(PCI Express)를 통해 NVMe(NVM Express)를 구현하는 인터페이스(130)를 사용하여 호스트(120)와 통신한다. 저장 시스템(100)과의 협업을 위해, 호스트(120)는 버스(128)를 통해 통신하는 호스트 프로세서(122), 호스트 메모리(124), 및 PCIe 인터페이스(126)를 포함한다. 호스트 메모리(124)는 호스트의 물리적 메모리이고, DRAM, SRAM, 비휘발성 메모리 또는 다른 유형의 저장소일 수 있다. 호스트(120)는 저장 시스템(100)의 외부에 있고 그로부터 분리된다. 일 실시예에서, 저장 시스템(100)은 호스트(120)에 내장된다.
도 1b는 FEP 회로(110)의 일 실시예의 블록도이다. 도 1b는 호스트(120)와 통신하기 위한 PCIe 인터페이스(150) 및 그 PCIe 인터페이스와 통신하는 호스트 프로세서(152)를 도시한다. 호스트 프로세서(152)는 구현에 적합한 당업계에 알려진 임의의 유형의 프로세서일 수 있다. 호스트 프로세서(152)는 네트워크-온-칩(NOC)(154)과 통신한다. NOC는 전형적으로 SoC 내의 코어들 사이의, 집적 회로 상의 통신 서브시스템이다. NOC들은 동기 및 비동기 클록 도메인들에 걸쳐 있을 수 있거나, 또는 클록킹되지 않은 비동기 로직을 사용할 수 있다. NOC 기술은 온-칩 통신들에 네트워킹 이론 및 방법들을 적용하고, 종래의 버스 및 크로스바 상호연결부들을 통한 현저한 개선들을 가져온다. NOC는 다른 설계들에 비해 SoC들의 확장성 및 복잡한 SoC들의 전력 효율을 개선시킨다. NOC의 배선들 및 링크들은 많은 신호들에 의해 공유된다. 높은 레벨의 병렬성(parallelism)이 달성되는데, 그 이유는 NOC 내의 모든 링크들이 상이한 데이터 패킷들에 대해 동시에 동작할 수 있기 때문이다. 따라서, 통합된 서브시스템들의 복잡도가 계속 증가하고 있음에 따라, NOC는 이전의 통신 아키텍처들(예를 들어, 전용 포인트-투-포인트 신호 배선들, 공유된 버스들, 또는 브리지들을 갖는 세그먼트화된 버스들)에 비해 향상된 성능(예컨대, 처리량) 및 확장성을 제공한다. 메모리 프로세서(156), SRAM(160) 및 DRAM 제어기(162)는 NOC(154)에 연결되고 그와 통신한다. DRAM 제어기(162)는 DRAM(예를 들어, DRAM(106))을 동작시키고 그와 통신하는 데 사용된다. SRAM(160)은 메모리 프로세서(156)에 의해 사용되는 로컬 RAM 메모리이다. 메모리 프로세서(156)는 FEP 회로를 실행하고 다양한 메모리 동작들을 수행하는 데 사용된다. 또한 2개의 PCIe 인터페이스들(164, 166)이 NOC와 통신한다. 도 1b의 실시예에서, 메모리 제어기(102)는 2개의 BEP 회로들(112)을 포함하며; 따라서, 2개의 PCIe 인터페이스들(164/166)이 있다. 각각의 PCIe 인터페이스는 BEP 회로들(112) 중 하나와 통신한다. 다른 실시예들에서, 2개 초과 또는 2개 미만의 BEP 회로들(112)이 있을 수 있고; 따라서, 2개 초과의 PCIe 인터페이스들이 있을 수 있다.
도 2a는 BEP 회로(112)의 일 실시예의 블록도이다. 도 2a는 FEP 회로(110)와 통신하기 위한(예를 들어, 도 1b의 PCIe 인터페이스들(164, 166) 중 하나와 통신하기 위한) PCIe 인터페이스(200)를 도시한다. PCIe 인터페이스(200)는 2개의 NOC들(202, 204)과 통신한다. 일 실시예에서 2개의 NOC들은 하나의 큰 NOC로 조합될 수 있다. 각각의 NOC(202/204)는 XOR 엔진(224/254), ECC 엔진(226/256)을 통해 SRAM(230/260), 버퍼(232/262), 프로세서(220/250), 및 데이터 경로 제어기(222/252)에 연결된다.
ECC 엔진들(226/256)은 당업계에 알려져 있는 바와 같이 에러 정정을 수행하는 데 사용된다. 본 명세서에서, ECC 엔진들(226/256)은 제어기 ECC 엔진들로 지칭될 수 있다. XOR 엔진들(224/254)은 데이터를 XOR하는 데 사용되어 프로그래밍 에러가 있는 경우에 복구될 수 있는 방식으로 데이터가 조합 및 저장될 수 있도록 한다. 일 실시예에서, XOR 엔진들(224/254)은 ECC 엔진(226/256)을 사용하여 디코딩될 수 없는 데이터를 복구할 수 있다.
데이터 경로 제어기(222)는 집적 메모리 조립체들과 4개의 채널들을 통해 통신하기 위해 메모리 인터페이스(228)에 연결된다. 따라서, 상단 NOC(202)는 집적 메모리 조립체들과 통신하기 위해 4개의 채널들에 대한 메모리 인터페이스(228)와 연관되고, 하단 NOC(204)는 집적 메모리 조립체들과 통신하기 위해 4개의 부가적인 채널들에 대한 메모리 인터페이스(258)와 연관된다. 일 실시예에서, 각각의 메모리 인터페이스(228/258)는 4개의 토글 모드 인터페이스들(TM 인터페이스), 4개의 버퍼들 및 4개의 스케줄러들을 포함한다. 채널들의 각각에 대하여 하나의 스케줄러, 버퍼 및 TM 인터페이스가 있다. 프로세서는 당업계에 알려져 있는 임의의 표준 프로세서일 수 있다. 데이터 경로 제어기들(222/252)은 프로세서, FPGA, 마이크로프로세서 또는 다른 유형의 제어기일 수 있다. XOR 엔진들(224/254) 및 ECC 엔진들(226/256)은 하드웨어 가속기들로 알려져 있는 전용 하드웨어 회로들이다. 다른 실시예들에서, XOR 엔진들(224/254), ECC 엔진들(226/256)은 소프트웨어에서 구현될 수 있다. 스케줄러, 버퍼, 및 TM 인터페이스들은 하드웨어 회로들이다. 다른 실시예들에서, 메모리 인터페이스(메모리 다이들과 통신하기 위한 전기 회로)는 도 2a에 도시된 것과 상이한 구조일 수 있다. 부가적으로, 도 1b 및 도 2a와 상이한 구조들을 갖는 제어기들이 또한 본 명세서에 설명된 기술과 함께 사용될 수 있다.
도 2b는 메모리 버스(데이터 라인들 및 칩 인에이블 라인들)(322)에 연결된 복수의 메모리 다이들(300)을 포함하는 메모리 패키지(104)의 일 실시예의 블록도이다. 메모리 버스(322)는 BEP 회로(112)의 TM 인터페이스와 통신하기 위한 토글 모드 인터페이스(228)에 연결된다(예를 들어, 도 2a 참조). 일부 실시예들에서, 메모리 패키지는 메모리 버스 및 TM 인터페이스에 연결되는 소형 제어기를 포함할 수 있다. 전체적으로, 메모리 패키지(104)는 8개 또는 16개의 메모리 다이를 가질 수 있지만; 다른 수들의 메모리 다이가 또한 구현될 수 있다. 본 명세서에 설명된 기술은 임의의 특정 수의 메모리 다이로 제한되지 않는다.
도 3a는 메모리 다이(300)의 일 실시예의 기능 블록도이다. 도 2b의 하나 이상의 메모리 다이(300) 각각은 도 3a의 메모리 다이(300)로서 구현될 수 있다. 도 3a에 도시된 컴포넌트들은 전기 회로들이다. 일 실시예에서, 각각의 메모리 다이(300)는 메모리 구조물(326), 제어 회로부(310), 판독/기입 회로들(328), 및 디코더들(324/332)을 포함하며, 이들 모두는 전기 회로들이다. 메모리 구조물(326)은 행(row) 디코더(324)를 통해 워드 라인들에 의해 그리고 열 디코더(332)를 통해 비트 라인들에 의해 어드레싱가능하다. 판독/기입 회로들(328)은 SB1, SB2,..., SBp(감지 회로부)를 포함한 다수의 감지 블록들(340)을 포함하고, 다수의 메모리 셀들 내의 일정 페이지(또는 다수의 페이지들)의 데이터가 병렬로 판독 또는 프로그래밍되게 허용한다. 일 실시예에서, 각각의 감지 블록은 비트 라인에 연결된 래치들의 세트 및 감지 증폭기를 포함한다. 래치들은 기입될 데이터 및/또는 판독되었던 데이터를 저장한다. 감지 블록들은 비트 라인 드라이버들을 포함한다.
커맨드들 및 데이터는 메모리 제어기 인터페이스(315)("통신 인터페이스"로 또한 지칭됨)를 통해 제어기(102)와 메모리 다이(300) 사이에서 전달된다. 메모리 제어기 인터페이스(315)는 메모리 제어기(102)와 통신하기 위한 전기 인터페이스이다. 메모리 제어기 인터페이스(315)의 예들은 토글 모드 인터페이스 및 오픈 NAND 플래시 인터페이스(Open NAND Flash Interface, ONFI)를 포함한다. 다른 I/O 인터페이스들이 또한 사용될 수 있다. 예를 들어, 메모리 제어기 인터페이스(315)는 메모리 제어기(102)에 대한 메모리 인터페이스(228/258)의 토글 모드 인터페이스들에 연결된 토글 모드 인터페이스를 구현할 수 있다. 일 실시예에서, 메모리 제어기 인터페이스(315)는 메모리 버스(322)에 연결된 한 세트의 입력 및/또는 출력(I/O) 핀들을 포함한다. 일 실시예에서, 메모리 버스(322)는 토글 모드 인터페이스의 일부로서 메모리 제어기(102)에 연결된다.
제어 회로부(310)는 메모리 구조물(326) 상에서 메모리 동작들(예를 들어, 기입, 판독, 소거, 및 다른 것들)을 수행하기 위해 판독/기입 회로들(328)과 협력한다. 일 실시예에서, 제어 회로부(310)는 상태 머신(312), 온-칩 어드레스 디코더(314), 전력 제어부(316), 메모리 제어기 인터페이스(315), 및 저장 구역(318)을 포함한다. 상태 머신(312)은 메모리 동작들의 다이-레벨 제어를 제공한다. 일 실시예에서, 상태 머신(312)은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신(312)은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예를 들어, 전기 회로들)로 구현된다. 일부 실시예들에서, 상태 머신(312)은 마이크로제어기 또는 마이크로프로세서에 의해 대체될 수 있다. 일 실시예에서, 제어 회로부(310)는 버퍼들, 예컨대 레지스터들, ROM 퓨즈(fuse)들, 및 디폴트 값들, 예컨대, 베이스 전압들 및 다른 파라미터들을 저장하기 위한 다른 저장 디바이스들을 포함한다. 디폴트 값들 및 다른 파라미터들은 메모리 구조물(326)의 구역(예를 들어, 구조 파라미터 저장소(326a))에 저장될 수 있다. 이들 디폴트 값들은 때때로 업데이트될 수 있다.
온-칩 어드레스 디코더(314)는 제어기(102)에 의해 사용되는 어드레스들 사이의 어드레스 인터페이스를 디코더들(324, 332)에 의해 사용되는 하드웨어 어드레스에 제공한다. 전력 제어부(316)는 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 전력 제어부(316)는 전압들을 생성하기 위한 전하 펌프들을 포함할 수 있다.
저장 구역(318)은 메모리 구조물(326)을 동작시키기 위한 파라미터들을 저장하는 데 사용될 수 있다. 저장 구역(318)은 휘발성 또는 비휘발성 메모리를 포함할 수 있다. 일부 실시예들에서, 파라미터들은 판독 기준 전압들을 포함한다. 일 실시예에서, 저장 구역(318)은 SW를 BER에 상관시키는 룩업 테이블(look-up-table)을 포함한다. 메모리 구조물(326)은 메모리 구조물(326)를 동작시키기 위한 파라미터들의 사본을 또한 포함할 수 있는 저장 구역(326a)을 갖는다. 일부 실시예들에서, 파라미터들은 메모리 다이(300)의 전원이 켜질 때 저장 구역(326a)으로부터 저장 구역(318)으로 복사된다.
본 문헌의 목적들을 위해, 제어 회로부(310)는, 단독으로 또는 판독/기입 회로들(328) 및 디코더들(324/332)과 조합하여, 메모리 구조물(326)에 연결되는 제어 회로를 포함한다. 제어 회로는 흐름도들에서 후술되는 기능들을 수행하는 전기 회로이다. 다른 실시예들에서, 제어 회로는 흐름도들에서 후술되는 기능들을 수행하는, 소프트웨어(예를 들어, 펌웨어)와 조합하는 전기 회로인 제어기(102)(또는 다른 제어기)만으로 이루어질 수 있다. 일 실시예에서, 제어 회로는 제어기이며, 여기서 제어기는 하드웨어를 사용하지 않는 전기 회로이다. 다른 대안에서, 제어 회로는 흐름도들에서 후술되는 기능들을 수행하는 제어기(102) 및 제어 회로부(310)를 포함한다. 다른 실시예에서, 제어 회로는 상태 머신(312)(및/또는 마이크로제어기 및/또는 마이크로프로세서)을 단독으로 또는 제어기(102)와 조합하여 포함한다. 다른 대안에서, 제어 회로는 흐름도들에서 후술되는 기능들을 수행하는 제어기(102), 제어 회로부(310), 판독/기입 회로들(328), 및 디코더들(324/332)을 포함한다. 다른 실시예들에서, 제어 회로는 비휘발성 메모리를 동작시키는 하나 이상의 전기 회로들을 포함한다.
일 실시예에서, 메모리 구조물(326)은 다수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 비휘발성 메모리 셀들의 모놀리식 3차원 메모리 어레이를 포함한다. 메모리 구조물은 실리콘(또는 다른 유형의) 기판 위에 활성 영역이 배치되어 있는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에서 모놀리식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 일 예에서, 메모리 구조물(326)의 비휘발성 메모리 셀들은, 예를 들어 전체가 본 명세서에 참고로 포함된 미국 특허 제9,721,662호에서 설명된 것과 같은 전하-트랩핑 재료를 갖는 수직 NAND 스트링들을 포함한다. 다른 실시예에서, 메모리 구조물(326)은 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다. 일 예에서, 비휘발성 메모리 셀들은, 예를 들어 전체가 본 명세서에 참고로 포함된 미국 특허 제9,082,502호에서 설명된 것과 같은 플로팅 게이트들을 이용하는 NAND 플래시 메모리 셀들이다. 다른 유형들의 메모리 셀들(예를 들어, NOR-유형 플래시 메모리)이 또한 사용될 수 있다.
메모리 구조물(326)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 유형은 위의 예들로 제한되지 않는다. 많은 상이한 유형들의 메모리 어레이 아키텍처들 또는 메모리 셀 기술들이 메모리 구조물(326)을 형성하는 데 사용될 수 있다. 본 명세서에서 제안되는 새롭게 청구되는 실시예들의 목적들을 위해 어떠한 특정 비휘발성 메모리 기술도 요구되지 않는다. 메모리 구조물(326)의 메모리 셀들에 대한 적합한 기술들의 다른 예들은 ReRAM 메모리, 자기저항 메모리(예를 들어, MRAM, 스핀 전달 토크 MRAM, 스핀 궤도 토크 MRAM), 상변화 메모리(예를 들어, PCM) 등을 포함한다. 메모리 구조물(326)의 아키텍처들에 대한 적합한 기술들의 예들은 2차원 어레이들, 3차원 어레이들, 교차점 어레이(cross-point array)들, 적층형 2차원 어레이들, 수직 비트 라인 어레이들 등을 포함한다.
ReRAM, PCMRAM, 또는 교차점 메모리의 일 예는 X 라인들 및 Y 라인들(예를 들어, 워드 라인들 및 비트 라인들)에 의해 액세스되는 교차점 어레이들로 배열되는 가역적 저항-스위칭 요소들을 포함한다. 다른 실시예에서, 메모리 셀들은 전도성 브리지 메모리 요소들을 포함할 수 있다. 전도성 브리지 메모리 요소는 또한 프로그래밍가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 요소는 고체 전해질 내의 이온들의 물리적 재배치에 기초하여 상태 변경 요소로서 사용될 수 있다. 일부 경우들에서, 전도성 브리지 메모리 요소는 2개의 고체 금속 전극들, 즉 비교적 불활성인 하나의 고체 금속 전극(예를 들어, 텅스텐) 및 전기화학적으로 활성인 다른 하나의 고체 금속 전극(예를 들어, 은 또는 구리)을 포함할 수 있는데, 이때 2개의 전극들 사이에는 얇은 고체 전해질 필름이 있다. 온도가 증가함에 따라, 이온들의 이동성이 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 요소는 온도에 따라 광범위한 프로그래밍 임계치들을 가질 수 있다.
자기저항 메모리(MRAM)는 자기 저장 요소들에 의해 데이터를 저장한다. 요소들은 2개의 강자성 플레이트들로 형성되는데, 이들 각각은 얇은 절연 층에 의해 분리되는 자화(magnetization)를 보유할 수 있다. 2개의 플레이트들 중 하나는 특정 극성으로 설정된 영구 자석이고; 다른 플레이트의 자화는 외부 자기장의 것을 저장 메모리에 매칭시키도록 변경될 수 있다. 저장 디바이스가 그러한 메모리 셀들의 그리드로부터 구성된다. 프로그래밍에 대한 일 실시예에서, 각각의 메모리 셀은 한 쌍의 기입 라인들 사이에 놓이며, 이 라인들은 서로에 대해 직각이고, 하나는 셀 위에서 그리고 하나는 셀 아래에서 셀에 평행하게 배열된다. 전류가 그들을 통과할 때, 유도 자기장이 생성된다.
상변화 메모리(PCM)는 칼코겐화물 유리의 고유 거동을 이용한다. 일 실시예는 상변화 재료를 전기적으로 가열함으로써 상변화들을 달성하기 위해 Ge2Sb2Te5 합금을 사용한다. 프로그래밍의 도즈들은 상이한 진폭 및/또는 길이의 전기 펄스들이어서, 상변화 재료의 상이한 저항 값들을 초래한다.
당업자는, 본 명세서에서 설명되는 기술이 단일의 특정 메모리 구조물에 제한되는 것이 아니라, 본 명세서에서 설명되는 바와 같은 기술의 사상 및 범주 내에서 그리고 당업자에 의해 이해되는 바와 같이 많은 관련 메모리 구조물들을 커버함을 인식할 것이다.
도 3b는 집적 메모리 조립체(306)의 일 실시예의 기능 블록도이다. 집적 메모리 조립체(306)는 저장 시스템(100) 내의 메모리 패키지(104)에서 사용될 수 있다. 일 실시예에서, 집적 메모리 조립체(306)는 2개의 유형들의 반도체 다이(또는 더 간결하게, "다이")를 포함한다. 메모리 구조물 다이(302)는 메모리 구조물(326)을 포함한다. 메모리 구조물(326)은 비휘발성 메모리 셀들을 포함할 수 있다. 제어부 다이(304)는 제어 회로부(310)를 포함한다. 일부 실시예들에서, 제어부 다이(304)는 메모리 구조물 다이(302) 내의 메모리 구조물(326)에 연결되도록 구성된다. 예를 들어, 제어 회로부(310)는 메모리 구조물 다이(302) 내의 메모리 구조물(326) 내의 비휘발성 메모리 셀들에 연결되도록 구성된다. 일부 실시예들에서, 메모리 구조물 다이(302) 및 제어부 다이(304)는 함께 접합된다. 제어 회로부(310)는 상태 머신(312), 어드레스 디코더(314), 전력 제어부(316), 메모리 제어기 인터페이스(315), 저장 구역(318), 및 ECC 엔진(330)을 포함한다. 저장 구역은 판독 기준 전압들과 같은 파라미터들을 저장할 수 있다. 제어 회로부(310)는 또한 판독/기입 회로들(328)을 포함한다. 다른 실시예에서, 판독/기입 회로들(328)의 일부는 제어부 다이(304) 상에 위치되고, 판독/기입 회로들(328)의 일부는 메모리 구조물 다이(302) 상에 위치된다. 본 명세서에 사용되는 바와 같은 용어 "장치"는 메모리 다이(300), 제어 다이(304), 메모리 패키지(104), 저장 시스템(100), 메모리 제어기(102), 또는 저장 시스템(100)을 포함하는 호스트 시스템(120)을 포함하지만 이에 제한되지 않는다.
ECC 엔진(330)은 정확한 에러 정정 코드워드들을 디코딩하도록 구성된다. 본 명세서에서, ECC 엔진(330)은 온-다이 ECC 엔진으로 지칭될 수 있다. 일 실시예에서, 온-다이 ECC 엔진(330)은 데이터 비트들 및 패리티 비트들을 포함하는 코드워드들로 메모리 제어기(102)로부터의 데이터 비트들을 인코딩하도록 구성된다. 제어 회로부는 메모리 구조물(326)에 코드워드들을 저장한다. 일 실시예에서, 온-다이 ECC 엔진(330)은 메모리 구조물(326)로부터 다시 판독되는 코드워드들을 디코딩하도록 구성된다.
제어부 다이(304)의 제어 회로부(310) 내의 컴포넌트들의 임의의 서브세트가 제어 회로로 고려될 수 있다. 다른 대안에서, 제어 회로는 흐름도들에서 후술되는 기능들을 수행하는 제어부 다이(304)의 제어기(102) 및 제어 회로부(310)를 포함한다. 제어 회로는 하드웨어만을 포함할 수 있거나, 또는 (펌웨어를 포함하는) 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 예를 들어, 펌웨어에 의해 프로그래밍된 제어기가 제어 회로의 일 예이다. 제어 회로는 프로세서, PGA(Programmable Gate Array), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 집적 회로 또는 다른 유형의 회로를 포함할 수 있다.
통로들(352)은 제어 회로부(310) 내의 하나 이상의 컴포넌트들과 메모리 구조물 다이(302) 상의 메모리 구조물 사이의 통로들이다. 신호(예를 들어, 전압, 전류)를 제공 또는 수신하기 위해 통로가 사용될 수 있다. 통로는 전기 전도성 경로를 포함한다. 통로는 접합 패드, 금속 상호연결부, 비아, 트랜지스터, 전기 전도성 재료 및 전기 신호를 전달 또는 반송할 수 있는 다른 재료 중 하나 이상을 포함할 수 있지만, 이에 제한되지 않는다. 전력 제어부(316)로부터 메모리 구조물(326)에서 판독되고 있는 메모리 셀들에 연결된 선택된 워드 라인으로 판독 기준 전압을 제공하기 위해 통로가 사용될 수 있다.
일 실시예에서, 집적 메모리 조립체(306)는 메모리 버스(322)에 연결되는 한 세트의 입력 및/또는 출력(I/O) 핀들을 포함한다. 메모리 버스(322)는 메모리 제어기 인터페이스(315)에 연결되는 것으로 도시되어 있다.
일부 실시예들에서, 집적 메모리 조립체(306)에는 하나 초과의 제어부 다이(304) 및 하나 초과의 메모리 구조물 다이(302)가 있다. 일부 실시예들에서, 집적 메모리 조립체(306)는 다수의 제어부 다이(304) 및 다수의 메모리 구조물 다이(302)의 스택을 포함한다. 도 4a는 기판(402) 상에 적층된 집적 메모리 조립체(306)(예를 들어, 제어부 다이들(304) 및 메모리 구조물 다이들(302)을 포함하는 스택)의 일 실시예의 측면도를 도시한다. 집적 메모리 조립체(306)는 3개의 제어부 다이들(304) 및 3개의 메모리 구조물 다이들(302)을 갖는다. 일부 실시예들에서, 3개 초과의 메모리 구조물 다이들(302) 및 3개 초과의 제어부 다이(304)가 있다.
각각의 제어부 다이(304)는 메모리 다이들(302) 중 적어도 하나에 부착(예를 들어, 접합)된다. 접합 패드들(470, 474) 중 일부가 도시되어 있다. 더 많은 접합 패드들이 있을 수 있다. 함께 접합되는 2개의 다이들(302, 304) 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로부터 형성될 수 있는 고체 층(448)으로 충전된다. 이러한 고체 층(448)은 다이들(302, 304) 사이의 전기적 연결들을 보호하고, 다이들을 함께 추가로 고정시킨다. 다양한 재료들이 고체 층(448)으로서 사용될 수 있지만, 실시예들에서, 그것은 미국 캘리포니아주 소재의 오피스들을 갖는 헨켈 코포레이션(Henkel Corp.)으로부터의 하이졸(Hysol) 에폭시 수지일 수 있다.
집적 메모리 조립체(306)는, 예를 들어 계단형 오프셋으로 적층되어, 각각의 레벨의 접합 패드들을 덮이지 않게 그리고 위로부터 액세스가능하게 유지할 수 있다. 접합 패드들에 연결된 와이어 접합부들(406)은 제어부 다이(304)를 기판(402)에 연결시킨다. 다수의 그러한 와이어 접합부들이 각각의 제어부 다이(304)의 폭을 가로질러 (즉, 도 4a의 페이지 내로) 형성될 수 있다.
메모리 구조물 다이(302)를 통해 신호들을 라우팅하기 위해 메모리 다이 관통 실리콘 비아(TSV)(412)가 사용될 수 있다. 제어부 다이(304)를 통해 신호들을 라우팅하기 위해 제어부 다이 관통 실리콘 비아(TSV)(414)가 사용될 수 있다. TSV들(412, 414)은 반도체 다이들(302, 304) 내의 집적 회로들의 형성 전에, 형성 동안 또는 형성 이후 형성될 수 있다. TSV들은 웨이퍼들을 관통하여 홀들을 에칭함으로써 형성될 수 있다. 홀들은, 이어서, 금속 확산에 대항하는 장벽으로 라이닝될 수 있다. 장벽 층은 이어서 시드 층으로 라이닝될 수 있고, 시드 층은 구리와 같은 전기 전도체로 도금될 수 있지만, 알루미늄, 주석, 니켈, 금, 도핑된 폴리실리콘, 및 이들의 합금들 또는 조합들과 같은 다른 적합한 재료들이 사용될 수 있다.
솔더 볼들(408)이 기판(402)의 하부 표면 상의 접촉 패드들(410)에 선택적으로 부착될 수 있다. 솔더 볼들(408)은 집적 메모리 조립체(306)를 인쇄 회로 보드와 같은 호스트 디바이스에 전기적으로 그리고 기계적으로 커플링시키는 데 사용될 수 있다. 집적 메모리 조립체(306)가 LGA 패키지로 사용될 경우 솔더 볼들(408)이 생략될 수 있다. 솔더 볼들(408)은 집적 메모리 조립체(306)와 메모리 제어기(102) 사이의 인터페이스의 일부를 형성할 수 있다.
도 4b는 기판(402) 상에 적층된 집적 메모리 조립체(306)의 일 실시예의 측면도를 도시한다. 집적 메모리 조립체(306)는 3개의 제어부 다이(304) 및 3개의 메모리 구조물 다이(302)를 갖는다. 일부 실시예들에서, 3개 초과의 많은 메모리 구조물 다이(302) 및 3개 초과의 많은 제어부 다이(304)가 있다. 이러한 예에서, 각각의 제어부 다이(304)는 적어도 하나의 메모리 구조물 다이(302)에 접합된다. 선택적으로, 제어부 다이(304)가 2개의 메모리 구조물 다이(302)에 접합될 수 있다.
접합 패드들(470, 474) 중 일부가 도시되어 있다. 더 많은 접합 패드들이 있을 수 있다. 함께 접합되는 2개의 다이들(302, 304) 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로부터 형성될 수 있는 고체 층(448)으로 충전된다. 도 4a의 예와는 대조적으로, 도 4b의 집적 메모리 조립체(306)는 계단형 오프셋을 갖지 않는다. 메모리 구조물 다이(302)를 통해 신호들을 라우팅하기 위해 메모리 다이 관통 실리콘 비아(TSV)(412)가 사용될 수 있다. 제어부 다이(304)를 통해 신호들을 라우팅하기 위해 제어부 다이 관통 실리콘 비아(TSV)(414)가 사용될 수 있다.
솔더 볼들(408)이 기판(402)의 하부 표면 상의 접촉 패드들(410)에 선택적으로 부착될 수 있다. 솔더 볼들(408)은 집적 메모리 조립체(306)를 인쇄 회로 보드와 같은 호스트 디바이스에 전기적으로 그리고 기계적으로 커플링시키는 데 사용될 수 있다. 집적 메모리 조립체(306)가 LGA 패키지로 사용될 경우 솔더 볼들(408)이 생략될 수 있다.
위에서 간단히 논의된 바와 같이, 제어부 다이(304) 및 메모리 구조물 다이(302)는 함께 접합될 수 있다. 각각의 다이(302, 304) 상의 접합 패드들이 2개의 다이들을 함께 접합하는 데 사용될 수 있다. 일부 실시예들에서, 접합 패드들은 소위 Cu-Cu 접합 프로세스에서, 솔더 또는 다른 추가 재료 없이, 서로 직접 접합된다. Cu-Cu 접합 프로세스에서, 접합 패드들은 고도로 평면적이도록 제어되고, 그렇지 않은 경우 접합 패드 상에 정착되어 밀접한 접합을 방지할 수 있는 주변 미립자들이 거의 없는 고도로 제어된 환경에서 형성된다. 그러한 적절하게 제어되는 조건들 하에서, 접합 패드들은 표면 장력에 기초하여 상호 접합을 형성하도록 서로에 대해 정렬 및 가압된다. 그러한 접합들은 실온에서 형성될 수 있지만, 열이 또한 가해질 수 있다. Cu-Cu 접합을 사용하는 실시예들에서, 접합 패드들은 약 5 μm 정사각형일 수 있고, 5 μm 내지 5 μm의 피치로 서로 이격될 수 있다. 이러한 프로세스는 본 명세서에서 Cu-Cu 접합으로 지칭되지만, 이러한 용어는 또한 접합 패드들이 Cu 이외의 재료들로 형성되는 경우에도 적용할 수 있다.
접합 패드들의 면적이 작을 때, 반도체 다이들을 함께 접합하는 것이 어려울 수 있다. 접합 패드들의 크기 및 이들 사이의 피치는, 접합 패드들을 포함하는 반도체 다이들의 표면들 상에 필름 층을 제공함으로써 추가로 감소될 수 있다. 필름 층은 접합 패드들 주위에 제공된다. 다이들이 합쳐질 때, 접합 패드들은 서로 접합할 수 있고, 개개의 다이들 상의 필름 층들이 서로 접합할 수 있다. 그러한 접합 기법은 하이브리드 접합으로 지칭될 수 있다. 하이브리드 접합을 사용하는 실시예들에서, 접합 패드들은 약 5 μm 정사각형일 수 있고, 1 μm 내지 5 μm의 피치로 서로 이격될 수 있다. 훨씬 더 작은 크기들 및 피치들을 갖는 접합 패드들을 제공하는 접합 기법들이 사용될 수 있다.
일부 실시예들은 다이들(302, 304)의 표면 상에 필름을 포함할 수 있다. 그러한 필름이 초기에 제공되지 않는 경우, 다이들 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로 언더필(under fill)될 수 있다. 언더필 재료는 액체로서 적용될 수 있고, 이어서 고체 층으로 경화될 수 있다. 이러한 언더필 단계는 다이들(302, 304) 사이의 전기적 연결들을 보호하고, 다이들을 함께 추가로 고정시킨다. 다양한 재료들이 언더필 재료로서 사용될 수 있지만, 실시예들에서, 그것은 미국 캘리포니아주 소재의 오피스들을 갖는 헨켈 코포레이션(Henkel Corp.)으로부터의 하이졸(Hysol) 에폭시 수지일 수 있다.
도 5는 복수의 비휘발성 메모리 셀들을 포함하는 메모리 구조물(326)을 포함할 수 있는 모놀리식 3차원 메모리 어레이의 하나의 예시적인 실시예의 일부의 사시도이다. 예를 들어, 도 5는 메모리를 포함하는 하나의 블록의 일부를 도시한다. 도시된 구조물은 교번하는 유전체 층들 및 전도성 층들의 스택 위에 위치된 한 세트의 비트 라인들(BL)을 포함하며, 이때 재료들의 수직 열들이 유전체 층들 및 전도성 층들을 통과하여 연장된다. 예시적인 목적들을 위해, 유전체 층들 중 하나의 유전체 층은 D로 마킹되고 전도성 층들(워드 라인 층들로도 지칭됨) 중 하나의 전도성 층은 W로 마킹된다. 워드 라인 층들은 메모리 셀들에 연결되는 하나 이상의 워드 라인들을 포함한다. 예를 들어, 워드 라인은 메모리 셀의 제어 게이트에 연결될 수 있다. 교번하는 유전체 층들 및 전도성 층들의 수는 특정 구현 요건들에 기초하여 변할 수 있다. 하나의 세트의 실시예들은 108 내지 304개의 교번하는 유전체 층들 및 전도성 층들을 포함한다. 하나의 예시적인 실시예는 96개의 데이터 워드 라인 층들, 8개의 선택 층들, 6개의 더미 워드 라인 층들 및 110개의 유전체 층들을 포함한다. 108 내지 304개 초과 또는 미만의 층들이 또한 사용될 수 있다. 일 실시예에서, 교번하는 유전체 층들 및 전도성 층들은 국부적 상호연결부들(LI)에 의해 4개의 "핑거(finger)들" 또는 서브-블록들로 분할된다. 도 5는 2개의 핑거들 및 2개의 국부적 상호연결부들(LI)을 도시한다. 교번하는 유전체 층들 및 워드 라인 층들 아래에는 소스 라인 층(SL)이 있다. 재료들의 수직 열들(또한 메모리 홀들로 알려져 있음)이 교번하는 유전체 층들 및 전도성 층들의 스택에 형성된다. 예를 들어, 수직 열들/메모리 홀들 중 하나가 MH로 마킹된다. 도 5에서, 유전체 층들은 판독기가 교번하는 유전체 층들 및 전도성 층들의 스택 내에 위치된 메모리 홀들을 볼 수 있도록 시스루(see-through)로 도시되어 있다는 것을 유의한다. 일 실시예에서, NAND 스트링들은 메모리 셀들의 수직 열을 생성하기 위해 전하 트랩핑 재료를 포함하는 재료들로 수직 열/메모리 홀을 충전함으로써 형성된다. 각각의 메모리 셀은 데이터의 하나 이상의 비트들을 저장할 수 있다. 3차원 모놀리식 메모리 구조물(326)의 더 많은 세부사항들은 도 6a 내지 도 6d에 관해 아래에서 제공된다.
도 6a는 2개의 평면들(602, 604)로 분할된 메모리 구조물(326)의 하나의 예시적인 조직을 설명하는 블록도이다. 이어서, 각각의 평면은 M개의 블록들로 분할된다. 일 예에서, 각각의 평면은 약 2000개의 블록들을 갖는다. 그러나, 상이한 수의 블록들 및 평면들이 또한 사용될 수 있다. 일 실시예에서, 2개의 평면 메모리에 대해, 블록 ID들은 통상적으로, 짝수 블록들이 하나의 평면에 속하고 홀수 블록들이 다른 평면에 속하도록 이루어지며; 따라서, 평면(602)은 블록 0, 블록 2, 블록 4, 블록 6, ...을 포함하고, 평면(604)은 블록 1, 블록 3, 블록 5, 블록 7, ...을 포함한다. 일 실시예에서, 메모리 셀들의 블록은 소거의 유닛이다. 즉, 블록의 모든 메모리 셀들은 함께 소거된다. 다른 실시예들에서, 메모리 셀들은 다른 이유들로, 예컨대, 시그널링(signaling) 및 선택 회로들을 인에이블시키도록 메모리 구조물(326)을 조직화하기 위해 블록들로 그룹화될 수 있다.
도 6b 내지 도 6d는 하나의 예시적인 3D NAND 구조물을 도시한다. 도 6b는 메모리 구조물(326)로부터의 하나의 블록의 일부의 평면도를 도시하는 블록도이다. 도 6b에 도시된 블록의 일부는 도 6a의 블록 2 내의 부분(606)에 대응한다. 도 6b로부터 알 수 있는 바와 같이, 도 6b에 도시된 블록은 633의 방향으로 연장된다. 일 실시예에서, 메모리 어레이는 60개의 층들을 가질 것이다. 다른 실시예들은 60개 미만 또는 초과의 층들을 갖는다. 그러나, 도 6b는 상부 층만을 도시한다.
도 6b는 수직 열들을 표현하는 복수의 원들을 도시한다. 수직 열들 각각은 다수의 선택 트랜지스터들 및 다수의 메모리 셀들을 포함한다. 일 실시예에서, 각각의 수직 열은 NAND 스트링을 구현한다. 예를 들어, 도 6b는 수직 열들(622, 632, 642, 652)을 도시한다. 수직 열(622)은 NAND 스트링(682)을 구현한다. 수직 열(632)은 NAND 스트링(684)을 구현한다. 수직 열(642)은 NAND 스트링(686)을 구현한다. 수직 열(652)은 NAND 스트링(688)을 구현한다. 수직 열들의 더 많은 세부사항들은 아래에서 제공된다. 도 6b에 도시된 블록이 화살표(633)의 방향으로 그리고 화살표(633)의 방향으로 연장되기 때문에, 블록은 도 6b에 도시된 것보다 더 많은 수직 열들을 포함한다.
도 6b는, 또한, 비트 라인들(611, 612, 613, 614, …, 619)을 포함하는 한 세트의 비트 라인들(615)을 도시한다. 도 6b는 블록의 일부만이 도시되어 있기 때문에 24개의 비트 라인들을 도시한다. 24개 초과의 비트 라인들이 블록의 수직 열들에 연결된 것이 고려된다. 수직 열들을 표현하는 원들 각각은 하나의 비트 라인에 대한 그의 연결부를 표시하도록 "x"를 갖는다. 예를 들어, 비트 라인(614)은 수직 열들(622, 632, 642, 652)에 연결된다.
도 6b에 도시된 블록은 다양한 층들을 수직 열들 아래의 소스 라인에 연결시키는 한 세트의 국부적 상호연결부들(662, 664, 666, 668, 669)을 포함한다. 국부적 상호연결부들(662, 664, 666, 668, 669)은, 또한, 블록의 각각의 층을 4개의 구역들로 분할하는 역할을 하며; 예를 들어, 도 6b에 도시된 상단 층은 핑거들 또는 서브-블록들로 지칭되는 구역들(620, 630, 640, 650)로 분할된다. 메모리 셀들을 구현하는 블록의 층들에서, 4개의 구역들은 국부적 상호연결부들에 의해 분리되는 워드 라인 서브-블록들로 지칭된다. 일 실시예에서, 블록의 공통 레벨 상의 워드 라인 서브-블록들은 블록의 단부에서 함께 연결되어 단일 워드 라인을 형성한다. 다른 실시예에서, 동일한 레벨 상의 워드 라인 서브-블록들은 함께 연결되지 않는다. 하나의 예시적인 구현예에서, 비트 라인은 구역들(620, 630, 640, 650) 각각 내의 하나의 수직 열에만 연결된다. 그러한 구현예에서, 각각의 블록은 활성 열들의 16개의 행들을 갖고, 각각의 비트 라인은 각각의 블록 내의 4개의 행들에 연결된다. 일 실시예에서, 공통 비트 라인에 연결된 4개의 행들 모두는 (함께 연결된 동일한 레벨 상의 상이한 워드 라인 서브-블록들을 통하여) 동일한 워드 라인에 연결되며; 따라서, 시스템은 소스측 선택 라인들 및 드레인측 선택 라인들을 사용하여 메모리 동작(프로그래밍, 검증, 판독, 및/또는 소거)을 거치는 4개 중 하나(또는 다른 하나의 서브세트)를 선택한다.
도 6b가 블록 내에 수직 열들의 4개의 행들, 4개의 구역들 및 수직 열들의 16개의 행들을 갖는 각각의 구역을 도시하지만, 그러한 정확한 수들은 하나의 예시적인 구현예이다. 다른 실시예들은 블록당 더 많거나 더 적은 구역들, 구역당 수직 열들의 더 많거나 더 적은 행들, 및 블록당 수직 열들의 더 많거나 더 적은 행들을 포함할 수 있다.
도 6b는 또한 스태거링(staggering)되는 수직 열들을 도시한다. 다른 실시예들에서, 스태거링의 상이한 패턴들이 사용될 수 있다. 일부 실시예들에서, 수직 열들은 스태거링되지 않는다.
도 6c는 도 6b의 라인 AA를 따르는 단면도를 보여주는 3차원 메모리 구조물(326)의 일 실시예의 일부를 도시한다. 이러한 단면도는 수직 열들(632, 634) 및 구역(630)을 통하여 절단된다(도 6b 참조). 도 6c의 구조물은 4개의 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3); 4개의 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3); 4개의 더미 워드 라인 층들(DD0, DD1, DS0, DS1); 및 데이터 메모리 셀들에 연결하기 위한 48개의 데이터 워드 라인 층들(WLL0 내지 WLL47)을 포함한다. 다른 실시예들은 4개 초과 또는 미만의 드레인측 선택 층들, 4개 초과 또는 미만의 소스측 선택 층들, 4개 초과 또는 미만의 더미 워드 라인 층들, 및 48개 초과 또는 미만의 워드 라인 층들(예를 들어, 96개의 워드 라인 층들)을 구현할 수 있다. 수직 열들(632, 634)은 드레인측 선택 층들, 소스측 선택 층들, 더미 워드 라인 층들 및 워드 라인 층들을 통하여 돌출된 것으로 도시되어 있다. 일 실시예에서, 각각의 수직 열은 NAND 스트링을 포함한다. 예를 들어, 수직 열(632)은 NAND 스트링(684)을 포함한다. 아래에 나열된 층들 및 수직 열들 아래에는 기판(101), 기판 상의 절연 필름(654), 및 소스 라인(SL)이 있다. 수직 열(632)의 NAND 스트링은 스택의 하단에 소스 단부를 갖고 스택의 상단에 드레인 단부를 갖는다. 도 6b와 일치하는 바와 같이, 도 6c는 커넥터(617)를 통해 비트 라인(614)에 연결된 수직 열(632)을 도시한다. 국부적 상호연결부들(664, 666)이 또한 도시되어 있다.
참조하기 용이하도록, 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3); 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3); 더미 워드 라인 층들(DD0, DD1, DS0, DS1); 및 워드 라인 층들(WLL0 내지 WLL47)은 집합적으로 전도성 층들로 지칭된다. 일 실시예에서, 전도성 층들은 TiN과 텅스텐의 조합으로 제조된다. 다른 실시예들에서, 다른 재료들, 예컨대, 도핑된 폴리실리콘, 금속, 예컨대, 텅스텐 또는 금속 규화물이 전도성 층들을 형성하는 데 사용될 수 있다. 일부 실시예들에서, 상이한 전도성 층들이 상이한 재료들로 형성될 수 있다. 전도성 층들 사이에는 유전체 층들(DL0 내지 DL59)이 있다. 예를 들어, 유전체 층(DL49)은 워드 라인 층(WLL43) 위에 그리고 워드 라인 층(WLL44) 아래에 있다. 일 실시예에서, 유전체 층들은 SiO2로 제조된다. 다른 실시예들에서, 다른 유전체 재료들이 유전체 층들을 형성하는 데 사용될 수 있다.
비휘발성 메모리 셀들은 스택 내의 교번하는 전도성 및 유전체 층들을 통하여 연장되는 수직 열들을 따라서 형성된다. 일 실시예에서, 메모리 셀들은 NAND 스트링들로 배열된다. 워드 라인 층(WLL0 내지 WLL47)은 메모리 셀들(또한 데이터 메모리 셀들로 지칭됨)에 연결된다. 더미 워드 라인 층들(DD0, DD1, DS0, DS1)은 더미 메모리 셀들에 연결된다. 더미 메모리 셀이 사용자 데이터를 저장하지 않는 반면, 데이터 메모리 셀은 사용자 데이터를 저장하는 데 적격이다. 드레인측 선택 층들(SGD0, SGD1, SGD2, SGD3)은 NAND 스트링들과 비트 라인들을 전기적으로 연결 및 연결해제시키는 데 사용된다. 소스측 선택 층들(SGS0, SGS1, SGS2, SGS3)은 NAND 스트링들과 소스 라인(SL)을 전기적으로 연결 및 연결해제시키는 데 사용된다.
일부 실시예들에서, 워드 라인들은 순차적으로 판독되며, 이는 워드 라인들이 로우(low)로부터 하이(high)로(예를 들어, WLL0에서 WLL47로) 또는 하이로부터 로우로(예를 들어, WLL47에서 WLL0로) 중 어느 하나로부터 판독된다는 것을 의미한다. 순차적으로 판독할 때 워드 라인들의 전체 세트를 판독하는 것이 요구되지 않는다. 순차적 판독 동안 타겟 메모리 셀들 상의 인접 메모리 셀들에 의해 야기되는 간섭에 대한 보상을 제공하기 위한 기법들이 본 명세서에 개시된다.
일부 실시예들에서, 개별 워드 라인의 판독은 서브 블록들의 별개의 판독들로 분해된다. 다시 도 6b를 참조하면, 블록은 4개의 서브-블록들(620, 630, 640, 650)로 분할된다. 따라서, 하나의 워드 라인 층 상의 4개의 서브-블록들은 인접 워드 라인 층 상의 4개의 서브-블록들을 판독하기 전에 판독될 수 있다. 일부 실시예들에서, 데이터 상태 정보는 서브-블록 기반으로 보상을 제공하는 데 사용된다. 예를 들어, WLL35에서의 메모리 셀들에 대한 데이터 상태 정보는 4개의 서브 블록들(620 내지 650) 각각에 대해 유지된다. 이어서, WLL36에서의 서브-블록(620)을 판독할 때, WLL35에서의 서브-블록(620)에 대한 데이터 상태 정보는 WLL35에서의 서브-블록(620) 내의 인접 메모리 셀들로부터의 간섭을 보상하는 데 사용되고, WLL36에서 서브-블록(630)을 판독할 때, WLL35에서의 서브-블록(630)에 대한 데이터 상태 정보는 WLL35에서의 서브-블록(620) 내의 인접 메모리 셀들로부터의 간섭을 보상하는 데 사용되는 등의 식이다.
도 6d는 수직 열(632)의 일부를 포함하는 도 6c의 구역(629)의 단면도를 도시한다. 일 실시예에서, 수직 열들은 원형이고, 4개의 층들을 포함하지만; 다른 실시예들에서는, 4개 초과 또는 미만의 층들이 포함될 수 있고 다른 형상들이 사용될 수 있다. 일 실시예에서, 수직 열(632)은 SiO2와 같은 유전체로 제조된 내부 코어 층(670)을 포함한다. 다른 재료들이 또한 사용될 수 있다. 내부 코어(670)를 둘러싼 것은 폴리실리콘 채널(671)이다. 폴리실리콘 이외의 재료들이 또한 사용될 수 있다. 이는 비트 라인에 연결된 채널(671)인 것을 유의한다. 채널(671)을 둘러싼 것은 터널링 유전체(tunneling dielectric)(672)이다. 일 실시예에서, 터널링 유전체(672)는 ONO 구조물을 갖는다. 터널링 유전체(672)를 둘러싼 것은 (예를 들어) 실리콘 질화물과 같은 전하 트랩핑 층(673)이다. 다른 메모리 재료들 및 구조물들이 또한 사용될 수 있다. 본 명세서에서 설명되는 기술은 임의의 특정 재료 또는 구조물에 제한되지 않는다.
도 6d는 유전체 층들(DLL49, DLL50, DLL51, DLL52, DLL53) 뿐만 아니라 워드 라인 층들(WLL43, WLL44, WLL45, WLL46, WLL47)을 도시한다. 워드 라인 층들 각각은 알루미늄 산화물 층(677)에 의해 둘러싸인 워드 라인 구역(676)을 포함하며, 이는 차단 산화물(SiO2) 층(678)에 의해 둘러싸인다. 수직 열과의 워드 라인 층들의 물리적 상호작용은 메모리 셀들을 형성한다. 따라서, 메모리 셀은, 일 실시예에서, 채널(671), 터널링 유전체(672), 전하 트랩핑 층(673), 차단 산화물 층(678), 산화알루미늄 층(677) 및 워드 라인 구역(676)을 포함한다. 예를 들어, 워드 라인 층(WLL47), 및 수직 열(632)의 일부는 메모리 셀(MC1)을 포함한다. 워드 라인 층(WLL46), 및 수직 열(632)의 일부는 메모리 셀(MC2)을 포함한다. 워드 라인 층(WLL45), 및 수직 열(632)의 일부는 메모리 셀(MC3)을 포함한다. 워드 라인 층(WLL44), 및 수직 열(632)의 일부는 메모리 셀(MC4)을 포함한다. 워드 라인 층(WLL43), 및 수직 열(632)의 일부는 메모리 셀(MC5)을 포함한다. 다른 아키텍처들에서, 메모리 셀이 상이한 구조물을 가질 수 있지만; 메모리 셀은 여전히 저장 유닛일 것이다.
전하 트랩핑 층(673)이 NAND 스트링의 일 단부로부터 다른 단부로 연장될 수 있고, 따라서 본 명세서에서 연속적인 전하 트랩핑 층으로 지칭될 수 있음을 유의한다. 메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트랩핑 층(673)의 일부에 저장된다. 이들 전자는, 워드 라인 영역(676) 상의 적절한 전압에 응답하여, 채널(671)로부터, 터널링 유전체(672)를 통하여, 전하 트랩핑 층(673) 내로 인출된다. 메모리 셀의 Vt는 저장된 전하의 양에 비례하여 증가된다. 일 실시예에서, 프로그래밍은 전하 트랩핑 층 내로의 전자들의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통하여 달성된다. 소거 동작 동안, 전자들이 채널로 복귀되거나 홀들이 전하 트랩핑 층 내로 주입되어 전자들과 재결합한다. 일 실시예에서, 게이트 유도된 드레인 유출(gate induced drain leakage, GIDL)과 같은 물리적 메커니즘을 통하여 전하 트랩핑 층 내로의 홀 주입을 사용하여 소거가 달성된다.
도 7은 메모리 셀들의 NAND 스트링들을 프로그래밍하기 위한 프로세스(700)의 일 실시예를 설명하는 흐름도이다. 도 7의 프로세스는 상태 머신(312)의 지시로 수행될 수 있다. 하나의 예시적인 실시예에서, 도 7 의 프로세스는 위에서 논의된 제어 회로부(310)(및 판독/기입 회로들(328) 뿐만 아니라 디코더들(332/324))을 사용하여 메모리 다이(300) 상에서 수행된다. 하나의 예시적인 실시예에서, 도 7의 프로세스는 위에서 논의된 제어 회로부(310)를 사용하여 집적 메모리 조립체(306)에 의해 수행된다. 프로세스는 다수의 루프들을 포함하며, 이들 각각은 프로그램 페이즈(예를 들어, 단계들(704 내지 708)) 및 검증 페이즈(예를 들어, 단계들(710 내지 718))를 포함한다.
많은 구현예들에서, 프로그램 펄스들의 크기는 각각의 연속적인 펄스로 미리 결정된 스텝(step) 크기만큼 증가된다. 도 7의 단계(702)에서, 프로그래밍 전압(Vpgm)은 시작 크기(예를 들어, 약 12 내지 16V 또는 다른 적절한 레벨)로 초기화되고, 상태 머신(312)에 의해 유지되는 프로그램 카운터(PC)는 1에서 초기화된다.
일 실시예에서, 프로그래밍되도록 선택된 메모리 셀들(본 명세서에서, 선택된 메모리 셀들로 지칭됨)의 세트는 동시에 프로그래밍되고, 모두 동일한 워드 라인(선택된 워드 라인)에 연결된다. 선택된 워드 라인에 또한 연결되는, 프로그래밍을 위해 선택되지 않은 다른 메모리 셀들(선택되지 않은 메모리 셀들)이 어쩌면 있을 것이다. 즉, 선택된 워드 라인은 또한 프로그래밍되는 것이 금지되어야 하는 메모리 셀들에 연결될 것이다. 부가적으로, 메모리 셀들이 그들의 의도된 타겟 데이터 상태에 도달함에 따라, 그들은 추가로 프로그래밍하는 것이 금지될 것이다. 프로그래밍되는 것이 금지될 선택된 워드 라인에 연결된 메모리 셀들을 포함하는 이들 NAND 스트링들(예를 들어, 선택되지 않은 NAND 스트링들)은 그들의 채널들이 부스팅되게 하여 프로그래밍을 금지한다. 채널이 부스팅된 전압을 가질 때, 채널과 워드 라인 사이의 전압 차이는 프로그래밍을 야기하기에 충분히 크지 않다. 부스팅을 돕기 위해, 단계(704)에서, 메모리 시스템은 프로그래밍하는 것이 금지되어야 하는 선택된 워드 라인에 연결된 메모리 셀들을 포함하는 NAND 스트링들의 채널들을 사전충전할 것이다.
일 실시예에서, 단계(704)는 프로그램 동작의 시작이다. 일부 실시예들에서, 메모리 셀들의 상이한 세트들이 동시에 프로그래밍된다. 예를 들어, 상이한 메모리 구조물들(326) 내의 메모리 셀들의 프로그래밍이 동시에 수행될 수 있다. 일부 실시예들에서, 동시 프로그램 동작들의 시작(예를 들어, 단계(704))은 단계(704)가 상이한 메모리 구조물들(326)에 대해 상이한 시간들에서 발생하도록 스태거링된다.
단계(706)에서, 프로그래밍하는 것이 금지되어야 하는 선택된 워드 라인에 연결된 메모리 셀들을 포함하는 NAND 스트링들은 그들의 채널들이 프로그래밍을 금지하도록 부스팅되게 한다. 그러한 NAND 스트링들은 본 명세서에서 "선택되지 않은 NAND 스트링들"로 지칭된다. 일 실시예에서, 선택되지 않은 워드 라인들은 부스팅 스킴(scheme)들을 수행하기 위해 하나 이상의 부스팅 전압들(예를 들어, 약 7 내지 11 볼트)을 수신한다. 프로그램 금지 전압이 선택되지 않은 NAND 스트링에 커플링된 비트 라인들에 인가된다.
단계(708)에서, 프로그램 신호(Vpgm)의 프로그램 펄스가 선택된 워드 라인(프로그래밍을 위해 선택된 워드 라인)에 인가된다. 일 실시예에서, NAND 스트링 상의 메모리 셀이 프로그래밍되어야 하면, 대응하는 비트 라인은 프로그램 인에이블 전압에서 바이어스된다. 본 명세서에서, 그러한 NAND 스트링은 "선택된 NAND 스트링"으로 지칭된다.
단계(708)에서, 프로그램 펄스는 선택된 워드 라인에 연결된 모든 메모리 셀들에 동시에 인가되어, 선택된 워드 라인에 연결된 메모리 셀들 모두가 (그들이 프로그래밍되는 것이 금지되지 않는다면) 동시에 프로그래밍된다. 즉, 이들은 동시에 또는 중첩되는 시간들 동안(이들 둘 모두는 동시적인 것으로 고려됨) 프로그래밍된다. 이러한 방식으로, 선택된 워드 라인에 연결된 메모리 셀들 모두는, 그들이 프로그래밍되는 것이 금지되지 않는 한, 그들의 Vt 변화를 동시에 가질 것이다.
단계(710)에서, 자신들의 타겟 상태들에 도달한 메모리 셀들은 추가적인 프로그래밍으로부터 록아웃(lock out)된다. 단계(710)는 하나 이상의 검증 기준 레벨들에서 검증을 수행하는 단계를 포함할 수 있다. 일 실시예에서, 검증 프로세스는, 프로그래밍을 위해 선택된 메모리 셀들의 임계 전압들이 적절한 검증 기준 전압에 도달했는지 여부를 테스트함으로써 수행된다.
단계(710)에서, 메모리 셀이 그의 타겟 상태에 도달했다고 (Vt의 테스트에 의해) 메모리 셀이 검증된 이후 메모리 셀은 록아웃될 수 있다.
단계(712)에서, 메모리 셀들 모두가 그들의 타겟 임계 전압들에 도달했다고 결정되면(통과), 모든 선택된 메모리 셀들이 그들의 타겟 상태들로 프로그래밍되고 검증되었기 때문에 프로그래밍 프로세스는 완료되고 성공적이다. 단계(714)에서 "통과"의 상태가 보고된다. 그렇지 않고, 단계(712)에서, 메모리 셀들 모두가 그들의 타겟 임계 전압들에 도달하지 않았다고 결정되면(실패), 프로그래밍 프로세스는 단계(716)로 계속된다.
단계(716)에서, 메모리 시스템은, 자신들의 개개의 타겟 Vt 분포에 아직 도달하지 않은 메모리 셀들의 수를 카운트한다. 즉, 시스템은, 지금까지 자신들의 타겟 상태에 도달하는 데 실패한 메모리 셀들의 수를 카운트한다. 이러한 카운팅은 상태 머신(312), 메모리 제어기(102), 또는 다른 로직에 의해 행해질 수 있다. 일 구현예에서, 감지 블록들 각각은 그들의 개개의 셀들의 상태(통과/실패)를 저장할 것이다. 일 실시예에서, 마지막 검증 단계를 실패한, 현재 프로그래밍되고 있는 메모리 셀들의 총 수를 반영하는 하나의 총 카운트가 있다. 다른 실시예에서, 각각의 데이터 상태에 대해 별개의 카운트들이 계속된다.
단계(718)에서, 단계(716)로부터의 카운트가 미리 결정된 한계 이하인지 여부가 결정된다. 일 실시예에서, 미리 결정된 한계는 메모리 셀들의 페이지에 대한 판독 프로세스 동안 에러 정정 코드(ECC)들에 의해 정정될 수 있는 비트들의 수이다. 실패한 셀들의 수가 미리 결정된 한계 이하이면, 프로그래밍 프로세스는 중지될 수 있고 단계(714)에서 "통과"의 상태가 보고된다. 이러한 상황에서, 완전히 프로그래밍되지 않았던 몇몇의 나머지 메모리 셀들이 판독 프로세스 동안 ECC를 사용하여 정정될 수 있도록 충분한 메모리 셀들이 정확하게 프로그래밍되었다. 일부 실시예들에서, 단계(718)에서 사용되는 미리 결정된 한계는 미래의/부가적인 에러들을 허용하도록 판독 프로세스 동안 에러 정정 코드들(ECC)에 의해 정정될 수 있는 비트들의 수 미만이다. 페이지에 대해 메모리 셀들의 전체보다 적은 메모리 셀들을 프로그래밍할 때, 또는 단지 하나의 데이터 상태(또는 전체보다 적은 상태들)에 대한 카운트를 비교할 때, 미리 결정된 한계는 메모리 셀들의 페이지에 대한 판독 프로세스 동안 ECC에 의해 정정될 수 있는 비트들의 수의 (비례하는 또는 비례하지 않는) 일부일 수 있다. 일부 실시예들에서, 한계는 미리 결정되지 않는다. 대신에, 그것은 페이지에 대해 이미 카운트된 에러들의 수, 수행되는 프로그래밍-소거 사이클들의 수 또는 다른 기준들에 기초하여 변화한다.
실패한 메모리 셀들의 수가 미리 결정된 한계 이상이면, 프로그래밍 프로세스는 단계(720)에서 계속되고 프로그램 카운터(PC)가 프로그램 한계 값(PL)에 대해 체크된다. 프로그램 한계 값들의 예들은 1, 12, 16, 19 및 30을 포함하지만; 다른 값들이 사용될 수 있다. 프로그램 카운터(PC)가 프로그램 한계 값(PL) 이상이면, 프로그램 프로세스는 실패한 것으로 고려되고 단계(724)에서 실패의 상태가 보고된다. 프로그램 카운터(PC)가 프로그램 한계 값(PL) 미만이면, 프로세스는 단계(722)에서 계속되고, 그 시간 동안 프로그램 카운터(PC)는 1만큼 증분되고 프로그램 전압(Vpgm)은 다음 크기로 스텝 업(step up)된다. 예를 들어, 다음 펄스는 이전 펄스보다 스텝 크기(예를 들어, 0.1 내지 1.0 볼트의 스텝 크기)만큼 큰 크기를 가질 것이다. 단계(722) 이후, 프로세스는 단계(704)로 루프 백(loop back)되고, 다른 프로그램 펄스가 선택된 워드 라인에 인가되어, 도 7의 프로그래밍 프로세스의 다른 반복(단계들(704 내지 722))이 수행되게 한다.
성공적인 프로그래밍 프로세스의 종료 시, 메모리 셀들의 임계 전압들은, 적절하게 프로그래밍된 메모리 셀들에 대한 임계 전압들의 하나 이상의 분포들 내에 또는 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야 한다. 도 8a는 각각의 메모리 셀이 3 비트의 데이터를 저장할 때의 메모리 어레이에 대한 예시적인 Vt 분포들을 예시한다. 그러나, 다른 실시예들은 (예를 들어, 메모리 셀당 1 비트, 2 비트, 4 비트, 또는 5 비트의 데이터와 같이) 메모리 셀당 다른 데이터 용량들을 사용할 수 있다. 도 8a는 8개의 데이터 상태들에 대응하는 8개의 Vt 분포들을 도시한다. 제1 Vt 분포(S0)는 소거된 메모리 셀들을 표현한다. 상태(S0)는 본 명세서에서 소거 상태(Er 상태)로 지칭될 수 있다. 다른 7개의 Vt 분포값들(S1 내지 S7)은 프로그래밍되는 메모리 셀들을 표현하고, 그에 따라, 프로그래밍된 상태들로 지칭될 수 있다. 각각의 Vt 분포(데이터 상태)는 한 세트의 데이터 비트들에 대한 미리 결정된 값들에 대응한다. 메모리 셀 내에 프로그래밍된 데이터와 셀의 Vt 레벨들 사이의 특정 관계는 셀들에 대해 채택된 데이터 인코딩 스킴에 의존한다. 일 실시예에서, 데이터 값들은 그레이(Gray) 코드 할당을 사용하여 Vt 범위들에 할당되어, 메모리의 Vt가 그의 이웃하는 물리적 상태로 잘못 시프트되면, 오직 하나의 비트만이 영향을 받게 할 것이다.
도 8a는 8개의 Vt 분포들(802 내지 816)을 도시한다. 분포(802)는 상태(S0)에 대응하고; 분포(804)는 상태(S1)에 대응하고; 분포(806)는 상태(S2)에 대응하고; 분포(808)는 상태(S3)에 대응하고; 분포(810)는 상태(S4)에 대응하고; 분포(812)는 상태(S5)에 대응하고; 분포(814)는 상태(S6)에 대응하고; 분포(816)는 상태(S7)에 대응한다. 도 8a는 또한, 메모리 셀들로부터 데이터를 판독하기 위한 7개의 판독 기준 전압들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7)을 도시한다. 주어진 메모리 셀의 Vt가 7개의 판독 기준 전압들 초과인지 또는 미만인지 여부를 테스트함으로써(예를 들어, 감지 동작들을 수행함으로써), 시스템은 메모리 셀이 어떤 데이터 상태(즉, S0, S1, S2, S3,...)에 있는지를 결정할 수 있다. 일부 실시예에서, 측방향 DR 간섭은 판독 기준 전압의 크기에 의해 완화된다.
도 8a는 또한, 7개의 검증 기준 전압들(Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7)을 도시한다. 일부 실시예들에서, 메모리 셀들을 데이터 상태(S1)로 프로그래밍할 때, 시스템은 그 메모리 셀들이 Vv1 이상의 Vt를 갖고 있는지 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S2)로 프로그래밍할 때, 시스템은 메모리 셀들이 Vv2 이상의 임계 전압들을 갖고 있는지 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S3)로 프로그래밍할 때, 시스템은 메모리 셀들이 Vv3 이상의 그들의 Vt를 갖고 있는지 여부를 결정할 것이다. 메모리 셀들을 데이터 상태(S4)로 프로그래밍할 때, 시스템은 그 메모리 셀들이 Vv4 이상의 Vt를 갖고 있는지 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S5)로 프로그래밍할 때, 시스템은 그 메모리 셀들이 Vv5 이상의 Vt를 갖고 있는지 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S6)로 프로그래밍할 때, 시스템은 그 메모리 셀들이 Vv6 이상의 Vt를 갖고 있는지 여부를 테스트할 것이다. 메모리 셀들을 데이터 상태(S7)로 프로그래밍할 때, 시스템은 그 메모리 셀들이 Vv7 이상의 Vt를 갖고 있는지 여부를 테스트할 것이다. 최저 크기 기준 전압(예를 들어, Vv1)에 의해 검증되는 프로그래밍된 상태(예를 들어, S1)는 본 명세서에서 "최저 프로그래밍된 상태"로 지칭된다. 최고 크기 기준 전압(예를 들어, Vv7)에 의해 검증되는 프로그래밍된 상태(예를 들어, S7)는 본 명세서에서 "최고 프로그래밍된 상태"로 지칭된다.
도 8a는 또한, 메모리 셀이 적절히 소거되었는지 여부를 테스트하기 위한 전압 레벨인 Vev("소거 검증 전압")를 도시한다. 도 8에 도시된 바와 같이, 소거되는 메모리 셀은 Vev 미만의 Vt를 가져야 한다. 일반적으로, 검증 동작들 및 판독 동작들 동안, 선택된 워드 라인은, 관련된 메모리 셀의 Vt가 그러한 레벨에 도달했는지 여부를 결정하기 위해 각각의 판독 동작에 대해 특정되는 레벨(예를 들어, 도 8a의 판독 비교 레벨들(Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7) 참조) 또는 검증 동작에 대해 특정되는 레벨(예를 들어, 도 8a의 검증 타겟 레벨들(Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7) 참조)의 전압에 연결된다. 워드 라인 전압을 인가한 이후, 워드 라인에 인가되는 전압에 응답하여 메모리 셀이 턴 온(turn on)되었는지(전류를 전도시켰는지) 여부를 결정하기 위해 메모리 셀의 전도 전류가 측정된다. 전도 전류가 소정의 값보다 큰 것으로 측정되면, 메모리 셀이 턴 온되었고 워드 라인에 인가된 전압이 메모리 셀의 Vt보다 크다고 가정된다. 전도 전류가 소정의 값보다 큰 것으로 측정되지 않으면, 메모리 셀이 턴 온되지 않았고 워드 라인에 인가된 전압이 메모리 셀의 Vt보다 크지 않다고 가정된다. 판독 또는 검증 프로세스 동안, 선택되지 않은 메모리 셀들에는 그들의 제어 게이트들에서 하나 이상의 판독 통과 전압들(또한 바이패스 전압들로 지칭됨)이 제공되어, 이들 메모리 셀들이 통과 게이트들로서 동작하게 할 것이다(예를 들어, 그들이 프로그래밍되는지 또는 소거되는지 여부와 관계없이 전류를 도통시킴).
판독 또는 검증 동작 동안 메모리 셀의 전도 전류를 측정하는 많은 방식들이 있다. 일 예에서, 메모리 셀의 전도 전류는 그것이 감지 증폭기에서 전용 커패시터를 방전시키거나 충전하는 속도에 의해 측정된다. 다른 예에서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함하는 NAND 스트링이 대응하는 비트 라인을 방전시키는 것을 허용한다(또는 방전시키는 것을 허용하지 않는다). 비트 라인 상의 전압은, 그것이 방전되었는지 또는 방전되지 않았는지 여부를 알기 위해 일정 시간 기간 이후 측정된다. 본 명세서에 설명된 기술은 검증/판독을 위해 당업계에 알려진 상이한 방법들과 함께 사용될 수 있음을 유의한다. 당업계에 알려진 다른 판독 및 검증 기법들이 또한 사용될 수 있다.
풀 시퀀스 프로그래밍(full sequence programming)으로 알려진 일 실시예에서, 메모리 셀들은 소거된 상태(S0)로부터 직접적으로, 프로그래밍된 데이터 상태들(S1 내지 S7) 중 임의의 프로그래밍된 데이터 상태로 프로그래밍될 수 있다. 예를 들어, 프로그래밍될 메모리 셀들의 집단(population)은 그 집단 내의 모든 메모리 셀들이 소거된 상태(S0)에 있도록 먼저 소거될 수 있다. 이어서, 메모리 셀들을 직접적으로 데이터 상태들(S1, S2, S3, S4, S5, S6, 및/또는 S7)로 프로그래밍하는 데 프로그래밍 프로세스가 사용된다. 예를 들어, 일부 메모리 셀들이 데이터 상태(S0)로부터 데이터 상태(S1)로 프로그래밍되고 있는 동안, 다른 메모리 셀들은 데이터 상태(S0)로부터 데이터 상태(S2)로 그리고/또는 데이터 상태(S0)로부터 데이터 상태(S3)로 등의 식으로 프로그래밍되고 있다. 일부 실시예들에서, 데이터 상태들(S1 내지 S7)은 중첩될 수 있고, 이때 제어기(102)는 저장되고 있는 정확한 데이터를 식별하도록 에러 정정에 의존한다.
본 명세서에 설명되는 기술은 또한 (다수의 스테이지/페이즈 프로그래밍을 포함하지만 이들에 제한되지 않는) 풀 시퀀스 프로그래밍에 부가하여 다른 유형들의 프로그래밍과 함께 사용될 수 있다. 도 8b는 도 8a의 셀 예당 3 비트에 대한 다중 페이즈 프로그래밍의 일 실시예를 도시한다. 초기에, 모든 메모리 셀들은 소거 Vt 분포(820)로 소거된다. 제1 페이즈에서, 데이터 상태들(S4 내지 S7) 중 임의의 데이터 상태로 종료되기 위한 모든 메모리 셀들은 S4/S7' Vt 분포(832)를 갖는 S4/S7 중간 상태로 프로그래밍된다. S4/S7' Vt 분포(832)의 상부 꼬리는 최종적인 S4 Vt 분포(810)의 상부 꼬리보다 높지 않아야 한다. 기준 전압(Vint_S4/S7)은 제1 페이즈 동안 검증을 위해 사용된다. 데이터 상태들(S0 내지 S3) 중 임의의 데이터 상태로 종료되기 위한 메모리 셀들은, 소거 Vt 분포(820)를 S0/S3' Vt 분포(830)로서 재라벨링함으로써 표시된 바와 같이, 제1 페이즈에서 프로그래밍을 수신하지 않는다.
제2 페이즈에서, 데이터 상태들(S2 또는 S3) 중 어느 하나로 종료되기 위한 메모리 셀들은 S0/S3' Vt 분포(830)로부터 S2/S3" Vt 분포(842)로 프로그래밍된다. S0 또는 S1 중 어느 하나로 종료되기 위한 메모리 셀들은, S0/S3' Vt 분포(830)를 S0/S1" Vt 분포(840)로서 재라벨링함으로써 표시된 바와 같이, 제2 페이즈에서 프로그래밍을 수신하는 데 요구되지 않는다. 또한, 제2 페이즈에서, 데이터 상태(S6 또는 S6) 중 어느 하나로 종료되기 위한 메모리 셀들은 S4/S7' Vt 분포(832)로부터 S6/S7" Vt 분포(846)로 프로그래밍된다. S4 또는 S5 중 어느 하나로 종료되기 위한 메모리 셀들은, S4/S6' Vt 분포(832)를 S4/S5" Vt 분포(844)로서 재라벨링함으로써 표시된 바와 같이, 제2 페이즈에서 프로그래밍을 수신하는 데 요구되지 않는다.
제3 페이즈에서, 메모리 셀들은 S0/S1" Vt 분포(840)로부터 S1 Vt 분포(804)로 프로그래밍된다. S0으로 종료되기 위한 메모리 셀들은, S0/S1" Vt 분포(840)를 S0 Vt 분포(802)로서 재라벨링함으로써 표시된 바와 같이, 제3 페이즈에서 프로그래밍을 수신하지 않는다. 제3 페이즈에서, 메모리 셀들은 S2/S3" Vt 분포(842)로부터 S3 Vt 분포(808)로 프로그래밍된다. S2로 종료되기 위한 메모리 셀들은, S2/S3" Vt 분포(842)를 S2 Vt 분포(806)로서 재라벨링함으로써 표시된 바와 같이, 제3 페이즈에서 프로그래밍을 수신하는 데 요구되지 않는다. 제3 페이즈에서, 메모리 셀들은 S4/S5" Vt 분포(844)로부터 S5 Vt 분포(812)로 프로그래밍된다. S4로 종료되기 위한 메모리 셀들은, S4/S5" Vt 분포(844)를 S4 Vt 분포(810)로서 재라벨링함으로써 표시된 바와 같이, 제3 페이즈에서 프로그래밍을 수신하는데 요구되지 않는다. 제3 페이즈에서, 메모리 셀들은 S6/S7" Vt 분포(846)로부터 S7 Vt 분포(816)로 프로그래밍된다. S6으로 종료되기 위한 메모리 셀들은, S6/S7" Vt 분포(846)를 S6 Vt 분포(814)로서 재라벨링함으로써 표시된 바와 같이, 제3 페이즈에서 프로그래밍을 수신하지 않는다.
일 실시예에서, 제1 페이지가 제1 페이즈에서 프로그래밍되고, 제2 페이지가 제2 페이즈에서 프로그래밍되고, 제3 페이지가 제3 페이즈에서 프로그래밍된다. 본 명세서에서, 일단 페이지가 메모리 셀들의 그룹 내에 프로그래밍되면, 메모리 셀들은 페이지를 검색하기 위해 다시 판독될 수 있다. 따라서, 다중-페이즈 프로그래밍과 연관된 중간 상태들은 본 명세서에서, 프로그래밍된 상태들인 것으로 고려된다.
위에서 언급된 바와 같이, 일부 실시예들은 다중-페이즈 페이즈 프로그래밍을 포함한다. 하나의 유형의 다중-페이즈 페이즈 프로그래밍은 포기 페이즈 및 미세 페이즈(fine phase)를 포함하며, 이는 본 명세서에서 포기-미세 프로그래밍으로 지칭된다. 도 9는 포기-미세 프로그래밍의 일 실시예에 대한 임계 Vt 분포들을 도시한다. 분포(902)는 소거 동작 이후의 그러나 포기-미세 프로그래밍의 시작 이전의 소거 상태를 표현한다.
포기 분포들(910 내지 924)은 포기 페이즈 이후의 Vt 분포들이다. 포기 검증 레벨들(Vv2', Vv4', Vv6', Vv8', Vv10', Vv12', 및 Vv14')은 개개의 분포들(910 내지 924)에 인접하게 도시되어 있다. 도 9의 화살표들은 메모리 셀들이 소거 상태 분포(902)로부터 포기 분포들(S2' 내지 S14') 중 하나로 프로그래밍될 수 있다는 것을 보여준다. 포기 페이즈에서, S2 또는 S3 중 어느 하나의 최종 데이터 상태를 갖는 메모리 셀들은 분포(912)에 의해 도시된 바와 같이 포기(S2') 상태로 프로그래밍된다. S4 또는 S5 중 어느 하나의 최종 데이터 상태를 갖는 메모리 셀들은 분포(914)에 의해 도시된 바와 같이 포기(S4') 상태로 프로그래밍된다. S6 또는 S7 중 어느 하나의 최종 데이터 상태를 갖는 메모리 셀들은 분포(916)에 의해 도시된 바와 같이 포기(S6') 상태로 프로그래밍된다. S8 또는 S9 중 어느 하나의 최종 데이터 상태를 갖는 메모리 셀들은 분포(918)에 의해 도시된 바와 같이 포기(S8') 상태로 프로그래밍된다. S10 또는 S11 중 어느 하나의 최종 데이터 상태를 갖는 메모리 셀들은 분포(920)에 의해 도시된 바와 같이 포기(S10') 상태로 프로그래밍된다. S12 또는 S13 중 어느 하나의 최종 데이터 상태를 갖는 메모리 셀들은 분포(922)에 의해 도시된 바와 같이 포기(S12') 상태로 프로그래밍된다. S14 또는 S15 중 어느 하나의 최종 데이터 상태를 갖는 메모리 셀들은 분포(924)에 의해 도시된 바와 같이 포기(S14') 상태로 프로그래밍된다. S0에 머무르거나 S1의 최종 상태를 갖는 메모리 셀들은 분포(910)에 의해 도시된 바와 같이 포기 페이즈에서 어떠한 프로그래밍도 수신하지 않는다.
미세 Vt 분포들(930 내지 945)은 미세 페이즈 이후의 Vt 분포들이다. 미세 Vt 분포들은 또한 최종 데이터 상태들로 지칭될 수 있다. 대조적으로, 포기 Vt 분포들은 중간 데이터 상태들로 지칭될 수 있다. 미세 검증 레벨들(Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, Vv7, Vv8, Vv9, Vv10, Vv11, Vv12, Vv13, Vv14, Vv15)은 개개의 미세 분포들(930 내지 945)에 인접하게 도시되어 있다. 판독 기준 레벨들(Vv1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7, Vr8, Vr9, Vr10, Vr11, Vr12, Vr13, Vr14, Vr15)은 미세 분포들(930 내지 945) 사이에 도시되어 있다. 도 9의 화살표들은 메모리 셀들이 포기 Vt 분포들 중 하나로부터 미세 Vt 분포들 중 하나로 프로그래밍될 수 있다는 것을 보여준다. 예를 들어, 포기 Vt 분포 S2'(912) 내의 메모리 셀들은 미세 Vt 분포(S2)(932) 또는 미세 Vt 분포(S3)(933) 중 어느 하나로 프로그래밍된다. 메모리 셀들이 다른 최종 상태들로 프로그래밍되기 위해 유사한 프로그래밍이 사용될 수 있다.
도 10은 포기-미세 프로그래밍 절차를 사용하여 메모리 셀들의 블록을 프로그래밍하기 위한 추가적인 세부사항들을 제공하는 흐름도이다. 프로세스는 NAND 스트링들을 포함하는 블록을 프로그래밍하는 데 사용될 수 있다. 단계(1002)는 메모리 셀들의 블록을 소거하는 단계를 포함한다. 단계(1002) 이후, 각각의 WL에 대한 Vt 분포는 Vt 분포(902)와 유사할 수 있다.
단계(1004)는 WL 번호(WLn)를 0으로 설정하는 단계를 포함한다. 단계(1006)는 WLn 상의 메모리 셀들을 포기 상태들로 프로그래밍하는 단계를 포함한다. 단계(1006)의 제1 반복 이후, WL0에 대한 Vt 분포들은 도 9의 Vt 분포들(910 내지 924)과 유사할 수 있다.
단계(1008)는 WLn+1 상의 메모리 셀들을 포기 상태들로 프로그래밍하는 단계를 포함한다. 단계(1008)의 제1 반복 이후, WL1에 대한 Vt 분포들은 도 9의 Vt 분포들(910 내지 924)과 유사할 수 있다.
단계(1010)는 WLn 상의 메모리 셀들을 미세 상태들로 프로그래밍하는 단계를 포함한다. 단계(1010)의 제1 반복 이후, WL0에 대한 Vt 분포들은 도 9의 Vt 분포들(930 내지 945)과 유사할 수 있다. 단계(1012)는 WL 번호를 증분시키는 단계를 포함한다. 단계(1014)는 이것이 프로그래밍될 마지막 WL인지 여부의 결정이다. 그렇지 않다면, 제어는 단계(1008)로 전달된다.
제2 반복 동안, 단계(1008)는 WL2 상의 메모리 셀들을 포기 상태들로 프로그래밍하는 단계를 포함한다. 제2 반복 동안, 단계(1010)는 WL1 상의 메모리 셀들을 미세 상태들로 프로그래밍하는 단계를 포함한다. 따라서, 단계(1010)의 제1 반복 동안, WL0 상의 메모리 셀들이 미세 상태들로 프로그래밍되었다는 것을 유의한다(이는, WL1 상의 메모리 셀들이 단계(1008)의 제1 반복에서 포기 상태들로 프로그래밍된 이후 이루어졌음). 그러나, 단계(1010)의 제2 반복에서 WL1 상의 메모리 셀들을 미세 상태들로 프로그래밍하는 것은 WL0 상의 메모리 셀들에 대한 간섭을 야기한다. 즉, 단계(1010)의 제2 반복에서 WL1 상의 메모리 셀들을 미세 상태들로 프로그래밍하는 것은 WL1 상의 메모리 셀들의 전하 트랩핑 층(673)에 전하를 추가한다. 이러한 부가적인 전하는 WL0 상의 메모리 셀들의 겉보기 Vt를 변화시킬 수 있다. 본 명세서에서, 이것은 NWI로 지칭된다.
제2 반복 동안, 단계(1012)는 WL 번호를 2로 증분시키는 단계를 포함한다. 프로세스는 단계(1014)에서 이것이 마지막 WL이라고 결정될 때까지 더 많은 워드 라인들을 계속 프로그래밍한다. 단계(1016)에서, 블록 내의 마지막 WL이 미세 상태들로 프로그래밍된다.
워드 라인들이 낮은 번호로부터 높은 번호로(또는 NAND 스트링들의 소스 단부로부터 드레인 단부로(이는 소스 라인으로부터 비트 라인으로의 프로그래밍으로 또한 지칭될 수 있음)) 프로그래밍되는 순차적인 순서를 프로세스(1000)가 설명한다는 것을 유의한다. 다른 실시예에서, 워드 라인들은 높은 WL 번호로부터 낮은 WL 번호로(또는 NAND 스트링들의 드레인 단부로부터 소스 단부로) 순차적으로 프로그래밍된다. 높은 WL 번호로부터 낮은 WL 번호로 프로그래밍할 때, WLn 상의 메모리 셀들에 대한 NWI는 WLn-1을 프로그래밍할 때 발생한다. 다시 말하면, WLn-1은 WLn 이후 프로그래밍된다.
NWI의 영향들은, 타겟 메모리 셀에 인접한 메모리 셀이 타겟 메모리 셀에 후속하여 프로그래밍되는 상황들에서 가장 두드러지지만, 그 영향들은 다른 상황들에서 또한 보여질 수 있다. 인접 메모리 셀의 전하 저장 구역 상에 배치된 전하, 또는 전하의 일부는 전기장 커플링을 통해 타겟 메모리 셀에 효과적으로 커플링되어, 타겟 메모리 셀의 Vt의 겉보기 시프트를 초래할 것이다. 메모리 셀의 겉보기 Vt는, 메모리 셀이 프로그래밍되도록 의도되었던 메모리 상태의 메모리 셀에 대해 예상되는 바와 같은 인가된 판독 기준 전압들 하에서 메모리 셀이 턴 온 및 오프(전도)되지 않도록 프로그래밍된 이후 그러한 정도로 시프트될 수 있다.
도 11은 NWI 및 측방향 DR 둘 모두의 가능한 설명을 그래프로 도시한다. 도 11은 타겟 워드 라인(WLn) 및 2개의 인접 워드 라인들(WLn-1, WLn+1)을 갖는 도 6d의 단순화된 도면을 도시한다. 논의의 목적을 위해, 프로그래밍 순서가 WLn-1, WLn, WLn+1인 것으로 가정될 것이다. 도 11은 내부 코어 층(670), 채널 층(671), 터널링 유전체 층(672), 전하 트랩핑 층(673), 및 차단 층(678)을 포함하는 메모리 홀(MH)을 도시한다.
먼저, NWI의 가능한 설명이 논의될 것이다. WLn+1에 연결된 인접 메모리 셀을 프로그래밍한 결과로서, WLn+1 상의 메모리 셀에 추가되는 전하에 의해 전기장이 도입될 수 있다. WLn+1 상의 메모리 셀 상에 일부 전하가 이미 있을 수 있으며, 이 경우 WLn+1 상의 메모리 셀에 추가되는 새로운 전하로 인한 전하의 변화가 있다는 것을 유의한다. 이러한 전기장은 WLn 상의 타겟 셀의 Vt에 영향을 준다. 그 영향은 커플링 컴포넌트(r1)에 의해 도시된 바와 같이, 용량성 커플링에 의해 설명될 수 있다.
중요하게는, 커플링 컴포넌트(r1)의 크기는 WLn과 WLn+1 사이의 거리와 같은 인자들에 의존할 것이다. 이러한 거리가 블록들 사이에서, 또는 심지어 동일한 블록 내의 NAND 스트링들 사이에서 변할 수 있다는 것을 유의한다. 일부 실시예들에서, NWI에 대한 보상은 WLn 상의 타겟 셀들을 판독할 때 WLn+1에 적합한 판독 패스 전압을 인가함으로써 달성되며, 이는 그러한 커플링 차이들을 자동으로 보상한다. WLn+1에 보상을 적용함으로써, 보상의 영향은 WLn과 WLn+1 사이의 거리에 의존할 수 있다.
또한, NWI이 WLn을 프로그래밍한 이후 WLn+1을 프로그래밍하는 것으로 인해 발생할 수 있으므로, 보상의 양은, 타겟 메모리 셀의 프로그래밍이 완료된 이후 수신된 WLn+1 상의 인접 메모리 셀을 얼마나 많이 프로그래밍하는지에 의존할 수 있다. 예를 들어, 도 8에 도시된 포기-미세 프로그래밍의 미세 패스가 WLn으로의 미세 패스를 완료한 이후 WLn+1 상에서 수행되면, NWI에 대한 보상의 양은 WLn+1 상의 인접 메모리 셀이 짝수 상태(예를 들어, S0, S2 등)로 프로그래밍되었는지 또는 홀수 상태(예를 들어, S1, S3 등)로 프로그래밍되었는지에 의존할 수 있다. 일 실시예에서, WLn+1 상의 인접 메모리 셀이 홀수 상태로 프로그래밍되었다면, 더 큰 보상이 사용된다. 이는, 도 8을 참조하면, 인접 메모리 셀의 Vt가 짝수 상태 셀들에 대해서보다 홀수 상태 셀들에 대해 미세 상태에서 더 많이 증가되기 때문이다. 다시 말하면, 홀수 상태 셀들은 미세 페이즈에서 더 많은 프로그래밍을 수신한다.
도 11을 다시 참조하면, WLn-1에 연결된 인접 메모리 셀은 타겟 메모리 셀의 프로그래밍을 마무리하기 전에 그의 프로그래밍을 완료했다. 따라서, NWI는 타겟 메모리 셀에 대한 그의 영향만큼 훨씬 덜 중요하다. 그러나, 타겟 메모리 셀 상의 WLn-1 상의 인접 메모리 셀로부터의 측방향 DR의 영향은 상당하다. 측방향 DR에 대한 하나의 가능한 설명은, 적어도 부분적으로는 그것이 전하 트랩핑 층(673) 내의 전자들 및/또는 홀들의 이동 때문이라는 것이다. 도 11은 전하 트랩핑 층(673) 내의 가능한 전자 이동 및 가능한 홀 이동의 일 예를 도시한다. 양방향 화살표들은 측방향으로의 가능한 이동을 표현한다. 이동 방향은 타겟 셀 및 WLn-1 상의 인접 셀에 저장된 전하의 양에 의존할 수 있다. 이러한 전하 이동이 비교적 긴 시간 기간들에 걸쳐 발생할 수 있다는 것을 유의한다. 따라서, 이는 데이터 유지(DR) 문제로 지칭된다.
일부 실시예들에서, 측방향 DR에 대한 보상은 WLn 상의 타겟 셀들을 판독할 때 WLn에 적합한 판독 기준 전압을 인가함으로써 달성된다. 측방향 DR이 적어도 부분적으로는 WLn-1 상의 인접 메모리 셀에 저장된 전하의 양 때문에 발생할 수 있으므로, 측방향 DR 보상의 양은 WLn-1 상의 인접 메모리 셀 상에 얼마나 많은 전하가 저장되는지에 직접적으로 의존할 수 있다. 그러나, WLn에 적합한 판독 기준 전압을 인가하는 것이 다른 유형들의 인접 셀 간섭을 완화시킬 수 있다는 것을 유의한다. 따라서, WLn에 적용되는 보상은 측방향 DR을 보상하는 것으로 제한되지 않는다.
도 12a는 측방향 DR의 영향들을 예시하기 위한 Vt 분포들을 도시한다. 분포들(1202, 1204)은 2개의 데이터 상태들에 대한 Vt 분포들이다. 논의의 목적을 위해, 이들은 "상태 i" 및 "상태 i+1"로 지칭될 것이다. 이들은, 예를 들어 상태들(S6, S7)일 수 있다. 특히, Vt 분포(1202)는 데이터 상태 i에 대한 전체 셀 집단을 표현하는 반면, Vt 분포(1204)는 데이터 상태 i+1에 대한 전체 셀 집단을 표현한다. 논의의 목적을 위해, 메모리 셀들은 타겟 워드 라인(WLn)에 연결된다.
Vt 분포들(1206, 1208)은 소거된 상태(예를 들어, S0)에 있는 WLn-1 상의 인접 셀을 갖는 타겟 셀들에 대한 Vt 분포들을 표현한다. 특히, Vt 분포(1206)는 Vt 분포(1202)로부터의 이들 셀들이 소거된 상태에 있는 WLn 상의 인접 셀을 갖는다는 것을 표현한다. 마찬가지로, Vt 분포(1208)는 Vt 분포(1204)로부터의 이들 셀들이 소거된 상태에 있는 WLn 상의 인접 셀을 갖는다는 것을 표현한다. 따라서, 이러한 예에서, 소거 상태에 있는 인접 셀을 갖는 것은 타겟 셀의 Vt를 효과적으로 아래로 끌어당길 수 있다. 다시 도 11을 참조하면, 이러한 변화는 전자들이 WLn-1 상의 인접 셀을 향해 타겟 셀로부터 멀리 이동하는 것 또는 홀들이 타겟 셀을 향해 WLn-1 상의 인접 셀로부터 멀리 이동하는 것 중 어느 하나 때문일 수 있다. 이러한 영향은 소거 상태의 낮은 Vt 상태에 있는 인접 셀들로 제한되지 않는다.
Vt 분포들(1210, 1212)은 최고 Vt 상태(예를 들어, S15)에 있는 WLn-1 상의 인접 셀을 갖는 타겟 셀들에 대한 Vt 분포들을 표현한다. 특히, Vt 분포(1210)는 Vt 분포(1202)로부터의 이들 타겟 셀들이 최고 Vt 상태에 있는 WLn 상의 인접 셀을 갖는다는 것을 표현한다. 마찬가지로, Vt 분포(1212)는 Vt 분포(1204)로부터의 이들 타겟 셀들이 최고 Vt 상태에 있는 WLn 상의 인접 셀을 갖는다는 것을 표현한다. 따라서, 이러한 예에서, 최고 Vt 상태에 있는 인접 셀을 갖는 것은 타겟 셀의 Vt를 효과적으로 위로 끌어당길 수 있다. 다시 도 11을 참조하면, 이러한 변화는 전자들이 타겟 셀을 향해 WLn-1 상의 인접 셀로부터 멀리 이동하는 것 또는 홀들이 WLn-1 상의 인접 셀을 향해 타겟 셀로부터 멀리 이동하는 것 중 어느 하나 때문일 수 있다. 이러한 영향은 최고 Vt 상태(예를 들어, S15)에 있는 인접 셀들로 제한되지 않는다. 수평축에 대한 스케일이 로그 스케일(log scale)이라는 것을 유의한다. 또한, Vt 분포들(1206, 1208, 1210, 1212)에 대한 셀들의 수는 각각의 분포(1202 내지 1212)의 피크들이 동일하도록 정규화된다는 것을 유의한다.
여러 개의 판독 기준 전압들이 수평(Vt)축 상에 도시되어 있다. 디폴트 판독 기준 전압(Vr_def)이 분포들(1202, 1204) 사이에 도시된다. 낮은 Vt 판독 기준 전압(Vr_low_Vt)이 분포들(1206, 1208) 사이에 도시된다. 높은 Vt 판독 기준 전압(Vr_high_Vt)이 분포들(1210, 1212) 사이에 도시된다. 일 실시예에서, WLn-1 상의 인접 셀이 낮은 Vt를 가지면, Vr_low_Vt가 타겟 셀을 판독하는 데 사용된다. WLn-1 상의 인접 셀이 높은 Vt를 가지면, Vr_high_Vt가 타겟 셀을 판독하는 데 사용된다. Vr_def를 사용하여 판독이 수행되어야 하면, BER은 다른 판독 기준 전압들을 사용하는 것보다 더 높을 것이다. 낮은 Vt 및 높은 Vt의 정의는 유연하다. 일 실시예에서, 인접 셀들은 하나의 비트의 해상도로 판독되며, 이때 낮은 Vt는 데이터 상태들의 최저 절반이고, 높은 Vt는 데이터 상태들의 최고 절반이다. 각각의 셀이 4 비트를 저장하면, 낮은 Vt는 S0 내지 S7일 수 있고, 높은 Vt는 S8 내지 S15일 수 있다.
일 실시예에서, 인접 셀들은 2 비트의 해상도로 판독되며, 이 경우 4개의 판독 기준 전압들이 사용될 수 있다. 각각의 셀이 4 비트를 저장하면, 2 비트는 셀들을 4개의 그룹들(S0 내지 S3, S4 내지 S7, S8 내지 S11, S12 내지 S15)로 분할하는 데 사용될 수 있다. 일 실시예에서, 인접 셀들은 3 비트의 해상도로 판독되며, 이 경우 8개의 판독 기준 전압들이 사용될 수 있다. 각각의 셀이 4 비트를 저장하면, 3 비트는 셀들을 8개의 그룹들(S0 및 S1, S2 및 S3, S4 및 S5, S6 및 S7, S8 및 S9, S10 및 S11, S12 및 S13, S14 및 S15)로 분할하는 데 사용될 수 있다.
도 12b는 NWI를 추가로 설명하기 위한 메모리 셀들에 대한 Vt 분포들을 도시한다. 이 예는 메모리 셀들이 셀당 2 비트를 저장하는 경우에 대한 것이다. 실선 곡선들(1226, 1230, 1234, 1238)은 WLn+1 상의 인접 셀들이 프로그래밍되기 전의 Vt 분포들을 도시한다. 파선 곡선들(1228, 1232, 1236, 1240)은 WLn+1 상의 인접 셀들이 프로그래밍된 이후의 Vt 분포들을 도시한다. 각각의 분포는 인접 워드 라인의 메모리 셀들에 음의 전하를 추가한 결과로서 넓어질 수 있다. 정전식 전하 커플링 때문에, WLn+1 상의 나중에 프로그래밍되는 메모리 셀의 음의 전하는 동일한 NAND 스트링 상에 있는 WLn 상의 메모리 셀의 겉보기 Vt를 상승시킬 것이다.
분포들(1230, 1232)은 인접 워드 라인(WLn+1)을 프로그래밍하기 이전 및 이후 상태(S1)에 있는 선택된 워드 라인(WLn)의 셀들을 각각 표현한다. 분포들(1234, 1236)은 WLn+1을 프로그래밍하기 이전 및 이후 상태(S2)에 있는 WLn의 셀들을 각각 표현한다. 분포들(1238, 1240)은 WLn+1을 프로그래밍한 이후 상태(S3)에 있는 WLn의 셀들을 각각 표현한다. 분포들이 넓어지기 때문에, 메모리 셀들은 부정확하게 판독될 수 있다. 각각의 분포의 상부 단부에 있는 메모리 셀들은 대응하는 판독 비교 지점 위에 겉보기 Vt를 가질 수 있다. 예를 들어, 기준 전압(Vr2)을 적용할 때, 상태(S1)로 프로그래밍된 소정의 메모리 셀들은 그들의 겉보기 Vt의 시프트 때문에 충분히 전도하지 않을 수 있다. 이들 셀들은 상태(S2)에서와 같이 부정확하게 판독되어, 판독 에러들을 야기할 수 있다.
따라서, NWI 영향은, 셀이 프로그래밍-검증되었던 시간과 셀이 판독된 시간 사이에서 셀에 의한 전하 환경 경험의 비대칭성으로 인해 발생한다. 더 구체적으로, 워드 라인(WLn) 상의 셀들의 프로그래밍 동안, WLn+1 상의 메모리 셀들 중 적어도 일부는 아직 완전히 프로그래밍되지 않으며, 그들이 완전히 프로그래밍될 때 가질 것보다 상당히 적은 전하를 갖는다. 따라서, WLn 내의 셀들은 그러한 환경 하에서 프로그래밍되어 검증된다. 이후에, WLn+1 상의 셀들은 프로그래밍되며, 이제 그들의 전하 저장 요소들 중 일부는 더 많은 음의 전하로 프로그래밍된다. 이들 음의 전하들은 이제 WLn 상의 셀들이 판독될 때 더 음의 전하 환경을 제시한다. 이 영향은 WLn 상의 셀이 더 음의 전하로 프로그래밍된 경우와 같으며; 즉, 셀은 더 높은 Vt로 프로그래밍되는 것으로 보인다.
일 실시예에서, NWI에 대한 보상은 WLn을 판독할 때 WLn+1에 인가된 판독 패스 전압들에 기초하여 제공된다. 따라서, NWI 보상은 WLn+1 상의 인접 메모리 셀의 상태를 고려한다. 보상은, 결과적인 커플링이 WLn+1을 프로그래밍한 영향들을 오프셋시키도록 인접 워드 라인(WLn+1)을 바이어싱하여, 선택된 워드 라인(WLn)을 판독하는 동안 에러들을 감소시키거나 제거함으로써 달성된다.
도 13은 양면 인접 메모리 셀 간섭 완화의 프로세스(1300)의 흐름도의 일 실시예를 도시한다. 일부 실시예들에서, 메모리 셀들은 NAND 스트링들 상에 있으며, 이때 타겟 셀들은 판독하도록 선택된 셀들이다. 주어진 NAND 스트링 상의 타겟 셀에 대해, NAND 스트링 상의 인접 셀들로부터의 간섭이 완화된다. 일 실시예에서, 프로세스(1300)는, 타겟 셀들의 일 측(예를 들어, WLn+1) 상의 NWI 및 타겟 셀들의 다른 측(예를 들어, WLn-1) 상의 측방향 DR을 보상하는 데 사용된다. 그러나, 프로세스(1300)는 타겟 셀들의 일 측 상의 NWI 및 타겟 셀들의 다른 측 상의 측방향 DR을 보상하는 것으로 제한되지 않는다. 다시 말하면, 프로세스(1300)는 다른 유형들의 인접 메모리 셀 간섭을 완화시킬 수 있다. 프로세스(1300)는 제어 회로부(310), 판독/기입 회로들(328), 및/또는 메모리 제어기(102) 중 하나 이상을 포함할 수 있는 제어 회로에 의해 수행될 수 있다. 일부 실시예들에서, 프로세스(1300)는 타겟 셀들에 저장된 데이터를 디코딩하지 못한 이후 개시된다. 그러나, 프로세스(1300)는 예상된 BER이 높은 경우들에서 사전에(즉, 디코딩 실패 전에) 개시될 수 있다.
단계(1302)는 판독 기준 전압(Vcgr)을 초기 크기로 설정하는 단계를 포함한다. 판독 기준 전압은 타겟 워드 라인(WLn)에 인가될 것이다. 이러한 판독 기준 전압은 2개의 데이터 상태들 사이를 구별하는 데 사용된다. 예를 들어, Vcgr은 Vr1 내지 Vr15 중 어느 하나일 수 있다(도 9 참조). 프로세스(1300)가 하나의 판독 기준 레벨에서의 판독을 커버한다는 것을 유의한다. 프로세스(1300)는 다른 판독 기준 레벨들에 대해 반복될 수 있다. Vcgr의 크기는 인접 워드 라인 상의 메모리 셀들로 인한 측방향 DR에 대한 상이한 양의 보상을 제공하기 위해 프로세스(1300) 동안 변경될 것이다. 예시를 위해, WLn-1은 측방향 DR 문제들을 야기하는 메모리 셀들을 갖는 인접 워드 라인으로 지칭될 것이다.
단계(1304)는 인접 워드 라인에 대한 판독 패스 전압(VreadX)을 초기 크기로 설정하는 단계를 포함한다. VreadX의 크기는 인접 워드 라인 상의 메모리 셀들로 인한 NWI에 대한 상이한 양의 보상을 제공하기 위해 프로세스(1300) 동안 변경될 것이다. 예시를 위해, WLn+1은 VreadX가 인가되는 인접 워드 라인으로 지칭될 것이다. 프로세스(1300)에서, WL 프로그래밍 순서가 더 낮은 번호의 워드 라인으로부터 더 높은 번호의 워드 라인으로 순차적으로 이루어진다는 가정이 이루어진다는 것을 유의한다. 따라서, WLn+1은 WLn 이후 프로그래밍된다. 다른 실시예에서, WL 프로그래밍 순서는 (더 높은 번호의 워드 라인으로부터 더 낮은 번호의 워드 라인으로) 반전되며, 이 경우 VreadX는 WLn-1에 인가된다. 게다가, WL 프로그래밍 순서가 반전되는 경우, Vcgr의 크기는 WLn+1 상의 메모리 셀들로 인한 측방향 DR을 보상하도록 선택된다.
단계(1306)는 판독될 타겟 메모리 셀들에 연결된 워드 라인인 WLn에 Vcgr을 인가하는 단계를 포함한다. 단계(1308)는 VreadX를 WLn+1에 인가하는 단계를 포함한다. 다른 판독 패스 전압들이 전형적으로 다른 선택되지 않은 워드 라인들에 인가된다는 것을 유의한다. 또한, VreadX가 WLn+1에 인가되는 반면, Vcgr이 WLn에 인가된다는 것을 유의한다.
단계(1310)는 WLn에 연결된 감지 메모리 셀들을 포함한다. VreadX가 WLn+1에 인가되는 동안 그리고 Vcgr이 WLn에 인가되는 동안 감지가 발생한다. 일부 실시예들에서, WLn 상의 메모리 셀들 모두는 단계(1310)에서 감지되지만, 단계(1312)에서 설명된 바와 같이, 일부 메모리 셀들에 대한 결과들은 폐기될 수 있다. 단계(1312)에서 감지 결과들이 폐기될 경우, 하나의 옵션은 단계(1310)에서 그러한 셀들의 감지를 간단히 스킵하는 것이다.
단계(1312)는 인접 메모리 셀들의 데이터 상태들에 기초하여 메모리 셀들에 대한 결과들을 저장하는 단계를 포함한다. 일부 실시예들에서, 각각의 타겟 셀에 대한 관련 인접 셀들은 동일한 NAND 스트링 상에서 바로 이웃들인 2개의 셀들이다. 단계(1312)는 다수 회 수행될 것이며, 이때 Vcgr과 VreadX의 상이한 조합들이 WLn 및 WLn+1에 각각 인가된다. Vcgr과 VreadX의 하나의 조합과 연관된 감지 결과들은 프로세스(1300) 동안 일부 지점에서 각각의 타겟 셀에 대해 저장(예를 들어, 래치들에 저장)된다.
프로세스(1300) 이전에, 인접 셀들의 상태들에 관한 정보가 기록(예를 들어, 래치들 또는 일부 다른 저장소에 저장)될 수 있다. 예를 들어, 각각의 타겟 셀에 대해, WLn-1 상의 인접 셀에 대한 제1 상태 정보 및 WLn+1 상의 인접 셀에 대한 제2 상태 정보가 기록될 수 있다. 이러한 상태 정보는 정확한 상태를 특정할 필요가 없지만, 더 낮은 해상도로 기록될 수 있다. 예를 들어, 셀들이 셀당 4 비트를 저장하면, 상태 정보는 각각의 인접 셀에 대해 1 비트, 2 비트, 3 비트, 또는 4 비트일 수 있다. 이러한 상태 정보는 Vcgr과 VreadX의 어떤 조합이 각각의 타겟 셀에 대해 관련되는지를 결정하는 데 사용될 수 있다.
단계(1314)는 WLn+1에 인가될 다른 VreadX가 있는지 여부의 결정을 포함한다. 그렇다면, 단계(1316)에서 VreadX가 다음 크기로 설정된다. 이어서, 단계(1308)에서 VreadX가 WLn+1에 인가된다. WLn에서의 전압이 변경되지 않게 유지될 수 있다는 것을 유의한다. 다음으로, 단계들(1310, 1312)은 셀들을 감지하고 인접 셀들의 상태들에 기초하여 결과들을 저장하기 위해 수행된다.
단계(1314)는 WLn+1에 인가할 다른 VreadX가 있는지 여부의 다른 결정이다. 있지 않다고 가정하면, 단계(1318)는 WLn에 인가할 다른 Vcgr이 있는지 여부의 결정을 포함한다. 그렇다면, 단계(1320)에서 Vcgr이 다음 크기로 설정된다. 이어서, 제어는 단계(1304)로 전달되며, 여기서 VreadX는 다시 초기 크기로 설정된다. 다음으로, 단계들(1306 내지 1314)이 위에서 설명된 바와 같이, 그러나 Vcgr의 업데이트된 크기로 다시 수행된다. 따라서, VreadX의 다수의 값들이 Vcgr의 업데이트된 크기로 WLn+1에 인가될 수 있다. VreadX에 대한 모든 값이 Vcgr의 업데이트된 크기에 대해 WLn+1에 인가된 이후, 단계(1318)는 WLn에 인가할 Vcgr에 대한 임의의 더 많은 값들이 있는지 여부의 결정을 포함한다. 그렇다면, 단계들(1304 내지 1314)이 다시 수행된다. 그렇지 않다면, 프로세스는 종료된다.
프로세스(1300)를 수행하기 전에, 인접 메모리 셀들은 인접 셀들의 상태들에 관한 정보를 결정하기 위해 판독된다. 특정 데이터 상태가 결정되는 것이 요구되지는 않는다. 예를 들어, 메모리 셀들이 4 비트를 각각 저장하면, 셀이 낮은 Vt(예를 들어, S0 내지 S7)를 갖는지 또는 높은 Vt(예를 들어, S8 내지 S15)를 갖는지를 결정하는 것이 충분할 수 있다.
도 14는 인접 메모리 셀들을 감지하고 상태 정보를 저장하는 프로세스(1400)의 일 실시예를 도시한다. 프로세스(1400)는 상태 정보가 단계(1312)에서 사용될 수 있도록 프로세스(1300) 이전에 수행될 수 있다. 단계(1402)는 WLn-1 상의 메모리 셀들을 감지하는 단계를 포함한다. 일부 실시예들에서, 프로세스(1400)는 타겟 WL에 저장된 데이터를 디코딩하지 못하는 것에 응답하여 수행된다. 그러나, 프로세스(1400)에서 저장된 LA 정보 및/또는 DLA 정보는 그러한 디코딩 실패에 의해 트리거되지 않으면서 저장될 수 있다.
단계(1402)는 WLn-1 상의 메모리 셀들을 감지하는 단계를 포함한다. 단계(1402)에서, 셀들은 그 내부에 저장된 데이터와 동일한 "해상도"로 또는 더 낮은 해상도로 감지될 수 있다. 메모리 셀들이 셀당 4 비트를 저장했던 일 예가 예시를 위해 논의될 것이다. 도 9를 참조하면, 메모리 셀들은 하나의 비트의 해상도에 대해 Vr8에서 감지될 수 있다. 다른 예로서, 메모리 셀들은 2 비트의 해상도에 대해 Vr4, Vr8, 및 Vr12에서 감지될 수 있다. 다른 예로서, 메모리 셀들은 3 비트의 해상도에 대해 Vr2, Vr4, Vr6, Vr8, Vr10, Vr12, 및 Vr14에서 감지될 수 있다. 다른 예로서, 메모리 셀들은 4 비트의 해상도에 대해 Vr1 내지 Vr15 각각에서 감지될 수 있다.
단계(1404)는 "LA 정보"를 저장하는 단계를 포함한다. LA 정보는 WLn 상의 메모리 셀들에 대한 WLn-1 상의 메모리 셀들로부터의 간섭(예를 들어, 측방향 DR)에 대한 보상을 위해 사용된다. 이러한 LA 정보는 WLn 상의 각각의 개개의 타겟 셀에 대해 어떤 Vcgr이 사용되어야 하는지를 결정하는 데 사용될 것이다. 프로세스(1300)에서, 각각의 Vcgr이 WLn에 인가되며, 이때 하나의 Vcgr과 하나의 VreadX의 조합에 대한 감지 결과들이 각각의 타겟 셀에 대해 기록된다는 것을 상기한다. LA 정보는 단계(1402)의 감지에 따라 하나 이상의 비트들의 해상도를 갖는다.
단계(1406)는 WLn+1 상의 메모리 셀들을 감지하는 단계를 포함한다. 셀들은 그 내부에 저장된 데이터와 동일한 "해상도"로 또는 더 낮은 해상도로 감지될 수 있다. WLn+1 상의 셀들은 (단계(1402)에서) WLn-1 상의 셀들과 동일하거나 상이한 해상도로 감지될 수 있다.
단계(1408)는 "DLA 정보"를 저장하는 단계를 포함한다. DLA 정보는 WLn 상의 메모리 셀들에 대한 WLn+1 상의 메모리 셀들로부터의 간섭(예를 들어, NWI)에 대한 보상을 위해 사용된다. 이러한 DLA 정보는 WLn 상의 각각의 개개의 타겟 셀에 대해 어떤 VreadX이 사용되어야 하는지를 결정하는 데 사용될 것이다. 프로세스(1300)에서, 각각의 VreadX가 WLn+1에 인가되며, 이때 하나의 Vcgr 및 VreadX에 대한 감지 결과들이 각각의 타겟 셀에 대해 기록된다.
다음의 예들은 어떤 DLA 정보가 2개의 상이한 프로그래밍 스킴들에 대해 저장될 수 있는지를 예시하는 데 사용될 것이다. 도 9를 참조하면, 프로그래밍의 미세 페이즈는 WLn의 프로그래밍이 완료된 이후 WLn+1 상에서 수행될 수 있다. 따라서, DLA 정보는 WLn+1 상의 메모리 셀들을 특정할 수 있으며, 그의 전하는 미세 페이즈에서 가장 많이 증가되었다. 도 9를 참조하면, 이는 홀수 상태들(S1, S3, S5 등)의 메모리 셀들일 것이다. 따라서, 하나의 비트의 해상도의 경우, DLA 정보는 주어진 NAND 스트링 상의 인접 셀이 홀수 또는 짝수 상태 중 어느 하나로 프로그래밍되는지를 특정할 수 있다. 도 8b의 3 페이즈 프로그래밍 스킴을 참조하면, 제3 페이즈에서 가장 많은 프로그래밍을 수신했던 메모리 셀들은 홀수 상태들(S1, S3, S5, S7)의 메모리 셀들이다. 따라서, 하나의 비트의 해상도의 경우, DLA 정보는 주어진 NAND 스트링 상의 인접 셀이 홀수 또는 짝수 상태 중 어느 하나로 프로그래밍되는지를 특정할 수 있다. 1 비트 DLA에 대한 분할은 항상 홀수 상태와 짝수 상태 사이에 반드시 있을 필요는 없을 것이다. 본 명세서에 언급된 바와 같이, 일부 실시예들에서, 분할은, 타겟 셀 상에서 프로그래밍이 완료된 이후 인접 셀에 추가된 전하의 양에 기초한다.
프로세스(1400)에서, LA 정보 및 DLA 정보는 1 비트 해상도 또는 다중-비트 해상도로 저장될 수 있다. LA 정보 및 DLA 정보는 서로 동일한 해상도 또는 상이한 해상도들로 저장될 수 있다. 일 실시예에서, DLA 정보는 1 비트 해상도로 저장되고, LA 정보는 다중-비트 해상도로 저장된다.
도 15는 프로세스(1300)의 일 실시예에서 워드 라인들에 인가되는 전압들의 타이밍도들을 도시한다. Vcgr과 VreadX의 4개의 조합들이 있다. WLn+1은 VreadX 또는 VreadX + ΔVDLA 중 어느 하나를 수신한다. 일 실시예에서, VreadX는 보상을 제공하지 않는 공칭 판독 패스 전압이다. 일 실시예에서, 보상을 제공하지 않는 공칭 판독 패스 전압은 프로그램 검증 동안 사용되는 판독 패스 전압과 동일한 크기를 갖는다. NWI에 대한 보상은 ΔVDLA를 VreadX에 추가함으로써 제공될 수 있다. 일부 실시예들에서, VreadX + ΔVDLA가 WLn+1에 인가될 때, WLn 상의 메모리 셀들의 Vt는 (VreadX를 WLn+1에 추가하는 것에 비해) 더 낮게 나타날 것이다. WLn은 Vcgr 또는 Vcgr + ΔVLA 중 어느 하나를 수신한다. 일 실시예에서, Vcgr은 보상을 제공하지 않는 공칭 판독 패스 전압이다. 측방향 DR에 대한 보상은 ΔVLA를 Vcgr에 추가함으로써 제공될 수 있다. 다른 선택되지 않은 워드 라인들은 Vread를 수신하며, 이는 인접 셀 간섭에 대한 보상을 제공하지 않는다.
메모리 셀들은 "감지"로 라벨링된 라인 상에 도시된 시간들에서 감지된다. 따라서, 메모리 셀들은 VreadX와 Vcgr의 각각의 조합에 대해 한번 감지된다. 메모리 셀들이 감지되는 제1 시간(Vcgr, VreadX에 대응함)에, 어떠한 DLA 보상도 그리고 어떠한 LA 보상도 제공되지 않는다. 메모리 셀들이 감지되는 제2 시간(Vcgr, VreadX + ΔVDLA에 대응함)에, DLA 보상이 제공되지만 어떠한 LA 보상도 제공되지 않는다. 메모리 셀이 감지되는 제3 시간(Vcgr + ΔVLA, VreadX에 대응함)에, 어떠한 DLA 보상도 제공되지 않지만, LA 보상은 제공된다. 메모리 셀들이 감지되는 제4 시간(Vcg r+ ΔVLA, VreadX + ΔVDLA에 대응함)에, DLA 보상 및 LA 보상 둘 모두가 제공된다.
도 16a 내지 도 16d는 도 15와 관련하여 논의된 4개의 사례들을 커버하는 것의 실시예들의 흐름도들이다. 도 16a는, 어떠한 DLA 보상도 그리고 어떠한 LA 보상도 제공되지 않는 경우를 도시한다. 단계(1602)는 Vcgr을 WLn에 인가하는 단계를 포함한다. 단계(1604)는 VreadX를 WLn+1에 인가하는 단계를 포함한다. 단계(1606)는 Vread를 다른 선택되지 않은 워드 라인들에 인가하는 단계를 포함한다. 단계(1608)는 WLn 상의 메모리 셀들을 감지하는 단계를 포함한다. 단계(1610)는 메모리 셀들이 DLA 또는 LA 보상을 갖지 않는 결과들을 저장하는 단계를 포함한다.
도 16b는, DLA 보상이 제공되지만 어떠한 LA 보상도 제공되지 않는 경우를 도시한다. 단계(1622)는 Vcgr을 WLn에 인가하는 단계를 포함한다. 단계(1624)는 VreadX + ΔVDLA를 WLn+1에 인가하는 단계를 포함한다. 단계(1626)는 Vread를 다른 선택되지 않은 워드 라인들에 인가하는 단계를 포함한다. 단계(1628)는 WLn 상의 메모리 셀들을 감지하는 단계를 포함한다. 단계(1630)는 메모리 셀들이 DLA 보상을 갖지만 LA 보상을 갖지 않는 결과들을 저장하는 단계를 포함한다.
도 16c는, DLA 보상이 제공되지 않지만 LA 보상이 제공되는 경우를 도시한다. 단계(1642)는 Vcgr + ΔVLA를 WLn에 인가하는 단계를 포함한다. 단계(1644)는 VreadX를 WLn+1에 인가하는 단계를 포함한다. 단계(1646)는 Vread를 다른 선택되지 않은 워드 라인들에 인가하는 단계를 포함한다. 단계(1648)는 WLn 상의 메모리 셀들을 감지하는 단계를 포함한다. 단계(1650)는 메모리 셀들이 DLA 보상을 갖지 않지만 LA 보상을 갖는 결과들을 저장하는 단계를 포함한다.
도 16d는, DLA 보상 및 LA 보상 둘 모두가 제공되는 경우를 도시한다. 단계(1662)는 Vcgr + ΔVLA를 WLn에 인가하는 단계를 포함한다. 단계(1664)는 VreadX + ΔVDLA를 WLn+1에 인가하는 단계를 포함한다. 단계(1666)는 Vread를 다른 선택되지 않은 워드 라인들에 인가하는 단계를 포함한다. 단계(1668)는 WLn 상의 메모리 셀들을 감지하는 단계를 포함한다. 단계(1670)는 메모리 셀들이 DLA 보상 및 LA 보상 둘 모두를 갖는 결과들을 저장하는 단계를 포함한다.
도 15 및 도 16a 내지 도 16d가 DLA 보상 및 LA 보상 둘 모두에 대한 1 비트 해상도를 설명하지만, 다중-비트 해상도가 DLA 보상 및/또는 LA 보상을 위해 사용될 수 있다. 일 실시예에서, 다중-비트 해상도가 LA 보상을 위해 사용되며, 이 경우 도 15는, 예를 들어 WLn에 인가되는 판독 기준 전압의 4개의 상이한 크기들을 사용하도록 수정될 것이다. 도 15와 일치하게, 판독 패스 전압의 값들(VreadX, VreadX + ΔVDLA) 둘 모두가 각각의 판독 기준 전압에 대해 WLn+1에 인가된다. 이러한 예에서, 타겟 셀들은 8 회 감지될 것이며, 이때 감지 결과들 중 하나가 각각의 타겟 셀에 대해 사용된다.
일부 실시예들에서, 로그-우도 비(LLR)들은 양면 인접 셀 간섭을 완화시키면서 메모리 셀들을 감지하는 것에 기초하여 결정된다. LLR은 비트가 0일 확률 대 비트가 1일 확률의 비이다. 양의 LLR은 비트가 1보다 0일 가능성이 더 크다고 추정된다는 것을 표시한다. 음의 LLR은 비트가 0보다 1일 가능성이 더 크다고 추정된다는 것을 표시한다. LLR의 절대 값은 추정의 확실성의 표시이다.
LLR들은 NWI 및 측방향 DR 둘 모두를 보상될 때 감지되는 메모리 셀들에 대해 결정될 수 있다. 도 17은 양면 인접 셀 간섭을 완화시키면서 LLR들을 결정 및 사용하는 프로세스(1700)의 일 실시예의 흐름도이다. 프로세스(1700)를 수행하기 전에, 프로세스(1400)는 LA 및 DLA 정보를 기록하기 위해 수행될 수 있다.
단계(1702)는 각각의 감지 동작을 위해 메모리 셀의 상태를 메모리 제어기(102)에 전송하는 단계를 포함한다. 단계(1702)는 본 명세서에 설명된 바와 같이, Vcgr과 VreadX의 다양한 조합들에 대해 타겟 메모리 셀들을 감지하는 단계를 포함할 수 있다. 상태 정보는 Vcgr과 VreadX의 각각의 조합에 대한 비트를 포함할 수 있다. 대안적으로, 그것은 Vcgr과 VreadX의 각각의 조합에 대해, 셀의 Vt의 양자화된 버전을 표현하는 다수의 비트들을 포함할 수 있다. 타겟 메모리 셀들의 그룹은 코드워드를 집합적으로 저장한다.
단계(1704)는 LA 정보 및 DLA 정보를 메모리 제어기(102)에 전송하는 단계를 포함한다. 언급된 바와 같이, 이러한 정보는 프로세스(1400)를 수행하여 수집될 수 있다.
단계(1706)는 판독 셀의 상태(예를 들어, 그의 판독 Vt, 또는 양자화된 Vt, 또는 Vt 빈(bin) 인덱스) 및 LA 정보 및 DLA 정보에 기초하여 셀 내에 저장된 비트들의 LLR들을 결정하는 단계를 포함한다. 언급된 바와 같이, LLR은 (코드워드 내의) 비트가 0일 확률 대 비트가 1일 확률의 비이다. Vcgr과 VreadX의 조합들 중 하나에 대응하는 특정 판독 결과가 각각의 셀에 대해 선택되는("하드" 결정을 취하는) 프로세스(1300)에 설명된 실시예와는 대조적으로, 프로세스(1700)에서, (상이한 Vcgr 및 VreadX의 조합들에 대응하는) 셀당 상이한 판독 결과들은 "소프트" 방식으로 가중되어 "소프트" LLR 메트릭을 생성한다.
단계(1708)는 LLR들을 사용하여 코드워드를 디코딩하는 단계를 포함한다. LLR들은 소프트-결정 디코더에 대한 입력들로서 사용된다.
위의 관점에서, 제1 실시예는, 제1 워드 라인에 연결된 제1 비휘발성 메모리 셀들, 제1 워드 라인에 인접한 제2 워드 라인에 연결된 제2 비휘발성 메모리 셀들, 및 제1 워드 라인에 인접한 제3 워드 라인에 연결된 제3 비휘발성 메모리 셀들에 연결되도록 구성된 제어 회로를 포함하는 장치를 포함한다는 것을 알 수 있다. 제어 회로는, 2개 이상의 판독 기준 전압들 각각에 대해 제2 워드 라인에 2개 이상의 판독 패스 전압들을 인가하는 것과 함께 제1 워드 라인에 2개 이상의 판독 기준 전압들을 인가하도록 구성되며, 여기서 2개 이상의 판독 기준 전압들은 동일한 데이터 상태와 연관된다. 제어 회로는, 제3 워드 라인 상의 인접 셀의 상태에 의존하는 2개 이상의 판독 기준 전압들로부터의 제1 전압과 제2 워드 라인 상의 인접 셀의 상태에 의존하는 2개 이상의 판독 패스 전압들로부터의 제2 전압의 조합에 대해 각각의 개개의 제1 메모리 셀을 감지하는 것에 기초하여 개개의 제1 메모리 셀에 대한 상태를 결정하도록 구성된다.
제2 실시예에서, 그리고 제1 실시예의 발전예(furtherance)에서, 2개 이상의 판독 기준 전압들은 제3 워드 라인에 연결된 인접 메모리 셀들 상에 저장된 전하로부터의 제1 메모리 셀들에 대한 간섭을 보상하는 보상 판독 기준 전압을 포함한다. 2개 이상의 판독 패스 전압들은 제2 워드 라인에 연결된 인접 메모리 셀들을 프로그래밍하는 것으로부터의 제1 메모리 셀들에 대한 간섭을 보상하는 보상 판독 패스 전압을 포함한다. 제어 회로는 제1 워드 라인에 보상 판독 기준 전압을 인가하는 한편, 제어 회로는 제2 워드 라인에 보상 판독 패스 전압을 인가한다.
제3 실시예에서, 그리고 제1 또는 제2 실시예들의 발전예에서, 제어 회로는, 제1 메모리 셀들을 프로그래밍하는 것을 마무리한 이후 제2 메모리 셀들을 프로그래밍하는 것을 마무리하도록 추가로 구성된다. 2개 이상의 판독 패스 전압들 내의 적어도 하나의 전압은 제1 메모리 셀들의 프로그래밍을 마무리한 이후 제2 메모리 셀들의 프로그래밍을 마무리함으로써 야기되는 제1 메모리 셀들에 대한 간섭을 보상한다.
제4 실시예에서, 그리고 제1 내지 제3 실시예들 중 임의의 실시예의 발전예에서, 제어 회로는, 제3 메모리 셀들을 프로그래밍하는 것을 마무리한 이후 제1 메모리 셀들을 프로그래밍하는 것을 마무리하도록 추가로 구성된다. 2개 이상의 판독 기준 전압들은 제3 메모리 셀들에 저장된 전하에 의해 야기되는 제1 메모리 셀들에 대한 간섭을 보상하는 적어도 하나의 전압을 포함한다.
제5 실시예에서, 그리고 제1 내지 제4 실시예들 중 임의의 실시예의 발전예에서, 제어 회로는, 제1 해상도로 각각의 제3 메모리 셀에 대한 상태를 결정하기 위해 제3 메모리 셀들을 감지하도록 추가로 구성된다. 2개 이상의 판독 기준 전압들 내의 각각의 전압은 제1 해상도의 상태에 대응한다.
제6 실시예에서, 그리고 제5 실시예의 발전예에서, 제어 회로는, 제2 해상도로 각각의 제2 메모리 셀에 대한 상태를 결정하기 위해 제2 메모리 셀들을 감지하도록 추가로 구성된다. 2개 이상의 판독 패스 전압들 내의 각각의 전압은 제2 해상도의 상태에 대응한다.
제7 실시예에서, 그리고 제5 실시예의 발전예에서, 2개 이상의 판독 기준 전압들 중 가장 큰 보상을 제공하는 판독 기준 전압이 가장 높은 임계 전압을 갖는 제3 메모리 셀들과 관련하여 인가된다. 2개 이상의 판독 패스 전압들 중 가장 큰 보상을 제공하는 판독 패스 전압이 최종 프로그래밍 페이즈에서 프로그래밍되었던 제2 메모리 셀들과 관련하여 인가된다.
제8 실시예에서, 그리고 제1 내지 제7 실시예들 중 임의의 실시예의 발전예에서, 제어 회로는, 제3 워드 라인 상의 각각의 개개의 제1 메모리 셀에 대한 인접 셀의 상태 및 제2 워드 라인 상의 각각의 개개의 제1 메모리 셀에 대한 인접 셀의 상태에 기초하여 그리고 제1 워드 라인에 인가된 2개 이상의 판독 기준 전압들 및 제2 워드 라인에 인가된 2개 이상의 판독 패스 전압들을 이용하여 제1 메모리 셀들을 감지하는 것에 추가로 기초하여 제1 메모리 셀들에 저장된 코드워드를 디코딩하기 위한 로그-우도 비(LLR)들을 선택하도록 추가로 구성된다. 각각의 개개의 제1 메모리 셀에 대해 출력되는 값은 코드워드를 디코딩하는 것에 기초한다.
제9 실시예에서, 그리고 제1 내지 제8 실시예들 중 임의의 실시예의 발전예에서, 제1 메모리 셀들, 제2 메모리 셀들, 및 제3 메모리 셀들은 NAND 스트링들로서 배열된다. 각각의 NAND 스트링은 연속적인 전하 트랩핑 층을 포함한다. 2개 이상의 판독 기준 전압들의 전압들 중 하나는 선택된 NAND 스트링 상의 제3 메모리 셀들 중 제1 선택되지 않은 셀의 연속적인 전하 트랩핑 층에 저장된 전하로부터의 선택된 NAND 스트링 상의 제1 메모리 셀들 중 선택된 셀에 대한 간섭을 보상한다. 2개 이상의 판독 패스 전압들의 전압들 중 하나는 선택된 NAND 스트링 상의 제2 메모리 셀들 중 제2 선택되지 않은 셀의 연속적인 전하 트랩핑 층 내에 프로그래밍된 전하로부터의 선택된 제1 메모리 셀에 대한 간섭을 보상한다.
일 실시예는 비휘발성 저장소를 동작시키는 방법을 포함한다. 방법은 제1 워드 라인에 판독 기준 전압을 인가하는 단계를 포함하며, 그 판독 기준 전압은 제1 워드 라인의 제1 측에 인접한 제2 워드 라인 상의 제2 메모리 셀들 상에 저장된 전하로부터의 제1 워드 라인에 연결된 제1 메모리 셀들에 대한 간섭을 보상한다. 방법은 제3 워드 라인에 판독 패스 전압을 인가하는 단계를 포함하며, 그 판독 패스 전압은 제3 워드 라인 상의 제3 메모리 셀들을 프로그래밍하는 것으로부터의 제1 메모리 셀들에 대한 간섭을 보상한다. 제3 워드 라인은 제1 워드 라인의 제2 측에 인접한다. 방법은 제3 워드 라인에 판독 패스 전압을 인가하는 동안 제1 워드 라인에 판독 기준 전압을 인가하는 것에 응답하여 제1 메모리 셀들을 감지하는 단계를 포함한다. 방법은 제2 워드 라인에 연결된 인접 메모리 셀에 저장된 전하로부터의 간섭에 대한 보상을 수신하고 제3 워드 라인에 연결된 인접 메모리 셀을 프로그래밍하는 것으로부터의 간섭에 대한 보상을 수신하는 제1 메모리 셀들의 서브세트에 대한 감지로부터의 결과들을 저장하는 단계를 포함한다.
일 실시예는, 비휘발성 메모리 셀들을 포함하는 복수의 NAND 스트링들, 및 NAND 스트링들과 통신하는 제어 회로를 포함하는 비-휘발성 저장 시스템을 포함한다. 제어 회로는 선택된 NAND 스트링 상의 선택된 메모리 셀에 판독 기준 전압을 인가하도록 구성되며, 그 판독 기준 전압은 선택된 메모리 셀의 일 측에 인접한 선택된 NAND 스트링 상의 제1 선택되지 않은 메모리 셀 상에 저장된 전하로부터의 선택된 메모리 셀에 대한 간섭을 보상한다. 제어 회로는 선택된 메모리 셀에 판독 기준 전압을 인가하는 동안 선택된 메모리 셀의 다른 측에 인접한 선택된 NAND 스트링 상의 제2 선택되지 않은 메모리 셀에 판독 패스 전압을 인가하도록 구성되며, 그 판독 패스 전압은 제2 선택되지 않은 메모리 셀을 프로그래밍함으로써 야기되는 선택된 메모리 셀에 대한 간섭을 보상한다. 제어 회로는 선택된 메모리 셀에 판독 기준 전압을 인가하는 동안 그리고 제2 선택되지 않은 메모리 셀에 판독 패스 전압을 인가하는 동안 선택된 메모리 셀을 감지하도록 구성된다. 제어 회로는 선택된 메모리 셀을 감지하는 것에 기초하여 선택된 메모리 셀의 상태를 결정하도록 구성된다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 본 발명을 개시된 정확한 형태로 제한하거나 망라하도록 의도되지 않는다. 위의 교시의 관점에서 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 원리들 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 고려된 특정 용도에 적합하게 된 바와 같은 다양한 수정예들로 본 발명을 가장 잘 이용할 수 있게 하였다. 본 발명의 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    제1 워드 라인에 연결된 제1 메모리 셀들, 상기 제1 워드 라인에 인접한 제2 워드 라인에 연결된 제2 메모리 셀들, 및 상기 제1 워드 라인에 인접한 제3 워드 라인에 연결된 제3 메모리 셀들에 연결되도록 구성된 제어 회로를 포함하며,
    상기 제어 회로는,
    2개 이상의 판독 기준 전압들 각각에 대해 상기 제2 워드 라인에 2개 이상의 판독 패스 전압(read pass voltage)들을 인가하는 것과 함께 상기 제1 워드 라인에 상기 2개 이상의 판독 기준 전압들을 인가하고 - 상기 2개 이상의 판독 기준 전압들은 동일한 데이터 상태와 연관됨 -;
    상기 제3 워드 라인 상의 인접 셀의 상태에 의존하는 상기 2개 이상의 판독 기준 전압들로부터의 제1 전압과 상기 제2 워드 라인 상의 인접 셀의 상태에 의존하는 상기 2개 이상의 판독 패스 전압들로부터의 제2 전압의 조합에 대해 상기 제1 메모리 셀들 각각을 감지하는 것에 기초하여 상기 제1 메모리 셀들 각각에 대한 상태를 결정하도록 구성되는, 장치.
  2. 제1항에 있어서,
    상기 2개 이상의 판독 기준 전압들은 상기 제3 워드 라인에 연결된 인접 메모리 셀들 상에 저장된 전하로부터의 상기 제1 메모리 셀들에 대한 간섭을 보상하는 보상 판독 기준 전압을 포함하고;
    상기 2개 이상의 판독 패스 전압들은 상기 제2 워드 라인에 연결된 인접 메모리 셀들을 프로그래밍하는 것으로부터의 상기 제1 메모리 셀들에 대한 간섭을 보상하는 보상 판독 패스 전압을 포함하며,
    상기 제어 회로는 상기 제1 워드 라인에 상기 보상 판독 기준 전압을 인가하는 한편, 상기 제어 회로는 상기 제2 워드 라인에 상기 보상 판독 패스 전압을 인가하는, 장치.
  3. 제1항에 있어서,
    상기 제어 회로는,
    상기 제1 메모리 셀들을 프로그래밍하는 것을 마무리한 이후 상기 제2 메모리 셀들을 프로그래밍하는 것을 마무리하도록 추가로 구성되며,
    상기 2개 이상의 판독 패스 전압들 내의 적어도 하나의 전압은 상기 제1 메모리 셀들의 상기 프로그래밍을 마무리한 이후 상기 제2 메모리 셀들의 상기 프로그래밍을 마무리함으로써 야기되는 상기 제1 메모리 셀들에 대한 간섭을 보상하는, 장치.
  4. 제1항에 있어서,
    상기 제어 회로는,
    상기 제3 메모리 셀들을 프로그래밍하는 것을 마무리한 이후 상기 제1 메모리 셀들을 프로그래밍하는 것을 마무리하도록 추가로 구성되며,
    상기 2개 이상의 판독 기준 전압들은 상기 제3 메모리 셀들에 저장된 전하에 의해 야기되는 상기 제1 메모리 셀들에 대한 간섭을 보상하는 적어도 하나의 전압을 포함하는, 장치.
  5. 제1항에 있어서,
    상기 제어 회로는,
    제1 해상도로 각각의 제3 메모리 셀에 대한 상태를 결정하기 위해 상기 제3 메모리 셀들을 감지하도록 추가로 구성되며,
    상기 2개 이상의 판독 기준 전압들 내의 각각의 전압은 상기 제1 해상도의 상태에 대응하는, 장치.
  6. 제5항에 있어서,
    상기 제어 회로는,
    제2 해상도로 각각의 제2 메모리 셀에 대한 상태를 결정하기 위해 상기 제2 메모리 셀들을 감지하도록 추가로 구성되며,
    상기 2개 이상의 판독 패스 전압들 내의 각각의 전압은 상기 제2 해상도의 상태에 대응하는, 장치.
  7. 제6항에 있어서,
    상기 2개 이상의 판독 기준 전압들 중 가장 큰 보상을 제공하는 판독 기준 전압이 가장 높은 임계 전압을 갖는 제3 메모리 셀들과 관련하여 인가되고;
    상기 2개 이상의 판독 패스 전압들 중 가장 큰 보상을 제공하는 판독 패스 전압이 최종 프로그래밍 페이즈(phase)에서 프로그래밍되었던 제2 메모리 셀들과 관련하여 인가되는, 장치.
  8. 제1항에 있어서,
    상기 제어 회로는,
    상기 제3 워드 라인 상의 상기 제1 메모리 셀들 각각에 대한 인접 셀의 상태 및 상기 제2 워드 라인 상의 상기 제1 메모리 셀들 각각에 대한 인접 셀의 상태에 기초하여 그리고 상기 제1 워드 라인에 인가된 상기 2개 이상의 판독 기준 전압들 및 상기 제2 워드 라인에 인가된 상기 2개 이상의 판독 패스 전압들을 이용하여 상기 제1 메모리 셀들을 감지하는 것에 추가로 기초하여 상기 제1 메모리 셀들에 저장된 코드워드를 디코딩하기 위한 로그-우도 비(LLR)들을 선택하도록 추가로 구성되며,
    상기 제1 메모리 셀들 각각에 대해 출력되는 값은 상기 코드워드를 디코딩하는 것에 기초하는, 장치.
  9. 제1항에 있어서,
    상기 제1 메모리 셀들, 상기 제2 메모리 셀들, 및 상기 제3 메모리 셀들은 NAND 스트링들로서 배열되고, 각각의 NAND 스트링은 연속적인 전하 트랩핑 층(continuous charge trapping layer)을 포함하고,
    상기 2개 이상의 판독 기준 전압들의 상기 전압들 중 하나는 선택된 NAND 스트링 상의 상기 제3 메모리 셀들 중 제1 선택되지 않은 셀의 상기 연속적인 전하 트랩핑 층에 저장된 전하로부터의 상기 선택된 NAND 스트링 상의 상기 제1 메모리 셀들 중 선택된 셀에 대한 간섭을 보상하고;
    상기 2개 이상의 판독 패스 전압들의 상기 전압들 중 하나는 상기 선택된 NAND 스트링 상의 상기 제2 메모리 셀들 중 제2 선택되지 않은 셀의 상기 연속적인 전하 트랩핑 층 내에 프로그래밍된 전하로부터의 선택된 제1 메모리 셀에 대한 간섭을 보상하는, 장치.
  10. 비휘발성 저장소를 동작시키는 방법으로서,
    제1 워드 라인에 판독 기준 전압을 인가하는 단계 - 상기 판독 기준 전압은 상기 제1 워드 라인의 제1 측에 인접한 제2 워드 라인 상의 제2 메모리 셀들 상에 저장된 전하로부터의 상기 제1 워드 라인에 연결된 제1 메모리 셀들에 대한 간섭을 보상함 -;
    제3 워드 라인에 판독 패스 전압을 인가하는 단계 - 상기 판독 패스 전압은 상기 제3 워드 라인 상의 제3 메모리 셀들을 프로그래밍하는 것으로부터의 상기 제1 메모리 셀들에 대한 간섭을 보상하고, 상기 제3 워드 라인은 상기 제1 워드 라인의 제2 측에 인접함 -;
    상기 제3 워드 라인에 상기 판독 패스 전압을 인가하는 동안 상기 제1 워드 라인에 상기 판독 기준 전압을 인가하는 것에 응답하여 상기 제1 메모리 셀들을 감지하는 단계; 및
    상기 제2 워드 라인에 연결된 인접 메모리 셀에 저장된 전하로부터의 간섭에 대한 보상을 수신하고 상기 제3 워드 라인에 연결된 인접 메모리 셀을 프로그래밍하는 것으로부터의 간섭에 대한 보상을 수신하는 상기 제1 메모리 셀들의 서브세트에 대한 상기 감지로부터의 결과들을 저장하는 단계를 포함하는, 비휘발성 저장소를 동작시키는 방법.
  11. 제10항에 있어서,
    상기 제3 메모리 셀들의 프로그래밍이 완료되는 것을 검증하기 전에 상기 제1 메모리 셀들의 프로그래밍이 완료되는 것을 검증하는 단계를 더 포함하는, 비휘발성 저장소를 동작시키는 방법.
  12. 제11항에 있어서,
    상기 제1 메모리 셀들의 프로그래밍이 완료되는 것을 검증하기 전에 상기 제2 메모리 셀들의 프로그래밍이 완료되는 것을 검증하는 단계를 더 포함하는, 비휘발성 저장소를 동작시키는 방법.
  13. 제10항에 있어서,
    상기 제3 메모리 셀들 상에서 제2 포기-미세(foggy-fine) 프로그래밍 동작의 제2 포기 페이즈를 수행하기 전에 상기 제1 메모리 셀들 상에서 제1 포기-미세 프로그래밍 동작의 제1 포기 페이즈를 수행하는 단계; 및
    상기 제3 메모리 셀들 상에서 상기 제2 포기-미세 프로그래밍 동작의 제2 미세 페이즈를 수행하기 전에 상기 제1 메모리 셀들 상에서 상기 제1 포기-미세 프로그래밍 동작의 제1 미세 페이즈를 수행하는 단계를 더 포함하며,
    상기 제3 워드 라인에 인가되는 상기 판독 패스 전압은 상기 제3 메모리 셀들 상에서 상기 제2 포기-미세 프로그래밍 동작의 상기 제2 미세 페이즈를 수행하는 것으로부터의 상기 제1 메모리 셀들에 대한 간섭을 보상하는, 비휘발성 저장소를 동작시키는 방법.
  14. 제10항에 있어서,
    상기 제2 메모리 셀들을 감지하는 단계;
    상기 제2 메모리 셀들을 감지하는 것에 기초하여, 상기 제1 메모리 셀 각각이 상기 제2 워드 라인에 연결된 인접 메모리 셀로부터의 간섭에 대한 보상을 수신할지 여부를 특정하는 상기 제1 메모리 셀들 각각에 대한 제1 정보를 저장하는 단계;
    상기 제3 메모리 셀들을 감지하는 단계;
    상기 제3 메모리 셀들을 감지하는 것에 기초하여, 상기 제1 메모리 셀들 각각이 상기 제3 워드 라인에 연결된 인접 메모리 셀로부터의 간섭에 대한 보상을 수신할지 여부를 특정하는 상기 제1 메모리 셀들 각각에 대한 제2 정보를 저장하는 단계; 및
    상기 제1 메모리 셀들의 상기 서브세트를 결정하기 위해 상기 제1 정보 및 상기 제2 정보를 사용하는 단계를 더 포함하는, 비휘발성 저장소를 동작시키는 방법.
  15. 비휘발성 저장 시스템으로서,
    비휘발성 메모리 셀들을 포함하는 복수의 NAND 스트링들; 및
    상기 NAND 스트링들과 통신하는 제어 회로를 포함하며,
    상기 제어 회로는,
    선택된 NAND 스트링 상의 선택된 메모리 셀에 판독 기준 전압을 인가하고 - 상기 판독 기준 전압은 상기 선택된 메모리 셀의 일 측에 인접한 상기 선택된 NAND 스트링 상의 제1 선택되지 않은 메모리 셀 상에 저장된 전하로부터의 상기 선택된 메모리 셀에 대한 간섭을 보상함 -;
    상기 선택된 메모리 셀에 상기 판독 기준 전압을 인가하는 동안 상기 선택된 메모리 셀의 다른 측에 인접한 상기 선택된 NAND 스트링 상의 제2 선택되지 않은 메모리 셀에 판독 패스 전압을 인가하고 - 상기 판독 패스 전압은 상기 제2 선택되지 않은 메모리 셀을 프로그래밍함으로써 야기되는 상기 선택된 메모리 셀에 대한 간섭을 보상함 -;
    상기 선택된 메모리 셀에 상기 판독 기준 전압을 인가하는 동안 그리고 상기 제2 선택되지 않은 메모리 셀에 상기 판독 패스 전압을 인가하는 동안 상기 선택된 메모리 셀을 감지하며;
    상기 선택된 메모리 셀을 감지하는 것에 기초하여 상기 선택된 메모리 셀의 상태를 결정하도록 구성되는, 비휘발성 저장 시스템.
  16. 제15항에 있어서,
    상기 제어 회로는,
    상기 제1 선택되지 않은 메모리 셀을 그의 최종 데이터 상태로 프로그래밍하고;
    상기 제1 선택되지 않은 메모리 셀을 그의 최종 데이터 상태로 프로그래밍한 이후, 상기 선택된 메모리 셀을 그의 최종 데이터 상태로 프로그래밍하도록 추가로 구성되는, 비휘발성 저장 시스템.
  17. 제16항에 있어서,
    상기 제어 회로는,
    상기 선택된 메모리 셀을 그의 최종 데이터 상태로 프로그래밍한 이후 상기 제2 선택되지 않은 메모리 셀을 그의 최종 데이터 상태로 프로그래밍하도록 추가로 구성되는, 비휘발성 저장 시스템.
  18. 제16항에 있어서,
    상기 제어 회로는,
    상기 제1 선택되지 않은 메모리 셀을 감지하고;
    상기 제1 선택되지 않은 메모리 셀을 감지하는 것에 기초하여, 상기 선택된 메모리 셀이 상기 제1 선택되지 않은 메모리 셀로부터의 간섭에 대해 수신할 보상의 양을 특정하는 제1 정보를 저장하고;
    상기 제2 선택되지 않은 메모리 셀을 감지하고;
    상기 제2 선택되지 않은 메모리 셀을 감지하는 것에 기초하여, 상기 선택된 메모리 셀이 상기 제2 선택되지 않은 메모리 셀로부터의 간섭에 대해 수신할 보상의 양을 특정하는 제2 정보를 저장하며;
    상기 선택된 메모리 셀의 상기 데이터 상태를 결정하기 위해 상기 선택된 메모리 셀이 감지되어야 하는 상기 판독 기준 전압의 크기 및 상기 판독 패스 전압의 크기를 결정하기 위해 상기 제1 정보 및 상기 제2 정보를 사용하도록 추가로 구성되는, 비휘발성 저장 시스템.
  19. 제15항에 있어서,
    상기 복수의 NAND 스트링들은 각각 전하 트랩핑 층을 포함하며;
    상기 제어 회로는 상기 전하 트랩핑 층에 전하를 추가함으로써 상기 메모리 셀들을 프로그래밍하도록 구성되고, 상기 제어 회로는 상기 선택된 메모리 셀을 프로그래밍하는 것을 마무리한 이후 상기 제2 선택되지 않은 메모리 셀을 프로그래밍하는 것을 마무리하는, 비휘발성 저장 시스템.
  20. 제15항에 있어서,
    상기 제어 회로는,
    선택된 메모리 셀들의 일 측 상의 상기 복수의 NAND 스트링들의 제1 선택되지 않은 셀들의 상태들 및 상기 선택된 메모리 셀들의 다른 측 상의 상기 복수의 NAND 스트링들의 제2 선택되지 않은 셀들의 상태들에 기초하여, 그리고 상기 선택된 메모리 셀들에 상기 판독 기준 전압을 인가하는 동안 그리고 상기 제2 선택되지 않은 메모리 셀들에 상기 판독 패스 전압을 인가하는 동안 상기 선택된 메모리 셀들을 감지하는 것에 기초하여, 상기 복수의 NAND 스트링들의 선택된 메모리 셀들에 저장된 코드워드를 디코딩하기 위한 로그-우도 비(LLR)들을 선택하도록 추가로 구성되는, 비휘발성 저장 시스템.
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