KR101908206B1 - 메모리 모듈 - Google Patents

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마누엘 안토니오 드아브레유
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샌디스크 테크놀로지스 엘엘씨
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Abstract

데이터 저장 디바이스는 3차원(3D) 메모리 구성으로 배열되는 복수의 저장 엘리먼트들을 포함하는 메모리 다이, 및 메모리 다이와 제어기 다이의 인접한 표면들 사이의 복수의 전기적 콘택트들을 포함하는 버스를 통해 메모리 다이에 커플링되는 제어기 다이를 포함한다. 데이터 저장 디바이스에서 수행되는 방법은, 제어기 다이에서, 메모리 다이에 저장될 데이터를 수신하는 것, 및 데이터를 나타내는 코드워드를 생성하는 것을 포함한다. 코드워드는 특정 비트수를 포함한다. 방법은 복수의 전기적 콘택트들을 통해 제어기 다이로부터 메모리 다이로 신호들을 송신하는 것을 또한 포함한다. 복수의 전기적 콘택트들은 적어도 코드워드의 특정 비트수만큼 많은 전기적 콘택트들을 포함하고, 코드워드를 나타내는 신호들은 제어기 다이로부터 메모리 다이로 병렬로 송신된다.

Description

메모리 모듈{MEMORY MODULE}
본 개시내용은 일반적으로 메모리 모듈에 관한 것이다.
내장형 메모리 디바이스들(예를 들어, 내장형 멀티미디어 카드(MultiMedia Card)(eMMC) 디바이스들) 및 제거가능한 메모리 디바이스들(예를 들어, 제거가능한 유니버설 직렬 버스(USB) 플래시 메모리 디바이스들 및 다른 제거가능한 저장 카드들)과 같은, 비휘발성 데이터 저장 디바이스들은 데이터 및 소프트웨어 애플리케이션들의 증가한 휴대성을 허용하였다. 비휘발성 데이터 저장 디바이스들의 사용자들은 대용량의 데이터를 저장하고 대용량의 데이터에 대한 고속 액세스를 제공하기 위해 비휘발성 저장 디바이스들에 점점 더 의존한다.
메모리 모듈들의 저장 용량이 증가함에 따라, 데이터 저장 디바이스 내의 데이터 통신들은 데이터 저장 디바이스의 성능을 상당히 감소시킬 수 있다. 예를 들어, 고용량 메모리 모듈(예를 들어, 하나 이상의 고용량 메모리 어레이들을 포함하는 메모리 모듈)은 대량의 데이터를 저장할 수 있다. 메모리 어레이로부터 데이터를 판독하는 것 및 데이터를 메모리 어레이에 기록하는 것은 메모리 제어기로부터 메모리 어레이로 데이터를 통신하는 것을 일반적으로 수반한다. 각각의 이러한 데이터 통신은, 메모리 모듈의 또는 메모리 모듈을 포함하는 데이터 저장 디바이스의 전체 성능을 감소시킬 수 있는, 레이턴시와 연관된다.
메모리와 제어기 사이의 통신의 데이터 스루풋은 플립 칩 및 범프 기술을 사용하여 개선될 수 있다. 예를 들어, 제어기 다이와 메모리 다이는 플립 칩 범프 기술을 사용하여 함께 커플링되어 칩 스택을 형성할 수 있다. 메모리 다이는 제어기 다이에 커플링되는 복수의 전기적 콘택트들을 포함할 수 있다. 제어기 다이는 데이터를 메모리 다이 내에 데이터를 나타내는 코드워드로서 저장하도록 구성될 수 있다. 코드워드는 특정 비트수를 가진다. 메모리 다이의 전기적 콘택트들은 적어도 코드워드의 비트수만큼 많은 전기적 콘택트들을 포함할 수 있다. 따라서, 전체 코드워드는 제어기 다이로부터 메모리 다이로 또는 메모리 다이로부터 제어기 다이로 병렬로(예를 들어, 단일 클록 사이클 내에서) 통신될 수 있다.
예를 들어, 제어기 다이의 메모리 제어 회로부가 512 비트 코드워드를 생성하도록 구성될 때, 메모리 다이와 제어기 다이 사이의 전기적 콘택트들은 버스(예를 들어, 복수의 스루 실리콘 비아(TSV)들에 의해 형성되는 버스)를 형성하는 적어도 512개의 전기적 콘택트들을 포함할 수 있다. 버스의 각각의 전기적 콘택트는 제어기 다이로부터 메모리 다이로 또는 메모리 다이로부터 제어기 다이로 1 비트를 전송하기 위해 사용될 수 있다. 따라서, 코드워드의 모든 비트들의 전체 병렬 전송은 호스트 디바이스의 프로세서의 단일 클록 사이클 또는 제어기 다이의 프로세서의 단일 클록 사이클 동안 달성될 수 있다.
3차원(3D) 메모리들과 같은 높은 저장 밀도를 가지는 메모리 기술들에 대해, 다이들 사이의 전체 병렬 전송에 의해 가능해진 감소된 데이터 전송 레이턴시는 메모리 디바이스 성능을 상당히 개선할 수 있다. 추가로, 이러한 다이들의 다수의 스택들은 증가한 저장 용량 및/또는 데이터 스루풋을 추가로 가능하게 하기 위한 상호접속들을 포함하는 공통 기판 상에 배열될 수 있다.
도 1은 제어기와 메모리 사이에 데이터를 통신하도록 구성되는 데이터 저장 디바이스를 포함하는 시스템의 특정한 예시적인 실시예의 블록도이다.
도 2는 도 1의 데이터 저장 디바이스에 포함될 수 있는 메모리 모듈의 제1 특정 실시예를 예시하는 블록도이다.
도 3은 도 1의 데이터 저장 디바이스에 포함될 수 있는 메모리 모듈의 제1 특정 실시예를 예시하는 블록도이다.
도 4는 제어기와 메모리 사이에서 데이터를 통신하기 위한 방법의 예시적인 실시예의 흐름도이다.
도 5는 도 1의 데이터 저장 디바이스에서, 도 2의 메모리 모듈에서, 또는 도 3의 메모리 모듈에서 사용하기 위한 비휘발성 메모리의 특정 실시예의 블록도이다.
도 6은 도 1의 데이터 저장 디바이스에서, 도 2의 메모리 모듈에서, 또는 도 3의 메모리 모듈에서 사용하기 위한 비휘발성 메모리의 또다른 특정 실시예의 블록도이다.
본 개시내용의 특정 실시예들은 도면들에 관련하여 기술된다. 기재에서, 공통 특징들은 도면들 전반에 걸쳐 공통 참조 번호들에 의해 지정된다.
도 1은 호스트 디바이스(130)에 커플링되는 데이터 저장 디바이스(102)를 포함하는 시스템(100)의 특정 실시예를 예시한다. 데이터 저장 디바이스(102)는 메모리(104)를 포함한다.
호스트 디바이스(130)는 메모리(104)에 저장될, 사용자 데이터(132)와 같은 데이터를 제공하거나, 또는 메모리(104)로부터 판독될 데이터를 요청하도록 구성될 수 있다. 예를 들어, 호스트 디바이스(130)는 모바일 전화, 음악 플레이어, 비디오 플레이어, 게임 콘솔, 전자 책 판독기, 개인 디지털 보조 단말(PDA), 랩톱 컴퓨터 또는 노트북 컴퓨터와 같은 컴퓨터, 임의의 다른 전자 디바이스, 또는 이들의 임의의 조합을 포함할 수 있다. 호스트 디바이스(130)는 메모리(104)로부터의 판독 및 메모리(104)로의 기록을 가능하게 하는 메모리 인터페이스를 통해 통신한다. 예를 들어, 호스트 디바이스(130)는, 유니버설 플래시 저장(Universal Flash Storage)(UFS) 호스트 제어기 인터페이스 규격과 같은, 공동 전자 디바이스 엔지니어링 위원회(Joint Electron Devices Engineering Council)(JEDEC) 산업 규격에 따라 동작할 수 있다. 다른 예들로서, 호스트 디바이스(130)는 예시적인 예로서 보안 디지털(Secure Digital)(SD) 호스트 제어기 규격과 같은, 하나 이상의 다른 규격들에 따라 동작할 수 있다. 호스트 디바이스(130)는 임의의 다른 적절한 통신 프로토콜에 따라 메모리(104)와 통신할 수 있다.
메모리(104)는 NAND 플래시 메모리 또는 저항성 랜덤 액세스 메모리(ReRAM)와 같은 비휘발성 메모리일 수 있다. 메모리(104)는 3D 메모리일 수 있고, 3D NAND 및 ReRAM 아키텍처들의 예들은 각자 도 5 및 도 6에 관하여 기술된다. 메모리(104)는 멀티-레벨 셀(MLC) 플래시 메모리의 워드 라인과 같은, 저장 엘리먼트들의 대표 그룹(106)을 포함한다. 그룹(106)은 대표 저장 엘리먼트(108)를 포함한다. 저장 엘리먼트들의 그룹(106)은 3차원(3D) 메모리 구성(예를 들어, 저장 엘리먼트들의 3D 어레이)으로 배열될 수 있다.
데이터 저장 디바이스(102)는 예시적인 예들로서, eMMC®(버지니아 주, 알링턴, JEDEC Solid State Technology Association의 상표) 및 eSD와 같은, 호스트 디바이스(130) 내장형 메모리에 커플링되도록 구성될 수 있다. 예시하자면, 데이터 저장 디바이스(102)는 eMMC(내장형 멀티미디어 카드) 디바이스에 대응할 수 있다. 또다른 예로서, 데이터 저장 디바이스(102)는 보안 디지털 SD® 카드, microSD® 카드, miniSD.TM 카드(델라웨어 주, 윌밍턴, SD-3C LLC의 상표), MultiMediaCard.TM (MMC.TM) 카드(버지니아 주, 알링턴, JEDEC Solid State Technology Association의 상표), 또는 CompactFlash® (CF) 카드(캘리포니아 주, 밀피타스, SanDisk Corporation의 상표)와 같은, 메모리 카드일 수 있다. 데이터 저장 디바이스(102)는 JEDEC 산업 규격에 따라 동작할 수 있다. 예를 들어, 데이터 저장 디바이스(102)는 JEDEC eMMC 규격, JEDEC 유니버설 플래시 저장(UFS) 규격, 하나 이상의 다른 규격들, 또는 이들의 조합에 따라 동작할 수 있다.
메모리(104)는 판독/기록 회로부(180) 및/또는 하나 이상의 래치들(182)과 같은, 저장 엘리먼트들의 동작과 연관된 회로부를 또한 포함한다. 래치들(182)은 메모리(104)의 저장 엘리먼트들로부터 판독된 또는 저장 엘리먼트들에 기록될 데이터를 저장하도록 구성된다. 판독/기록 회로부(180)는 메모리(104)의 저장 엘리먼트들로부터 래치들(182)로의 데이터의 판독 또는 래치들(182)로부터 메모리(104)의 저장 엘리먼트들로의 데이터의 기록을 제어하도록 구성된다.
제어기(120)는, 데이터 저장 디바이스(102)가 호스트 디바이스(130)에 동작상으로 커플링되는 동안 호스트 디바이스(130)로부터 데이터 및 명령들을 수신하고 호스트 디바이스(130)에 데이터를 송신하도록 구성된다. 제어기(120)는 메모리(104)에 데이터 및 코맨드들을 송신하고 메모리(104)로부터 데이터를 수신하도록 추가로 구성된다. 예를 들어, 제어기(120)는 데이터 및 메모리(104)에 데이터를 특정된 어드레스에 저장하도록 명령하기 위한 기록 코맨드를 송신하도록 구성된다. 또다른 예로서, 제어기(120)는 메모리(104)의 특정된 어드레스로부터 데이터를 판독하기 위한 판독 명령을 송신하도록 구성된다.
제어기(120)는 메모리(104)에 저장될 데이터를 수신하고 코드워드(128)를 생성하도록 구성되는 ECC 엔진(122)을 포함한다. 예를 들어, ECC 엔진(122)은, 리드 솔로몬(Reed Solomon) 인코더, BCH(Bose-Chaudhuri-Hocquenghem) 인코더, 저-밀도 패리티 체크(LDPC) 인코더, 터보 코드 인코더, 하나 이상의 다른 ECC 인코딩 방식들을 인코딩하도록 구성되는 인코더, 또는 이들의 임의의 조합과 같은, ECC 인코딩 방식을 사용하여 데이터를 인코딩하도록 구성되는 인코더(124)를 포함할 수 있다. ECC 엔진(122)은 메모리(104)로부터 판독된 데이터를 디코딩하여, ECC 방식의 에러 정정 능력까지, 데이터 내에 존재할 수 있는 비트 에러들을 검출하고 정정하도록 구성되는 디코더(126)를 포함할 수 있다.
특정 실시예에서, 메모리(104)는 메모리 다이 또는 다수의 메모리 다이들을 포함하거나 이에 대응하며, 제어기(120)는 메모리 제어기 다이를 포함하거나 이에 대응한다. 이 실시예에서, 메모리 다이는 복수의 전기적 콘택트들(150)을 포함하고, 제어기 다이는 메모리 다이의 복수의 전기적 콘택트들(150)에 커플링되어 버스(156)의 적어도 일부분을 형성하는 대응하는 복수의 전기적 콘택트들(154)을 포함한다.
코드워드(128)는 ECC 엔진(122)의 ECC 인코딩 방식에 기초하여 특정 비트수(N개 비트들)를 가진다. 특정 실시예에서, 복수의 전기적 콘택트들(150) 및 복수의 전기적 콘택트들(154) 각각은 적어도 코드워드(128)의 비트수만큼 많은 전기적 콘택트들을 포함한다. 예를 들어, 코드워드(128)가 N개 비트들을 포함할 때, 복수의 전기적 콘택트들(150)은 적어도 N개의 전기적 콘택트들(예를 들어, 제1 콘택트 내지 제N 전기적 콘택트(152)을 포함함)을 포함한다. 추가로, 복수의 전기적 콘택트들(154)은 적어도 N개 전기적 콘택트들을 포함할 수 있다. 따라서, 버스(156)는 메모리(104)와 제어기(120) 사이의 코드워드(128)의 모든 비트의 동시적(즉, 병렬) 통신을 가능하게 한다.
제어기(120)는 논리적-대-물리적 어드레스 매핑 회로부, 클록 회로 등과 같은 메모리 제어 회로부(110)를 또한 포함할 수 있다. 메모리 제어 회로부(110)는 호스트 디바이스(130)로부터 사용자 데이터(132)를 수신하는 것 및 코드워드(128)를 메모리(104)에 제공하는 것을 용이하게 할 수 있다. 특정 실시예에서, 메모리(104) 및 제어기(120)는 제1 칩 스택(140)과 같은 칩 스택 내에 배열된다. 데이터 저장 디바이스(102)는 제2 칩 스택(190)과 같은 하나 이상의 추가적인 칩 스택들을 또한 포함할 수 있다. 하나 이상의 추가적인 칩 스택들은 추가적인 메모리 다이, 추가적인 제어기 다이, 또는 둘 모두를 포함할 수 있다. 예를 들어, 도 2 및 도 3에 관하여 기술되는 바와 같이, 제2 칩 스택(190)은 제2 제어기 다이 및 제2 메모리 다이를 포함할 수 있다. 제1 칩 스택(140) 및 제2 칩 스택(190)은 실리콘 기판과 같은 기판(142)에 커플링될 수 있다. 기판(142)은 복수의 전기적 콘택트들(134)을 포함할 수 있다. 예를 들어, 복수의 전기적 콘택트들(134)은 기판(142)의 제1 측 상에 존재할 수 있고, 제1 칩 스택(140) 및 제2 칩 스택(190)은 제1 측의 반대쪽인 기판(142)의 제2 측 상에 존재할 수 있다.
도 2 및 도 3에 추가로 관련하여 기술되는 바와 같이, 전기적 콘택트들(134)은 하나 이상의 스루 비아들(예를 들어, 스루 실리콘 비아들(TSVS))에 의해, 제1 칩 스택(140), 제2 칩 스택(190), 또는 둘 모두에 커플링될 수 있다. 추가로, 기판(142)은 제1 칩 스택(140)을 하나 이상의 추가적인 칩 스택들(예를 들어, 제2 칩 스택(190))에 커플링시키는 상호접속 회로부를 포함할 수 있다.
동작 동안, 사용자 데이터(132)는 전기적 콘택트들(134)에 인가되는 신호들로서 데이터 저장 디바이스(102)에서 호스트 디바이스(130)로부터 수신될 수 있다. 메모리 제어 회로부(110)는 사용자 데이터(132)를 프로세싱할 수 있다. 예를 들어, 메모리 제어 회로부(110)는 사용자 데이터(132)가 판독 코맨드에 대응하는지 또는 기록 코맨드에 대응하는지를 결정할 수 있다. 추가로, 메모리 제어 회로부(110)는 사용자 데이터(132)에 의해 표시되는 논리적 어드레스를 검출할 수 있고, 논리적 어드레스를 메모리(104)의 물리적 어드레스에 매핑시킬 수 있다. 메모리(104)가 다수의 메모리 다이를 포함할 때, 물리적 어드레스는 특정 메모리 다이 및 저장 엘리먼트들의 특정 그룹에 대응할 수 있다. 예를 들어, 물리적 어드레스는 칩 선택 정보 뿐만 아니라 저장 엘리먼트들의 특정 그룹을 표시하는 정보(예를 들어, 행 선택 정보 및 열 선택 정보)를 포함할 수 있다.
메모리 제어 회로부(110)는 사용자 데이터(132)(또는 그 일부분)를 ECC 엔진(122)에 또한 제공하여 코드워드(128)를 생성할 수 있다. ECC 엔진(122)이 코드워드(128)를 생성한 이후, 코드워드(128)는 (물리적 어드레스를 표시하는 정보와 함께 또는 물리적 어드레스를 표시하는 정보에 더하여) 메모리(104)에 송신될 수 있다. 코드워드(128)는 코드워드(128)에 대응하는 신호들을 버스(156)에(예를 들어, 복수의 전기적 콘택트들(154)에) 인가함으로써 제어기(120)로부터 메모리(104)로 송신될 수 있다. 특정 실시예에서, 코드워드(128)의 각각의 비트에 대응하는 신호들(예를 들어, 코드워드(128)가 512개 비트들을 포함할 때 512개 신호들)은 버스(156)에 병렬로 인가된다. 예를 들어, 코드워드(128)의 비트들에 대응하는 신호들 모두는 메모리 제어 회로부(110)의 클록의 단일 클록 사이클 동안 인가될 수 있다. 또는, 데이터 저장 디바이스(102)가 호스트 디바이스(130)로부터 클록 신호를 수신하는 경우, 코드워드(128)의 비트들에 대응하는 신호들 모두는 호스트 디바이스(130)의 프로세서의 단일 클록 사이클 동안 적용될 수 있다.
따라서, 데이터 저장 디바이스(102)는 범프 기술 및 칩 스택들을 사용함으로써, 그리고 적어도 코드워드(128) 내의 비트들의 수만큼 많은 전기적 콘택트들을 포함하는 복수의 전기적 콘택트들을 사용함으로써 제어기(120)로부터 메모리(104)에 증가한 데이터 스루풋 및 통신들을 제공한다. 그 결과, 메모리(104)와 제어기(120) 사이의 데이터 통신들과 연관된 레이턴시가 감소할 수 있기 때문에, 데이터 저장 디바이스(102)의 전체 성능이 개선될 수 있다. 저장 용량은 단일-스택 구현예에 비해 다수의 스택들의 사용에 의해 개선될 수 있다. 추가로, 다수의 스택들에서 병렬 데이터 판독 및 기록 동작들을 지원함으로써, 높은 데이터 스루풋 레이트들이 데이터 저장 디바이스(102)에서 달성될 수 있다.
도 2는 메모리 모듈(200)의 실시예를 예시한다. 메모리 모듈(200)은 도 1의 데이터 저장 디바이스(102)에 포함될 수 있거나, 이에 대응할 수 있다.
메모리 모듈(200)은 하나 이상의 칩 스택들을 적어도 부분적으로 둘러싸는 패키징(202)(예를 들어, 폴리머 봉합재)을 포함할 수 있다. 예를 들어, 하나 이상의 칩 스택들은 제1 칩 스택(210) 및 제2 칩 스택(220)을 포함할 수 있다. 제1 칩 스택(210), 제2 칩 스택(220), 또는 둘 모두는 도 1의 제1 칩 스택(140)에 관해 기술되는 바와 같이 기능할 수 있다. 제1 칩 스택(210) 및 제2 칩 스택(220)은 기판(230)(예를 들어, 실리콘 기판)에 커플링될 수 있다. 기판(230)은 제1 칩 스택(210)과 제2 칩 스택(220) 사이의 데이터 통신들을 가능하게 하도록 구성되는 전기적 상호접속 회로부를 포함할 수 있다. 기판(230)은 패키징(202)에 대해 외부에 있는 복수의 전기적 콘택트들(236)을 또한 포함할 수 있다.
제1 칩 스택(210)은 제1 다이(212)를 포함할 수 있다. 예를 들어, 제1 다이(212)는 복수의 저장 엘리먼트들을 포함하는 메모리 다이를 포함할 수 있다. 제1 칩 스택(210)은 제2 다이(216)를 또한 포함할 수 있다. 예를 들어, 제2 다이(216)는 제1 제어기 다이를 포함할 수 있다. 제1 다이(212)와 제2 다이(216)는 (예를 들어, 범프 기술을 사용하여) 제1 다이(212)와 제2 다이(216)의 인접한 표면들 사이의 제1 복수의 전기적 콘택트들(214)을 통해 함께 커플링될 수 있다.
특정 실시예에서, 제1 칩 스택(210)은 (예를 들어, 범프 기술을 사용하여) 제2 다이(216)와 기판(230)의 인접한 표면들 사이의 제2 복수의 전기적 콘택트들(218)을 통해 기판(230)에 커플링될 수 있다. 예를 들어, 제2 다이(216)는, 기판(230)의 제1 표면(232)에서, 기판(230)의 상호접속 회로부(238)에 커플링될 수 있다.
제2 칩 스택(220)은 제3 다이(222)를 포함할 수 있다. 예를 들어, 제3 다이(222)는 제2 복수의 저장 엘리먼트들을 포함하는 제2 메모리 다이일 수 있다. 제3 다이(222)는 제4 다이(226)에 커플링될 수 있다. 제4 다이(226)는 제2 제어기 다이를 포함할 수 있다. 제3 다이(222)와 제4 다이(226)는 (예를 들어, 범프 기술을 사용하여) 제3 다이(222) 및 제4 다이(226)의 인접한 표면들 사이의 제3 복수의 전기적 콘택트들(224)을 통해 함께 커플링될 수 있다.
특정 실시예에서, 제2 칩 스택(220)은 (예를 들어, 범프 기술을 사용하여) 제4 다이(226)와 기판(230)의 인접한 표면들 사이의 제4 복수의 전기적 콘택트들(228)을 통해 기판(230)에 커플링될 수 있다. 예를 들어, 제4 다이(226)는, 기판(230)의 제1 표면(232)에서, 기판(230)의 상호접속 회로부(238)에, 기판의 스루 비아들(240)에, 또는 둘 모두에 커플링될 수 있다.
기판(230)은 제5 복수의 전기적 콘택트들(236)을 포함하는 제2 표면(234)을 가질 수 있다. 제5 복수의 전기적 콘택트들(236)은 제1 칩 스택(210)에, 제2 칩 스택(220)에, 또는 둘 모두에 전기적으로 커플링될 수 있다. 예를 들어, 제5 복수의 전기적 콘택트들(236)은 스루 비아들(240)에 의해 제2 칩 스택(220)에 커플링될 수 있다. 추가적으로, 또는 대안적으로, 제5 복수의 전기적 콘택트들(236)은 상호접속 회로부(238)에 의해 제1 칩 스택(210)에 그리고/또는 제5 복수의 전기적 콘택트들(236)에 커플링될 수 있다. 상호접속 회로부(238)는 기판(230)의 층들 내의 전도성 라인들을 포함할 수 있고, 예컨대, 데이터를 스위칭/라우팅하기 위한 그리고/또는 제어 신호들(예를 들어, 비-제한적인 예들로서, 칩 선택 또는 칩 인에이블 신호들)을 생성하기 위한, 능동 및/또는 수동 회로 컴포넌트들을 포함할 수 있다.
동작 동안, 데이터는 제5 복수의 전기적 콘택트들(236)에 의해 수신될 수 있다. 예를 들어, 데이터는 도 1의 호스트 디바이스(130)와 같은 호스트 디바이스로부터 신호들로서 수신될 수 있다. 데이터를 수신하는 것에 응답하여, 제2 다이(216) 또는 제4 다이(226)와 같은, 메모리 제어기 다이 중 하나 이상은 대응하는 메모리 다이에 데이터의 표현을 저장할 수 있다. 예를 들어, 데이터는 데이터에 대한 저장 어드레스(예를 들어, 논리적 어드레스)를 표시하는 정보를 포함하거나 또는 이를 어드레싱함으로써 수반될 수 있다. 저장 어드레스는 제1 칩 스택(210)의 메모리 다이에 또는 제2 칩 스택(220)의 메모리 다이에 대응할 수 있다. 도 3에 예시된 바와 같은 특정 실시예에서, 메모리 모듈(200)은 저장 어드레스와 연관된 특정 메모리 다이 또는 특정 칩 스택을 식별하도록 구성되는 추가적인 제어 회로부를 포함할 수 있다.
예를 들어, 사용자 데이터가 제1 다이(212)의 하나 이상의 저장 엘리먼트들에 저장될 데이터를 포함할 때, 데이터는 상호접속 회로부(238)를 통해 제2 다이(216)에 제공될 수 있다. 제2 다이(216)의 ECC 엔진은 데이터를 나타내는 코드워드를 생성하도록 구성될 수 있다. 코드워드는 ECC 엔진에 의해 수행되는 ECC 프로세스에 기초하여 특정 비트수를 포함할 수 있다. 코드워드를 생성한 이후, 제2 다이(216)는 제1 다이(212)의 복수의 저장 엘리먼트들에 코드워드를 기록할 수 있다. 예를 들어, 제2 다이(216)는 신호들을 복수의 전기적 콘택트들(214)에 인가하여 코드워드를 제1 다이(212)의 복수의 저장 엘리먼트들에 기록할 수 있다. 특정 실시예에서, 전기적 콘택트들(214)의 개수는 코드워드의 비트들의 수와 같거나 더 클 수 있다. 예를 들어, 제2 다이(216)가 512 비트 코드워드를 생성하도록 구성될 때, 복수의 전기적 콘택트들(214)은 적어도 512개의 전기적 콘택트들을 포함할 수 있다. 또다른 예로서, 제2 다이(216)가 1024 비트 코드워드를 생성하도록 구성될 때, 복수의 전기적 콘택트들(214)은 적어도 1024개의 전기적 콘택트들을 포함할 수 있다. 따라서, 제2 다이(216)는 단일 클록 사이클 동안 전체 코드워드를 제1 다이(212)에 병렬로 전송할 수 있다. 즉, 코드워드의 각각의 비트는 단일 클록 사이클 동안 제2 다이(216)로부터 제1 다이(212)로 제공될 수 있다.
또다른 예에서, 메모리 모듈(200)은 제3 다이(222)의 하나 이상의 저장 엘리먼트들에 저장될 제2 데이터를 수신할 수 있다. 제2 데이터는 스루 비아들(240) 또는 상호접속 회로부(238)에 의해 제4 다이(226)에 제공될 수 있다. 제4 다이(226)는 제2 데이터에 기초하여 제2 코드워드를 생성하도록 구성되는 ECC 엔진을 포함할 수 있다. 제2 코드워드는 저장을 위해 제4 다이(226)로부터 제3 다이(222)로 제공될 수 있다. 예를 들어, 제4 다이(226)는 신호들을 복수의 전기적 콘택트들(224)에 인가하여 제2 코드워드를 제3 다이(222)의 복수의 저장 엘리먼트들에 기록할 수 있다.
제2 코드워드는 제4 다이(226)의 ECC 엔진에 의해 수행되는 ECC 동작에 기초하여 특정 비트수를 포함할 수 있다. 특정 실시예에서, 복수의 전기적 콘택트들(224)의 전기적 콘택트들의 개수는 적어도 제2 코드워드의 비트수만큼 많은 전기적 콘택트들을 포함할 수 있다. 예를 들어, 제4 다이(226)가 512 비트 코드워드를 생성하도록 구성될 때, 복수의 전기적 콘택트들(224)은 적어도 512개의 전기적 콘택트들을 포함할 수 있다. 또다른 예로서, 제4 다이(226)가 1024 비트 코드워드를 생성하도록 구성될 때, 복수의 전기적 콘택트들(224)은 적어도 1024개의 전기적 콘택트들을 포함할 수 있다. 특정 실시예에서, 제2 다이(216)에 의해 생성되는 코드워드는 제4 다이(226)에 의해 생성되는 코드워드와는 상이한 크기일 수 있다(예를 들어, 상이한 비트수를 가질 수 있다). 따라서, 제2 다이(216)와 제1 다이(212) 사이의 복수의 전기적 콘택트들(214)은 제4 다이(226)와 제3 다이(222) 사이의 복수의 전기적 콘택트들(224)과는 상이한 개수의 콘택트들을 가질 수 있다.
따라서, 제2 다이(216) 및 제4 다이(226)와 같은 하나 이상의 메모리 제어기 다이들은 대응하는 메모리 다이에 기록될 데이터에 기초하여 코드워드를 생성할 수 있다. 추가적으로, 제어기 다이들 중 하나 이상은 단일 클록 사이클 내에 메모리 제어기 다이로부터 메모리 다이로 전체 코드워드를 제공하는 것을 가능하게 하는 복수의 전기적 콘택트들을 통해 대응하는 메모리 다이에 커플링될 수 있다. 공통 기판을 공유하는 다수의 제어기들을 가짐으로써, 메모리 액세스 동작들은 단일 제어기를 사용하는 데이터 저장 디바이스들에 비해 호스트 디바이스의 단일 메모리 인터페이스를 통해 향상된 유효 데이터 판독 스루풋 및/또는 기록 스루풋을 호스트 디바이스에 제공하기 위해 동시에(예를 들어, 적어도 부분적으로 오버랩하도록) 수행될 수 있다.
도 3은 메모리 모듈(300)의 또다른 실시예를 예시한다. 메모리 모듈(300)은 도 1의 데이터 저장 디바이스(102)에 포함될 수 있거나 이에 대응할 수 있다.
메모리 모듈(300)은 하나 이상의 칩 스택들을 적어도 부분적으로 둘러싸는 패키징(302)(예를 들어, 폴리머 봉합재)을 포함할 수 있다. 예를 들어, 하나 이상의 칩 스택들은 제1 칩 스택(310) 및 제2 칩 스택(330)을 포함할 수 있다. 패키징(302)은, 하기에 추가로 기술되는 제8 다이(370)와 같은, 하나 이상의 추가적인 칩들을 또한 적어도 부분적으로 둘러쌀 수 있다. 제1 칩 스택(310), 제2 칩 스택(330), 또는 둘 모두는 도 1의 제1 칩 스택(140)에 관해 기술되는 바와 같이, 도 2의 제1 칩 스택(210)에 관해 기술되는 바와 같이, 또는 둘 모두에서와 같이 기능할 수 있다. 제1 칩 스택(310), 제2 칩 스택(330), 하나 이상의 추가적인 칩들, 또는 이들의 조합은 기판(350)(예를 들어, 실리콘 기판)에 커플링될 수 있다. 기판(350)은 제1 칩 스택(310), 제2 칩 스택(330), 하나 이상의 추가적인 칩들, 또는 이들의 조합 사이의 데이터 통신을 가능하게 하도록 구성되는 상호접속 회로부(358)를 포함할 수 있다. 기판(350)은 패키징(302)에 대해 외부에 있는(예를 들어, 기판(350)의 제2 표면(354)에 있는) 복수의 전기적 콘택트들(356)을 또한 포함할 수 있다.
제1 칩 스택(310) 및 제2 칩 스택(330)은 다양한 상이한 구성들을 가질 수 있다. 칩 스택 구성들의 특정 예들이 도 3에 예시되지만, 이들은 단지 예들이며 제한적이지 않다. 예를 들어, 도 3이 2개의 칩 스택들을 예시하지만, 다른 실시예들에서, 메모리 모듈(300)은 2개 초과의 칩 스택들 또는 2개 미만의 칩 스택들을 포함할 수 있다. 또다른 예로서, 다이의 특정 개수 및 다이의 순서와 배열은 다른 실시예들에서 상이할 수 있다. 추가로, 도 3에서, 메모리 모듈(300)은 하나의 추가적인 칩, 제8 다이(370)을 포함하지만, 다른 실시예들에서, 메모리 모듈(300)은 추가적인 칩을 포함하지 않으며(예를 들어, 칩 스택들만을 포함할 수 있고), 또다른 실시예들에서, 메모리 모듈(300)은 하나 초과의 추가적인 칩을 포함한다.
특정 실시예에서, 제1 칩 스택(310)은 제1 다이(326)를 포함한다. 예를 들어, 제1 다이(326)는 제1 제어기 메모리 다이를 포함할 수 있다. 제1 다이(326)는 제2 다이(320)에 커플링될 수 있다. 제2 다이(320)는, 예를 들어, 복수의 저장 엘리먼트들을 포함하는 제1 메모리 다이일 수 있다. 제1 다이(326)와 제2 다이(320)는 (예를 들어, 범프 기술을 사용하여) 제1 다이(326)와 제2 다이(320)의 인접한 표면들 사이의 제1 복수의 전기적 콘택트들(324)을 통해 함께 커플링될 수 있다.
제1 칩 스택(310)은 제3 다이(316) 및 제4 다이(312)와 같은 추가적인 다이를 또한 포함할 수 있다. 예를 들어, 제3 다이(316)는 제2 메모리 다이, 제2 메모리 제어기 다이, 또는 메모리 지원 다이(예를 들어, 도 1의 판독/기록 회로부(180) 또는 래치들(182)과 같은, 메모리 다이의 저장 엘리먼트들로부터 데이터를 기록하는 것 또는 메모리 다이의 저장 엘리먼트들에 데이터를 기록하는 것을 용이하게 하기 위한 지원 회로를 포함하는 다이)일 수 있다. 제1 칩 스택(310)이, 제1 다이(326)가 제3 다이(316)와 직접 통신하도록 구성될 때, 제2 다이(320)는 제1 다이(326)와 제3 다이(316) 사이의 통신을 가능하게 하는 복수의 스루 비아들(322)을 포함할 수 있다.
제4 다이(312)는 메모리 다이(예를 들어, 제3 다이(316)가 메모리 다이가 아닌 경우 제2 메모리 다이 또는 제3 다이(316)가 메모리 다이인 경우 제3 메모리 다이)일 수 있다. 또는, 제4 다이(312)는 메모리 제어기 다이 또는 메모리 지원 다이일 수 있다. 제1 칩 스택(310)이, 제1 다이(326) 또는 제2 다이(320)가 제4 다이(312)와 직접 통신하도록 구성될 때, 제3 다이(316)는 제4 다이(312)와 제1 다이(326), 제2 다이(320) 사이의 또는 둘 모두의 통신을 가능하게 하는 복수의 스루 비아들(미도시됨)을 포함할 수 있다.
제1 칩 스택(310)의 각각의 다이는 범프 기술을 사용하여 인접한 다이에 커플링될 수 있다. 예시하자면, 제4 다이(312)는 제4 다이(312)와 제3 다이(316)의 인접한 표면들 사이의 복수의 전기적 콘택트들(314)을 통해 제3 다이(316)에 커플링될 수 있다. 추가로, 제3 다이(316)는 제3 다이(316)와 제2 다이(320)의 인접한 표면들 사이의 복수의 전기적 콘택트들(318)을 통해 제2 다이(320)에 커플링될 수 있다. 또한, 이전에 기술된 바와 같이, 제2 다이(320)는 복수의 전기적 콘택트들(324)을 통해 제1 다이(326)에 커플링될 수 있다. 제1 칩 스택(310)은 범프 기술을 사용하여 기판(350)에 또한 커플링될 수 있다. 예를 들어, 제1 다이(326)는 제1 다이(326)와 기판(350)의 인접한 표면들 사이의 복수의 전기적 콘택트들(328)을 통해 기판(350)의 제1 측(352)에 커플링될 수 있다. 예를 들어, 복수의 전기적 콘택트들(328)은 제1 칩 스택(310)을 기판(350)의 스루 비아들(360)의 제1 세트에, 기판의 상호접속 회로부(358)에, 또는 둘 모두에 커플링시킬 수 있다. 예를 들어, 제1 칩 스택(310)은 제2 칩 스택(330)에, 하나 이상의 추가적인 칩들에(예를 들어, 제8 다이(370)에), 패키징(302)에 대해 외부에 있는 전기적 콘택트들(356)에, 또는 이들의 조합에 (스루 비아들(360) 또는 상호접속 회로부(358)에 의해) 전기적으로 접속될 수 있다.
특정 실시예에서, 제2 칩 스택(330)은 제5 다이(342)를 포함한다. 예를 들어, 제5 다이(342)는 제어기 메모리 다이일 수 있다. 제5 다이(342)는 제6 다이(336)에 커플링될 수 있다. 제6 다이(336)는 메모리 다이, 메모리 제어기 다이, 또는 메모리 지원 다이(예를 들어, 도 1의 판독/기록 회로부(180) 또는 래치들(182)과 같은, 메모리 다이의 저장 엘리먼트들로부터 데이터를 판독하는 것 또는 메모리 다이의 저장 엘리먼트들에 데이터를 기록하는 것을 용이하게 하기 위한 지원 회로부를 포함하는 다이)일 수 있다.
제2 칩 스택(330)은 제7 다이(332)와 같은, 하나 이상의 추가적인 다이를 또한 포함할 수 있다. 예를 들어, 제7 다이(332)는 메모리 다이, 메모리 제어기 다이, 또는 메모리 지원 다이(예를 들어, 도 1의 판독/기록 회로부(180) 또는 래치들(182)과 같은, 메모리 다이의 저장 엘리먼트들로부터 데이터를 판독하는 것 또는 메모리 다이의 저장 엘리먼트들에 데이터를 기록하는 것을 용이하게 하기 위한 지원 회로부를 포함하는 다이)일 수 있다. 제2 칩 스택(330)이, 제5 다이(342)가 제7 다이(332)와 직접 통신하도록 구성될 때, 제6 다이(336)는 제5 다이(342)와 제7 다이(332) 사이의 통신을 가능하게 하는 복수의 스루 비아들(338)을 포함할 수 있다.
제2 칩 스택(330)의 각각의 다이는 범프 기술을 사용하여 인접한 다이에 커플링될 수 있다. 예시하자면, 제7 다이(332)는 제7 다이(332)와 제6 다이(336)의 인접한 표면들 사이의 복수의 전기적 콘택트들(334)을 통해 제6 다이(336)에 커플링될 수 있다. 추가로, 제6 다이(336)는 제6 다이(336)와 제5 다이(342)의 인접한 표면들 사이의 복수의 전기적 콘택트들(340)을 통해 제5 다이(342)에 커플링될 수 있다. 제2 칩 스택(330)은 범프 기술을 사용하여 기판(350)에 또한 커플링될 수 있다. 예를 들어, 제5 다이(342)는 제5 다이(342)와 기판(350)의 인접한 표면들 사이의 복수의 전기적 콘택트들(344)을 통해 기판(350)의 제1 측(352)에 커플링될 수 있다. 예를 들어, 복수의 전기적 콘택트들(344)은 제2 칩 스택(330)을 기판(350)의 스루 비아들(362)의 제2 세트에, 기판의 상호접속 회로부(358)에, 또는 둘 모두에 커플링시킬 수 있다. 예를 들어, 제2 칩 스택(330)은 제1 칩 스택(310)에, 하나 이상의 추가적인 칩들에(예를 들어, 제8 다이(370)에), 패키징(302)의 외부에 있는 전기적 콘택트들(356)에, 또는 이들의 조합에 (스루 비아들(362) 또는 상호접속 회로부(358)에 의해) 전기적으로 접속될 수 있다.
메모리 모듈(300)이 제8 다이(370)와 같은 하나 이상의 추가적인 다이를 포함할 때, 하나 이상의 추가적인 다이는 메모리 다이, 메모리 제어기 다이, 메모리 지원 다이, 또는 이들의 조합을 포함할 수 있다. 하나 이상의 추가적인 다이는 메모리 모듈(300)의 하나 이상의 칩 스택들에 전기적으로 접속될 수 있다. 예를 들어, 도 3에서, 제8 다이(370)는 제8 다이(370)와 기판(350)의 인접한 표면들 사이의 복수의 전기적 콘택트들(372)을 통해 상호접속 회로(358)에 커플링된다.
특정 실시예에서, 제8 다이(370)는 칩 스택들(310, 330) 각각에 관련된 기능들을 수행할 수 있다. 예를 들어, 제8 다이(370)는 (도 1의 호스트 디바이스(130)와 같은) 호스트 디바이스로부터 데이터 및 코맨드들을 수신하고, (예를 들어, 호스트 디바이스에 의해 제공되는 논리적 어드레스에 기초하여) 데이터 및 코맨드들과 연관된 특정 칩 스택을 결정하고, 데이터 및 코맨드들을 특정 칩 스택의 메모리 제어기 다이에 제공하는 마스터 제어기를 포함할 수 있다. 예시하자면, 제4 다이(312)에 기록될 데이터가 메모리 모듈(300)에서 수신될 때, 제8 다이(370)는 제4 다이(312)가 제1 칩 스택(310) 내에 있다고 결정할 수 있고, 데이터를 제1 다이(326)에 제공할 수 있다. 제1 다이(326)는 데이터에 기초하여 코드워드를 생성할 수 있고, 제2 다이(320)와 제3 다이(316)를 통과하는 스루 비아들(예를 들어, 스루 비아들(322))에 의해 제4 다이(312)에 코드워드를 제공할 수 있다. 또는(alternately), 제3 다이(316)가 제4 다이(312)와 연관된 메모리 제어기 다이인 경우, 제1 다이(326)는 스루 비아들(322)에 의해 제3 다이(316)에 데이터를 송신할 수 있고, 어느 경우든, 제3 다이(316)는 데이터에 기초하여 코드워드를 생성하고, 코드워드를 제4 다이(312)에 제공할 수 있다.
칩 스택들(310, 330)에 관련된 기능들을 수행하는 제8 다이(370)의 또다른 예에서, 제8 다이(370)는 메모리 다이일 수 있다. 이 예에서, 제8 다이(370)는 칩 스택들의 메모리 다이에 저장될 데이터에 대한, 또는 칩 스택들의 메모리 다이로부터 판독되는 데이터에 대한, 캐시 또는 버퍼로서 동작할 수 있다. 예를 들어, 칩 스택들의 메모리 다이는 비휘발성 메모리를 포함할 수 있고, 제8 다이(370)는 더 고속의 휘발성 메모리를 포함할 수 있다.
칩 스택들(310, 330)에 관련된 기능들을 수행하는 제8 다이(370)의 또다른 예에서, 제8 다이(370)는 메모리 지원 다이일 수 있다. 이 예에서, 제8 다이(370)는 부하 밸런싱, 마모 레벨링, 데이터 성형, 전력 관리 또는 메모리 모듈(300)의 전체 성능 및/또는 수명을 개선시키는 다른 기능들과 같은 기능들을 수행할 수 있다.
동작 동안, 데이터 및 코맨드들은 복수의 전기적 콘택트들(356)에 의해 메모리 모듈(300)과 호스트 디바이스(도 1의 호스트 디바이스(130)와 같은) 사이에서 통신될 수 있다. 데이터의 수신에 응답하여, 제1 다이(326), 제5 다이(342) 또는 제8 다이(370)와 같은, 메모리 제어기 다이 중 하나 이상은 대응하는 메모리 다이에 데이터의 표현을 저장할 수 있다. 예를 들어, 데이터는 데이터에 대한 저장 어드레스(예를 들어, 논리적 어드레스)를 표시하는 정보를 포함할 수 있거나, 이를 어드레싱함으로써 수반될 수 있다. 저장 어드레스는 제1 칩 스택(310)의 메모리 다이에 또는 제2 칩 스택(330)의 메모리 다이에 대응할 수 있다.
도 3에 예시된 바와 같은 특정 실시예에서, 제8 다이(370)는 저장 어드레스와 연관된 특정 메모리 다이 또는 특정 칩 스택을 식별하도록 구성되는 회로부를 포함할 수 있다. 예를 들어, 제8 다이(370)는 호스트 디바이스(도 1의 호스트 디바이스(130)와 같은)로부터 데이터 및 코맨드들을 수신하고, (예를 들어, 논리적 어드레스에 기초하여) 데이터 및 코맨드들과 연관된 특정 칩 스택을 결정하고, 데이터 및 코맨드들을 특정 칩 스택의 메모리 제어기 다이에 제공하는 마스터 제어기를 포함할 수 있다. 예시하자면, 제4 다이(312)에 기록될 데이터가 메모리 모듈(300)에서 수신될 때, 제8 다이(370)는 제4 다이(312)가 제1 칩 스택(310) 내에 있다고 결정할 수 있고, 데이터를 제1 다이(326)에 제공할 수 있다. 제1 다이(326)는 데이터에 기초하여 코드워드를 생성할 수 있고, 제2 다이(320)와 제3 다이(316)를 통과하는 스루 비아들(예를 들어, 스루 비아들(322))에 의해 코드워드를 제4 다이(312)에 제공할 수 있다. 또는, 제3 다이(316)가 제4 다이(312)와 연관된 메모리 제어기 다이인 경우, 제1 다이(326)는 스루 비아들(322)에 의해 제3 다이(316)에 데이터를 송신할 수 있고, 어느 경우든, 제3 다이(316)는 데이터에 기초하여 코드워드를 생성하고, 코드워드를 제4 다이(312)에 제공할 수 있다.
메모리 모듈(300)의 하나 이상의 메모리 제어기 다이는 ECC 엔진을 포함할 수 있다. 예를 들어, 제1 다이(326)는 제1 칩 스택(310)의 메모리 다이에 저장될 데이터를 나타내는 제1 코드워드를 생성하도록 구성되는 제1 ECC 엔진을 포함할 수 있다. 추가로, 제5 다이(342)는 제2 칩 스택(330)의 메모리 다이에 저장될 데이터를 나타내는 제2 코드워드를 생성하도록 구성되는 제2 ECC 엔진을 포함할 수 있다. 각각의 코드워드는 대응하는 ECC 엔진에 의해 수행되는 ECC 프로세스에 기초하여 특정 비트수를 가진다. 예를 들어, 제1 코드워드는 제1 비트수를 포함할 수 있고, 제2 코드워드는 제2 비트수를 포함할 수 있다. 제1 비트수는 제2 비트수와 동일할 수 있거나, 또는 제1 비트수는 제2 비트수와 상이할 수 있다. 각각의 메모리 제어기 다이와 그것의 연관된 메모리 다이 또는 다이들 사이의 전기적 콘택트들은 메모리 제어기 다이로부터 연관된 메모리 다이로의 코드워드의 모든 비트의 통신을 가능하게 하는 버스(또는 버스의 일부분)를 형성할 수 있다.
예를 들어, 제1 다이(326)는 512 비트 코드워드를 생성하도록 구성될 수 있다. 이 예에서, 제1 다이(326)와 제2 다이(320) 사이의 전기적 콘택트들(324)은 적어도 512개의 전기적 콘택트들을 포함할 수 있는데, 이는 (예를 들어, 메모리 모듈(300)의 또는 호스트 디바이스의 프로세서의 단일 클록 사이클 동안) 제1 다이(326)에 의해 생성되는 코드워드의 모든 512개 비트들이 제2 다이(320)에 병렬로 송신될 수 있도록 한다. 또다른 예로서, 제1 다이(326)는 1024 비트 코드워드를 생성하도록 구성될 수 있다. 이 예에서, 제1 다이(326)와 제2 다이(320) 사이의 전기적 콘택트들(324)은 적어도 1024개의 전기적 콘택트들을 포함할 수 있는데, 이는 제1 다이(326)에 의해 생성되는 코드워드의 모든 1024개 비트들이 제2 다이(320)에 병렬로 송신될 수 있도록 한다.
또다른 예로서, 제5 다이(342)는 제7 다이(332)에 저장될 512 비트 코드워드를 생성하도록 구성될 수 있다. 이 예에서, 제6 다이(336)를 통과하는 스루 비아들(338)은 적어도 512개의 스루 비아들을 포함할 수 있고, 제6 다이(336)와 제7 다이(332) 사이의 전기적 콘택트들(334)은 적어도 512개의 전기적 콘택트들을 포함할 수 있다. 이 예에서, 제5 다이(342)와 제6 다이(336) 사이의 전기적 콘택트들(340)은 제5 다이(342)에 의해 생성되는 코드워드의 모든 512개 비트들이 제6 다이(336) 또는 제7 다이(332)에 병렬로 송신될 수 있게 할 수 있다.
따라서, 제1 다이(326) 또는 제5 다이(342)와 같은 하나 이상의 메모리 제어기 다이들은 대응하는 메모리 다이에 기록될 데이터에 기초하여 코드워드를 생성할 수 있다. 추가로, 제어기 다이 중 하나 이상은, 단일 클록 사이클 내에 메모리 제어기 다이로부터 메모리 다이로 전체 코드워드를 제공하는 것을 가능하게 하는 복수의 전기적 콘택트들을 통해 대응하는 메모리 다이에 커플링될 수 있다.
도 4를 참조하면, 제어기와 메모리 사이에 병렬로 코드워드의 비트들을 통신하기 위한 방법(400)의 예시적인 실시예가 도시된다. 예를 들어, 방법(400)은 데이터 저장 디바이스의 제어기에 의해, 예컨대, 도 1의 데이터 저장 디바이스(102)의 제어기(120) 또는 도 2 및 도 3의 메모리 제어기 다이들 중 하나 이상에 의해, 수행될 수 있다.
방법(400)은, 402에서, 제1 제어기 다이에서, 제1 메모리 다이에 저장될 제1 데이터를 수신하는 것을 포함한다. 예를 들어, 제1 데이터는 도 1의 제어기(120)에 의해 수신될 수 있다. 또다른 예로서, 제1 데이터는 도 2의 제2 다이(216) 또는 제4 다이(226)에 의해, 또는 도 3의 제5 다이(342) 또는 제1 다이(326)에 의해 수신될 수 있다.
방법(400)은, 404에서, 제1 제어기 다이에서, 제1 데이터를 나타내는 제1 코드워드를 포함한다. 제1 코드워드는, 예를 들어, 제1 코드워드를 생성하기 위해 수행되는 ECC 동작에 기초하여, 제1 비트수를 포함한다. 예를 들어, 제어기(120)는 제1 데이터에 대해 ECC 동작을 수행하여, N-비트들을 포함하는 코드워드(128)를 생성할 수 있다.
방법(400)은, 406에서, 제1 복수의 전기적 콘택트들을 통해 제1 제어기 다이로부터 제1 메모리 다이로 신호들을 송신하는 것을 포함한다. 제1 복수의 전기적 콘택트들은 적어도 제1 코드워드의 제1 비트수만큼 많은 전기적 콘택트들을 포함하고, 제1 코드워드를 나타내는 신호들은 제1 제어기 다이로부터 제1 메모리 다이로 병렬로 송신된다. 예를 들어, 제어기(120)는 적어도 N개 전기적 콘택트들(150) 및 N개 전기적 콘택트들(154)을 포함하는 버스(156)에 의해 메모리(104)에 커플링될 수 있다. 따라서, 코드워드(128)의 모든 N개 비트들은 (예를 들어, 기록 동작 동안) 제어기(120)로부터 메모리(104)로, 또는 (예를 들어, 판독 동작 동안) 메모리(104)로부터 제어기(120)로 병렬로 통신될 수 있다.
따라서, 방법(400)은 단일 클록 사이클 내에 (예를 들어, 메모리 제어기 다이로부터 메모리 다이로, 또는 메모리 다이로부터 메모리 제어기 다이로) 전체 코드워드를 통신하는 것을 가능하게 한다.
도 5는 NAND 플래시 구성에서의 3D 메모리(500)의 실시예를 예시한다. 3D 메모리(500)는 도 1의 메모리(104)에 또는 도 2 및 도 3의 메모리 다이들 중 하나 이상에 대응할 수 있다. 3D 메모리(500)는 실리콘 기판과 같은 기판(504) 위에 모놀리식으로(monolithically) 형성되는 다수의 물리층들(502)을 포함한다. 다수의 물리층들은 저장 엘리먼트들의 제1 그룹(106)을 포함하는 물리층들의 제1 그룹을 포함하거나 이에 대응할 수 있다. 대표 메모리 셀(510)과 같은 저장 엘리먼트들(예를 들어, 메모리 셀들)은 물리층들 내에 어레이들로 배열된다.
메모리 셀(510)은 워드라인/제어 게이트(WL4)(528)와 전도성 채널(512) 사이의 전하 트랩 구조(514)를 포함한다. 전하는 워드라인(528)에 대해 전도성 채널(512)을 바이어싱함으로써 전하 트랩 구조(514) 내에 주입되거나 전하 트랩 구조(514)로부터 빠져나올 수 있다. 예를 들어, 전하 트랩 구조(514)는 실리콘 질화물을 포함할 수 있고, 실리콘 산화물과 같은 게이트 유전체에 의해 워드라인(528)과 전도성 채널(512)로부터 분리될 수 있다. 전하 트랩 구조(514) 내의 전하의 양은 메모리 셀(510)의 판독 동작 동안 전도성 채널(512)을 통해 흐르는 전류의 양에 영향을 주고, 메모리 셀(510)에 저장되는 하나 이상의 비트 값들을 표시한다.
3D 메모리(500)는 제1 블록(블록 0)(550), 제2 블록(블록 1)(552), 및 제3 블록(블록 2)(554)을 포함하는, 다수의 블록들을 포함한다. 각각의 블록(550-554)은, 제1 워드라인(WL0)(520), 제2 워드라인(WL1)(522), 제3 워드라인(WL2)(524), 제4 워드라인(WL3)(526), 및 제5 워드라인(WL4)(528)로서 예시되는, 워드라인들의 스택을 포함하는 물리층들(502)의 "수직 슬라이스"를 포함한다. (도 5에 관해 실질적으로 수직 배향을 가지는) 다수의 전도성 채널들은 워드라인들의 스택을 통해 확장한다. 각각의 전도성 채널은 각각의 워드라인(520-528) 내의 저장 엘리먼트에 커플링되어, 저장 엘리먼트의 NAND 스트링을 형성한다. 도 5는 예시의 명료함을 위해, 3개의 블록들(550-554), 각각의 블록 내의 5개의 워드라인들(520-528), 및 각각의 블록 내의 3개의 전도성 채널들을 예시한다. 그러나, 3D 메모리(500)는 3개 초과의 블록들, 블록 마다 5개 초과의 워드라인들, 및 블록 마다 3개 초과의 전도성 채널들을 가질 수 있다.
판독/기록 회로부(560)는 (예를 들어, 기판(504)으로부터 더 먼) 전도성 채널들의 "최상부" 단부에서 제1 비트 라인(BL0)(530), 제2 비트 라인(BL1)(532) 및 제3 비트 라인(BL2)(534), 및 (예를 들어, 기판(504)에 더 가깝거나 기판(504) 내에 있는) 전도성 채널들의 "최하부" 단부에서 제1 소스 라인(SL0)(540), 제2 소스 라인(SL1)(542), 및 제3 소스 라인(SL2)(544)으로서 예시된, 다수의 전도성 라인들을 통해 전도성 채널들에 커플링된다. 판독/기록 회로부(560)는 "P"개 제어 라인들을 통해 비트 라인들(530-534)에 커플링된 것으로서, "M"개 제어 라인들을 통해 소스 라인들(540-544)에 커플링된 것으로서, 그리고 "N"개 제어 라인들을 통해 워드라인들(520-528)에 커플링된 것으로서 예시된다. P, M, 및 N 각각은 3D 메모리(500)의 특정 구성에 기초하여 양의 정수 값을 가질 수 있다. 도 5의 예시적인 예에서, P=3, M=3, 및 N=5이다.
특정 실시예에서, 비트 라인들 각각 및 소스 라인들 각각은 상이한 전도성 채널들의 동일한 단부(예를 들어, 최상부 단부 또는 최하부 단부)에 커플링될 수 있다. 예를 들어, 특정 비트 라인은 전도성 채널(592)의 최상부에 커플링될 수 있고, 특정 소스 라인은 전도성 채널(512)의 최상부에 커플링될 수 있다. 전도성 채널(592)의 최하부는 전도성 채널(512)의 최하부에 커플링(예를 들어, 전기적으로 커플링)될 수 있다. 따라서, 전도성 채널(592) 및 전도성 채널(512)은 직렬로 커플링될 수 있고, 특정 비트 라인 및 특정 소스 라인에 커플링될 수 있다.
판독/기록 회로부(560)는 도 1의 판독/기록 회로부(180)에 대해 기술된 바와 같이 동작할 수 있다. 예를 들어, 데이터는 워드라인(528)에 커플링되는 저장 엘리먼트들에 저장될 수 있고, 판독/기록 회로부(560)는 저장 엘리먼트들로부터 비트 값들을 판독할 수 있다. 또다른 예로서, 판독/기록 회로부(560)는 선택 신호들을 워드라인들(520-528), 비트 라인들(530-534), 및 소스 라인들(540-542)에 커플링된 제어 라인들에 인가하여 프로그래밍 전압(예를 들어, 전압 펄스 또는 전압 펄스들의 열들)이 선택된 워드라인(예를 들어, 제4 워드라인(528))의 선택된 저장 엘리먼트(들) 양단에 인가되도록 할 수 있다.
판독 동작 동안, 제어기(120)는 도 1의 호스트 디바이스(130)와 같은 호스트 디바이스로부터 요청을 수신할 수 있다. 제어기(120)는, 적절한 신호들을 제어 라인들에 인가하여 선택된 워드라인의 저장 엘리먼트들이 감지되도록 함으로써 판독/기록 회로부(560)가 3D 메모리(500)의 특정 저장 엘리먼트들로부터의 비트들을 판독하도록 할 수 있다. 따라서, 3D 메모리(500)는 하나 이상의 저장 엘리먼트들로부터 데이터를 판독하고 하나 이상의 저장 엘리먼트들에 데이터를 기록하도록 구성될 수 있다. 전술된 바와 같이, 신호들은 적어도 데이터를 표현하기 위해 사용되는 코드워드의 비트수만큼 많은 전기적 콘택트들을 포함하는 버스에 병렬로 인가될 수 있다. 추가로, 3D 메모리(500)는, 공통 기판의 상호접속 회로부를 통해, 도 1-3에 관해 기술된 바와 같이, 3D 메모리를 또한 포함할 수 있는 하나 이상의 다른 멀티-다이 스택들에 커플링되는 멀티-다이 스택의 메모리 다이에 포함될 수 있다.
도 6은 메모리(600)의 특정 실시예의 다이어그램이다. 메모리(600)는 도 1의 데이터 저장 디바이스(102) 내에, 또는 도 2 및 도 3의 메모리 다이들 중 하나 이상에 포함될 수 있다. 추가로, 메모리(600)는 도 1-3에 관해 기술된 바와 같은, 3D 메모리를 또한 포함할 수 있는 하나 이상의 다른 멀티-다이 스택들에, 공통 기판의 상호접속 회로부를 통해 커플링되는 멀티-다이 스택의 메모리 다이에 포함될 수 있다. 도 6은 메모리(104)와 같은, 메모리(600)의 3차원 아키텍처의 일부분을 예시한다. 도 6에 예시된 실시예에서, 메모리는, 대표 워드라인들(620, 621, 622, 및 623)(그 일부분만이 도 6에 도시됨)과 같은 (예를 들어, 기판의 표면에 실질적으로 평행한) 기판 위의 물리층들 내의 복수의 전도성 라인들, 및 대표 비트 라인들(610, 611, 612 및 613)과 같은 물리층들을 통과하는 복수의 수직 전도성 라인들을 가지는, 수직 비트 라인 저항성 랜덤 액세스 메모리(ReRAM)이다. 워드라인(622)은 물리층들의 제1 그룹을 포함하거나 이에 대응할 수 있고, 워드라인들(620, 621)은 물리층들의 제2 그룹을 포함하거나 이에 대응할 수 있다.
메모리(600)는 대표 저장 엘리먼트들(630, 631, 632, 640, 641, 및 642)과 같은 복수의 저항-기반 저장 엘리먼트들(예를 들어, 메모리 셀들)을 또한 포함하고, 이들 각각은 기판(예를 들어, 실리콘 기판) 위의 다수의 물리층들 내에서 메모리 셀들의 어레이들 내의 워드라인 및 비트 라인에 커플링된다. 메모리(600)는 도 1의 판독/기록 회로부(180)와 같은 판독/기록 회로부(604)를 또한 포함한다. 판독/기록 회로부(604)는 워드라인 드라이버들(608) 및 비트 라인 드라이버들(606)에 커플링된다.
도 6에 예시된 실시예에서, 워드라인들 각각은 복수의 핑거들을 포함한다(예를 들어, 제1 워드라인(620)은 핑거들(624, 625, 626, 및 627)을 포함한다). 각각의 핑거는 하나 초과의 비트 라인에 커플링될 수 있다. 예시하자면, 제1 워드라인(620)의 제1 핑거(624)는 제1 핑거(624)의 제1 단부에서 제1 저장 엘리먼트(630)를 통해 제1 비트 라인(610)에 커플링되고, 제1 핑거(624)의 제2 단부에서 제2 저장 엘리먼트(640)를 통해 제2 비트 라인(611)에 커플링된다.
도 6에 예시된 실시예에서, 각각의 비트 라인은 하나 초과의 워드라인에 커플링될 수 있다. 예시하자면, 제1 비트 라인(610)은 제1 저장 엘리먼트(630)를 통해 제1 워드라인(620)에 커플링되고, 제3 저장 엘리먼트(632)를 통해 제3 워드라인(622)에 커플링된다.
기록 동작 동안, 제어기(120)는 도 1의 호스트 디바이스(130)와 같은 호스트 디바이스로부터 데이터를 수신할 수 있다. 제어기(120)는 데이터(또는 코드워드와 같은, 데이터의 표현)를 메모리(600)에 송신할 수 있다. 예를 들어, 제어기(120)는 메모리(600)에 인코딩된 데이터를 송신하기 이전에 데이터를 인코딩할 수 있다. 전술된 바와 같이, 제어기는 버스에 신호들을 인가함으로써 데이터를 송신할 수 있다. 버스는 적어도 데이터를 표현하기 위해 사용되는 코드워드의 비트수만큼 많은 전기적 콘택트들을 포함하고, 따라서, 코드워드의 비트들은 병렬로 송신될 수 있다.
판독/기록 회로부(604)는 데이터의 목적지에 대응하는 저장 엘리먼트들에 데이터를 저장할 수 있다. 예를 들어, 판독/기록 회로부(604)는 선택 신호들을 워드라인 드라이버들(608) 및 비트 라인 드라이버들(606)에 커플링된 선택 제어 라인들에 인가하여 기록 전압이 선택된 저장 엘리먼트 양단에 인가되도록 할 수 있다. 예를 들어, 제1 저장 엘리먼트(630)를 선택하기 위해, 판독/기록 회로부(604)는 워드라인 드라이버들(608) 및 비트 라인 드라이버들(606)을 활성화시켜 제1 저장 엘리먼트(630)를 통해 프로그래밍 전류(또한, 기록 전류라 지칭됨)를 구동시킬 수 있다. 예시하자면, 제1 기록 전류는 제1 논리 값(예를 들어, 고-저항 상태에 대응하는 값)을 제1 저장 엘리먼트(630)에 기록하기 위해 사용될 수 있고, 제2 기록 전류는 제2 논리 값(예를 들어, 저-저항 상태에 대응하는 값)을 제1 저장 엘리먼트(630)에 기록하기 위해 사용될 수 있다. 프로그래밍 전류는 제1 전압을 제1 비트 라인(610)에 그리고 제1 워드라인(620)이 아닌 워드라인들에 인가하고, 제2 전압을 제1 워드라인(620)에 인가함으로써 제1 저장 엘리먼트(630) 양단에 프로그래밍 전압을 생성함으로써 인가될 수 있다. 특정 실시예에서, 제1 전압은 메모리(600) 내의 누설 전류를 감소시키기 위해 다른 비트 라인들(예를 들어, 비트 라인들(614, 615))에 인가된다.
판독 동작 동안, 제어기(120)는 도 1의 호스트 디바이스(130)와 같은 호스트 디바이스로부터 요청을 수신할 수 있다. 제어기(120)는 선택 신호들을 워드라인 드라이버들(608) 및 비트 라인 드라이버들(606)에 커플링된 선택 제어 라인들에 인가하여, 판독 전압이 선택된 저장 엘리먼트 양단에 인가되도록 함으로써 판독/기록 회로부(604)가 메모리(600)의 특정 저장 엘리먼트들로부터 비트들을 판독하도록 할 수 있다. 예를 들어, 제1 저장 엘리먼트(630)를 선택하기 위해, 판독/기록 회로부(604)는 워드라인 드라이버들(608) 및 비트 라인 드라이버들(606)을 활성화시켜서 제1 전압(예를 들어, 0.7 볼트(V))을 제1 비트 라인(610)에 그리고 제1 워드라인(620)이 아닌 워드라인들에 인가할 수 있다. 더 낮은 전압(예를 들어, 0V)이 제1 워드라인(620)에 인가될 수 있다. 따라서, 판독 전압은 제1 저장 엘리먼트(630) 양단에 인가되고, 판독 전압에 대응하는 판독 전류는 판독/기록 회로부(604)의 감지 증폭기에서 검출될 수 있다. 판독된 전류는 제1 저장 엘리먼트(630)의 저항 상태에 (옴의 법칙을 통해) 대응하며, 이는 제1 저장 엘리먼트(630)에 저장된 논리 값에 대응한다. 제1 저장 엘리먼트(630)로부터 판독되는 논리 값 및 판독 동작 동안 판독되는 다른 엘리먼트들은 제어기(120)에 제공될 수 있다.
본원에 도시된 다양한 컴포넌트들이 블록 컴포넌트들로서 예시되고 일반적인 견지에서 기술되지만, 이러한 컴포넌트들은 하나 이상의 마이크로프로세서들, 상태 머신들, 또는 데이터 저장 디바이스(102)가 본원에 기술된 하나 이상의 동작들을 수행할 수 있게 하도록 구성되는 다른 회로들을 포함할 수 있다. 예를 들어, 도 1의 제어기(120) 및/또는 메모리(예를 들어, 판독/기록 회로부(180))는, 메모리(104)로부터 데이터를 판독하는 것 및 메모리(104)에 데이터를 기록하는 것을 가능하게 하기 위해, 하드웨어 제어기들, 상태 머신들, 논리 회로들, 또는 다른 구조들과 같은 물리적 컴포넌트들을 나타낼 수 있다. 추가로, 제어기(120) 및/또는 메모리는, 칩 인에이블 및 선택 논리 회로부, 버스 마스터링 및/또는 중재 회로 등과 같은, 기판의 상호접속 회로를 사용하여 공통 기판 상에 멀티-스택 배열로 데이터 및 코맨드들의 라우팅을 가능하게 하기 위한 물리적 컴포넌트들을 포함할 수 있다.
대안적으로, 또는 추가적으로, 데이터 저장 디바이스(102)의 하나 이상의 컴포넌트들은 본원에 기술된 하나 이상의 동작들을 수행하도록 프로그래밍되는 마이크로프로세서 또는 마이크로컨트롤러를 사용하여 구현될 수 있다. 예시하자면, 제어기(120), 판독/기록 회로부(180), 또는 다른 컴포넌트들에 대응하는 동작들은, 예시적인 예들로서, 명령들을 실행하는 프로세서를 사용하여 구현될 수 있다. 예를 들어, 제어기(120)는 칩 인에이블 및 선택 로직, 버스 마스터링 및/또는 중재 동작들 등과 같이, 기판의 상호접속 회로부를 사용하여 공통 기판 상에서 멀티-스택 배열로 데이터 및 코맨드들의 라우팅을 가능하게 하기 위해 명령들을 실행할 수 있다. 특정 실시예에서, 명령들은 메모리(104)에 저장된다. 대안적으로, 또는 추가적으로, 프로세서에 의해 실행되는 실행가능한 명령들은 판독-전용 메모리(ROM)와 같은 메모리(104)의 일부분이 아닌 별도의 메모리 위치에 저장될 수 있다.
메모리(104)와 같은 반도체 메모리 디바이스들은, 동적 랜덤 액세스 메모리("DRAM") 또는 정적 랜덤 액세스 메모리("SRAM") 디바이스들과 같은 휘발성 메모리 디바이스들, 저항성 랜덤 액세스 메모리("ReRAM"), 전기적으로 소거가능한 프로그래밍가능 판독 전용 메모리("EEPROM"), 플래시 메모리(또한 EEPROM의 서브세트로서 간주될 수 있음), 강유전성 랜덤 액세스 메모리("FRAM")과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 엘리먼트들을 포함한다. 각각의 타입의 메모리 디바이스는 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 엘리먼트들로부터, 임의의 조합들로 구성될 수 있다. 비-제한적인 예로서, 수동 반도체 메모리 엘리먼트들은 ReRAM 디바이스 엘리먼트들을 포함하며, 이는 일부 실시예들에서, 안티-퓨즈, 상변화 재료, 등과 같은 비저항 스위칭 저장 엘리먼트, 및 선택적으로 다이오드 등과 같은 스티어링 엘리먼트를 포함한다. 또한 비-제한적 예로서, 능동 반도체 메모리 엘리먼트들은 EEPROM 및 플래시 메모리 디바이스 엘리먼트들을 포함하며, 이는 일부 실시예들에서, 플로팅 게이트와 같은 전하 저장 영역, 전도성 나노입자들, 또는 전하 저장 유전 재료를 포함하는 엘리먼트들을 포함한다.
다수의 메모리 엘리먼트들은 이들이 직렬로 접속되도록, 또는 각각의 엘리먼트가 개별적으로 액세스가능하도록 구성될 수 있다. 비-제한적인 예로서, NAND 구성(NAND) 메모리 내의 플래시 메모리 디바이스들은 직렬로 접속된 메모리 엘리먼트들을 통상적으로 포함한다. NAND 메모리 어레이는, 어레이가, 스트링이 단일 비트 라인을 공유하는 다수의 메모리 엘리먼트들로 구성되며 그룹으로서 액세스되는 메모리의 다수의 스트링들로 구성되도록 구성될 수 있다. 또는, 메모리 엘리먼트들은, 각각의 엘리먼트가, 예를 들어, NOR 메모리 어레이 내에서, 개별적으로 액세스가능하도록 구성될 수 있다. 기술되는 NAND 및 NOR 메모리 구성들은 예들로서 제시되었으며, 메모리 엘리먼트들은 다른 방식으로 구성될 수 있다.
기판 내에 그리고/또는 위에 위치되는 반도체 메모리 엘리먼트들은 2차원 또는 3차원으로, 예컨대, 2차원 메모리 구조 또는 3차원 메모리 구조로 배열될 수 있다.
2차원 메모리 구조에서, 반도체 메모리 엘리먼트들은 단일 면 또는 단일 메모리 디바이스 레벨로 배열된다. 통상적으로, 2차원 메모리 구조에서, 메모리 엘리먼트들은 메모리 엘리먼트들을 지원하는 기판의 주 표면(major surface)에 실질적으로 평행하게 확장하는 면 내에(예를 들어, x-z 방향 면 내에) 배열된다. 기판은 그 내에 또는 그 위에 메모리 엘리먼트들의 층이 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 엘리먼트들이 형성된 이후 이들에 부착되는 캐리어 기판일 수 있다. 비-제한적인 예로서, 기판은 실리콘과 같은 반도체 재료를 포함할 수 있다.
메모리 엘리먼트들은 순서화된 어레이 내에, 예컨대, 복수의 행들 및/또는 열들 내에 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 엘리먼트들은 비-규칙적 또는 비-직교 구성들로 배열될 수 있다. 메모리 엘리먼트들은 각각 비트 라인들 및 워드라인들과 같은 둘 이상의 전극들 또는 콘택트 라인들을 가질 수 있다.
3차원 메모리 어레이는, 메모리 엘리먼트들이 다수의 면들 또는 다수의 메모리 디바이스 레벨들을 점유하고, 이에 의해 3차원으로(즉, x,y 및 z 방향들로, 여기서 y 방향은 기판의 주 표면에 대해 실질적으로 직교이며, x 및 z 방향들은 기판의 주 표면에 대해 실질적으로 평행함) 구조체를 형성하도록, 배열된다.
비-제한적인 예로서, 3차원 메모리 구조체는 다수의 2차원 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 또다른 비-제한적 예로서, 3차원 메모리 어레이는 다수의 수직 열들(예를 들어, 기판의 주 표면에 대해 실질적으로 직교로, 즉, y방향으로 확장하는 열들)로서 배열될 수 있고, 각각의 열은 각각의 열 내에 다수의 메모리 엘리먼트들을 가진다. 열들은 2차원 구성으로 (예를 들어, x-z 면 내에) 배열되어, 다수의 수직으로 적층된 메모리 면들 상에 배열되는 엘리먼트들을 가지는 메모리 엘리먼트들의 3차원 배열을 초래할 수 있다. 3차원인 메모리 엘리먼트들의 다른 구성들이 3차원 메모리 어레이를 또한 구성할 수 있다.
비-제한적인 예로서, 3차원 NAND 메모리 어레이에서, 메모리 엘리먼트들은 함께 커플링되어 단일 수평 (예를 들어, x-z) 메모리 디바이스 레벨 내에 NAND 스트링을 형성할 수 있다. 대안적으로, 메모리 엘리먼트들은 함께 커플링되어 다수의 수평 메모리 디바이스 레벨들에 걸쳐 횡단하는 수직 NAND 스트링을 형성할 수 있다. 일부 NAND 스트링들이 단일 메모리 레벨 내에 메모리 엘리먼트들을 포함하는 반면 다른 스트링들이 다수의 메모리 레벨들에 걸쳐 있는 메모리 엘리먼트들을 포함하는, 다른 3차원 구성들이 고안될 수 있다. 3차원 메모리 어레이들은 NOR 구성으로 그리고 ReRAM 구성으로 또한 설계될 수 있다.
통상적으로, 모놀리식 3차원 메모리 어레이에서, 하나 이상의 메모리 디바이스 레벨들은 단일 기판 위에 형성된다. 선택적으로, 모놀리식 3차원 메모리 어레이는 또한 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층들을 가질 수 있다. 비-제한적인 예로서, 기판은 실리콘과 같은 반도체 재료를 포함할 수 있다. 모놀리식 3차원 어레이에서, 어레이의 각각의 메모리 디바이스 레벨들로 구성되는 층들이 어레이의 기반 메모리 디바이스 레벨들의 층들 상에 통상적으로 형성된다. 그러나, 모놀리식 3차원 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들은 공유되거나 또는 메모리 디바이스 레벨들 사이에 중재층들을 가질 수 있다.
2차원 어레이들은 별도로 형성되고, 이후 함께 패키지화되어 메모리의 다수의 층들을 가지는 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비-모놀리식 적층된 메모리들은 별도의 기판들 상에 메모리 레벨들을 형성하고, 이후 서로의 위에 메모리 레벨들을 적층시킴으로써 구성될 수 있다. 예시하자면, 메모리 디바이스 레벨들 각각은 메모리 어레이들을 형성하기 위해 메모리 디바이스 레벨들을 적층시키기 이전에 대응하는 기판을 얇게 하거나 제거되도록 할 수 있다. 메모리 디바이스 레벨들 각각이 별도의 기판들 위에 초기에 형성되기 때문에, 결과적인 메모리 어레이들은 모놀리식 3차원 메모리 어레이들이 아니다. 또한, 다수의 2차원 메모리 어레이들 또는 3차원 메모리 어레이들(모놀리식 또는 비-모놀리식)은 별도의 칩들 상에 형성되고, 이후 함께 패키지화되어 적층된-칩 메모리 디바이스를 형성할 수 있다.
일부 구현예들에서, 메모리(104)는 실리콘 기판 위에 배치된 활성 영역을 가지는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성되는 3차원(3D) 메모리 구성을 가지는 비-휘발성 메모리이다. 메모리 셀의 활성 영역은 메모리 셀의 전하 트랩 부분에 의해 전도성으로 조절(throttle)되는 메모리 셀의 영역일 수 있다. 데이터 저장 디바이스(102) 및/또는 호스트 디바이스(130)는 메모리 셀들의 동작과 연관된, 예시적인, 비-제한적 예로서, 판독/기록 회로부와 같은 회로부를 포함할 수 있다.
연관된 회로부는 메모리 엘리먼트들의 동작을 위해 그리고 메모리 엘리먼트들과의 통신을 위해 통상적으로 사용된다. 비-제한적 예들로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 수행하도록 메모리 엘리먼트들을 제어하고 구동하기 위한 회로부를 가질 수 있다. 연관된 회로부는 메모리 엘리먼트들과 동일한 기판 상에 그리고/또는 별도의 기판 상에 존재할 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기는 별도의 제어기 칩 상에 그리고/또는 메모리 엘리먼트들과 동일한 기판 상에 위치될 수 있다.
본 기술분야의 통상의 기술자는, 이 개시내용이 기술된 2차원 및 3차원 구조들에 제한되는 것이 아니라, 본원에 기술된 바와 같은 그리고 본 기술분야의 통상의 기술자에 의해 이해되는 바와 같은 개시내용의 사상 및 범위 내의 모든 관련된 메모리 구조체들을 커버한다는 것을 인지할 것이다.
개시내용의 요약서는 그것이 청구항들의 범위 또는 의미를 해석하거나 제한하기 위해 사용되지 않을 것이라는 이해를 가지고 제출된다. 추가로, 앞의 상세한 설명에서, 다양한 특징들은 개시내용의 개요화의 목적으로 함께 그룹화되거나 단일 실시예에서 기술될 수 있다. 이 개시내용은 청구되는 실시예들이 각각의 청구항에서 명백하게 인용되는 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되지 않아야 한다. 오히려, 후속하는 청구항들이 반영하는 바와 같이, 발명 대상은 개시되는 실시예들 중 임의의 것의 특징들 모두보다 더 적은 것에 관한 것일 수 있다.
본원에 기술되는 실시예들의 예시들은 다양한 실시예들의 일반적 이해를 제공하도록 의도된다. 다른 실시예들이 개시내용으로부터 이용되고 유도될 수 있으며, 따라서, 구조적 및 논리적 치환들 및 변경들이 개시내용의 범위로부터의 이탈 없이 이루어질 수 있다. 이 개시내용은 다양한 실시예들의 임의의 그리고 모든 후속하는 조정들 또는 변형들을 커버하도록 의도된다.
위에 개시된 발명 대상은 제한적인 것이 아니라 예시적인 것으로 간주되어야 하며, 첨부되는 청구항들은 모든 이러한 수정들, 개선안들, 및 다른 실시예들을 커버하도록 의도되며, 이는 본 개시내용의 범위 내에 든다. 따라서, 법에 의해 허용되는 최대 범위까지, 본 개시내용의 범위는 후속하는 청구항들 및 그 등가물들의 가장 넓은 허용가능한 해석에 의해 결정되어야 하며, 이전의 상세한 설명에 의해 한정되거나 제한되지 않을 것이다.

Claims (20)

  1. 데이터 저장 디바이스로서,
    제1 칩 스택 - 상기 제1 칩 스택은
    3차원(3D) 메모리 구성으로 배열되는 제1 복수의 저장 엘리먼트들을 포함하는 제1 메모리 다이;
    상기 제1 메모리 다이와 제1 제어기 다이의 인접한 표면들 사이의 제1 복수의 전기적 콘택트들로 형성되는 제1 버스를 통해 상기 제1 메모리 다이에 커플링되는 상기 제1 제어기 다이; 및
    상기 제1 버스와 커플링되고, 판독 회로부, 기록 회로부, 제어 회로부 중 적어도 하나에 대응하는 지원 회로부를 갖는 다이를 포함함 -;
    제2 칩 스택 - 상기 제2 칩 스택은
    3D 메모리 구성으로 배열되는 제2 복수의 저장 엘리먼트들을 포함하는 제2 메모리 다이; 및
    상기 제2 메모리 다이와 제2 제어기 다이의 인접한 표면들 사이의 제2 복수의 전기적 콘택트들로 형성되는 제2 버스를 통해 상기 제2 메모리 다이에 커플링되는 상기 제2 제어기 다이를 포함함 - ; 및
    제1 표면을 가지는 기판
    을 포함하고, 상기 제1 칩 스택과 상기 제2 칩 스택은 상기 제1 표면에서 상기 기판에 커플링되고, 상기 기판은:
    상기 제1 표면의 반대쪽의 제2 표면; 및
    상기 제2 표면에 있는 제3 복수의 전기적 콘택트들
    을 포함하고, 상기 제3 복수의 전기적 콘택트들은 상기 제1 칩 스택, 상기 제2 칩 스택, 또는 둘 모두에 전기적으로 커플링되는, 데이터 저장 디바이스.
  2. 제1항에 있어서,
    상기 기판은 실리콘 기판과, 상기 제1 칩 스택과 상기 제2 칩 스택 사이의 데이터 통신들을 가능하게 하도록 구성되는 상호접속 회로부(circuitry)를 포함하는, 데이터 저장 디바이스.
  3. 제1항에 있어서,
    상기 제1 제어기 다이는 상기 제1 메모리 다이에 저장될 제1 데이터를 수신하고, 상기 제1 데이터를 나타내는 제1 코드워드를 생성하고 ― 상기 제1 코드워드는 제1 비트수를 가짐 ― , 상기 제1 코드워드를 상기 제1 복수의 저장 엘리먼트들에 기록하도록 구성되고, 상기 제1 복수의 전기적 콘택트들은 적어도 상기 제1 코드워드의 제1 비트수만큼 많은 콘택트들을 포함하는, 데이터 저장 디바이스.
  4. 제3항에 있어서,
    상기 제2 제어기 다이는 상기 제2 메모리 다이에 저장될 제2 데이터를 수신하고, 상기 제2 데이터를 나타내는 제2 코드워드를 생성하고 ― 상기 제2 코드워드는 제2 비트수를 가짐 ― , 상기 제2 코드워드를 상기 제2 복수의 저장 엘리먼트들에 기록하도록 구성되고, 상기 제2 복수의 전기적 콘택트들은 적어도 상기 제2 코드워드의 제2 비트수만큼 많은 콘택트들을 포함하는, 데이터 저장 디바이스.
  5. 제4항에 있어서,
    상기 제1 비트수는 상기 제2 비트수와는 상이한, 데이터 저장 디바이스.
  6. 제1항에 있어서,
    상기 제1 복수의 저장 엘리먼트들은 비휘발성 저장 엘리먼트들을 포함하고, 상기 제2 복수의 저장 엘리먼트들은 휘발성 저장 엘리먼트들을 포함하는, 데이터 저장 디바이스.
  7. 제1항에 있어서,
    상기 제1 칩 스택은 제3 메모리 다이를 더 포함하고, 상기 제3 메모리 다이는 3차원(3D) 메모리 구성으로 배열되는 제3 복수의 저장 엘리먼트들을 포함하는, 데이터 저장 디바이스.
  8. 제7항에 있어서,
    상기 제1 메모리 다이는 복수의 스루 비아들을 포함하고, 상기 제1 제어기 다이는 상기 복수의 스루 비아들에 의해 상기 제3 메모리 다이에 커플링되고, 상기 제3 메모리 다이는 상기 제3 메모리 다이와 상기 제1 메모리 다이의 인접한 표면들 사이의 제4 복수의 전기적 콘택트들에 의해 상기 복수의 스루 비아들에 커플링되는, 데이터 저장 디바이스.
  9. 제7항에 있어서,
    상기 다이는 제3 제어기 다이를 포함하는, 데이터 저장 디바이스.
  10. 제9항에 있어서,
    상기 제1 제어기 다이는 상기 제1 메모리 다이를 제어하도록 구성되고, 상기 제3 제어기 다이는 상기 제3 메모리 다이를 제어하도록 구성되는, 데이터 저장 디바이스.
  11. 제1항에 있어서,
    상기 다이는 상기 다이의 표면과 상기 제1 제어기 다이의 인접한 표면 사이의 또는 상기 다이의 상기 표면과 상기 제1 메모리 다이의 인접한 표면 사이의 제4 복수의 전기적 콘택트들에 의해 상기 제1 버스에 커플링되는, 데이터 저장 디바이스.
  12. 데이터 저장 디바이스로서,
    기판의 상호접속 회로부를 통해 제2 칩 스택에 커플링되는 제1 칩 스택을 포함하되,
    상기 제1 칩 스택은
    제1 메모리 다이;
    3차원(3D) 메모리 구성으로 배열되는 복수의 저장 엘리먼트들을 포함하는 제2 메모리 다이;
    판독 회로부, 기록 회로부, 추가 메모리 제어 회로부 중 적어도 하나에 대응하는 메모리 지원 회로부를 갖는 다이; 및
    상기 제2 메모리 다이의 인접한 표면들과 제1 제어기 다이 사이의 제1 복수의 전기적 콘택트들을 포함하는 버스를 통해 상기 제2 메모리 다이에 커플링되는 상기 제1 제어기 다이를 포함하고,
    상기 제1 제어기 다이는
    상기 제2 메모리 다이에 저장될 데이터를 수신하고;
    상기 데이터를 나타내는 코드워드를 생성하고;
    상기 제1 복수의 전기적 콘택트들을 통해 상기 제2 메모리 다이로 상기 코드워드를 나타내는 신호들을 병렬로 송신하도록 구성되는,
    데이터 저장 디바이스.
  13. 제12항에 있어서,
    상기 다이는 상기 다이의 표면과 상기 제1 제어기 다이의 인접한 표면 사이의 또는 상기 다이의 상기 표면과 상기 제2 메모리 다이의 인접한 표면 사이의 제2 복수의 전기적 콘택트들에 의해 상기 버스에 커플링되는, 데이터 저장 디바이스.
  14. 제12항에 있어서,
    상기 제2 칩 스택은 제3 메모리 다이와 상기 제3 메모리 다이의 3차원(3D) 메모리 구성의 저장 엘리먼트들을 제어하도록 구성되는 제2 제어기 다이를 포함하는, 데이터 저장 디바이스.
  15. 방법으로서,
    실리콘 기판과, 제1 칩 스택 및 제2 칩 스택과 커플링되는 상호 접속 회로부를 포함하는 데이터 저장 디바이스에서,
    상기 제1 칩 스택은
    3차원(3D) 메모리 구성으로 배열되는 복수의 저장 엘리먼트들을 포함하는 제1 메모리 다이, 및 상기 제1 메모리 다이와 제1 제어기 다이의 인접한 표면들 사이의 제1 복수의 전기적 콘택트들을 포함하는 제1 버스를 통해 상기 제1 메모리 다이에 커플링되는 상기 제1 제어기 다이; 및
    판독 회로부, 기록 회로부, 제어 회로부 중 적어도 하나에 대응하는 메모리 지원 회로부를 갖는 다이를 포함하고,
    상기 제1 제어기 다이에서, 상기 제1 메모리 다이에 저장될 제1 데이터를 수신하는 단계;
    상기 제1 제어기 다이에서, 상기 제1 데이터를 나타내는 제1 코드워드를 생성하는 단계 ― 상기 제1 코드워드는 제1 비트수를 포함함 ― ; 및
    상기 제1 복수의 전기적 콘택트들을 통해 상기 제1 제어기 다이로부터 상기 제1 메모리 다이로 신호들을 송신하는 단계
    를 포함하고, 상기 제1 복수의 전기적 콘택트들은 적어도 상기 제1 코드워드의 제1 비트수만큼 많은 전기적 콘택트들을 포함하고, 상기 제1 코드워드를 나타내는 신호들은 상기 제1 제어기 다이로부터 상기 제1 메모리 다이로 병렬로 송신되는, 방법.
  16. 제15항에 있어서,
    상기 제1 칩 스택은 상기 실리콘 기판의 제1 표면에 커플링되고, 상기 실리콘 기판은 상기 제1 표면의 반대쪽인 상기 실리콘 기판의 제2 표면에서 제2 복수의 전기적 콘택트들을 포함하고, 상기 제1 데이터는 상기 제2 복수의 전기적 콘택트들에 커플링되는 호스트 디바이스로부터 수신되고, 상기 제1 코드워드를 나타내는 신호들은 상기 데이터 저장 디바이스의 클록의 또는 상기 호스트 디바이스의 프로세서의 클록의 단일 클록 사이클 동안 송신되는, 방법.
  17. 제15항에 있어서,
    상기 데이터 저장 디바이스는 3D 메모리 구성으로 배열되는 제2 복수의 저장 엘리먼트들을 포함하는 제2 메모리 다이, 및 상기 제2 메모리 다이와 제2 제어기 다이의 인접한 표면들 사이의 제3 복수의 전기적 콘택트들로 형성되는 제2 버스를 통해 상기 제2 메모리 다이에 커플링되는 상기 제2 제어기 다이를 더 포함하는, 방법.
  18. 제17항에 있어서,
    상기 제2 제어기 다이에서, 상기 제2 메모리 다이에 저장될 제2 데이터를 수신하는 단계;
    상기 제2 제어기 다이에서, 상기 제2 데이터를 나타내는 제2 코드워드를 생성하는 단계 ― 상기 제2 코드워드는 제2 비트수를 포함함 ― ; 및
    상기 제3 복수의 전기적 콘택트들을 통해 상기 제2 제어기 다이로부터 상기 제2 메모리 다이로 신호들을 송신하는 단계
    를 더 포함하고, 상기 제3 복수의 전기적 콘택트들은 적어도 상기 제2 코드워드의 제2 비트수만큼 많은 전기적 콘택트들을 포함하고, 상기 제2 코드워드를 나타내는 신호들은 상기 제2 제어기 다이로부터 상기 제2 메모리 다이로 병렬로 송신되는, 방법.
  19. 제18항에 있어서,
    상기 제1 비트수는 상기 제2 비트수와는 상이한, 방법.
  20. 제17항에 있어서,
    상기 다이는 상기 다이의 표면과 상기 제1 제어기 다이의 인접한 표면 사이의 또는 상기 다이의 상기 표면과 상기 제1 메모리 다이의 인접한 표면 사이의 제4 복수의 전기적 콘택트들에 의해 상기 제1 버스에 커플링되는, 방법.
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