KR102670831B1 - 광차단층을 구비한 디지털 엑스레이 검출장치 및 그 제조방법 - Google Patents
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Abstract
본 발명의 디지털 엑스레이 검출장치에서는 기판상에 일체화된 금속층으로 이루어진 광차단층 및 포토컨덕터의 제1전극이 배치되고 광차단층 및 제1전극이 배치된 기판위에 적층된 버퍼층이 배치되며, 광차단층 상부에는 박막트랜지스터가 배치되는데, 상기 박막트랜지스터의 소스전극은 층간절연층에 형성된 컨택홀을 통해 박막트랜지스터의 산화물반도체층 및 제1전극에 접속된다.
Description
본 발명은 디지털 엑스레이 검출장치 및 그 제조방법에 관한 것으로, 특히 광차단층과 포토컨덕터의 전극이 일체로 형성된 디지털 엑스레이 검출장치 및 그 제조방법에 관한 것이다.
엑스레이(X-Ray)는 단파장으로 피사체를 쉽게 투과할 수 있으며, 피사체 내부의 밀도에 따라 엑스레이의 투과량이 결정된다. 따라서, 투과되는 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있게 된다.
일반적으로, 의료용 등에 광범위하게 사용되고 있는 필름인화방식의 엑스레이 촬영법은 필름 촬영후 인화과정을 거쳐야 하기 때문에 일정시간이 흐른 후 그 결과물을 인지할 수 있다는 단점이 존재하였으며, 촬영후 필름의 보관 및 보존에 있어서 많은 문제점이 있었다.
이러한 문제를 해결하기 위해, 근래 디지털데이터를 이용한 디지털 엑스레이 검출장치(DXD;Digital X-ray Detector)가 제안되고 있다. 종래의 아날로그 엑스레이 검출장치에서는 별도의 필름을 구비하여 피사체를 촬영한 후 촬영된 필름을 인화지에 전사하는데 반해, 디지털 엑스레이 검출장치에서는 별도의 필름과 인화지를 사용하지 않고 피사체의 내부 구조를 표시한다. 즉, 디지털 엑스레이 검출장치에서는 피사체를 투과하는 엑스레이를 가시광선영역의 광으로 변환시킨 후, 변환된 가시광선영역의 광을 전자신호로 변환시키고 전자신호를 다시 영상신호를 변환하여 피사체의 내부 구조를 표시한다.
따라서, 디지털 엑스레이 검출장치에서는 피사체를 표시하기 위해, 엑스레이를 가시광선영역의 광으로 변환시키는 구성, 가시광선영역의 광을 전자신호로 변환시키는 구성, 전자신호를 영상신호로 변환시키는 구성이 필요하게 되므로, 디지털 엑스레이검출장치의 구조가 복잡하고 제조공정이 복잡하게 된다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 광차단층과 포토컨덕터의 제1전극을 일체화된 층으로 형성함으로써 제조공정을 단순화할 수 있는 디지털 엑스레이 검출장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 디지털 엑스레이 검출장치는 기판상에 일체화된 금속층으로 이루어진 광차단층 및 제1전극이 배치되며, 상기 광차단층 및 제1전극이 배치된 기판위에 적층된 버퍼층이 배치된다. 또한, 상기 광차단층 상부에는 박막트랜지스터가 배치되는데, 상기 박막트랜지스터의 소스전극 및 드레인전극은 층간절연층에 형성된 제1컨택홀을 통해 박막트랜지스터의 산화물반도체층에 접속된다.
광감지화소의 제1전극 상부에는 PIN다이오드 및 제2전극이 배치되어 포토컨덕터를 형성한다. 상기 소스전극은 버퍼층 및 층간절연층에 형성된 제2컨택홀을 통해 제2전극과 접속되며, PIN다이오드 및 제2전극은 층간절연층 및 버퍼층에 형성된 제3컨택홀 내부의 제1전극 위에 배치된다.
상기 PIN다이오드는 P형 반도체층, 진성반도체층, N형반도체층으로 구성되며, 이때 PIN다이오드의 반도체층은 비정질실리콘, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge으로 이루어진 일군으로부터 선택된 물질로 구성된다.
포토컨덕터 위에는 게이트라인 또는 데이터라인과 평행하게 복수개 배치된 바이어스라인이 배치되고 그 위에 신틸레이터가 배치된다.
또한, 본 발명에 따른 디지털 엑스레이 검출장치 제조방법에서는 광감지화소의 버퍼층 위에 금속을 적층하고 식각하여 일체화된 광차단층 및 제1전극을 형성하며, 버퍼층과 박막트랜지스터의 층간절연층을 선택적으로 식각하여 박막트랜지스터의 소스전극 및 드레인전극을 광차단층에 접속시킴과 동시에 소스전극을 제1전극에 접속시킨다.
본 발명에서는 복수의 광감지화소에서 입력되는 엑스레이를 전기신호를 변환하여 출력하고 출력된 검출신호를 리드아웃함으로써 피사체를 투과한 엑스레이를 판독할 수 있게 된다. 따라서, 종래의 아날로그 엑스레이 검출장치에 비해, 별도의 필름과 인화지가 필요없게 될 뿐만 아니라 촬영후 필름의 보관 및 보존이 필요없게 되며, 촬영된 엑스레이의 검출신호를 실시간으로 리드아웃할 수 있게 되어, 신속한 피사체 내부구조의 검사가 가능하게 된다.
또한, 본 발명에서는 산화물반도체를 박막트랜지스터의 반도체층으로 사용함으로써, 박막트랜지스터의 크기를 감소시킬 수 있으며, 구동전력을 감소시킬 수 있고 전기이동도를 향상시킬 수 있게 된다. 따라서, 디지털 엑스레이 검출장치의 필팩터(fill factor)를 향상시키고 노이즈를 감소시킬 수 있을 뿐만 아니라 빠른 데이터의 판독에 따라 동영상 엑스레이의 검출이 가능하게 된다.
그리고, 본 발명에서는 광차단층과 포토컨덕터의 제1전극이 일체화된 금속층으로 형성하고 적층되는 절연층의 수를 감소할 수 있게 되어 제조공정을 단순화하고 제조비용을 절감할 수 있게 된다.
더욱이, 본 발명에서는 PIN다이오드에 의한 신틸레이터의 단차를 감소시켜 필름형태의 신틸레이터의 부착시 단차로 인한 신틸레이터의 부착불량을 방지할 수 있게 되며, 단차에 의한 신틸레이터의 광변환효율의 저하를 방지할 수 있게 된다.
도 1은 본 발명에 따른 디지털 엑스레이 검출장치의 구조를 개략적으로 나타내는 평면도.
도 2는 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 구조를 나타내는 평면도.
도 4는 도 3의 I-I'선 단면도.
도 5는 광차단층과 포토컨덕터의 제1전극이 다른 층에 배치된 구조의 디지털 엑스레이 검출장치의 단면도.
도 6a-도 6e는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면.
도 2는 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 구조를 나타내는 평면도.
도 4는 도 3의 I-I'선 단면도.
도 5는 광차단층과 포토컨덕터의 제1전극이 다른 층에 배치된 구조의 디지털 엑스레이 검출장치의 단면도.
도 6a-도 6e는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 본 발명에 따른 디지털 엑스레이 검출장치를 개략적으로 나타내는 도면이고 도 2는 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명에 따른 디지털 엑스레이 검출장치는 엑스레이 검출패널(110)과, 게이트구동부(130), 리드아웃회로부(160), 타이밍제어부(170) 및 바이어스전압 공급부(150)가 포함된다.
상기 검출패널(110)에서는 광원으로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전변환하여 전기적인 검출신호로 출력한다. 상기 검출패널(110)에는 복수의 광감지화소(P)가 배치된다. 이때, 상기 광감지화소(P)는 수평방향으로 배열된 복수의 게이트라인(GL)과 수직방향으로 배열된 복수의 데이터라인(DL)에 의해 정의된다.
상기 광감지화소(P)는 입력되는 엑스레이를 감지하여 전기적인 신호를 출력한다. 도 2에 도시된 바와 같이, 각각의 광감지화소(P)는 엑스레이를 감지하여 검출전압과 같은 전기신호로 변환하는 포토컨덕터(PC)와, 포토컨덕터(PC)에 의해 변환된 검출전압을 충전하는 커패시터(Cst)와, 게이트신호가 인가됨에 따라 구동하여 커패시터(Cst)에 저장된 검출전압과 같은 전기신호를 외부로 전달하는 박막트랜지스터(TFT)를 포함한다.
상기 포토컨덕터(PC)는 엑스레이 발생장치로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질로 구성된다. 상기 포토컨덕터(PC)는 예를 들어 a-Se, HgI2,CdTe, PbO, PbI2, BiI3, GaAs, Ge 등으로 구성될 수 있다.
상기 커패시터(Cst)는 포토컨덕터(PC)에 의해 변환된 전기적인 신호를 충전한다. 상기 커패시터(Cst)는 박막트랜지스터(TFT)의 소스전극에 일단이 연결되고 바이어스라인(VL)에 타단이 연결된다. 상기 박막트랜지스터(TFT)는 주사신호를 인가하는 게이트라인(GL)에 게이트전극이 연결되고 검출신호를 전달하는 데이터라인(DL)에 드레인전극이 연결되며 커패시터(Cst)의 일단에 소스전극이 연결된다.
상기 게이트구동부(130)는 게이트라인(GL)을 통해 게이트온 전압레벨을 갖는 게이트신호를 순차적으로 출력한다. 이때, 상기 게이트온 전압레벨은 광감지화소(P)의 박막트랜지스터를 턴-온(turn-on)할 수 있는 전압레벨로서, 상기 광감지화소(P)의 박막트랜지스터가 상기 게이트신호에 응답하여 동작한다.
상기 게이트구동부(130)는 집적회로(IC) 형태로 형성되어 검출패널(110) 위에 직접 실장되거나 상기 검출패널(110)에 접속되는 외부기판(예를 들면, FPC(Flexible Printed Circuit Board)상에 실장될 수도 있지만, 트랜지스터와 같은 각종 소자가 포토공정을 통해 GIP(Gate In Panel) 형태로 검출패널(110) 상에 직접 적층되어 형성될 수도 있다.
바이어스전압 공급부(150)는 바이어스라인(VL)을 통해 광감지화소(P)에 바이어스전압 또는 역바이어스전압을 공급한다. 이때, 상기 바이어스라인(VL)은 접지전압(또는 공통전압)에 대응되는 전압이 공급된다.
리드아웃 회로부(160)는 게이트신호에 응답하여 턴-온된 박막트랜지스터(TFT)로부터 출력되는 검출신호를 리드아웃한다. 상기 박막트랜지스터(TFT)가 턴-온됨에 따라 커패시터(Cst)에 저장된 검출신호가 상기 박막트랜지스터(TFT) 및 데이터라인(DL)을 통해 리드아웃 회로부(160)로 입력된다.
상기 리드아웃 회로부(160)는 오프셋이미지를 리드아웃하는 오프셋 리드아웃구간과, 엑스레이노광 후 광감지화소(P)로부터 출력되는 검출신호를 리드아웃하는 엑스레이 리드아웃구간으로 구성된다. 상기 리드아웃 회로부(160)는 신호검출부 및 멀티플렉서 등을 포함할 수 있다. 또한, 상기 신호검출부는 데이터라인(DL)과 일대일 대응하는 복수의 증폭회로부를 포함하고, 각각의 증폭회로부는 증폭기, 커패시터 및 리셋소자 등을 포함할 수 있다.
상기 타이밍제어부(180)는 제어신호를 생성한 후 출력하여 상기 게이트구동부(130) 및 리드아웃 회로부(160)를 제어한다. 이때, 상기 게이트구동부(130)에 공급되는 제어신호는 개시신호(STV) 및 클럭신호(CPV)을 포함할 수 있으며, 리드아웃 회로부(160)에 공급되는 제어신호는 리드아웃 제어신호(ROC) 및 리드아웃 클럭신호(CLK)를 포함할 수 있다.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소(P)의 구조를 나타내는 도면이다. 상기 광감지화소(P)는 실질적으로 검출패널 내에 세로 및 가로방향을 따라 매트릭스형상으로 n×m(여기서, n,m은 자연수)개가 배열되지만, 도면에서는 설명의 편의를 위해 하나의 광감지화소(P)만을 도시하였다.
도 3에 도시된 바와 같이, 상기 검출패널에는 복수의 게이트라인(GL)과 데이터라인(DL)이 서로 수직으로 배치되어 복수의 광감지화소(P)를 정의하며, 각각의 광감지화소(P)내에는 박막트랜지스터(TFT)가 배치된다.
상기 박막트랜지스터(TFT)는 상기 게이트라인(GL)과 접속되어 외부로부터 게이트신호가 인가되는 게이트전극(211)과, 상기 게이트전극(211)에 게이트신호가 인가됨에 따라 활성화되어 채널층을 형성하는 반도체층(212)과, 상기 데이터라인(DL)에 접속되어 반도체층(212)이 활성화됨에 따라 검출된 커패시터(Cst)에 저장된 검출전압과 같은 전기신호를 외부로 출력하는 소스전극(214) 및 드레인전극(215)으로 구성된다.
상기 박막트랜지스터(TFT)의 하부에는 광차단층(252a)가 배치되어, 외부로부터 박막트랜지스터(TFT)로 광이 조사되어, 광전현상에 의해 박막트랜지스터(TFT)에 누설전류가 발생하여 박막트랜지스터(TFT)의 특성이 저하되는 것을 방지한다.
광감지화소(P) 내에는 포토컨덕터(PC)가 구비된다. 상기 포토컨덕터(PC)는 입사되는 광을 감지하여 검출전압과 같은 전기신호로 변환하는 것으로, 광감지화소(P)의 전체 영역에 걸쳐 형성된다. 상기 포토컨덕터(PC)는 광을 전기신호로 변환할 수만 있다면 어떠한 구성이라도 가능하지만, 본 발명에서는 포토컨턱터(PC)로서 주로 포토다이오드를 사용한다. 다시 말해서, 본 발명에서는 상기 포토컨덕터(PC)로서, P형 반도체층, 진성 반도체층 및 N형 반도체로 이루어진 PIN다이오드(254) 구조의 포토다이오드를 사용한다.
상기 PIN다이오드(254)의 상부 및 하부에는 각각 제1전극(252b) 및 제2전극(256)이 배치되며, 제2전극(256) 위에는 설정된 폭의 바이어스라인(VL)이 배치되어 상기 PIN다이오드(254)에 바이어스전압 또는 역바이어스전압을 인가한다. 이때, 상기 제1전극(252b) 및 제2전극(256)은 실질적으로 PIN다이오드(254)와 동일한 면적으로 형성되어 광감지화소(P)내에 배치되지만, 도면에서는 설명의 편의를 위해 제1전극(252b) 및 제2전극(256), PIN다이오드(254)를 다른 면적으로 도시하였다.
이때, 상기 광차단층(252a) 및 제1전극(252b)은 일체로 형성된다. 즉, 광차단층(252a) 및 제1전극(252b)은 하나의 금속층으로 형성되어 외부로부터 박막트랜지스터(TFT)로 광이 조사되는 것을 차단함과 동시에 포토컨덕터에 의해 발생된 검출신호를 박막트랜지스터(TFT)를 통해 외부로 출력한다.
도면에는 도시하지 않았지만, 상기 제2전극(256)과 바이어스라인(VL) 사이에는 절연층이 구비되며, 컨택홀(264)에 의해 상기 제2전극(256)과 바이어스라인(VL)이 전기적으로 접속되어, 바이어스전압 또는 역바이어스전압이 상기 바이어스라인(VL)을 통해 제2전극(256)으로 인가된다. 상기 바이어스라인(VL)은 세로방향, 즉 데이터라인(DL)과 대략 평행하게 배치되어 세로방향으로 배치된 복수의 광감지화소(P)열에 바이어스전압 또는 역바이어스전압을 인가한다. 이때, 도면에는 도시하지 않았지만, 상기 바이어스라인(VL)은 감광지화소(P)의 복수열 각각에 하나씩 배치된다.
또한, 데이터라인(DL)과 박막트랜지스터(TFT)의 드레인전극(215) 사이에는 금속층(217)이 배치된다. 상기 금속층(217)은 바이어스라인(VL)과 동일층에 형성되어 드레인전극(215) 및 데이터라인(DL)에 형성된 각각 형성된 컨택홀(265,266)를 통해 드레인전극(215)과 데이터라인(DL)을 서로 전기적으로 연결시킨다.
또한, 상기 바이어스라인(VL)은 가로방향, 즉 게이트라인(GL)과 대략 평행하게 배치되어 가로방향으로 배치된 복수의 광감지화소(P) 행에 바이어스전압 또는 역바이어스전압을 인가할 수 있다. 이러한 구성에서도 상기 바이어스라인(VL)은 감광지화소(P)의 복수 행 각각에 하나씩 배치될 수 있다.
다시 말해서, 본 발명의 바이어스라인(VL)은 제2전극(256)에 바이어스전압 또는 역바이어스전압을 인가할 수만 있다면, 특정 배열에 한정되는 것이 아니라 다양한 형태로 배열될 수 있을 것이다.
또한, 도면에는 도시하지 않았지만, 상기 PIN다이오드(254)의 상부에는 신틸레이터(sintillator)가 구비된다. 상기 신틸레이터는 입력되는 엑스레이와 충돌하여 발광함으로써 엑스레이를 가시광선영역의 광으로 변환하여 출력한다.
도면에는 도시하지 않았지만, 검출패널(110)의 외곽영역에는 각각 게이트패드, 데이터패드 및 바이어스패드가 형성되어 검출패널(110)의 게이트라인, 데이터라인 및 바이어스라인을 외부의 게이트구동부(130), 리드아웃회로부(160) 및 바이어스전압 공급부(150)와 전기적으로 접속한다.
상기와 같은 구조의 디지털엑스레이 검출장치에서는 피사체를 투과한 엑스레이가 입사되면, 신틸레이터에서 입력되는 엑스레이를 가시광선영역의 광으로 변환하며 출력하며, 출력된 가시광선영역의 광이 PIN다이오드(254)로 입력된다. 광이 입력됨에 따라 PIN다이오드(254)의 진성반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 상기 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층 및 N형 반도체층에서 수집되어 전류가 발생한다.
게이트신호가 게이트라인(GL)을 통해 박막트랜지스터(TFT)에 인가되어 상기 박막트랜지스터(TFT)가 턴-온되면, PIN다이오드(254)에 발생한 전류가 제1전극(252)에서 상기 박막트랜지스터(TFT)를 통해 검출신호로서 외부로 출력되며, 출력된 검출신호는 리드아웃 회로부(160)로 입력되어 리드아웃된다.
이와 같이, 본 발명에 따른 디지털 엑스레이 검출장치에서는 복수의 광감지화소(P)에서 입력되는 엑스레이를 전기신호를 변환하여 출력하고 출력된 검출신호를 리드아웃함으로써 피사체를 투과한 엑스레이를 판독할 수 있게 된다.
따라서, 종래의 아날로그 엑스레이 검출장치에 비해, 별도의 필름과 인화지가 필요없게 될 뿐만 아니라 촬영후 필름의 보관 및 보존이 필요없게 된다. 또한, 촬영된 엑스레이의 검출신호를 실시간으로 리드아웃할 수 있게 되어, 신속한 피사체 내부구조의 검사가 가능하게 된다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 디지털 엑스레이 검출장치에 대해 좀더 상세히 설명한다.
도 4는 도 3의 I-I'선 단면도로서, 본 발명에 따른 디지털 엑스레이 검출장치의 하나의 광감지화소(P)의 구조를 나타내는 도면이다.
도 4에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 기판(210) 상에는 광차단층(252a) 및 제1전극(252b)이 배치된다. 상기 광차단층(252a) 및 제1전극(252b)은 MoTi으로 구성될 수 있지만, 이러한 특정 금속에 한정되는 것이 아니라 ITO(Indium Zinc Oixde)나 IZO(Indium Zinc Oixde)와 같은 도전물질로 구성될 수도 있다.
상기 광차단층(252a) 및 제1전극(252b)은 실질적으로 일체화된 하나의 도전층으로 형성되지만, 설명의 편의를 위해 이 도전층을 광차단층(252a) 및 제1전극(252b)이라고 칭한다. 따라서, 본 발명에서는 상기 도전층을 광차단층(252a) 및 제1전극(252b)이라고 하지 않고 상기 도전층 전체를 광차단층(252a) 또는 제1전극(252b)이라고 칭할 수 있을 것이다. 따라서, 상기 도전층을 광차단층(252a)라고 하고 이 광차단층(252a)이 포토컨덕터 영역으로 연장된다고 할 수도 있으며, 상기 도전층을 제1전극(252b)이라고 하고 상기 제1전극(252b)이 박막트랜지스터(TFT) 하부 영역으로 연장된다고 할 수도 있을 것이다.
상기 광차단층(252a) 및 제1전극(252b)이 배치된 기판(210) 위에는 버퍼층(221)이 배치되고 그 위에 박막트랜지스터(TFT)가 배치된다. 이때, 박막트랜지스터(TFT)는 광차단층(252a) 상부에 배치된다.
상기 버퍼층(221)은 무기절연물질로 구성되며, 단일층 또는 복수의 층으로 구성될 수 있다.
상기 박막트랜지스터(TFT)는 버퍼층(221) 위에 배치된 반도체층(212)과, 상기 반도체층(212) 위에 배치된 게이트절연층(223)과, 상기 게이트절연층(222) 위에 배치된 게이트전극(211)과, 게이트전극(211)이 형성된 기판(210) 전체에 걸쳐 적층된 층간절연층(223)과, 상기 층간절연층(223) 위에 배치되어 층간절연층(223)에 형성된 제1컨택홀(223a)을 통해 반도체층(212)의 소스영역 및 드레인영역과 접촉하는 소스전극(214) 및 드레인전극(215)으로 구성된다.
상기 반도체층(212)은 IGZO(Indium Gallium Zinc Oxide)와 같은 투명 산화물반도체로 형성할 수 있지만, TiO2, ZnO, WO3, SnO2 등과 같은 산화물반도체를 사용할 수도 있다. 상기 반도체층(212)은 중앙영역의 채널층과 양측면의 도핑층인 소스영역 및 드레인영역으로 이루어져 소스전극(214) 및 드레인전극(215)이 상기 도핑된 소스영역 및 드레인영역과 각각 컨택한다. 상기 게이트전극(211)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있다.
이와 같이, 본 발명에서는 박막트랜지스터(TFT)의 반도체층을 산화물 반도체물질로 형성하므로, 비정질 박막트랜지스터에 비해 박막트랜지스터의 크기를 감소시킬 수 있으며, 구동전력을 감소시킬 수 있고 전기이동도를 향상시킬 수 있게 된다. 따라서, 디지털 엑스레이 검출장치의 필팩터(fill factor)를 향상시키고 노이즈를 감소시킬 수 있을 뿐만 아니라 빠른 데이터의 판독에 따라 동영상 엑스레이의 검출이 가능하게 된다.
상기 게이트절연층(222)은 SiOx 또는 SiNx와 같은 무기절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 이중의 층으로 이루어질 수 있다. 도면에서는 상기 게이트절연층(222)이 게이트전극(211)의 하부에만 배치되지만, 상기 게이트절연층(222)이 기판(210) 전체에 걸쳐 적층될 수도 있다. 상기 소스전극(214) 및 드레인전극(215)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어진다. 상기 층간절연층(223)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 층간절연층(223)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성될 수도 있다.
또한, 상기 버퍼층(221) 및 층간절연층(223)에는 제2컨택홀(223b)이 형성되어 상기 소스전극(214)이 상기 컨택홀(223b)을 통해광차단층(252a) 및 제1전극(252b)과 전기적으로 접속된다.
광차단층(252a)은 박막트랜지스터(TFT) 하부에 배치되어 박막트랜지스터(TFT)로 입사되는 광을 차단한다. 광이 박막트랜지스터(TFT)의 반도체층(212)으로 입사되는 경우, 박막트랜지스터(TFT)에 누설전류가 발생하게 되는데, 이러한 누설전류는 박막트랜지스터(TFT)의 특성을 저하시킨다. 광차단층(252a)은 박막트랜지스터(TFT)의 반도체층을 입사되는 광을 차단하여 상기와 같은 박막트랜지스터(TFT)의 특성저하를 방지한다.
한편, 금속으로 이루어진 광차단층(252a)이 절연층(즉, 버퍼층(221))을 사이에 두고 박막트랜지스터(TFT)의 하부에 배치되는 경우, 상기 광차단층(252a)과 박막트랜지스터(TFT) 사이에는 기생용량이 발생하게 되는데, 이러한 기생용량 역시 박막트랜지스터(TFT)의 특성을 저하시키는 원인이 된다. 본 발명에서는 상기 광차단층(252a)을 소스전극(214)과 전기적으로 접속시킴으로써 광차단층(252a)과 박막트랜지스터(TFT) 사이에 기생용량이 발생하는 것을 제거함으로써, 박막트랜지스터(TFT)의 특성저하를 방지할 수 있게 된다.
상기 제1전극(252b) 상부의 버퍼층(221) 및 층간절연층(223)은 제거되어 상기 제1전극(252b)이 외부로 노출되는 개구부(223c)가 형성되며, 노출된 제1전극(252b) 위에는 PIN다이오드(254) 및 제2전극(256)이 배치된다. 상기 제1전극(252b, PIN다이오드(254) 및 제2전극(252)은 포토컨덕터(PC)를 형성하여 입사되는 광을 전기신호로 변환시킨다.
상기 제2전극(256)은 ITO나 IZO와 같은 투명한 금속산화물로 구성될 수 있다. 또한, 상기 PIN다이오드(254)은 제1전극(252)으로부터 N형 반도체층, 진성반도체층, P형 반도체층이 순차적으로 적층됨으로써 구성된다. 제1전극(252b 및 제2전극(256)에 바이어스전압 또는 역바이어스전압이 인가된 상태에서 광이 조사되면 진성반도체층에서 정공과 전자가 생성되며 정공이 P형 반도체층으로 이동하고 전자는 N형 반도체층으로 이동하여 상기 제1전극(252b)을 통해 전류가 출력된다.
상기 반도체층으로는 비정질실리콘(a-Si)을 주로 사용하지만, 이러한 물질에 한정되는 것이 아니라 HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 과 같은 다양한 반도체물질이 사용될 수 있다.
상기 포토컨턱터(PC)가 구비된 기판(210) 위에는 제1보호층(226)이 적층된다. 상기 제1보호층(226)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제1보호층(226)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성될 수도 있다.
상기 제1보호층(226)의 상부에는 바이어스라인(VL)이 배치되어 제1보호층(226)에 형성된 제4컨택홀(264)을 통해 제2전극(256)과 전기적으로 접속된다. 또한, 박막트랜지스터(TFT)의 드레인전극(215) 상부의 제1보호층(226)에는 금속층(217)이 배치되어 제1보호층(226)에 형성된 제5컨택홀(265) 및 제6컨택홀(266)을 통해 드레인전극(215) 및 데이터라인(LD)과 전기적으로 접속된다..
상기 바이어스라인(VL)은 바이어스전압 공급부(150)와 접속되어 PIN다이오드(254)에 바이어스전압 또는 역바이어스전압을 인가한다. 이때, 상기 바이어스라인(VL)은 Cr, Mo, Ta, Cu, Ti, Al과 이들의 합금과 같이 전도성이 좋은 금속으로 구성될 수 있다.
상기 금속층(217)은 드레인전극(215) 및 데이터라인(DL)과 전기적으로 접속되어 데이터라인(DL)을 박막트랜지스터(TT)의 드레인전극(215)과 전기적으로 접속시켜, 포토컨덕터(PC)에서 검출된 신호를 박막트랜지스터(TFT) 및 데이터라인(DL)을 통해 외부로 출력한다. 이때, 상기 금속층(217)은 바이어스라인(VL)과 동일한 금속으로 동일한 공정에 의해 형성될 수 있다
상기 바이어스라인(VL)이 배치된 제1보호층(226) 위에는 제2보호층(227)이 구비되며, 그 위에 신틸레이터(270)가 배치된다.
상기 제2보호층(227)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제2보호층(227)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성할 수도 있다.
신틸레이터(270)는 피사체를 투과한 엑스레이를 가시광선대역의 광으로 변환시킨다. 상기 신틸레이터(270)는 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물로 형성되거나, 가돌리늄(gadolinium)이나 황산화물(GOS) 등의 산화물계 화합물로 형성될 수 있다.
또한, 상기 신틸레이터(270)는 필름형태로 구성되어 기판(210) 상에 직접 부착하여 형성할 수도 있고 신틸레이터물질을 기판(210)상에 직접 적층하여 형성할 수도 있다.
상술한 바와 같이, 본 발명에 따른 디지털 엑스레이 검출장치에서는 박막트랜지스터(TFT)에 광이 조사되는 것을 차단하는 광차단층(252a) 및 포토컨덕터(PC)의 제1전극(252b)이 일체화된 하나의 금속층으로 구성되며, 포토컨덕터(PC)가 버퍼층(221) 및 층간절연층(223)이 제거된 영역에 형성되므로, 포토컨덕터가 배치되는 영역의 두께를 감소시켜 신틸레이터와 박막트랜지스터 상부 영역의 단차를 감소시킬 수 있게 되는데, 이를 좀더 상세히 설명하면 다음과 같다.
도 5는 광차단층(252a) 및 포토컨덕터(PC)의 제1전극(252b)이 별개로 형성된 구조의 디지털 엑스레이 검출장치의 구조를 나타내는 도면이다.
도 5에 도시된 바와 같이, 이 구조의 디지털 엑스레이 검출장치에서는 광차단층(252a)은 박막트랜지스터(TFT) 하부의 기판(210)상에 배치된다. 또한, 이 구조에서는 층간절연층(223) 위에 별도의 절연층(225)를 형성한 후, 상기 절연층(225) 위에 제1전극(252b)을 배치한다. 이때, 상기 제1전극(252b)은 절연층(225)에 형성된 컨택홀을 통해 박막트랜지스터(TFT)의 소스전극(214)과 전기적으로 접속된다.
이와 같이, 본 발명의 디지털 엑스레이 검출장치와 도 5에 도시된 디지털 엑스레이 검출장치 사이에는 다음과 같은 구조적인 차이가 존재한다.
첫째, 본 발명에서는 광차단층(252a) 및 제1전극(252b)이 일체화된 금속층으로 형성되는데 반해, 도 5에 개시된 구조에서는 광차단층(252a) 및 제1전극(252b)의 별개의 금속으로 형성된다. 따라서, 도 5에 개시된 구조에 비해, 본 발명에 따른 디지털 엑스레이 검출장치에서는 별도의 제1전극(252b)을 형성하기 위한 마스크공정이 필요없게 되어 디지털 엑스레이 검출장치의 제조공정을 단순화할 수 있게 된다.
둘째, 본 발명에서는 광차단층(252a) 및 제1전극(252b)이 일체화된 동일 금속층으로 형성됨과 동시에 박막트랜지스터(TFT)의 소스전극(214)과 전기적으로 접속되는 반면에, 도 5에 개시된 구조에서는 별도의 절연층(225)을 형성하고 제1전극(252b)과 박막트랜지스터(TFT)의 소스전극(214)을 상기 절연층(225)에 형성된 컨택홀을 통해 접속된다. 따라서, 본 발명에 비해, 도 5에 도시된 구조에서는 절연층(225)을 추가로 형성해야만 될 뿐만 아니라 절연층(225)에 컨택홀을 형성하는 공정이 추가되므로, 본 발명에 비해 디지털 엑스레이 검출장치의 구조가 복잡해지고 제조공정이 복잡해진다.
셋째, 본 발명의 디지털 엑스레이 검출장치는 도 5에 도시된 구조의 디지털 엑스레이 검출장치에 비해, 신틸레이터(270)의 단차를 감소시켜 필름형태의 신틸레이터(270)의 부착시 단차로 인해 신틸레이터(270)의 부착불량을 방지할 수 있게 된다.
도 5에 도시된 구조의 디지털 엑스레이 검출장치에서는 포토컨덕터(PC)가 버퍼층(221), 층간절연층(223), 절연층(225) 위에 배치되는데, 이때 포토컨덕터의 PIN다이오드(254)는 약 1㎛의 두꺼운 두께로 형성된다. 반면에, 상기 포토컨덕터(PC)가 배치되지 않는 박막트랜지스터 상부에는 구조물이 배치되지 않는다. 따라서, 절연층(225) 위에는 상기 PIN다이오드(254)에 의한 높은 단차가 발생하게 된다.
신틸레이터(270)를 포토컨덕터의 상부에 배치할 때, 상기 신틸레이터(270)는 포토컨덕터의 상부의 제2보호층(227)에 직접 접촉하는데 반해, PIN다이오드(254)의 단차로 인해 박막트랜지스터 상부의 제2보호층(227)과는 접촉하지 않고 일정 거리(t2) 이격되어 배치된다. 그 결과, 예를 들어 필름형태의 신틸레이터(270)의 부착시, 단차로 인해 부착에 불량이 발생할 수 있게 된다. 또한, 단차로 인해 신틸레이터(270)에도 단차가 발생하게 되는데, 이러한 신틸레이터(270)의 단차는 엑스레이의 조사시 엑스레이흡수를 저하시켜 신틸레이터(270)의 광변환효율을 저하시킬 수 있게 된다.
그러나, 도 5에 도시된 바와 같이, 본 발명에서는 버퍼층(221)과 층간절연층(223)을 식각하여 기판(210)을 노출시킨 후, 노출된 기판(210) 상에 제1전극(252b), PIN 다이오드(254) 및 제2전극(256)로 구성된 포토컨덕터(PC)을 배치하므로, PIN다이오드(254)에 의한 단차를 버퍼층(221) 및 층간절연층(223)의 두께만큼 감소시킬 수 있게 된다.
이와 같이, 본 발명에서는 제2보호층(227)과 신틸레이터(270) 사이의 간격(t1)이 감소함에 따라 신틸레이터(270)의 부착시 접착불량을 방지할 수 있을 뿐만 아니라 단차에 의한 신틸레이터(270)의 광변환효율이 저하되는 것을 방지할 수 있게 된다.
이하에서는 상기와 같은 구조의 디지털 엑스레이 검출장치의 제조공정을 첨부한 도면을 참조하여 상세히 설명한다.
도 6a-도 6e는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면이다.
우선, 도 6a에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 기판(210) 위에 MoTi와 같은 금속을 스퍼터링법에 의해 적층하고 식각하여 일체호된 층으로 이루어진 광차단층(252a) 및 제1전극(252b)를 형성한다. 이때, 상기 광차단층(252a) 및 제1전극(252b)는 MoTi에 한정되는 것이 아니라 ITO나 IZO와 같은 금속산화물로 구성될 수도 있다. 이어서, 상기 기판(210) 사에 무기절연물질을 CVD(Chemical Vapor Deposition)법에 의해 적층하여 기판(210) 상에 버퍼층(221)을 형성한다.
그 후, 도 6b에 도시된 바와 같이, 상기 버퍼층(221) 위에 IGZO, TiO2, ZnO, WO3, SnO2 등과 같은 산화물반도체를 CVD법에 의해 적층하고 에칭하여 반도체층(112)을 형성한 후, 상기 반도체층(112)이 형성된 기판(210) 위에 SiOx나 SiNx와 같은 무기절연물질을 CVD법에 의해 적층하고 에칭하여 게이트절연층(222)을 형성한다. 이어서, 상기 게이트절연층(222)을 포함한 기판(210) 상에 Cr, Mo, Ta, Cu, Ti, Al과 같은 금속 또는 이들의 합금을 스퍼터링(sputtering)법에 의해 적층하고 에칭하여 상기 게이트절연층(222) 위에 게이트전극(211)을 형성한다. 이때, 금속 또는 합금을 복수의 층으로 적층하고 에칭하여 상기 게이트전극(211)을 복수의 층으로 형성할 수도 있다.
한편, 상기 게이트절연층(222)과 게이트전극(211)은 하나의 공정으로형성할 수도 있고 별개의 공정으로 형성할 수도 있다. 즉, 절연층과 금속층을 연속 적층하고 포토마스크에 의해 금속층을 웨트에칭에 의해 식각하여 게이트전극(211)을 형성한 후 상기 게이트전극(211)을 마스크층으로 사용하여 상기 절연층을 드라이에칭함으로써 게이트절연층(221)을 형성할 수도 있으며, 에칭에 의해 설정된 폭의 게이트절연층(222)을 우선 형성하고 그 위에 별개의 공정에 의해 게이트전극(211)을 형성할 수도 있다.
이어서, 기판(210) 전체에 걸쳐서 유기절연물질, 유기절연물질/무기절연물질 또는 무기절연물질/유기절연물질/무기절연물질을 적층하여 층간절연층(223)을 형성한다.
그 후, 도 6c에 도시된 바와 같이, 상기 층간절연층(223)을 식각하여 반도체층(212)의 소스영역 및 드레인영역을 노출시키는 제1컨택홀(223a)을 형성하고, 상기 버퍼층(221)과 층간절연층(223)을 식각하여 제1전극(252b)이 외부로 노출되는 제2컨택홀(223b) 및 제3컨택홀(223c)을 형성한다. 이때, 상기 제1컨택홀(223a)과 제2컨택홀(223b) 및 제3컨택홀(223c)의 형성은 식각가스에 의한 건식식각방법에 의해 이루어지며, 하프톤마스크를 이용하여 버퍼층(221)과 층간절연층(223)을 선택적으로 식각함으로써 제1컨택홀(223a)과 제2컨택홀(223b) 및 제3컨택홀(223c) 이 형성된다.
이어서, 상기 층간절연층(223) 위에 Cr, Mo, Ta, Cu, Ti, Al과 같은 금속 또는 이들의 합금을 스퍼터링법에 의해 적층한 후 식각하여, 제1컨택홀(223a)을 통해 반도체층(212)의 드레인영역과 접속되는 드레인전극(215)과, 제1컨택홀(223a)을 통해 반도체층(212)의 소스영역과 접속되고 제2컨택홀(223b)을 통해 제1전극(252b)과 접속되는 소스전극(214)과, 데이터라인(DL)을 형성한다.
그 후, 도 6d에 도시된 바와 같이, 제3컨택홀(223c)의 제1전극(252b) 위에 N형 분순물이 도핑된 반도체물질, 진성반도체물질, P형 불순물이 도핑된 반도체물질, ITO 및 IZO와 같은 투명도전물질을 적층하고 에칭하여 상기 제1전극(252) 위에 PIN다이오드(254) 및 제2전극(256)을 형성한다. 이때, 상기 반도체물질로는 비정질실리콘(a-Si), HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 등을 사용할 수 있다.
또한, 비정질실리콘(a-Si), HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 등의 반도체물질을 적층하고 N형 불순물을 도핑한 후, 다시 반도체물질을 적층하고 적층된 반도체층의 상부 영역에 P형 불순물을 도핑하여 PIN다이오드(254)를 형성할 수도 있다.
그 후, 6e에 도시된 바와 같이, PIN다이오드(254)가 형성된 기판(210) 상에 SSINx와 같은 무기절연물질을 적층하여 제1보호층(226)를 형성하고, 상기 제1보호층(226)을 에칭하여 제4컨택홀(264), 제5컨택홀(265) 및 제6컨택홀(266)을 형성한다. 이때, 상기 제1보호층(226)은 SiOx와 같은 무기절연물질로 구성될 수도 있고, 유기절연물질/무기절연물질 또는 무기절연물질/유기절연물질/무기절연물질로 구성될 수도 있다.
이어서, 상기 제1보호층(226) 위에 Cr, Mo, Ta, Cu, Ti, Al과 같은 금속 또는 이들의 합금을 적층하고 에칭하여 상기 제1보호층(226) 위에 바이어스라인(VL)과 금속층(217)을 형성한다. 이때, 상기 바이어스라인(VL)은 제4컨택홀(264)을 통해 제2전극(256)과 전기적으로 접속되며, 금속층(217)은 제5컨택홀(265) 및 제6컨택홀(266)을 통해 박막트랜지스터(TFT)의 드레인전극(215)과 데이터라인(DL)과 전기적으로 접속되어, 상기 드레인전극(215)과 데이터라인(DL)을 전기적으로 연결한다.
그 후, 제2전극(256)이 형성된 제1보호층(226) 위에 포토아크릴과 같은 유기절연물질 및/또는 SiOx나 SiNx와 같은 무기절연물질을 적층하여 유기절연층, 유기절연층/무기절연층 또는 무기절연층/유기절연층/무기절연층으로 이루어진 제2보호층(227)을 형성한다.
이어서, 상기 제2보호층(227) 위에 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물이나 가돌리늄(gadolinium)이나 황산화물(GOS) 등의 산화물계 화합물로 이루어진 필름을 부착하거나 할로겐화합물이나 산화물계 화합물을 직접 적층하여 신틸레이트층(270)을 형성함으로써 디지털 엑스레이 검출장치를 완성한다.
또한, 도면에는 도시하지 않았지만, 검출패널의 외곽영역의 제1보호층(226) 및/또는 제2보호층(227)을 일부 영역을 제거하여 게이트패드, 데이터패드, 바이어스패드를 오픈하여, 외부의 게이트구동부(130), 리드아웃회로부(160) 및 바이어스전압 공급부(150)와 전기적으로 접속한다.
상술한 바와 같이, 본 발명에서는 박막트랜지스터로 입사되는 광을 차단하는 광차단층과 포토컨덕터의 제1전극을 일체화된 도전층으로 형성함으로써, 구조가 단순화되고 제조비용을 절감할 수 있는 디지털 엑스레이 검출장치를 제작할 수 있게 된다.
또한, 본 발명에서는 PIN다이오드에 의한 단차를 최소화함으로써, 신틸레이터의 형성시 단차에 의해 신틸레이터의 부착불량이 발생하는 것을 방하나 신틸레이터의 광변환효율이 저하되는 것을 방지할 수 있게 된다.
한편, 상술한 설명에서는 본 발명의 디지털 엑스레이 검출장치를 특정 구조로 한정하여 설명하고 있지만, 본 발명이 이러한 특정 구조에 한정되는 것은 아니다. 상술한 디지털 엑스레이 검출장치의 구조는 설명의 편의를 위해 예시된 것으로 본 발명을 한정하는 것은 아니다. 본 발명의 가장 중요한 특징은 광차단층과 포토컨덕터의 제1전극을 일체화된 층으로 형성하는 것이므로, 이러한 일체화된 광차단층과 포토컨덕터의 제1전극을 포함하는 현재 알려진 모든 구조의 디지털 엑스레이 검출장치에 본 발명이 적용될 수 있을 것이다.
GL : 게이트라인 DL : 데이터라인
VL : 바이어스라인 211 : 게이트전극
212: 반도체층 213 : 소스전극
214 : 드레인전극 221: 버퍼층
223,224 : 층간절연층 252a : 광차단층
252b: 제1전극 254 : PIN다이오드
256 : 제2전극 270 : 신틸레이터
VL : 바이어스라인 211 : 게이트전극
212: 반도체층 213 : 소스전극
214 : 드레인전극 221: 버퍼층
223,224 : 층간절연층 252a : 광차단층
252b: 제1전극 254 : PIN다이오드
256 : 제2전극 270 : 신틸레이터
Claims (17)
- 게이트라인 및 데이터라인에 의해 정의되는 복수의 광감지화소를 포함하는 기판;
상기 광감지화소의 기판에 배치되며, 일체화된 층으로 이루어진 광차단층 및 제1전극;
광차단층 및 제1전극이 배치된 기판위에 적층된 버퍼층;
상기 광차단층 상부에 배치된 박막트랜지스터;
상기 광감지화소의 제1전극 상부에 배치된 PIN다이오드 및 제2전극; 및
상기 제2전극 상부에 배치된 바이어스라인으로 구성되며,
상기 버퍼층에는 상기 제1전극이 노출되는 개구부가 형성되어 상기 PIN다이오드가 상기 개구부내의 제1전극 위에 배치되는 디지털 엑스레이 검출장치. - 제1항에 있어서, 상기 박막트랜지스터는,
산화물 반도체층;
상기 반도체층 위에 배치된 게이트절연층;
상기 게이트절연층 위에 배치된 게이트전극;
상기 게이트전극이 형성된 기판 위에 배치된 층간절연층;
층간절연층에 형성된 제1컨택홀을 통해 반도체층과 접속되는 소스전극 및 드레인전극을 포함하는 디지털 엑스레이 검출장치. - 제2항에 있어서, 상기 소스전극은 버퍼층 및 층간절연층에 형성된 제2컨택홀을 통해 제1전극과 접속되는 디지털 엑스레이 검출장치.
- 제2항에 있어서, 상기 층간절연층에는 상기 개구부가 형성되며, 상기 PIN다이오드는 층간절연층 및 버퍼층에 형성된 상기 개구부 내부의 상기 제1전극 위에 배치되는 디지털 엑스레이 검출장치.
- 제1항에 있어서, PIN다이오드는 P형 반도체층, 진성반도체층, N형반도체층으로 구성된 디지털 엑스레이 검출장치.
- 제5항에 있어서, 상기 PIN다이오드의 반도체층은 비정질실리콘, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge으로 이루어진 일군으로부터 선택된 물질로 구성된 디지털 엑스레이 검출장치.
- 제1항에 있어서, 상기 바이어스라인은 게이트라인 또는 데이터라인과 평행하게 복수개 배치되는 디지털 엑스레이 검출장치.
- 제1항에 있어서, 상기 제2전극 상부에 배치된 신틸레이터를 추가로 포함하는 디지털 엑스레이 검출장치.
- 복수의 광감지화소를 포함하는 기판을 제공하는 단계;
상기 기판 위에 금속을 적층하고 식각하여 일체화된 광차단층 및 제1전극을 형성하는 단계;
상기 광차단층과 제1전극이 형성된 기판 위에 개구부를 구비하는 버퍼층을 형성하는 단계;
상기 광차단층 위에 박막트랜지스터를 형성하는 단계;
상기 버퍼층의 상기 개구부내의 상기 제1전극 위에 PIN다이오드 및 제2전극을 적층하여 포토컨덕터를 형성하는 단계;
상기 포토컨덕터 위에 바이어스라인을 형성하는 단계로 구성된 디지털 엑스레이 검출장치 제조방법. - 제9항에 있어서, 상기 박막트랜지스터를 형성하는 단계는,
버퍼층 위에 산화물 반도체층을 형성하는 단계;
상기 반도체층 위에 게이트절연층을 형성하는 단계;
상기 게이트절연층 위에 게이트전극을 형성하는 단계;
상기 게이트전극이 형성된 기판 위에 제1컨택홀이 형성된 층간절연층을 형성하는 단계; 및
상기 층간절연층 위에 제1컨택홀을 통해 반도체층과 접속되는 소스전극 및 드레인전극을 형성하는 단계로 구성된 디지털 엑스레이 검출장치 제조방법. - 제10항에 있어서, 상기 소스전극을 형성하는 단계는,
상기 버퍼층과 층간절연층에 제2컨택홀을 형성하는 단계; 및
상기 층간절연층 위에 제2컨택홀을 통해 제1전극과 접속되는 소스전극을 형성하는 단계를 포함하는 디지털 엑스레이 검출장치 제조방법. - 제11항에 있어서, 상기 포토컨덕터를 형성하는 단계는,
상기 버퍼층과 층간절연층에 제3컨택홀을 형성하는 단계; 및
상기 제3컨택홀의 제1전극 위에 PIN다이오드와 제2전극을 형성하는 단계를 포함하는 디지털 엑스레이 검출장치 제조방법. - 제12항에 있어서, 상기 제1컨택홀 내지 제3컨택홀은 동시에 형성되는 디지털 엑스레이 검출장치 제조방법.
- 제9항에 있어서, 상기 포토컨덕터 위에 신틸레이터를 형성하는 단계를 추가로 포함하는 디지털 엑스레이 검출장치 제조방법.
- 제2항에 있어서, 상기 박막트랜지스터 및 상기 제2전극을 덮는 보호층을 더 포함하며,
상기 바이어스라인이 상기 보호층 위에 배치되는 디지털 엑스레이 검출장치. - 제15항에 있어서, 상기 보호층 위에 배치되어 상기 보호층에 형성된 제3컨택홀 및 제4컨택홀을 통해 상기 드레인전극과 상기 데이터라인을 전기적으로 접속하는 금속층을 더 포함하는 디지털 엑스레이 검출장치.
- 제16항에 있어서, 상기 금속층과 상기 바이어스라인은 동일한 물질로 구성된 디지털 엑스레이 검출장치.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |