KR20220034973A - 이미지 센서 - Google Patents

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KR20220034973A
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pattern
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gate
patterns
device isolation
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KR1020200116847A
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Inventor
송태영
김성인
조관식
Original Assignee
삼성전자주식회사
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Abstract

본 발명의 개념에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 갖는 제1 기판, 상기 제1 기판은 단위 화소 영역들 및 상기 제1 면과 인접하게 배치되는 불순물 영역들을 포함하고, 상기 제1 기판의 상기 제1 면 상에 제공되며, 상기 불순물 영역들을 정의하는 소자 분리 패턴; 및 상기 제1 기판의 상기 제1 면을 덮는 제1 배선층, 상기 제1 배선층은 상기 제1 기판의 상기 제1 면을 덮는 제1 절연층, 상기 제1 절연층 상의 배선들, 및 상기 제1 절연층을 관통하는 제1 관통 구조체를 포함하되, 상기 제1 관통 구조체는: 상기 제1 기판의 상기 불순물 영역들 중 어느 하나와 연결되며, 상기 소자 분리 패턴의 적어도 일부와 접촉하는 제1 패턴; 상기 제1 패턴 상에 제공되고, 상기 배선들과 접촉하는 제2 패턴; 및 상기 제1 패턴과 상기 제2 패턴 사이에 제공되는 제3 패턴을 포함하고, 상기 제1 패턴의 상면은 상기 소자 분리 패턴의 상면보다 높은 레벨에 제공될 수 있다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로서, 보다 상세하게는 씨모스(CMOS) 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본 발명이 해결하고자 하는 과제는 보다 향상된 전기적 특성을 갖는 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 갖는 제1 기판, 상기 제1 기판은 단위 화소 영역들 및 상기 제1 면과 인접하게 배치되는 불순물 영역들을 포함하고, 상기 제1 기판의 상기 제1 면 상에 제공되며, 상기 불순물 영역들을 정의하는 소자 분리 패턴; 및 상기 제1 기판의 상기 제1 면을 덮는 제1 배선층, 상기 제1 배선층은 상기 제1 기판의 상기 제1 면을 덮는 제1 절연층, 상기 제1 절연층 상의 배선들, 및 상기 제1 절연층을 관통하는 제1 관통 구조체를 포함하되, 상기 제1 관통 구조체는: 상기 제1 기판의 상기 불순물 영역들 중 어느 하나와 연결되며, 상기 소자 분리 패턴의 적어도 일부와 접촉하는 제1 패턴; 상기 제1 패턴 상에 제공되고, 상기 배선들과 접촉하는 제2 패턴; 및 상기 제1 패턴과 상기 제2 패턴 사이에 제공되는 제3 패턴을 포함하고, 상기 제1 패턴의 상면은 상기 소자 분리 패턴의 상면보다 높은 레벨에 제공될 수 있다.
본 발명의 개념에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 갖는 제1 기판, 상기 제1 기판은 단위 화소 영역들 및 상기 제1 면과 인접하게 배치되는 불순물 영역들을 포함하고, 상기 제1 기판의 상기 제1 면 상에 제공되며, 상기 불순물 영역들을 정의하는 소자 분리 패턴; 및 상기 제1 기판의 상기 제1 면을 덮는 제1 배선층, 상기 제1 배선층은 상기 제1 기판의 상기 제1 면을 덮는 제1 절연층, 상기 제1 절연층 상의 배선들, 및 상기 제1 절연층을 관통하는 제1 관통 구조체를 포함하되, 상기 제1 관통 구조체는: 상기 제1 기판의 상기 불순물 영역들과 연결되며, 상기 소자 분리 패턴의 적어도 일부와 수직으로 중첩되는 제1 패턴; 상기 배선들과 접촉하는 제2 패턴; 및 상기 제1 패턴의 상면을 덮는 제3 패턴을 포함하되, 상기 제1 패턴 및 상기 제2 패턴은 상기 제3 패턴을 사이에 두고 수직으로 이격되어 배치될 수 있다.
본 발명의 개념에 따른 이미지 센서는, 서로 대향하는 제1 면 및 제2 면을 갖는 제1 기판, 상기 제1 기판은 화소 어레이 영역, 광학 블랙 영역 및 패드 영역을 포함하되, 화소 어레이 영역은 단위 화소 영역들 및 상기 제1 면과 인접하게 배치되는 불순물 영역들을 포함하고, 상기 제1 기판의 상기 제1 면 상에 제공되며, 상기 불순물 영역들을 정의하는 소자 분리 패턴; 상기 단위 화소 영역들을 정의하되, 상기 제1 기판 내부에 제공되는 화소 분리 패턴; 상기 제1 기판의 상기 제1 면 상에 제공되는 게이트 패턴들; 상기 제1 기판의 상기 제2 면 상에 제공되는 반사 방지막; 상기 반사 방지막 상에 제공되는 컬러 필터들 및 마이크로 렌즈들; 상기 컬러 필터들 사이에 제공되는 그리드 패턴; 및 상기 제1 기판의 상기 제1 면 및 상기 게이트 패턴들을 덮는 제1 배선층, 상기 제1 배선층은 상기 제1 기판의 상기 제1 면을 덮는 제1 절연층, 상기 제1 절연층 상의 배선들, 및 상기 제1 절연층을 관통하는 제1 관통 구조체 및 제2 관통 구조체를 포함하되, 상기 제1 관통 구조체는: 상기 제1 기판의 상기 불순물 영역들과 연결되며, 상기 소자 분리 패턴의 적어도 일부와 접촉하는 제1 패턴; 상기 제1 패턴 상에 제공되고, 상기 배선들과 접촉하는 제2 패턴; 및 상기 제1 패턴과 상기 제2 패턴 사이에 제공되는 제3 패턴을 포함하고, 상기 제1 패턴의 상면은 상기 소자 분리 패턴의 상면보다 높은 레벨에 제공될 수 있다.
본 발명에 따른 이미지 센서는 서로 다른 물질을 포함하는 제1 내지 제3 패턴을 포함하는 관통 구조체를 포함할 수 있다. 상기 관통 구조체는 게이트 패턴들과 이격되어, 인접한 소자 분리 패턴 및 기판과 수직으로 각각 중첩될 수 있다. 이에 따라, 게이트 패턴들의 크기를 보다 크게 설계할 수 있어 전기적 특성이 향상된 이미지 센서가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 2는 실시예들에 따른 이미지 센서의 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 4는 도 2의 A영역을 확대 도시한 평면도이다.
도 5는 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 6은 도 5의 B영역을 확대 도시한 도면이다.
도 7은 실시예들에 따른 이미지 센서를 설명하기 위한 도면으로 도 5의 B영역에 대응된다.
도 8은 실시예들에 따른 이미지 센서의 평면도로, 도 2의 A영역에 대응된다.
도 9는 도 8의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 10은 도 9의 C영역을 확대 도시한 도면이다.
도 11 내지 도 20은 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로, 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면에 대응된다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 실시예들에 따른 이미지 센서를 설명한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 1을 참조하면, 이미지 센서의 단위 화소 영역들은 광전 변환 영역들(PD1, PD2, PD3, PD4), 전송 트랜지스터들(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버젼 트랜지스터(DCX) 및 선택 트랜지스터(AX)를 포함할 수 있다. 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버젼 트랜지스터(DCX) 및 선택 트랜지스터(AX)는 각각 전송 게이트(TG), 소스 팔로워 게이트(SF), 리셋 게이트(RG) 듀얼 컨버젼 게이트(DCG) 및 선택 게이트(SEL)를 포함할 수 있다.
광전 변환 영역들(PD1, PD2, PD3, PD4)은 n형 불순물 영역과 p형 불순물 영역을 포함하는 포토다이오드일 수 있다. 플로팅 확산 영역(FD)은 전송 트랜지스터들(TX)의 드레인으로 기능할 수 있다. 플로팅 확산 영역(FD)은 듀얼 컨버젼 트랜지스터(DCX)의 소스로 기능할 수 있다. 플로팅 확산 영역(FD)은 상기 소스 팔로워 트랜지스터(SX, source follower transistor)의 소스 팔로워 게이트(SF)와 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(SX)는 선택 트랜지스터(AX, selection transistor)에 연결될 수 있다.
이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 상기 리셋 트랜지스터(RX)의 드레인과 상기 소스 팔로워 트랜지스터(SX)의 드레인에 전원전압(VDD)을 인가하고 상기 리셋 트랜지스터(RX) 및 듀얼 컨버젼 트랜지스터(DCX)를 턴 온(turn-on)시켜 플로팅 확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 리셋 트랜지스터(RX)를 오프(OFF)시키고, 외부로부터의 빛을 광전 변환 영역들(PD1, PD2, PD3, PD4)에 입사시키면, 광전 변환 영역들(PD1, PD2, PD3, PD4) 각각에서 전자-정공 쌍이 생성된다. 정공은 광전 변환 영역들(PD1, PD2, PD3, PD4)의 P형 불순물 영역으로, 전자는 n형 불순물 영역으로 이동하여 축적된다. 전송 트랜지스터들(TX)을 온(ON) 시키면, 이러한 전자 및 정공과 같은 전하는 플로팅 확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 상기 소스 팔로워 트랜지스터(SX)의 게이트 바이어스가 변하여, 소스 팔로워 트랜지스터(SX)의 소스 전위의 변화를 초래하게 된다. 이때 선택 트랜지스터(AX)를 온(ON) 시키면, 컬럼 라인으로 전하에 의한 신호가 읽히게 된다.
배선 라인이 전송 게이트(TG), 소스 팔로워 게이트(SF), 듀얼 컨버젼 게이트(DCG), 리셋 게이트(RG) 및 선택 게이트(SEL) 중 적어도 하나와 전기적으로 연결될 수 있다. 배선 라인은 리셋 트랜지스터(RX)의 드레인 또는 소스 팔로워 트랜지스터(SX)의 드레인에 전원전압(VDD)을 인가하도록 구성될 수 있다. 배선 라인은 선택 트랜지스터(AX)와 연결된 컬럼 라인을 포함할 수 있다. 배선 라인은 후술할 배선들일 수 있다.
도 1에서 광전 변환 영역들(PD1, PD2, PD3, PD4)이 하나의 플로팅 확산 영역(FD)을 전기적으로 공유하는 형태를 예시하고 있지만, 본 발명의 실시예들이 이에 한정 되는 것은 아니다. 예를 들어, 하나의 단위 화소 영역이 광전 변환 영역들(PD1, PD2, PD3, PD4) 중 어느 하나와 플로팅 확산 영역(FD) 및 4개의 트랜지스터들(TX RX, AX, SX)을 구비할 수 있고, 리셋 트랜지스터(RX), 소스 팔로워 트랜지스터(SX), 또는 선택 트랜지스터(AX)는 이웃하는 단위 화소 영역들에 의해 서로 공유될 수 있다. 이에 따라, 이미지 센서의 집적도가 향상될 수 있다.
도 2는 실시예들에 따른 이미지 센서의 평면도이다. 도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 2 및 도 3을 참조하면, 실시예들에 따른 이미지 센서는 센서 칩(1000) 및 회로 칩(2000)을 포함할 수 있다. 센서 칩(1000)은 광전 변환층(10), 제1 배선층(20), 및 광 투과층(30)을 포함할 수 있다. 광전 변환층(10)은 제1 기판(100), 소자 분리 패턴(130), 화소 분리 패턴(150), 게이트 패턴들(171, 173)을 포함할 수 있다.
제1 기판(100)은 화소 어레이 영역(AR), 광학 블랙 영역(OB), 및 패드 영역(PAD)을 포함할 수 있다. 화소 어레이 영역(AR)은 평면적 관점에서 제1 기판(100)의 센터 부분에 배치될 수 있다. 화소 어레이 영역(AR)은 복수의 단위 화소 영역들(PX)을 포함할 수 있다. 단위 화소 영역들(PX)은 입사광(incident light)으로부터 광전 신호를 출력할 수 있다. 단위 화소 영역들(PX)은 열들 및 행들을 이루며, 2차원 적으로 배열될 수 있다. 열들은 제1 방향(D1)과 나란할 수 있다. 행들은 제2 방향(D2)과 나란할 수 있다. 본 명세서에서, 제1 방향(D1)은 제1 기판(100)의 제1 면(100a)에 평행할 수 있고, 제2 방향(D2)은 제1 기판(100)의 제1 면(100a)에 평행하고, 제1 방향(D1)과 교차할 수 있다. 예를 들어, 제2 방향(D2)은 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D3)과 각각 수질할 수 있다. 이하, 이미지 센서의 화소 어레이 영역(AR)에 대해 보다 상세히 서술하고, 광학 블랙 영역(OB), 패드 영역(PAD), 및 회로 칩(2000)에 대해서는 후술한다.
도 4는 도 2의 A영역을 확대 도시한 평면도이다. 도 5는 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 4 및 도 5를 참조하면, 실시예들에 따른 이미지 센서는 제1 기판(100), 소자 분리 패턴(130), 화소 분리 패턴(150), 게이트 패턴들(171, 173), 및 제1 배선층(20)을 포함할 수 있다. 상기 제1 배선층(20)은 절연층들(221, 223), 배선들(222, 224), 제1 및 제2 관통 구조체들(210, 230)을 포함할 수 있다.
제1 기판(100)은 서로 대향하는 제1 면(100a; 또는 전면) 및 제2 면(100b; 또는 후면)을 가질 수 있다. 빛은 제1 기판(100)의 제2 면(100b)으로 입사될 수 있다. 제1 배선층(20)은 제1 기판(100)의 제1 면(100a) 상에 배치될 수 있고, 광 투과층(30)은 제1 기판(100)의 제2 면(100b) 상에 배치될 수 있다. 제1 기판(100)은 반도체 제1 기판 또는 SOI(Silicon on insulator) 제1 기판일 수 있다. 반도체 제1 기판은 예를 들어, 실리콘 제1 기판, 게르마늄 제1 기판, 또는 실리콘-게르마늄 제1 기판을 포함할 수 있다. 제1 기판(100)은 제1 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 도전형의 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및/또는 갈륨(Ga)과 같은 p형 불순물을 포함할 수 있다.
제1 기판(100)은 화소 분리 패턴(150)에 의해 정의된 복수 개의 단위 화소 영역들(PX)을 포함할 수 있다. 복수 개의 단위 화소 영역들(PX)은, 서로 교차하는 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 제1 기판(100)은 광전 변환 영역들(110)을 포함할 수 있다. 광전 변환 영역들(110)이 제1 기판(100) 내에서 상기 단위 화소 영역들(PX)에 각각 제공될 수 있다. 광전 변환 영역들(110)은 도 1의 광전 변환 영역들(PD1, PD2, PD3, PD4)과 동일한 기능 및 역할을 수행할 수 있다. 광전 변환 영역들(110)은 제1 기판(100) 내에서 제2 도전형의 불순물로 도핑된 영역일 수 있다. 제2 도전형의 불순물은 제1 도전형의 불순물과 반대되는 도전형을 가질 수 있다. 제2 도전형의 불순물은 인(P), 비소(As), 비스무트(Bi), 및/또는 안티몬(Sb)과 같은 n형 불순물을 포함할 수 있다. 광전 변환 영역들(110)은 제1 기판(100)의 제1 면(100a)과 인접할 수 있다. 즉, 광전 변환 영역들(110)은 제2 면(100b)보다 제1 면(100a)에 더 가깝게 배치될 수 있다. 일 예로, 각각의 광전 변환 영역들(110)은, 제1 면(100a)에 인접한 제1 영역과 제2 면(100b)에 인접한 제2 영역을 포함할 수 있다. 광전 변환 영역(110)의 상기 제1 영역과 상기 제2 영역 간에 불순물 농도 차이를 가질 수 있다. 이에 따라, 광전 변환 영역(110)은 제1 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텐셜 기울기를 가질 수 있다. 다른 예로, 광전 변환 영역(110)은 제1 기판(100)의 제1 면(100a)과 제2 면(100b) 사이에서 포텔셜 기울기를 가지지 않을 수 있다.
제1 기판(100)과 광전 변환 영역들(110)은 포토다이오드를 구성할 수 있다. 즉, 제1 도전형의 제1 기판(100)과 제2 도전형의 광전 변환 영역들(110)의 p-n 접합(p-n junction)에 의해 포토다이오드가 구성될 수 있다. 포토다이오드를 구성하는 광전 변환 영역들(110)은, 입사광의 세기에 비례하여 광전하를 생성 및 축적할 수 있다.
화소 분리 패턴(150)이 제1 기판(100) 내에 제공되며, 단위 화소 영역들(PX)을 정의할 수 있다. 예를 들어, 화소 분리 패턴(150)은 제1 기판(100)의 단위 화소 영역들(PX) 사이에 제공될 수 있다. 평면적 관점에서, 화소 분리 패턴(150)은 격자 구조를 가질 수 있다. 평면적 관점에서, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각을 완전히 둘러쌀 수 있다. 화소 분리 패턴(150)은 제1 트렌치(TR1) 내에 제공될 수 있고, 제1 트렌치(TR1)는 제1 기판(100)의 제1 면(100a)으로부터 리세스될 수 있다. 화소 분리 패턴(150)은 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)을 향해 연장될 수 있다. 일 예로, 화소 분리 패턴(150)의 폭은 제1 기판(100)의 제1 면(100a)으로부터 제2 면(100b)으로 갈수록 점점 감소할 수 있다. 화소 분리 패턴(150)은 깊은 소자 분리(Deep Trench Isolation)막일 수 있다. 화소 분리 패턴(150)은 제1 기판(100)을 관통할 수 있다. 화소 분리 패턴(150)의 수직적 높이는 제1 기판(100)의 수직적 두께와 실질적으로 동일할 수 있다.
화소 분리 패턴(150)은 제1 분리 패턴(151), 제2 분리 패턴(153), 및 캡핑 패턴(155)을 포함할 수 있다. 제1 분리 패턴(151)은 제1 트렌치(TR1)의 측벽을 따라 제공될 수 있다. 제1 분리 패턴(151)은 일 예로, 실리콘계 절연 물질(예를 들어, 실리콘 질화물, 신리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 다른 예로, 제1 분리 패턴(151)은 복수의 층들을 포함하고, 상기 층들은 서로 다른 물질을 포함할 수 있다. 제1 분리 패턴(151)은 제1 기판(100) 보다 낮은 굴절률을 가질 수 있다. 이에 따라, 제1 기판(100)의 단위 화소 영역들(PX) 사이에 크로스 토크 현상이 방지 또는 감소할 수 있다.
제2 분리 패턴(153)이 제1 트렌치(TR1)의 내부에 제공될 수 있다. 제2 분리 패턴(153)은 제1 트렌치(TR1)의 내부를 채울 수 있다. 제2 분리 패턴(153)의 측벽은 제1 분리 패턴(151)에 의해 둘러싸일 수 있다. 제2 분리 패턴(153) 및 제1 기판(100) 사이에 제1 분리 패턴(151)이 개재될 수 있다. 이에 따라, 제2 분리 패턴(153)은 제1 분리 패턴(151)에 의해 제1 기판(100)과 이격될 수 있다. 이미지 센서 동작 시, 제2 분리 패턴(153)이 제1 분리 패턴(151)에 의해 제1 기판(100)과 전기적으로 분리될 수 있다. 제2 분리 패턴(153)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불순물을 포함하는 다결정 실리콘, 불순물을 포함하지 않는 다결정 실리콘, 비결정 실리콘, 및/또는 금속 물질을 포함할 수 있다. 일 예로, 제2 분리 패턴(153)이 불순물을 포함하는 실리콘인 경우, 상기 불순물은 n형 또는 p형 불순물을 포함할 수 있다. 다른 예로, 제2 분리 패턴(153)이 금속 물질을 포함하는 경우, 상기 금속 물질은 텅스텐을 포함할 수 있다.
캐핑 패턴(155)이 제2 분리 패턴(153)의 상면 상에 제공될 수 있다. 캐핑 패턴(155)은 제1 기판(100)의 제1 면(100a)에 인접하게 배치될 수 있다. 캐핑 패턴(155)의 상면은 제1 기판(100)의 제1 면(100a)과 공면(coplanar)을 이룰 수 있다. 캐핑 패턴(155)의 하면은 제2 분리 패턴(153)의 상면과 실질적으로 동일할 수 있다. 캐핑 패턴(155)은 비전도성 물질을 포함할 수 있다. 일 예로, 캐핑 패턴(155)은 실리콘계 절연물질(예를 들어, 실리콘 질화물, 신리콘 산화물, 및/또는 실리콘 산화질화물) 및/또는 고유전 물질(예를 들어, 하프늄 산화물 및/또는 알루미늄 산화물)을 포함할 수 있다. 이에 따라, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 각각으로 입사되는 입사광에 의해 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 단위 화소 영역들(PX)로 입사되는 것을 방지할 수 있다. 즉, 화소 분리 패턴(150)은 단위 화소 영역들(PX) 간의 크로스 토크(crosstalk) 현상을 방지할 수 있다.
소자 분리 패턴(130)이 제1 기판(100) 내에 제공될 수 있다. 예를 들어, 소자 분리 패턴(130)은 제2 트렌치(TR2) 내에 제공될 수 있고, 제2 트렌치(TR2)는 제1 기판(100)의 제1 면(100a)으로부터 리세스될 수 있다. 소자 분리 패턴(130)은 얕은 소자 분리(STI)막일 수 있다. 소자 분리 패턴(130)은 제1 기판(100)의 제1 면(100a)을 노출시킬 수 있다. 소자 분리 패턴(130)은 제1 기판(100)의 상부에 제공되는 불순물 영역들(120)이 배치되는 위치를 정의할 수 있다. 소자 분리 패턴(130)의 하면(130b)은 제1 기판(100) 내에 제공될 수 있다. 소자 분리 패턴(130)의 폭은 제1 기판(100)의 제1 면(100a)에서 제2 면(100b)으로 갈수록 점차 감소할 수 있다. 소자 분리 패턴(130)의 하면(130b)은 광전 변환 영역들(110)과 이격될 수 있다. 소자 분리 패턴(130)의 적어도 일부는 화소 분리 패턴(150)의 상부 측벽 상에 배치되며, 화소 분리 패턴(150)의 상부 측벽과 연결될 수 있다. 소자 분리 패턴(130)의 측면과 하면(130b) 및 화소 분리 패턴(150)의 측벽은 계단형 구조를 가질 수 있다. 소자 분리 패턴(130)의 제3 방향(D3)으로의 높이는 화소 분리 패턴(150)의 제3 방향(D3)으로의 높이보다 작을 수 있다. 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
게이트 패턴들(171, 173)이 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 게이트 패턴들(171, 173)은 매립형 구조를 가지는 제1 게이트 패턴들(171) 및 평판형 구조를 가지는 제2 게이트 패턴들(173)을 포함할 수 있다. 평면적 관점에서, 각각의 단위 화소 영역들(PX) 상에 게이트 패턴들(171, 173)이 배치될 수 있다. 예를 들어, 단위 화소 영역들(PX) 각각 상에 하나의 제1 게이트 패턴(171) 및 적어도 하나 이상의 제2 게이트 패턴들(173)이 배치될 수 있다. 게이트 패턴들(171, 173)은 화소 분리 패턴(150)과 평면적 관점에서 중첩되지 않을 수 있다. 게이트 패턴들(171, 173)은 앞서 도 1에서 설명한 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(SX), 리셋 트랜지스터(RX), 듀얼 컨버젼 트랜지스터(DCX) 및 선택 트랜지스터(AX)의 게이트 전극으로 기능할 수 있다. 예를 들어, 게이트 패턴들(171, 173)은 전송 게이트(TG), 소스 팔로워 게이트(SF), 리셋 게이트(RG), 듀얼 컨버젼 게이트(DCG) 및 선택 게이트(SEL)를 포함할 수 있다.
제1 배선층(20)은 절연층들(221, 223), 관통 구조체들(210, 230), 배선들(222), 및 비아들(224)을 포함할 수 있다. 절연층들(221, 223)은 제1 절연층(221) 및 제2 절연층들(223)을 포함할 수 있다. 제1 절연층(221)은 제1 기판(100)의 제1 면(100a)을 덮을 수 있다. 제1 절연층(221)은 배선들(222) 및 제1 기판(100)의 제1 면(100a) 사이에 제공되어, 게이트 패턴들(171, 173)을 덮을 수 있다. 제2 절연층들(223)은 제1 절연층(221) 상에 적층될 수 있다. 제1 및 제2 절연층들(212, 223)은 비전도성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 절연층들(212, 223)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물과 같은 실리콘계 절연 물질을 포함할 수 있다.
배선들(222)이 제1 절연층(221) 상에 제공될 수 있다. 보다 구체적으로 배선들(222)은 제1 기판(100)의 제1 면(100a) 상에 적층된 제2 절연층들(223) 내에 배치될 수 있다. 배선들(222)은 비아들(224)을 통해 게이트 패턴들(171, 173)과 전기적으로 연결될 수 있다. 광전 변환 영역들(110)에서 변환된 전기적 신호는 제1 배선층(20)에서 신호 처리될 수 있다. 본 발명의 실시예들에서, 배선들(222)의 배열은 광전 변환 영역들(110)의 배열과 관계없이 배치될 수 있다. 즉, 배선들(222)은 광전 변환 영역들(110)의 상부를 가로지를 수도 있다. 배선들(222) 중 최하부 배선들(222)은 관통 구조체들(210, 230)의 상면들(210a, 230a)과 직접 접촉할 수 있다. 배선들(222) 및 비아들(224)은 관통 구조체들(210, 230)과 다른 물질을 포함할 수 있다. 배선들(222) 및 비아들(224)은 금속 물질 예를 들어, 구리(Cu)를 포함할 수 있다. 배선들(222) 및 비아들(224)은 관통 구조체들(210, 230)과 전기적으로 연결될 수 있다. 관통 구조체들(210, 230)에 대한 상세한 내용은 후술한다.
광 투과층(30)은 반사 방지막(311), 제1 및 제2 후면 절연층들(313, 315), 컬러 필터들(320), 그리드 패턴 절연층(331), 그리드 패턴(333), 및 마이크로 렌즈들(340)을 포함할 수 있다. 광 투과층(30)은 외부에서 입사되는 광을 집광 및 필터링하여, 광을 광전 변환층(10)으로 제공할 수 있다.
구체적으로, 제1 기판(100)의 제2 면(100b) 상에 컬러 필터들(320) 및 마이크로 렌즈들(340)이 제공될 수 있다. 컬러 필터들(320)이 단위 화소 영역들(PX) 상에 각각 배치될 수 있다. 마이크로 렌즈들(340)이 컬러 필터들(320) 상에 각각 배치될 수 있다. 제1 기판(100)의 제2 면(100b)과 컬러 필터들(320) 사이에 반사 방지막(131), 제1 후면 절연층(313)이 제공될 수 있다. 반사 방지막(131)은 제1 기판(100)의 제2 면(100b)으로 입사되는 광이 광전 변환 영역들(110)에 원활히 도달할 수 있도록 광의 반사를 방지할 수 있다. 컬러 필터들(320)과 마이크로 렌즈들(340) 사이에 제2 후면 절연층(315)이 제공될 수 있다. 제1 후면 절연층(313) 및 제2 후면 절연층(315)은 고정전하층, 접착층, 및 보호층 중 적어도 하나를 포함할 수 있다. 제1 후면 절연층(313) 및 제2 후면 절연층(315) 각각은 도시된 바와 달리 복수개의 층들을 포함할 수 있고, 금속 산화물(예를 들어, 알루미늄 산화물 또는 하프늄 산화물) 또는 실리콘계 절연물질(예를 들어, 실리콘 산화물 또는 실리콘 질화물)을 포함할 수 있다.
컬러 필터들(320)은 복수 개의 단위 화소 영역들 각각에 대응하여 배치될 수 있다. 컬러 필터들(320)은 원색 컬러 필터들(Primary Color Filter)을 포함할 수 있다. 컬러 필터들(303)은 서로 다른 색을 투과하는 제1 내지 제3 컬러 필터들을 포함할 수 있다. 일 예로, 제1 내지 제3 컬러 필터들은 각각 녹색, 적색 및 청색의 빛을 투과시킬 수 있다. 제1 내지 제3 컬러 필터들은 베이어 패턴(bayer pattern) 방식으로 배열될 수 있다. 다른 예로, 제1 내지 제3 컬러 필터들은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 투과할 수도 있다.
마이크로 렌즈들(340)은 컬러 필터들(320)의 하면 상에 각각 배치될 수 있다. 마이크로 렌즈들(340)은 광전 변환 영역들(110)과 각각 수직적으로 오버랩될 수 있다. 마이크로 렌즈들(340)은 도시된 바와 달리, 서로 연결될 수 있다. 마이크로 렌즈들(340)은 투명하여, 빛을 투과시킬 수 있다. 마이크로 렌즈들(340)은 단위 화소 영역들(PX)로 입사되는 빛을 집광시킬 수 있도록 볼록한 형태를 가질 수 있다. 마이크로 렌즈들(340)은 유기 물질을 포함할 수 있다. 예를 들어, 마이크로 렌즈들(340)은 포토레지스트 물질 또는 열경화성 수지를 포함할 수 있다.
도 6은 도 5의 B영역을 확대 도시한 도면이다. 이하, 게이트 패턴들(171, 173) 및 관통 구조체들(210, 230)에 관하여 보다 상세히 설명한다.
도 6을 도 5와 함께 참조하면, 제1 게이트 패턴들(171)은 제1 부분(171T) 및 제2 부분(171U)을 포함할 수 있다. 제1 게이트 패턴들(171) 각각의 제1 부분(171T)은 제1 기판(100)의 제1 면(100a) 상에 배치될 수 있다. 상기 제1 부분(171T)은 제1 기판(100)의 제1 면(100a)과 평행한 방향으로 연장될 수 있다. 제1 게이트 패턴들(171) 각각의 제2 부분(171U)은 제1 기판(100) 내로 돌출될 수 있다. 상기 제2 부분(171U)은 제1 부분(171T)과 연결될 수 있다. 제1 게이트 패턴들(171)은 전송 게이트들(TG)을 포함할 수 있다. 제1 게이트 패턴들(171)은 금속 물질, 금속 실리사이드 물질, 폴리 실리콘, 및 이들의 조합을 포함할 수 있다.
도 5와 같이, 제2 게이트 패턴들(173) 각각은 제1 기판(100)의 제1 면(100a) 상에 배치될 수 있다. 제2 게이트 패턴들(173) 각각은 제1 기판(100)의 제1 면(100a)과 평행한 방향으로 연장될 수 있다. 제2 게이트 패턴들(173) 각각은 평면적 관점에서, 사각형일 수 있다. 제2 게이트 패턴들(173)은 소스 팔로워 게이트(SF), 리셋 게이트(RG), 듀얼 컨버젼 게이트(DCG) 및 선택 게이트(SEL)를 포함할 수 있다.
게이트 절연 패턴(175)이 게이트 패턴들(171, 173) 각각과 제1 기판(100) 사이에 개재될 수 있다. 게이트 절연 패턴(175)은 예를 들어, 실리콘계 절연 물질 및/또는 고유전 물질을 포함할 수 있다. 게이트 스페이서(177)는 제1 기판(100)의 제1 면(100a) 상에서 제1 게이트 패턴들(171) 각각의 제1 부분(171T)의 측벽 및 제2 게이트 패턴들(173) 각각의 측벽들을 덮을 수 있다. 게이트 스페이서(177)는 예를 들어, 실리콘 질화물, 실리콘 탄화 질화물, 또는 실리콘 산화 질화물과 같은 반도체 질화물을 포함할 수 있다.
관통 구조체들(210, 230)이 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 관통 구조체들(210, 230)은 제1 절연층(221)의 내부에 제공될 수 있다. 관통 구조체들(210, 230)은 제1 기판(100) 및 배선들(222) 사이에 배치될 수 있다. 관통 구조체들(210, 230)은 제1 관통 구조체들(210) 및 제2 관통 구조체들(230)을 포함할 수 있다. 제1 관통 구조체들(210)은 제1 기판(100)과 연결될 수 있고, 제2 관통 구조체들(230)은 게이트 패턴들(171, 173)과 연결될 수 있다.
제1 관통 구조체들(210)이 제1 기판(100) 및 배선들(222) 사이에 제공될 수 있다. 제1 관통 구조체들(210)은 수직으로 연장되어 제1 기판(100)의 불순물 영역들(120) 및 배선들(222)을 연결할 수 있다. 제1 관통 구조체들(210)이 제3 트렌치들(TR3)의 내부에 제공될 수 있다. 제1 관통 구조체들(210)은 제3 트렌치들(TR3)의 내부를 채울 수 있다. 제3 트렌치들(TR3)은 제1 절연층(221)을 관통하고 제1 기판(100)의 상부의 적어도 일부를 관통할 수 있다. 제1 관통 구조체들(210)은 인접한 게이트 패턴들(171, 173)과 이격되어 배치될 수 있다. 제1 관통 구조체들(210) 각각은 제1 기판(100)과 연결되는 제1 패턴(211), 제1 패턴(211) 상에 제공되는 제2 패턴(213), 및 배선들(222)과 연결되는 제3 패턴(215)을 포함할 수 있다. 상기 제1 패턴(211), 제2 패턴(213), 및 제3 패턴(215)은 수직으로 정렬될 수 있다. 상기 제1 패턴(211), 제2 패턴(213), 및 제3 패턴(215)은 서로 다른 물질을 포함할 수 있다. 이하, 설명의 간소화를 위해 단수의 제1 관통 구조체(210)에 대해 서술한다.
제1 패턴(211)이 제1 기판(100)의 불순물 영역(120) 상에 제공될 수 있다. 제1 패턴(211)은 제3 트렌치(TR3)의 하부를 채울 수 있다. 제1 패턴(211)은 제1 기판(100)의 불순물 영역(120)과 연결될 수 있다. 제1 패턴(211)은 제1 기판(100)과 동일한 물질을 포함할 수 있다. 제1 패턴(211)은 예를 들어, 불순물을 포함하는 다결정 실리콘을 포함할 수 있다. 상기 불순물은 제2 도전형의 불순물을 포함할 수 있고, 제2 도전형의 불순물은 예를 들어, 인(P), 비소(As), 비스무트(Bi), 및/또는 안티몬(Sb)과 같은 n형 불순물을 포함할 수 있다. 제1 패턴(211)과 제1 기판(100) 사이의 경계면(S1)은 구분되지 않을 수 있다.
실시예들에 따르면, 제1 패턴(211)은 인접한 소자 분리 패턴(130) 및 인접한 제1 기판(100)의 불순물 영역(120)과 각각 수직으로 중첩될 수 있다. 일 예로, 제1 패턴(211)은 상기 소자 분리 패턴(130)과 제1 기판(100)의 불순물 영역(120)이 맞닿는 경계에 배치될 수 있다. 제1 패턴(211)은 인접한 소자 분리 패턴(130)의 적어도 일부와 접촉할 수 있다. 보다 구체적으로, 제1 패턴(211)의 측면(211c) 및 하면(210b)이 소자 분리 패턴(130)과 접촉할 수 있다. 다른 예로, 제1 패턴(211)은 제1 기판(100)의 불순물 영역(120)과 연결되고, 소자 분리 패턴(130)과 이격되어 배치될 수 있다.
제1 패턴(211)의 하면(210b)은 제1 관통 구조체(210)의 하면(210b)일 수 있다. 제1 패턴(211)의 하면(210b)은 제1 기판(100)의 제1 면(100a) 및 소자 분리 패턴(130)의 하면 사이의 레벨에 제공될 수 있다. 제1 패턴(211)의 상면(211a)은 인접한 게이트 패턴들(171, 173)의 상면들(171a, 173a) 및 제1 기판(100)의 제1 면(100a)의 사이의 레벨에 제공될 수 있다. 제1 기판(100)의 제1 면(100a)으로부터 제1 패턴(211)의 상면(211a)까지의 제3 방향(D3)으로의 거리(H1)는 100Å 이상 1800Å 이하일 수 있다.
제1 관통 구조체(210)의 제2 패턴(213)이 제1 패턴(211)의 상면(211a) 상에 제공될 수 있다. 제2 패턴(213)은 제1 관통 구조체(210)의 제1 패턴(211) 및 제3 패턴(215) 사이에 제공될 수 있다. 제2 패턴(213)은 제1 패턴(211)의 상면(211a)을 덮을 수 있다. 이에 따라, 제1 관통 구조체(210)의 제1 패턴(211) 및 제3 패턴(215)은 수직으로 이격되어 배치될 수 있다. 제2 패턴(213)의 제3 방향(D3)으로의 두께는 50Å 이상 200Å 이하일 수 있다. 제2 패턴(213)은 금속 실리사이드 물질 예를 들어, 코발트 실리사이드(CoSix) 및/또는 니켈 실리사이드(NiSix)를 포함할 수 있다. 제2 패턴(213)은 상기 제1 패턴(211) 및 제3 패턴(215)을 전기적으로 연결시킬 수 있다. 제2 패턴(213)에 의해 제1 패턴(211) 및 제3 패턴(215) 사이의 전기적 연결특성이 향상될 수 있다.
반도체 물질과 금속 물질의 접촉면 사이에 금속 실리사이드 물질이 개재되는 경우, 반도체 물질과 금속 물질 사이에서 전하의 이동이 보다 원활해질 수 있다. 그러나 금속 실리사이드 물질이 광전 변환 영역(110)과 인접할수록 광전 변환 영역(110)의 광전 변환 특성은 저하될 수 있다. 실시예들에 따르면, 제1 관통 구조체(210)는 실리콘을 포함하는 제1 패턴(211) 및 금속 물질을 포함하는 제3 패턴(215) 사이에 금속 실리사이드 물질을 포함하는 제2 패턴(213)을 포함할 수 있다. 제2 패턴(213)은 제1 패턴(211) 및 제3 패턴(215) 사이에 전하의 이동을 원활하게 할 수 있다. 제2 패턴(213)은 제1 기판(100)의 제1 면(100a)보다 높은 레벨에 제공되어, 광전 변환 영역(110)과 인접하지 않을 수 있다. 이에 따라, 광전 변환 특성이 향상된 이미지 센서가 제공될 수 있다.
제1 관통 구조체(210)의 제3 패턴(215)이 제2 패턴(213) 및 배선들(222) 사이에 제공될 수 있다. 제3 패턴(215)은 제3 트렌치(TR3)의 상부를 채울 수 있다. 제3 패턴(215)의 상면은 배선들(222) 중 최하부 배선(222)의 하면(222b)과 접촉할 수 있고, 제3 패턴(215)의 하면은 제2 패턴(213)의 상면과 접촉할 수 있다. 제3 패턴(215)의 상면은 제1 관통 구조체(210)의 상면(210a)일 수 있다. 제3 패턴(215)의 상면은 제1 절연층(221)의 상면과 공면(coplanar)을 이룰 수 있다. 제3 패턴(215)은 금속 물질, 예를 들어 텅스텐, 구리, 알루미늄 및/또는 이들의 합금을 포함할 수 있다. 제3 패턴(215)은 배선들(222)과 다른 금속 물질을 포함할 수 있다. 예를 들어, 제3 패턴(215)은 텅스텐을 포함하고, 배선들(222)은 구리를 포함할 수 있다.
제2 관통 구조체들(230)이 게이트 패턴들(171, 173) 및 배선들(222) 사이에 제공될 수 있다. 제2 관통 구조체들(230)은 수직으로 연장되어 게이트 패턴들(171, 173) 및 배선들(222)을 연결할 수 있다. 제2 관통 구조체들(230)은 제4 트렌치들(TR4)의 내부에 제공될 수 있다. 제2 관통 구조체들(230)은 제4 트렌치들(TR4)의 내부를 채울 수 있다. 제4 트렌치들(TR4)은 제1 절연층(221)을 관통하여 게이트 패턴들(171, 173) 각각의 상면을 노출시킬 수 있다. 제2 관통 구조체들(230)은 인접한 게이트 패턴들(171, 173)과 각각 수직으로 중첩될 수 있다. 제2 관통 구조체들(230) 각각은 게이트 패턴들(171, 173)과 연결되는 제1 패턴(233) 및 상기 제1 패턴(233) 상에 제공되는 제2 패턴(235)을 포함할 수 있다. 상기 제1 패턴(233) 및 상기 제2 패턴(235)은 수직으로 정렬될 수 있다. 상기 제1 패턴(233) 및 상기 제2 패턴(235)은 서로 다른 물질을 포함할 수 있다.
제2 관통 구조체들(230)의 제1 패턴들(233)이 게이트 패턴들(171, 173)의 상면들 상에 각각 제공될 수 있다. 제1 패턴들(233)은 대응하는 게이트 패턴들(171, 173)의 상면들과 각각 접촉할 수 있다. 제1 패턴들(233) 각각의 제3 방향(D3)으로의 두께는 50Å 이상 200Å 이하일 수 있다. 제1 패턴들(233)은 금속 실리사이드 물질 예를 들어, 코발트 실리사이드(CoSix) 및/또는 니켈 실리사이드(NiSix)를 포함할 수 있다. 제1 패턴들(232)은 제2 패턴들(235) 및 게이트 패턴들(171, 173)을 각각 전기적으로 연결시킬 수 있다.
제2 관통 구조체들(230)의 제2 패턴들(235)이 제1 패턴들(233) 상에 각각 제공될 수 있다. 제2 관통 구조체들(230)의 제2 패턴들(235)은 제4 트렌치들(TR4)의 내부를 각각 채울 수 있다. 제2 패턴들(235)은 제1 패턴들(233)과 수직으로 각각 정렬될 수 있다. 제2 패턴들(235)은 제1 패턴들(233) 및 배선들(222) 중 최하부 배선들(222)을 각각 연결할 수 있다. 제2 패턴들(235)은 제1 패턴들(233) 및 배선들(222)과 다른 금속 물질을 포함할 수 있다. 예를 들어, 제2 패턴들(235)은 텅스텐을 포함할 수 있다.
도 6을 계속 참조하면, 한 쌍의 제1 관통 구조체들(210) 사이에 제2 관통 구조체(230)가 배치될 수 있다. 일 예로, 상기 제1 관통 구조체들(210) 중 어느 하나가 제1 게이트 패턴(171)과 수평으로 이격되어, 소자 분리 패턴(130) 및 불순물 영역(120)과 각각 수직으로 중첩될 수 있다. 상기 제1 관통 구조체들(210) 중 다른 하나는 제1 게이트 패턴(171) 및 인접하는 소자 분리 패턴(130)과 각각 이격될 수 있다. 상기 제1 관통 구조체들(210) 중 상기 다른 하나는 소자 분리 패턴(130)과 수직으로 중첩되지 않고, 불순물 영역(120)과 연결될 수 있다. 제1 관통 구조체들(210)의 제2 패턴들(213) 및 제2 관통 구조체(230)의 제1 패턴(233)은 서로 다른 레벨에 제공될 수 있다. 예를 들어, 제2 관통 구조체(230)의 제1 패턴(233)은 제1 관통 구조체들(210)의 제2 패턴들(213)보다 높은 레벨에 제공될 수 있다.
도 4를 다시 참조하면, 단수의 단위 화소 영역(PX) 내에 복수 개의 제1 관통 구조체들(210) 및 제2 관통 구조체들(230)이 제공될 수 있다. 예를 들어, 단위 화소 영역(PX) 내에 단수의 제1 게이트 패턴(171) 및 적어도 하나의 제2 게이트 패턴들(173)이 배치될 수 있다. 평면적 관점에서, 제1 관통 구조체들(210)은 게이트 패턴들(171, 173)과 중첩되지 않을 수 있고, 제2 관통 구조체들(230)은 게이트 패턴들(171, 173)과 중첩될 수 있다. 제1 관통 구조체들(210) 및 제2 관통 구조체들(230)의 평면적 배치에 따라, 도 1에서 설명한 전송 게이트들(TG1, TG2, TG3, TG4) 및 소스 팔로워 게이트(SF) 사이의 커패시턴스 값 또는 전송 게이트들(TG1, TG2, TG3, TG4) 및 듀얼 컨버젼 게이트 (DCG) 사이의 커패시턴스 값이 조절될 수 있다. 실시예들에 따르면, 제1 관통 구조체들(210) 중 어느 하나는 인접한 소자 분리 패턴(130) 및 소자 분리 패턴(130)에 의해 노출된 제1 기판(100)의 불순물 영역(120)과 각각 중첩되도록 배치될 수 있다. 이에 따라, 상기 제1 관통 구조체들(210) 중 상기 어느 하나와 최인접한 게이트 패턴 사이의 공간이 넓어질 수 있고, 게이트 패턴들(171, 173)의 면적을 보다 크게 설계하는 것이 가능할 수 있다. 게이트 패턴들(171, 173)의 면적이 커지는 경우, 이미지 센서의 전기적 특성이 향상될 수 있다.
도 7은 실시예들에 따른 이미지 센서를 설명하기 위한 도면으로 도 5의 B영역에 대응된다. 이하, 중복되는 설명은 생략하고 차이점에 대해 상세히 서술한다.
도 7을 참조하면, 실시예들에 따른 이미지 센서는 제1 기판(100), 소자 분리 패턴(130), 화소 분리 패턴(150), 게이트 패턴들(171, 173), 및 제1 배선층(20)을 포함할 수 있다. 상기 제1 배선층(20)은 절연층들(221, 223), 배선들(222, 224), 제1 및 제2 관통 구조체들(210, 230)을 포함할 수 있다.
제1 기판(100), 소자 분리 패턴(130), 화소 분리 패턴(150), 게이트 패턴들(171, 173), 절연층들(221, 223) 및 배선들(222, 224)는 도 1 내지 도 6에서 설명한 내용과 실질적으로 동일할 수 있다.
제1 관통 구조체들(210)이 제1 기판(100) 및 배선들(222) 사이에 제공될 수 있다. 제1 관통 구조체들(210)은 수직으로 연장되어 제1 기판(100)의 불순물 영역들(120) 및 배선들(222)을 연결할 수 있다. 제3 트렌치들(TR3)은 제1 절연층(221)을 관통하고 제1 기판(100)의 상부의 적어도 일부를 관통할 수 있다. 제1 관통 구조체들(210)은 인접한 게이트 패턴들(171, 173)과 이격되어 배치될 수 있다. 제1 관통 구조체들(210) 각각은 제1 기판(100)과 연결되는 제1 패턴(211), 제1 패턴(211) 상에 제공되는 제2 패턴(213), 및 배선들(222)과 연결되는 제3 패턴(215)을 포함할 수 있다.
제1 패턴(211)이 제1 기판(100)의 불순물 영역(120) 상에 제공될 수 있다. 제1 패턴(211)은 제1 기판(100)의 불순물 영역(120)과 연결될 수 있다. 제1 패턴(211)의 상면(211a)은 제1 게이트 패턴(171)의 상면(171a)보다 높은 레벨에 제공될 수 있다. 예를 들어, 제1 패턴(211)의 상면(211a)은 제1 게이트 패턴(171)의 상면(171a) 및 최하부 배선들(222)의 하면들(222b) 사이의 레벨에 제공될 수 있다.
제1 패턴(211) 상에 제2 패턴(213)이 제공될 수 있다. 제2 패턴(213)은 도 5 및 도 6에서 설명한 제1 관통 구조체(210)의 제2 패턴(213)과 실질적으로 동일할 수 있다. 제2 패턴(213) 상에 제3 패턴(215)이 제공될 수 있다. 제3 패턴(215)은 도 5 및 도 6에서 설명한 제3 패턴(215)과 실질적으로 동일할 수 있다.
제2 관통 구조체(230)가 제1 게이트 패턴(171) 및 배선들(222) 사이에 제공될 수 있다. 제2 관통 구조체(230)는 제3 패턴(231)을 더 포함할 수 있다. 보다 구체적으로, 제2 관통 구조체(230)는 제1 게이트 패턴(171)과 접촉하는 제3 패턴(231), 제3 패턴(231) 상에 제공되는 제2 패턴(235) 및 제2 패턴(235)과 제3 패턴(231) 사이에 제공되는 제1 패턴(233)을 포함할 수 있다. 제1 패턴(233) 및 제2 패턴(235)은 도 5 및 도 6에서 설명한 제2 관통 구조체(230)의 제1 패턴(233) 및 제2 패턴(235)과 실질적으로 동일할 수 있다.
제3 패턴(231)은 제1 기판(100)과 동일한 물질을 포함할 수 있다. 보다 구체적으로, 제3 패턴(231)은 불순물을 포함하는 다결정 실리콘을 포함할 수 있다. 상기 불순물은 제2 도전형의 불순물을 포함할 수 있고, 제2 도전형의 불순물은 예를 들어, 인(P), 비소(As), 비스무트(Bi), 및/또는 안티몬(Sb)과 같은 n형 불순물을 포함할 수 있다. 제3 패턴(231)은 제1 게이트 패턴(171)과 제1 패턴(233)을 전기적으로 연결할 수 있다.
제1 관통 구조체(210)의 제2 패턴(213) 및 제2 관통 구조체(230)의 제1 패턴(233)은 동일한 레벨에 제공될 수 있다. 보다 구체적으로 제1 관통 구조체(210)의 제2 패턴(213)이 최하부 배선들(222)의 하면(222b)으로부터 수직으로 이격된 거리는 제2 관통 구조체(230)의 제1 패턴(233)이 최하부 배선들(222)의 하면(222b)으로부터 수직으로 이격된 거리와 같을 수 있다.
도 8은 실시예들에 따른 이미지 센서의 평면도로, 도 2의 A영역에 대응된다. 도 9는 도 8의 Ⅲ-Ⅲ'선을 따라 자른 단면이다. 도 10은 도 9의 C영역을 확대 도시한 도면이다.
도 8 및 도 9를 참조하면, 실시예들에 따른 이미지 센서는 제1 기판(100), 소자 분리 패턴(130), 화소 분리 패턴(150), 게이트 패턴들(171, 173) 및 제1 배선층(20)을 포함할 수 있다. 제1 배선층(20)은 절연층들(221, 223), 배선들(222, 224), 제1 및 제2 관통 구조체들(210, 230)을 포함할 수 있다. 제1 기판(100), 소자 분리 패턴(130), 화소 분리 패턴(150), 절연층들(221, 223) 및 배선들(222, 224)은 도 4 및 도 5에서 설명한 내용과 실질적으로 동일할 수 있다. 이하, 앞서 서술한 내용과 중복되는 내용은 생략하고, 차이점에 대해 상세히 서술한다.
도 8 및 도 9를 함께 참조하면, 게이트 패턴들(171, 173)이 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 게이트 패턴들(171, 173)은 매립형 구조를 가지는 제1 게이트 패턴들(171) 및 평판형 구조를 가지는 제2 게이트 패턴들(173)을 포함할 수 있다. 평면적 관점에서, 단위 화소 영역들(PX) 각각은 단수의 제1 게이트 패턴(171) 및 단수의 제2 게이트 패턴(173)을 포함할 수 있다. 제1 게이트 패턴(171) 및 제2 게이트 패턴턴(173)은 서로 이격되어 배치될 수 있다. 인접하는 4개의 단위 화소 영역들(PX)은 하나의 화소 영역 그룹을 이룰 수 있다. 상기 인접하는 4개의 단위 화소 영역들(PX) 각각은 인접하는 단위 화소 영역들(PX)과 제1 방향(D1) 또는 제2 방향(D2)으로 대칭인 구조일 수 있다. 예를 들어, 제2 방향(D2)으로 정렬된 한 쌍의 단위 화소 영역들(PX) 각각의 내부에 배치된 제2 게이트 패턴들(173) 및 제1 게이트 패턴들(171)은 각각 제2 방향(D2)으로 정렬될 수 있다. 게이트 절연 패턴(175) 및 게이트 스페이서(177)는 도 4 및 도 5에서 설명한 내용과 실질적으로 동일할 수 있다. 이하, 설명의 간소화를 위해 단수의 단위 화소 영역(PX)을 기준으로 서술한다.
도 9 및 도 10을 함께 참조하면, 관통 구조체들(210, 230)이 제1 기판(100)의 제1 면(100a) 상에 제공될 수 있다. 관통 구조체들(210, 230)은 제1 절연층(221)의 내부에 제공될 수 있다. 관통 구조체들(210, 230)은 제1 기판(100) 및 배선들(222) 사이에 배치될 수 있다. 관통 구조체들(210, 230)은 한 쌍의 제1 관통 구조체들(210) 및 제2 관통 구조체(230)를 포함할 수 있다. 한 쌍의 제1 관통 구조체들(210)은 제1 기판(100)과 연결될 수 있고, 제2 관통 구조체들(230)은 제2 게이트 패턴(173)과 연결될 수 있다.
한 쌍의 제1 관통 구조체들(210)이 제1 기판(100) 및 배선들(222) 사이에 제공될 수 있다. 제1 관통 구조체들(210)은 수직으로 연장되어 제1 기판(100)의 불순물 영역들(120) 및 배선들(222)을 연결할 수 있다. 제1 관통 구조체들(210)이 제3 트렌치들(TR3)의 내부에 제공될 수 있다. 제1 관통 구조체들(210)은 제2 게이트 패턴(173)을 사이에 두고 수평으로 이격되어 배치될 수 있다. 제1 관통 구조체들(210)은 제3 트렌치들(TR3)의 내부를 채울 수 있다. 제1 관통 구조체들(210)은 제1 기판(100)의 상부 및 인접하는 소자 분리 패턴들(130)의 상부의 적어도 일부를 관통할 수 있다. 제1 관통 구조체들(210) 각각은 제1 기판(100)과 연결되는 제1 패턴(211), 제1 패턴(211) 상에 제공되는 제2 패턴(213), 및 배선들(222)과 연결되는 제3 패턴(215)을 포함할 수 있다. 상기 제1 패턴(211), 제2 패턴(213), 및 제3 패턴(215)은 수직으로 정렬될 수 있다. 상기 제1 패턴(211), 제2 패턴(213), 및 제3 패턴(215)은 서로 다른 물질을 포함할 수 있다. 상기 제1 내지 제3 패턴들(211, 213, 215)은 도 6에서 설명한 내용과 실질적으로 동일할 수 있다.
제2 관통 구조체(230)가 게이트 패턴들(171, 173), 예를 들어 제2 게이트 패턴(173) 상에 제공될 수 있다. 제2 관통 구조체(230)는 수직으로 연장되어 제2 게이트 패턴(173) 및 배선들(222)을 연결할 수 있다. 제2 관통 구조체(230)는 제4 트렌치(TR4)의 내부에 제공될 수 있다. 제2 관통 구조체(230)는 제4 트렌치(TR4)의 내부를 채울 수 있다. 제4 트렌치(TR4)는 제1 절연층(221)을 관통하여 제2 게이트 패턴(173)의 상면을 노출시킬 수 있다. 제2 관통 구조체(230)는 인접한 제2 게이트 패턴(173)과 각각 수직으로 중첩될 수 있다. 제2 관통 구조체(230)는 제2 게이트 패턴(173)과 연결되는 제1 패턴(233) 및 상기 제1 패턴(233) 상에 제공되는 제2 패턴(235)을 포함할 수 있다. 상기 제1 패턴(233) 및 상기 제2 패턴(235)은 수직으로 정렬될 수 있다. 상기 제1 패턴(233) 및 상기 제2 패턴(235)은 서로 다른 물질을 포함할 수 있다. 도시되진 않았으나, 다른 예로, 제2 관통 구조체(230)는 제1 패턴(233) 및 제2 게이트 패턴(173)의 상면(173a) 사이에 개재되는 제3 패턴(235)을 더 포함할 수도 있다.
한 쌍의 제1 관통 구조체들(210) 사이에 제2 관통 구조체(230)가 배치될 수 있다. 제1 관통 구조체들(210) 및 제2 관통 구조체(230)는 일 방향으로 정렬되어 배치될 수 있다. 제1 관통 구조체들(210) 각각의 상면 및 제2 관통 구조체(230)의 상면은 같은 레벨에 제공될 수 있다. 제1 관통 구조체들(210)의 제2 패턴들(213) 및 제2 관통 구조체(230)의 제1 패턴(233)은 서로 다른 레벨에 제공될 수 있다. 그러나 이에 제한되지 않고, 제1 관통 구조체들(210)의 제2 패턴들(213) 및 제2 관통 구조체(230)의 제1 패턴(233)은 서로 같은 레벨에 제공될 수도 있다. 실시예들에 따르면, 한 쌍의 제1 관통 구조체들(210)은 제2 관통 구조체(230)를 중심으로 단위 화소 영역(PX)의 외곽 영역으로 더 멀어질 수 있다. 이에 따라, 한 쌍의 제1 관통 구조체들(210) 각각은 인접한 제1 기판(100)의 불순물 영역(120) 및 인접한 소자 분리 패턴(130)과 중첩될 수 있다. 이에 따라 제2 관통 구조체(230)와 연결된 제2 게이트 패턴(173)을 보다 넓게 설계할 수 있다. 보다 구체적으로, 제2 게이트 패턴(173)의 제2 방향(D)으로의 너비(W1)가 보다 커질 수 있다. 예를 들어, 소자 분리 패턴(130)에 의해 노출된 제1 기판(100)의 제1 면(100a)의 제2 방향(D2)으로의 너비(W2)에 대한 제2 게이트 패턴(173)의 제2 방향(D2)으로의 너비(W1)는 0.5 이상 0.7 이하일 수 있다.
이하, 이미지 센서의 제1 기판(100)의 광학 블랙 영역(OB)과 패드 영역(PAD)에 대해 보다 상세히 설명한다.
광학 블랙 영역(OB)이 제1 기판(100)의 화소 어레이 영역(AR) 및 패드 영역(PAD) 사이에 배치될 수 있다. 광학 블랙 영역(OB)은 화소 어레이 영역(AR)을 평면적 관점에서 둘러쌀 수 있다. 광학 블랙 영역(OB) 상에 제1 콘택 플러그(70), 제1 보호막(71), 차광 패턴(73), 제1 도전 패턴(75), 제1 캐핑 패턴(77), 및 제1 매립 패턴(79)이 제공될 수 있다.
제1 콘택 플러그(70)가 기판(100)의 제2 면(100b) 상에 또는 기판(100)의 내부에 제공될 수 있다. 제1 콘택 트렌치가 제1 기판(100)의 제2 면(100b) 상에 형성되고, 제1 콘택 플러그(70)는 제1 콘택 트렌치 내에 제공될 수 있다. 제1 콘택 플러그(70)는 금속 물질, 예를 들어, 알루미늄을 포함할 수 있다. 제1 콘택 플러그(70)는 화소 분리 패턴(150), 보다 구체적으로는 제2 분리 패턴(153)과 전기적으로 연결될 수 있다.
제1 도전 패턴(75)이 기판(100)의 제2 면(100b) 상에 제공될 수 있다. 제1 도전 패턴(75)은 제1 기판(100)의 제2 면(100b) 상의 제1 후면 절연층(313)을 덮되, 제1 관통홀 및 제1 콘택 트렌치의 내벽을 콘포말 하게 덮을 수 있다. 제1 도전 패턴(75)은 광전 변환층(10), 제1 배선층(20) 및 회로 칩(2000)의 일부를 관통할 수 있다. 보다 구체적으로, 제1 도전 패턴(750)은 제1 배선층(20) 내의 배선들(222) 및 화소 분리 패턴들(150)과 접촉하여 전기적으로 연결될 수 있다. 제1 도전 패턴(750)은 회로 칩(2000) 내의 하부 배선들(55)과 전기적으로 연결될 수 있다. 제1 도전 패턴(75)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다.
제1 매립 패턴(79)이 제1 도전 패턴(75) 상에 제공되어, 제1 관통홀의 나머지 부분을 채울 수 있다. 제1 매립 패턴(79)은 광전 변환층(10) 및 제1 배선층(20)을 관통할 수 있다. 제1 매립 패턴(79) 상에 제1 캐핑 패턴(77)이 제공될 수 있다. 제1 캐핑 패턴(77)이 제1 매립 패턴(53) 상에 제공될 수 있다. 제1 캐핑 패턴(77)은 실리콘을 포함하는 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 이들의 조합을 포함할 수 있다.
차광 패턴(73)이 제1 콘택 플러그(70), 제1 도전 패턴(75), 및 제1 매립 패턴(79) 상에 제공될 수 있다. 차광 패턴(73)은 광학 블랙 영역(OB)으로 입사되는 빛을 차단할 수 있다. 차광 패턴(73) 상에 제1 보호막(71)이 제공되어 차광 패턴(73)을 덮을 수 있다.
제1 기판(100)의 광학 블랙 영역(OB)에 광전 변환 영역(111) 및 더미 영역(112)이 제공될 수 있다. 상기 광전 변환 영역(111)은 예를 들면 제1 도전형과 다른 제2 도전형의 불순물로 도핑될 수 있다. 제2 도전형은 예를 들어, n형일 수 있다. 상기 광전 변환 영역(111)은 도 4 및 도 5에서 설명한 광전 변환 영역(110)과 달리 빛을 받아 전기적 신호를 발생시키는 동작을 수행하지 않을 수 있다. 더미 영역(112)은 불순물로 도핑되지 않는 영역일 수 있다. 광전 변환 영역(111) 및 더미 영역(112)에서 발생된 신호는 이후 공정 노이즈를 제거하는 정보로 사용될 수 있다.
패드 영역(PAD)이 제1 기판(100)의 엣지 부분에 제공되고, 평면적 관점에서 화소 어레이 영역(AR)을 둘러쌀 수 있다. 패드 영역(PAD)에서, 제1 기판(100) 상에 제2 도전 패턴(85), 제2 매립 패턴(89), 제2 캐핑 패턴(87), 제2 콘팩 플러그(80), 및 제2 보호막(81)이 제공될 수 있다.
제2 콘택 플러그(80)가 패드 영역(PAD) 상에 제공될 수 있다. 보다 구체적으로 제2 콘택 플러그(80)가 제1 기판(100)의 제2 면(100b) 상에 또는 제1 기판(100)의 내부에 제공될 수 있다. 제2 콘택 트렌치가 제1 기판(100)의 제2 면(100b) 상에 형성되고, 제2 콘택 플러그(80)는 상기 제2 콘택 트렌치 내에 제공될 수 있다. 제2 콘택 플러그(80)는 이미지 센서 소자와 외부 사이의 전기적 연결 통로 역할을 할 수 있다. 보다 구체적으로, 제2 콘택 플러그(80)는 단위 화소 영역들(PX)에서 발생한 전기적 신호를 외부로 출력할 수 있다. 또는 제2 콘택 플러그(80)에 인가된 외부의 전기적 신호가 예를 들어, 화소 분리 패턴(150)으로 인가될 수 있다.
제2 도전 패턴(85)이 제1 기판(100)의 제2 면(100b) 상에 또는 제1 기판(100)의 내부에 제공될 수 있다. 제2 도전 패턴(85)은 제1 기판(100)의 제2 면(100b) 상의 제1 후면 절연층(313)을 덮되, 제2 관통홀 및 제2 콘택 트렌치의 내벽을 콘포말 하게 덮을 수 있다. 제2 도전 패턴(85)은 광전 변환층(10), 제1 배선층(20) 및 회로 칩(2000)의 일부를 관통할 수 있다. 보다 구체적으로, 제2 도전 패턴(85)은 회로 칩(2000)의 제2 배선층(50) 내의 하부 배선들(55)과 전기적으로 연결될 수 있다. 제2 도전 패턴(85)은 금속 물질 예를 들어, 텅스텐을 포함할 수 있다.
제2 매립 패턴(89)이 제2 도전 패턴(85) 상에 제공되어, 제2 관통홀의 나머지 부분을 채울 수 있다. 제2 매립 패턴(89)은 광전 변환층(10) 및 제1 배선층(20)을 관통할 수 있다. 제2 매립 패턴(89) 상에 제2 캐핑 패턴(87)이 제공될 수 있다. 제2 캐핑 패턴(87)은 실리콘을 포함하는 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 이들의 조합을 포함할 수 있다. 제2 보호막(81)이 제2 도전 패턴(85) 및 제2 캐핑 패턴(87)상에 제공될 수 있다. 제2 보호막(81)은 제2 도전 패턴(85) 및 제2 캐핑 패턴(87)을 덮되, 제1 콘택 플러그(80)를 덮지 않을 수 있다.
이미지 센서는 회로 칩(2000)을 포함할 수 있다. 회로 칩(2000)은 센서 칩(1000) 상에 적층될 수 있다. 회로 칩(2000)은 제2 기판(40) 및 제2 배선층(50)을 포함할 수 있다. 제2 배선층(50)은 제1 배선층(20) 및 제2 기판(40) 사이에 개재될 수 있다. 집적 회로들(TR)이 제2 기판(40)의 상면 상에 또는 제2 기판(40) 내에 배치될 수 있다. 집적 회로들(TR)은 로직 회로들, 메모리 회로들, 또는 이들의 조합을 포함할 수 있다. 집적 회로들(TR)은 예를 들어, 트랜지스터들을 포함할 수 있다. 제2 배선층(1800)은 하부 절연층들 및 하부 배선들(55)을 포함할 수 있다. 하부 배선들(55)은 하부 절연층들 내에 제공될 수 있다. 하부 배선들(55)은 집적 회로들(TR)과 전기적으로 연결될 수 있다.
도 11 내지 도 20은 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 도면들로, 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면에 대응된다.
도 11을 참조하면, 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 갖는 제1 기판(100)이 준비될 수 있다. 제1 기판(100)은 제1 도전형(예를 들어, p형)의 불순물을 포함할 수 있다. 일 예로, 제1 기판(100)은 제1 도전형 벌크(bulk) 실리콘 제1 기판 상에 제1 도전형 에피택셜층이 형성된 제1 기판일 수 있다. 다른 예로, 제1 기판(100)은 제1 도전형의 웰을 포함하는 벌크 제1 기판일 수 있다.
제1 기판(100)의 제1 면(100a) 상에 제2 트렌치(TR2)를 형성할 수 있다. 제2 트렌치(TR2)를 형성하는 것은 제1 기판(100)의 제1 면(100a) 상에 제1 마스크 패턴(MK)을 형성하는 것 및 제1 마스크 패턴(MK)을 이용하여 제1 면(100a) 상에 식각 공정을 수행하는 것을 포함할 수 있다.
도 12를 참조하면, 제1 기판(100)의 제1 면(100a) 상에 제2 예비 분리 패턴(130p)을 형성할 수 있다. 제2 예비 분리 패턴(130p)은 제1 기판(100)의 제1 면(100a) 상에 증착 공정을 수행하여 형성할 수 있다. 제2 예비 분리 패턴(130p)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제2 예비 분리 패턴(130p)은 제2 트렌치(TR2)의 내부를 모두 채울 수 있고, 제1 마스크 패턴(MK)을 덮을 수 있다. 제2 예비 분리 패턴(130p)의 상면은 제1 기판(100)의 제1 면(100a)보다 높은 레벨에 형성될 수 있다. 제2 예비 분리 패턴(130p) 상에 마스크(미도시)를 형성하고, 제2 예비 분리 패턴(130p) 및 제1 기판(100)을 이방성 식각하여 제1 트렌치(TR1)를 형성할 수 있다. 제1 트렌치(TR1)의 바닥면은 제1 기판(100)의 제2 면(100b)보다 높은 레벨에 위치할 수 있다.
제1 트렌치(TR1)의 형성 후, 제1 트렌치(TR1)의 내측벽을 콘포말하게 덮는 제1 예비 분리 패턴(151p)이 형성될 수 있다. 제1 예비 분리 패턴(151p)은 제1 트렌치(TR1)의 내벽 및 제2 예비 분리 패턴(130p)의 상면을 덮을 수 있다. 제1 예비 분리 패턴(151p)은 제1 트렌치(TR1)가 형성된 제1 기판(100) 상에 절연 물질을 증착하여 형성할 수 있다. 제1 예비 분리 패턴(151p)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제2 예비 분리 패턴(153p)을 제1 예비 분리 패턴(151p) 상에 형성할 수 있다. 제2 예비 분리 패턴(153p)은 제1 예비 분리 패턴(151p)이 형성된 제1 기판(100) 상에 증착 공정을 수행하여 형성할 수 있다. 제2 예비 분리 패턴(153p)은 제1 트렌치(TR1)의 내측벽 상의 제1 예비 분리 패턴(151p)을 덮을 수 있고, 제2 예비 분리 패턴(130p)의 상면을 덮을 수 있다. 제2 예비 분리 패턴(153p)은 예를 들어 폴리 실리콘을 포함할 수 있다.
도 13을 참조하면, 제2 예비 분리 패턴(153p) 상에 식각 공정을 수행할 수 있다. 식각 공정에서 제2 예비 분리 패턴(153p)의 상부를 제거하여 제2 분리 패턴(153)을 형성할 수 있다. 이에 따라, 제1 예비 분리 패턴(151p)의 일부가 외부로 노출될 수 있다. 상기 식각 공정은 제2 분리 패턴(153)이 제2 예비 분리 패턴(103p)의 하면보다 낮은 레벨에 배치될 때까지 수행될 수 있다.
일 실시예에 따르면, 상기 식각 공정이 수행된 후, 제2 분리 패턴(153) 상에 도핑 공정이 수행될 수 있다. 상기 도핑 공정은 예를 들어, 빔 라인 이온 주입(Beam lind Ion implantation) 공정 또는 플라즈마 도핑 공정(PLAD)일 수 있다. 플라즈마 도핑 공정의 경우, 소스 물질이 기체 상태로 공정 챔버 안에 공급될 수 있다. 상기 소스 물질을 플라즈마 이온화한 후, 제1 기판(100)이 로딩되는 정전척(미도시)에 고전압의 바이어스를 인가하여, 이온화된 소스 물질들이 제2 분리 패턴(153) 속으로 주입될 수 있다. 플라즈마 도핑은 상대적으로 매우 깊은 위치에서도 균일한 도핑을 구현할 수 있으며, 도핑 처리 속도를 향상시킬 수 있다. 빔 라인 이온 주입 공정의 경우, 제1 트렌치(TR1)의 폭이 상대적으로 깊고 좁기 때문에, 제2 분리 패턴(153) 상에 수직 깊이에 따라 균일하게 도핑하는 것이 어려울 수 있다. 이에 따라, 빔 라인 이온 주입 공정에 의해 도핑 공정을 수행하는 경우, 제2 분리 패턴(153)은 불순물 농도가 수직 깊이에 따라 달라질 수 있다. 이미지 센서 소자에서, 제2 분리 패턴(153)에 음의 전압을 인가되면, 이미지 센서의 암전류 특성이 개선될 수 있다.
제1 예비 분리 패턴(151p) 및 제2 분리 패턴(153) 상에 예비 캐핑막(155p)을 형성할 수 있다. 예비 캐핑막(155p)을 형성하는 것은 제1 기판(100)의 제1 면(100a) 상에 증착 공정을 수행하는 것을 포함할 수 있다. 예비 캐핑막(155p)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 14를 참조하면, 제1 분리 패턴(151), 캐핑 패턴(155) 및 소자 분리 패턴(130)을 형성할 수 있다. 캐핑 패턴(155) 및 소자 분리 패턴(103)을 형성하는 것은 제1 기판(100)의 제1 면(100a) 상에 평탄화 공정을 수행하는 것을 포함할 수 있다. 평탄화 공정에서, 제1 예비 분리 패턴(151p)의 상부, 예비 소자 분리 패턴(130p)의 상부, 및 예비 캐핑막(155p)의 상부가 제거될 수 있다. 일 예에 따르면, 제1 마스크 패턴(MK)은 평탄화 공정 이후 제거될 수 있으며, 이로써 제1 기판(100)의 제1 면(100a)의 손상이 방지될 수 있다. 이에 따라, 제1 기판(100)의 제1 면(100a), 소자 분리 패턴(130)의 상면(130a), 캐핑 패턴(155)의 상면, 및 제1 화소 분리 패턴(151)의 상면이 공면을 이룰 수 있다.
도 15를 참조하면, 단위 화소 영역들(PX) 내에 불순물을 도핑하여, 광전 변환 영역들(110)을 각각 형성할 수 있다. 광전 변환 영역들(110)은, 상기 제1 도전형(예를 들어, p형)과 다른 제2 도전형(예를 들어, n형)을 가질 수 있다. 제1 기판(100)의 일부를 제거하는 박막화 공정을 수행하여, 제1 기판(100)의 수직적 두께를 감소시킬 수 있다. 박막화 공정은 제1 기판(100)의 제2 면(100b)을 그라인딩(grinding) 또는 연마(polishing)하는 것 및 이방성 또는 등방성 식각하는 것을 포함할 수 있다. 제1 기판(100)을 박막화하기 위해 제1 기판(100)의 상하가 반전될 수 있다. 그라인딩(grinding) 또는 연마(polishing) 공정에 의해 제1 기판(100)의 일부가 제거될 수 있으며, 이어서, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 제1 기판(100)의 표면 결함들이 제거될 수 있다.
제1 기판(100)의 제2 면(100b)에 대한 박막화 공정을 수행함에 따라 제1 분리 패턴(151) 및 제2 분리 패턴(153)의 하면들이 노출될 수 있다. 제1 분리 패턴(151) 및 제2 분리 패턴(153)의 하면들은 제1 기판(100)의 제2 면(100b)과 공면을 이룰 수 있다. 이어서, 제1 기판(100)의 제1 면(100a) 상에 트랜지스터들을 형성할 수 있다. 트랜지스터들을 형성하는 것은 게이트 패턴들(171, 173)을 형성하는 것은, 제1 기판(100)의 제1 면(100a) 상에 불순물을 도핑하여 불순물 영역들(120)을 형성하는 것을 포함할 수 있다. 불순물 영역들(120)은 n형 또는 p형의 불순물을 포함할 수 있다.
도 15를 계속 참조하면, 제1 기판(100)의 제1 면(100a) 상에 제1 절연층(221)을 형성할 수 있다. 제1 절연층(221)은 제1 기판(100)의 제1 면(100a) 상에 형성된 게이트 전극들(171, 173), 소자 분리 패턴(130), 및 제1 기판(100)의 제1 면(100a)을 덮도록 형성할 수 있다. 제1 절연층(221)은 제1 기판(100)의 제1 면(100a) 상에 절연 물질을 증착하는 공정을 수행하여 형성될 수 있다. 제1 절연층(221)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 절연층(221)의 상면 상에 포토 공정을 수행하여 제3 트렌치들(TR3) 및 제4 트렌치들(TR4)을 형성하기 위한 제2 마스크(MK2)를 형성할 수 있다. 제2 마스크(MK2)는 제3 트렌치들(TR3) 및 제4 트렌치들(TR4)이 형성되는 위치를 정의할 수 있다. 제2 마스크(MK2)를 식각 마스크로 하여, 제1 절연층(221) 상에 제1 식각 공정을 수행할 수 있다. 제1 식각 공정을 수행하는 동안 제2 마스크(MK2)가 손상되어, 제2 마스크(MK2)의 두께가 얇아질 수 있다. 상기 제1 식각 공정은 예를 들어, 건식 식각 공정일 수 있고, 이방성 식각 공정일 수 있다. 제1 절연층(221)의 일부가 제거되어 제3 트렌치들(TR3) 및 제4 트렌치들(TR4)이 형성될 수 있다. 제3 트렌치들(TR3)은 제1 기판(100)의 불순물 영역들(120) 및/또는 소자 분리 패턴(130)의 상면(130a)을 노출시킬 수 있다. 보다 구체적으로, 제3 트렌치들(TR3)은 제1 기판(100)의 불순물 영역(120)과 소자 분리 패턴(130)이 맞닿는 경계 영역 상에 형성되거나, 제1 기판(100)의 불순물 영역(120) 상에 형성될 수 있다. 제4 트렌치들(TR4)은 제1 게이트 패턴(171) 및 제2 게이트 패턴(173) 상에 형성될 수 있다. 제4 트렌치들(TR4)은 제1 게이트 패턴(171)의 상면(171a) 및 제2 게이트 패턴(173)의 상면(173a)을 노출시킬 수 있다.
도 16을 참조하면, 제3 트렌치들(TR3) 및 제4 트렌치들(TR4)에 의해 노출된 제1 기판(100) 및 소자 분리 패턴(130) 상에 제2 식각 공정을 수행할 수 있다. 제2 식각 공정은 잔류하는 제2 마스크(MK2) 및 제1 절연층(221)을 식각 마스크로 하여 수행될 수 있다. 제2 식각 공정에서, 제1 기판(100)의 상부의 일부 및/또는 소자 분리 패턴(130)의 상부의 일부가 제거될 수 있다. 이 때, 식각 가스로 사용되는 소스 물질을 복수 개로 혼합하여, 제1 기판(100) 및 소자 분리 패턴(130)이 식각 선택비 없이 동시에 식각되도록 조절할 수 있다. 제2 식각 공정에 의해, 제3 트렌치들(TR3) 및 제4 트렌치들(TR4)의 깊이가 보다 깊어질 수 있다. 제3 트렌치들(TR3) 및 제4 트렌치들(TR4) 각각의 바닥면은 제1 기판(100)의 제1 면(100a) 보다 낮은 레벨에 배치될 수 있다.
도 17을 참조하면, 제3 트렌치들(TR3) 및 제4 트렌치들(TR4)의 내부의 일부를 채우는 제1 관통 구조체의 제1 패턴들(211)을 형성할 수 있다. 예를 들어, 제1 패턴들(211)을 형성하는 것은 증착 공정을 수행하여 다결정 실리콘막을 제1 절연층(221) 상에 증착시키는 것 및 식각 공정을 수행하여 증착된 다결정 실리콘막의 일부를 제거하는 것을 포함할 수 있다.
제1 절연층(221) 상에 다결정 실리콘막을 증착시키는 경우, 다결정 실리콘막은 제1 절연층(221)의 상면을 덮고, 제3 트렌치들(TR3) 및 제4 트렌치들(TR4)의 내부를 채울 수 있다. 다결정 실리콘막은 제3 트렌치들(TR3)에 의해 노출된 제1 기판(100)의 불순물 영역들(120)과 연결될 수 있고, 그 경계는 구분되지 않을 수 있다. 다결정 실리콘막은 제3 트렌치들(TR3)에 의해 노출된 소자 분리 패턴(130)의 적어도 일부와 접촉할 수 있다.
다결정 실리콘막 상에 식각 공정을 수행하는 경우, 다결정 실리콘막의 상부를 제거하여 제1 패턴들(211)을 형성할 수 있다. 상기 식각 공정은 제1 패턴들(211)의 상면들(211a)이 제1 게이트 패턴(171)의 상면(171a) 및 제2 게이트 패턴(173)의 상면보다 낮은 레벨에 배치될 때까지 수행될 수 있다. 이에 따라, 제4 트렌치들(TR4)의 내부를 채우는 다결정 실리콘막은 모두 제거되어, 제1 게이트 패턴(171)의 상면(171a) 및 제2 게이트 패턴(173)의 상면(173a)이 노출될 수 있다. 그러나, 도시된 바와 달리, 상기 식각 공정은 제1 패턴들(211)의 상면들(211a)이 제1 게이트 패턴(171)의 상면(171a) 및 제2 게이트 패턴(173)의 상면보다 높은 레벨에 배치될 때까지 수행될 도 있다. 이 경우, 도 7과 같이 제2 관통 구조체(230)는 제3 패턴(231)을 더 포함할 수 있다.
다른 예로, 제1 패턴들(211)을 형성하는 것은 기판(100) 상에 선택적 에피택셜 성장 공정(SEG; selective epitaxial growth, 이하 에피 공정)을 수행하는 것을 포함할 수 있다. 상기 에피 공정을 수행하는 경우, 기판(100)을 씨드로 하여 제1 패턴들(211)을 성장시켜 형성할 수 있다.
제1 패턴들(211)을 형성한 후, 열처리 공정 및 불순물 주입 공정이 수행될 수 있다. 열처리 공정에 의해 제1 패턴들(211)이 기판(100)과 일체로 연결될 수 있다. 제1 패턴들(211) 및 기판(100) 사이의 경계는 구분될 수도 있고, 구분되지 않을 수도 있다. 상기 불순물 주입 공정에서 주입되는 불순물의 도전형은 상기 제1 패턴들(211) 각각이 연결된 불순물 영역(120)의 불순물의 도전형과 동일할 수 있다.
도 18을 참조하면, 제3 트렌치들(TR3) 및 제4 트렌치들(TR4) 내부에 제1 관통 구조체들의 제2 패턴들(213) 및 제2 관통 구조체들의 제1 패턴들(233)이 형성할 수 있다. 제1 관통 구조체의 제2 패턴들(213) 및 제2 관통 구조체의 제1 패턴들(233)이 형성하는 것은 금속 실리사이드 물질을 증착하여 금속 실리사이드막을 형성하는 것 및 금속 실리사이드막 상에 식각 공정을 수행하는 것을 포함할 수 있다.
제1 절연층(221)의 상면 및 제3 트렌치들(TR3)과 제4 트렌치들(TR4)의 내부에 금속 실리사이드 물질을 증착하여 금속 실리사이드 막을 형성할 수 있다. 상기 금속 실리사이드 물질은 예를 들어, 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix) 및/또는 이들의 합금을 포함할 수 있다. 상기 금속 실리사이드막은 제1 절연층(221)의 상면 및, 제3 트렌치들(TR3)의 내벽들, 제1 패턴들(213)의 상면들, 제4 트렌치들(TR4)의 내벽들, 제1 게이트 패턴(171)의 상면(171a), 제2 게이트 패턴(173)의 상면을 덮을 수 있다. 상기 금속 실리사이드막 상에 식각 공정을 수행하여 금속 실리사이드 막의 일부를 제거할 수 있다. 상기 식각 공정은 제1 관통 구조체들의 제2 패턴들(213) 및 제2 관통 구조체들의 제1 패턴들(233) 각각의 두께가 50Å 이상 200Å 이하가 될 때까지 수행될 수 있다. 이에 따라, 제1 관통 구조체들의 제2 패턴들(213) 및 제2 관통 구조체들의 제1 패턴들(233)이 형성될 수 있다.
도 19를 참조하면, 제3 트렌치들(TR3) 및 제4 트렌치들(TR4)의 내부를 채우는 제1 관통 구조체들의 제3 패턴들(214) 및 제2 관통 구조체들의 제2 패턴들(235)을 형성할 수 있다. 제1 절연층(221)의 상면 상에 연마 공정이 수행될 수 있다. 상기 연마 공정에 의해 상기 제3 패턴들(214)의 상면 및 제2 패턴들(235)의 상면은 제1 절연층(221)의 상면(221a)과 공면을 이룰 수 있다. 제2 패턴들(235) 및 제3 패턴들(214)은 도전 물질, 예를 들어 텅스텐을 포함할 수 있다. 이에 따라, 제1 내지 제3 패턴들(211, 213, 215)을 포함하는 제1 관통 구조체(210) 및 제1 및 제2 패턴들(233, 235)를 포함하는 제2 관통 구조체(230)가 형성될 수 있다.
도 20을 참조하면, 제1 절연층(221), 제1 관통 구조체(210) 및 제2 관통 구조체(230)의 상면 상에 제2 절연층들(223)을 순차로 형성할 수 있다. 제2 절연층들(223) 내에 배선들(222) 및 비아들(224)을 형성할 수 있다. 배선들(222)은 제1 관통 구조체(210) 및 제2 관통 구조체(230)와 각각 연결될 수 있다.
다시 도 5를 참조하면, 제1 기판(100)의 제2 면(100b) 상에 반사 방지막(311), 제1 후면 절연층(313)을 형성할 수 있다. 제1 후면 절연층(313) 상에 그리드 패턴 절연층(331) 및 그리드 패턴(333)을 형성할 수 있다. 그리드 패턴 절연층(331) 및 그리드 패턴(333)은 평면적 관점에서 격자 구조로 형성할 수 있다.
제1 후면 절연층(313) 상에 컬러 필터들(320)을 형성할 수 있다. 컬러 필터들(320)은 단위 화소 영역들(PX) 상에 각각 형성할 수 있다. 컬러 필터들(320) 상에 마이크로 렌즈들(340)을 각각 형성할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 이미지 센서가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 제1 기판, 상기 제1 기판은 단위 화소 영역들 및 상기 제1 면과 인접하게 배치되는 불순물 영역들을 포함하고,
    상기 제1 기판의 상기 제1 면 상에 제공되며, 상기 불순물 영역들을 정의하는 소자 분리 패턴; 및
    상기 제1 기판의 상기 제1 면을 덮는 제1 배선층, 상기 제1 배선층은 상기 제1 기판의 상기 제1 면을 덮는 제1 절연층, 상기 제1 절연층 상의 배선들, 및 상기 제1 절연층을 관통하는 제1 관통 구조체를 포함하되,
    상기 제1 관통 구조체는:
    상기 제1 기판의 상기 불순물 영역들 중 어느 하나와 연결되며, 상기 소자 분리 패턴의 적어도 일부와 접촉하는 제1 패턴;
    상기 제1 패턴 상에 제공되고, 상기 배선들과 접촉하는 제2 패턴; 및
    상기 제1 패턴과 상기 제2 패턴 사이에 제공되는 제3 패턴을 포함하고,
    상기 제1 패턴의 상면은 상기 소자 분리 패턴의 상면보다 높은 레벨에 제공되는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제3 패턴은 금속 실리사이드 물질을 포함하는 이미지 센서.
  3. 제1 항에 있어서,
    상기 제1 관통 구조체의 상기 제1 패턴은 상기 소자 분리 패턴 및 상기 제1 기판의 상기 불순물 영역들 중 어느 하나와 각각 수직으로 중첩되는 이미지 센서.
  4. 제1 항에 있어서,
    상기 제1 기판의 상기 제1 면 상에 제공되며, 상기 제1 관통 구조체와 인접한 제1 게이트 패턴을 더 포함하되,
    상기 제1 관통 구조체의 상기 제1 패턴의 상면은 상기 제1 기판의 상기 제1 면 및 상기 제1 게이트 패턴의 상면 사이의 레벨에 제공되는 이미지 센서.
  5. 제1 항에 있어서,
    상기 제1 기판의 상기 제1 면 상에 제공되며, 상기 제1 관통 구조체와 인접한 제1 게이트 패턴을 더 포함하되,
    상기 제1 관통 구조체의 상기 제1 패턴의 상면은 상기 제1 게이트 패턴의 상면보다 높은 레벨에 제공되는 이미지 센서.
  6. 제1 항에 있어서,
    상기 제1 관통 구조체의 상기 제1 패턴의 하면은 상기 소자 분리 패턴의 상면 및 상기 소자 분리 패턴의 하면 사이의 레벨에 제공되는 이미지 센서.
  7. 제1 항에 있어서,
    상기 소자 분리 패턴의 상면으로부터 상기 제1 패턴의 상면까지의 수직적 거리는 100Å 이상 1800Å 이하인 이미지 센서.
  8. 제1 항에 있어서,
    상기 제1 기판의 상기 제1 면 상에 제공되며, 상기 제1 관통 구조체와 인접한 제1 게이트 패턴 및 상기 제1 절연층을 관통하는 제2 관통 구조체를 더 포함하되,
    상기 제2 관통 구조체는 상기 제1 게이트 패턴의 상면과 접촉하는 제1 패턴; 및 상기 제1 패턴 상에 제공되며, 상기 배선들과 접촉하는 제2 패턴을 포함하고,
    상기 제1 패턴은 금속 실리사이드 물질을 포함하는 이미지 센서.
  9. 제8 항에 있어서,
    상기 제1 관통 구조체의 상기 제3 패턴 및 상기 제2 관통 구조체의 상기 제1 패턴은 서로 다른 레벨에 배치되는 이미지 센서.
  10. 제1 항에 있어서,
    상기 제1 관통 구조체의 상기 제2 패턴 및 상기 배선들은 서로 다른 물질을 포함하는 이미지 센서.

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