KR20220008327A - 반도체 기억 장치 - Google Patents

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KR20220008327A
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Abstract

반도체 기억 장치(20)는, 하나의 로직부(40)인 대상 로직부(41)에 의해 액세스되는 2종류의 자기 저항 메모리인, 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22)를 구비한다. 대상 로직부(41)와 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22)가 하나의 반도체 칩에 형성되고, 제1 자기 저항 메모리(21)는, 제2 자기 저항 메모리(22)보다도 보자력이 크다.

Description

반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것이다.
반도체 기억 장치가 사용되는 장치의 일례로서, 일본 특허 공개 제2016-184233호 공보(특허 문헌 1)에 기재되어 있는 바와 같은, 메모리에 대하여 신호 라인을 통하여 데이터 전송을 행하는 메모리 컨트롤러를 들 수 있다. 이하, 배경 기술의 설명에 있어서 괄호 안에 나타내는 부호는 특허 문헌 1의 것이다. 특허 문헌 1의 도 2에 도시되어 있는 바와 같이, 이 메모리 컨트롤러(C)는, 반도체 기억 장치로서의 기억 회로(15)를 구비하고 있다. 그리고, 특허 문헌 1의 단락 0021, 0022에 기재되어 있는 바와 같이, 이 메모리 컨트롤러(C)는, 당해 기억 회로(15)를 작업용 데이터를 저장하기 위한 워크 메모리로서 사용하여, 치환 처리나 복원 처리 등의 각종 처리를 행하도록 구성되어 있다.
일본 특허 공개 제2016-184233호 공보
그런데, 데이터의 재기입이 비교적 빈번히 행해지는 반도체 기억 장치(상술한 워크 메모리 등)에는, 지금까지 일반적으로 휘발성 메모리가 사용되고 있었지만, 이 휘발성 메모리를, 재기입 가능한 불휘발성 메모리의 1종인 자기 저항 메모리(MRAM)로 치환하는 것이 검토되고 있다. 이와 같이 반도체 기억 장치에 자기 저항 메모리를 사용하는 경우, 워크 데이터와 같이 비교적 빈번히 재기입되는 데이터뿐만 아니라, 설정 데이터(프로그램이나 초기 설정 데이터 등)와 같이 재기입 빈도가 낮은 데이터도 자기 저항 메모리에 기억시키는 것을 생각할 수 있다.
그러나, 자기 저항 메모리는, 그 구조상, 데이터의 재기입 가능 횟수를 많이 확보하려고 하면 데이터의 보유 지지 기간이 짧아지기 때문에, 휘발성 메모리와의 치환이 가능한 정도의 재기입 가능 횟수가 얻어지도록, 자기 저항 메모리를 구성하면, 설정 데이터와 같은 재기입 빈도가 낮은 데이터의 보유 지지 기간이 짧아지기 쉽다. 이 결과, 반도체 기억 장치가 사용되는 장치의 기동 시에 설정 데이터를 다른 기억 장치로부터 로드할 필요가 생기고, 기동 시간이 길어질 우려나, 그러한 처리를 위해 소비 전력이 증대할 우려가 있다.
그래서, 반도체 기억 장치에 자기 저항 메모리를 사용하는 경우에, 데이터의 재기입 가능 횟수와 데이터의 보유 지지 기간과의 양쪽을 적절히 확보하는 것이 가능한 기술의 실현이 요망된다.
본 개시에 관한 반도체 기억 장치는, 하나의 로직부인 대상 로직부에 의해 액세스되는 2종류의 자기 저항 메모리인, 제1 자기 저항 메모리와 제2 자기 저항 메모리를 구비하고, 상기 대상 로직부와 상기 제1 자기 저항 메모리와 상기 제2 자기 저항 메모리가 하나의 반도체 칩에 형성되고, 상기 제1 자기 저항 메모리는, 상기 제2 자기 저항 메모리보다도 보자력이 크다.
이 구성에 의하면, 제1 자기 저항 메모리가 제2 자기 저항 메모리보다도 보자력이 크기 때문에, 제2 자기 저항 메모리에 대해서는, 보자력을 비교적 작게 하여 데이터의 재기입 가능 횟수를 많이 확보하면서, 제1 자기 저항 메모리에 대해서는, 보자력을 비교적 크게 하여 데이터의 보유 지지 기간을 길게 확보할 수 있다. 즉, 2종류의 자기 저항 메모리를 사용함으로써 반도체 기억 장치 중에, 제2 자기 저항 메모리에 의해 형성되는, 데이터의 재기입 가능 횟수가 많은 메모리 영역과, 제1 자기 저항 메모리에 의해 형성되는, 데이터의 보유 지지 기간이 긴 메모리 영역과의, 2종류의 메모리 영역을 형성할 수 있다. 그리고, 상기 구성에 의하면, 이러한 2종류의 메모리 영역에 대상 로직부가 액세스 가능한 반도체 칩을 실현할 수 있다.
이상과 같이, 상기 구성에 의하면, 반도체 기억 장치에 자기 저항 메모리를 사용하는 경우에, 데이터의 재기입 가능 횟수와 데이터의 보유 지지 기간과의 양쪽을 적절히 확보하는 것이 가능하게 된다.
반도체 기억 장치의 추가적인 특징과 이점은, 도면을 참조하여 설명하는 실시 형태에 대한 이하의 기재로부터 명확해진다.
도 1은 반도체 칩의 일례의 개략 구성을 나타내는 블록도.
도 2는 기능 모듈의 일례의 개략 구성을 나타내는 블록도.
도 3은 반도체 기억 장치의 일례의 개략 구성을 나타내는 사시도.
도 4는 반도체 기억 장치와 대상 로직부의 배치 관계의 일례를 나타내는 도면.
반도체 기억 장치의 실시 형태에 대하여, 도면을 참조하여 설명한다. 본 실시 형태에서는, 반도체 기억 장치가 레지스터(레지스터 파일)로서 사용하는 경우를 예로 들어 설명한다.
반도체 기억 장치(20)는, 반도체 칩(1)에 형성되는 기억 장치이다. 그 때문에, 반도체 기억 장치(20)(예를 들어, 반도체 기억 장치(20)를 구성하는 메모리 셀이나, 메모리 셀에 대한 데이터의 재기입을 행하는 재기입 회로)는, 반도체 재료를 사용하여 형성된다.
도 1에, 반도체 기억 장치(20)가 형성되는 반도체 칩(1)의 일례를 나타낸다. 반도체 칩(1)은, 예를 들어 SoC(System on a Chip)로 된다. 반도체 칩(1)은, 1매의 칩에 집적된 복수의 회로(반도체 집적 회로)를 구비하고 있다. 반도체 칩(1)에는, 후술하는 로직부(40)를 구성하는 회로나, 반도체 기억 장치(20)(메모리부)를 구성하는 회로가 형성되어 있다. 반도체 칩(1)에, 다른 기능부(예를 들어, 아날로그부)를 구성하는 회로가 형성되어 있어도 된다. 반도체 칩(1)이 구비하는 복수의 회로는, 당해 반도체 칩(1)이 내장되는 반도체 기판(실리콘 다이 등의 반도체 다이)에 형성된다. 예를 들어, 반도체 칩(1)이 1매의 반도체 기판을 구비하고, 반도체 칩(1)이 구비하는 모든 회로가, 당해 1매의 반도체 기판에 형성된 구성으로 할 수 있다.
도 1에 도시하는 바와 같이, 반도체 칩(1)은, 내부 버스(12)에 의해 서로 접속된 복수의 기능 모듈(10)을 구비하고 있다. 또한, 반도체 칩(1)은, CPU(Central Processing Unit) 등의 프로세서(11)를 구비하고 있고, 프로세서(11)는, 내부 버스(12)에 의해 기능 모듈(10)의 각각에 접속되어 있다. 기능 모듈(10)의 각각은, 예를 들어 프로세서(11)의 주변 기능(서포트 기능 등)을 실현하는 주변 로직부로서 기능하고, 또는 반도체 칩(1)과 외부 장치(2)(반도체 칩(1)의 외부에 마련되는 장치) 사이에서 데이터 또는 신호를 교환하는 인터페이스부로서 기능한다. 외부 장치(2)는, 예를 들어 반도체 칩(1)의 외부에 마련되는 기억 장치나, 센서 등이 된다. 도 1에 도시하는 예에서는, 복수의 기능 모듈(10)의 일부가, 외부 장치(2) 사이에서 데이터 또는 신호를 교환하는 기능 모듈(10)로 되어 있다.
기능 모듈(10) 및 프로세서(11)의 각각은, 로직부(40)를 구비하고 있다. 로직부(40)는, 로직 회로(논리 회로)를 구비하고 있고, 당해 로직 회로를 사용하여 처리(연산 처리나 변환 처리 등)를 행한다. 도 2에 도시하는 바와 같이, 본 실시 형태에서는, 반도체 기억 장치(20)는, 기능 모듈(10)에 부속되는 반도체 기억 장치로 되어 있고, 당해 기능 모듈(10)이 구비하는 로직부(40)에 의해 액세스된다. 즉, 반도체 기억 장치(20)에 액세스하는 하나의 로직부(40)를 대상 로직부(41)라고 하면, 본 실시 형태에서는, 대상 로직부(41)는, 하나의 기능 모듈(10)이 구비하는 로직부(40)이다. 본 실시 형태에서는, 반도체 기억 장치(20)는, 대상 로직부(41)를 구비하는 기능 모듈(10)의 레지스터로서 기능하고, 대상 로직부(41)(구체적으로는, 후술하는 연산 회로(50))는, 반도체 기억 장치(20)에 기억되어 있는 데이터에 기초하여 동작한다.
도 2에, 대상 로직부(41)를 구비하는 기능 모듈(10)의 일례를 나타낸다. 이하에서는, 도 2에 도시하는 기능 모듈(10) 이외의 기능 모듈(10)을 다른 기능 모듈(10)이라고 칭한다. 도 2에 도시하는 바와 같이, 대상 로직부(41)는, 연산 회로(50)와 제1 회로(51)를 구비하고 있다. 연산 회로(50)는, 동작 프로그램에 따른 연산 처리를 행하도록 구성되어 있다. 연산 회로(50)를 동작시키는 동작 프로그램은, 반도체 기억 장치(20)(구체적으로는, 후술하는 제1 자기 저항 메모리(21))에 기억되어 있다.
제1 회로(51)는, 내부 버스(12)와 반도체 기억 장치(20)에 접속되어 있고, 반도체 기억 장치(20)와, 다른 기능 모듈(10) 또는 프로세서(11)의 사이의, 내부 버스(12)를 통한 데이터 전송을 제어하도록 구성되어 있다. 즉, 제1 회로(51)는, 내부 버스 제어부로서 기능하는 제어 회로이다. 제1 회로(51)와 반도체 기억 장치(20)의 사이에는, 반도체 기억 장치(20) 내의 어드레스를 지정하기 위한 어드레스 버스와, 데이터를 교환하기 위한 데이터 버스가 형성되어 있고, 제1 회로(51)는, 지정한 어드레스의 데이터를 판독 기입하도록 구성되어 있다.
도 2에 도시하는 기능 모듈(10)은, 외부 장치(2)와의 사이에서 신호를 교환하는 기능 모듈로 되어 있고, 대상 로직부(41)는, 제2 회로(52)를 구비하고 있다. 제2 회로(52)는, 연산 회로(50)에 접속되어 있음과 함께, 외부 버스를 통하여 외부 장치(2)에 접속되어 있다. 제2 회로(52)는, 외부 신호 제어부로서 기능하는 제어 회로이다. 제2 회로(52)는, 연산 회로(50)로부터 입력된 데이터를 신호로 변환하여 외부 장치(2)로 출력하도록 구성되어 있음과 함께, 외부 장치(2)로부터 입력된 신호를 데이터로 변환하여 연산 회로(50)에 출력하도록 구성되어 있다. 또한, 제2 회로(52)로부터 외부 장치(2)로의 신호의 출력과, 외부 장치(2)로부터 제2 회로(52)로의 신호의 입력 중 어느 한쪽만이 행해지는 구성으로 해도 된다.
도 2에 도시하는 바와 같이, 반도체 기억 장치(20)는, 대상 로직부(41)에 의해 액세스되는 2종류의 자기 저항 메모리인, 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22)를 구비하고 있다. 자기 저항 메모리(MRAM; Magnetoresistive Random Access Memory)는, 자기 터널 접합을 메모리 셀(30)로 하는 불휘발성 메모리이다. 도 3에 모식적으로 도시하는 바와 같이, 자기 저항 메모리를 구성하는 메모리 셀(30)(자기 터널 접합)은, 절연체층인 제2 층(32)을 2개의 강자성체층인 제1 층(31)과 제3 층(33) 사이에 개재된 구조를 구비한다. 강자성체층은, 예를 들어 강자성 반도체 재료를 사용하여 형성된다.
제1 층(31) 및 제3 층(33) 중 한쪽은, 자화가 고정되는 고정층으로 되고, 제1 층(31) 및 제3 층(33)의 다른 쪽은, 자화가 가변의 자유층이 된다. 자유층의 자화 방향을 변화시켜 메모리 셀(30)(자기 터널 접합)의 전기 저항값의 고저를 전환함으로써, 메모리 셀(30)에 1비트의 정보를 기억시킬 수 있다. 메모리 셀(30)은, 반도체 칩(1)의 두께 방향 D로 직교하는 면에 어레이상(2차원 어레이상)으로 나란히 배치되어 있고, 상세한 설명은 생략되지만, 메모리 셀(30)에 대한 데이터의 재기입을 행하는 재기입 회로는, 트랜지스터(셀 선택용 트랜지스터)를 사용하여 재기입 대상의 메모리 셀(30)을 선택하도록 구성되어 있다.
도 3 및 도 4에 모식적으로 도시하는 바와 같이, 대상 로직부(41)와 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22)란, 하나의 반도체 칩(1)에 형성되어 있다. 즉, 제1 자기 저항 메모리(21) 및 제2 자기 저항 메모리(22)는, 매립 MRAM이다. 여기서는, 대상 로직부(41)와 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22)란, 동일한 반도체 기판(반도체 다이)에 혼재되어 있다. 구체적으로는, 제1 자기 저항 메모리(21) 및 제2 자기 저항 메모리(22)는, 대상 로직부(41)에 대하여 표측 D1(표층측)에 일체적으로 형성되어 있다. 바꾸어 말하면, 대상 로직부(41)는, 반도체 칩(1)에 있어서의, 제1 자기 저항 메모리(21) 및 제2 자기 저항 메모리(22)보다 이측 D2(내층측)에 형성되어 있다. 여기서, 표측 D1은, 두께 방향 D의 일방측(반도체 기판에 대하여 각 소자가 형성되는 측)이며, 이측 D2는, 두께 방향 D의 타방측(표측D1과는 반대측)이다.
제1 자기 저항 메모리(21)는, 제2 자기 저항 메모리(22)보다도 보자력이 크다. 구체적으로는, 제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)의 보자력(구체적으로는, 자유층의 보자력)은, 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)의 보자력(구체적으로는, 자유층의 보자력)보다도 크다. 본 실시 형태에서는, 제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)의 체적을, 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)의 체적보다도 크게 함으로써, 제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)의 보자력을, 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)의 보자력보다도 크게 하고 있다. 메모리 셀(30)의 체적은, 예를 들어 제1 층(31), 제2 층(32) 및 제3 층(33)의 각 층의 체적 합계로 할 수 있다.
제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)의 체적이, 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)의 체적보다도 큰 구성의 일례로서, 제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)의 면적(두께 방향 D를 따르는 방향에서 보았을 때의 면적, 이하 동일)이 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)의 면적보다도 큰 구성으로 할 수 있다. 이 경우, 제1 층(31)의 두께, 제2 층(32)의 두께 및 제3 층(33)의 두께를, 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22) 사이에서 공통으로 할 수 있기 때문에, 2종류의 자기 저항 메모리를 반도체 칩(1)에 형성하는 것에 의한 제조 공정의 복잡화를 억제할 수 있다.
상기한 바와 같이 제1 자기 저항 메모리(21)는, 제2 자기 저항 메모리(22)보다도 보자력이 크기 때문에, 제2 자기 저항 메모리(22)에 대해서는, 보자력을 비교적 작게 하여 데이터의 재기입 가능 횟수를 많이 확보하면서, 제1 자기 저항 메모리(21)에 대해서는, 보자력을 비교적 크게 하여 데이터의 보유 지지 기간을 길게 확보할 수 있다. 즉, 대상 로직부(41)가 액세스 가능한 메모리 영역으로서, 제2 자기 저항 메모리(22)에 의해 형성되는, 데이터의 재기입 가능 횟수가 많은 메모리 영역과, 제1 자기 저항 메모리(21)에 의해 형성되는, 데이터의 보유 지지 기간이 긴 메모리 영역과의, 2종류의 메모리 영역을 반도체 칩(1)에 형성하는 것이 가능하게 되어 있다.
제1 자기 저항 메모리(21)는 데이터의 보유 지지 기간이 길기 때문에, 반도체 칩(1)이 사용되는 장치의 기동 시간의 단축이라는 관점에서, 당해 장치의 기동 시에 대상 로직부(41)가 필요로 하는 데이터는, 제1 자기 저항 메모리(21)에 기억되는 구성으로 하는 것이 바람직하다. 이러한 관점에서, 본 실시 형태에서는, 제1 자기 저항 메모리(21)에 설정 데이터가 기억되는 구성으로 하고 있다. 제1 자기 저항 메모리(21)에 기억되는 설정 데이터에는, 대상 로직부(41)(구체적으로는, 연산 회로(50))의 동작 프로그램이 포함된다. 제1 자기 저항 메모리(21)에 기억되는 설정 데이터에 다른 데이터가 더욱 포함되어 있어도 되며, 예를 들어 대상 로직부(41)(구체적으로는, 연산 회로(50))의 초기 설정 데이터가 포함되는 구성으로 하는 것이나, 대상 로직부(41)(구체적으로는, 연산 회로(50))에서의 연산에 사용되는 상수(제어 상수 등)의 데이터가 포함되는 구성으로 할 수 있다.
한편, 제2 자기 저항 메모리(22)는 데이터의 재기입 가능 횟수가 많기 때문에, 반도체 기억 장치(20)의 수명의 장기화의 관점에서, 비교적 빈번히 재기입되는 데이터는, 제2 자기 저항 메모리(22)에 기억되는 구성으로 하는 것이 바람직하다. 이러한 관점에서, 본 실시 형태에서는, 제2 자기 저항 메모리(22)에 워크 데이터가 기억되는 구성으로 하고 있다. 제2 자기 저항 메모리(22)에 기억되는 워크 데이터에는, 대상 로직부(41)(구체적으로는, 연산 회로(50))에 의한 연산 결과가 포함된다. 제2 자기 저항 메모리(22)에 기억되는 워크 데이터에 다른 데이터가 더욱 포함되어 있어도 되며, 예를 들어 대상 로직부(41)(구체적으로는, 연산 회로(50))에 입력되는 입력 데이터가 포함되는 구성으로 하는 것이나, 대상 로직부(41)(구체적으로는, 연산 회로(50))로부터 출력되는 출력 데이터가 포함되는 구성으로 할 수 있다.
도 4에 모식적으로 도시하는 바와 같이, 본 실시 형태에서는, 제2 자기 저항 메모리(22)는, 제1 자기 저항 메모리(21)보다도 연산 회로(50)에 가까운 위치에 배치되어 있다. 본 실시 형태에서는, 상술한 바와 같이 워크 데이터가 제2 자기 저항 메모리(22)에 기억되기 때문에, 제1 자기 저항 메모리(21)에 비하여 제2 자기 저항 메모리(22)의 쪽이, 연산 회로(50)와의 사이에서의 데이터 교환이 보다 빈번히 행해진다. 따라서, 연산 회로(50)와의 사이에서의 데이터 교환이 빈번히 행해지는 제2 자기 저항 메모리(22)를 연산 회로(50)의 근처에 배치함으로써, 연산 회로(50)와 제2 자기 저항 메모리(22) 사이의 배선 경로 길이를 짧게 억제할 수 있다. 이 결과, 클럭 신호를 각 부에 공급하기 위한 클럭 트리(60)의 길이를 짧게 억제하여, 소비 전력의 저감을 도모하는 것이 가능하게 되어 있다.
예를 들어, 제2 자기 저항 메모리(22)의 적어도 일부를, 두께 방향 D에 따른 방향에서 보았을 때 연산 회로(50)와 중복되는 위치에 배치하고, 제1 자기 저항 메모리(21)의 적어도 일부를, 당해 방향에서 보았을 때 제1 회로(51) 또는 제2 회로(52)와 중복되는 위치에 배치함으로써, 제2 자기 저항 메모리(22)가 제1 자기 저항 메모리(21)보다도 연산 회로(50)에 가까운 위치에 배치되는 구성을 실현할 수 있다.
[그밖의 실시 형태]
다음에, 반도체 기억 장치의 그밖의 실시 형태에 대해서 설명한다.
(1) 상기 실시 형태에서는, 반도체 기억 장치(20)가 레지스터(레지스터 파일)로서 사용되는 경우를 예로 들어 설명하였다. 그러나, 이러한 구성에 한정되지는 않고, 반도체 기억 장치(20)가 레지스터 이외의 기억 장치로서 사용되는 구성으로 할 수도 있다.
예를 들어, 반도체 기억 장치(20)가 프로세서(11)의 캐시로서 사용되는 구성으로 할 수 있다. 이 경우, 대상 로직부(41)는, 프로세서(11)가 구비하는 로직부(40)가 된다. 그리고, 제1 자기 저항 메모리(21)에, 저장된 블록의 태그(어드레스)가 기억되고, 제2 자기 저항 메모리(22)에, 저장된 블록의 내용이 기억된다. 즉, 제1 자기 저항 메모리(21)는 태그 어레이(어드레스 어레이)로 되어, 제2 자기 저항 메모리(22)는 데이터 어레이로 된다. 또한, 프로세서(11)는 CPU 이외에 GPU(Graphics Processing Unit) 등이어도 된다.
또한, 예를 들어 반도체 기억 장치(20)가 내부 버스(12)를 통하여 프로세서(11)에 접속되는 기억 장치로서 사용되는 구성으로 할 수도 있다. 이 경우, 대상 로직부(41)는, 프로세서(11)가 구비하는 로직부(40)가 된다. 그리고, 제1 자기 저항 메모리(21)에 의해 형성되는 메모리 영역이, 프로그램 영역으로 사용되며, 제2 자기 저항 메모리(22)에 의해 형성되는 메모리 영역이, 데이터 영역으로 사용된다.
(2) 상기 실시 형태에서는, 제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)의 체적을, 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)의 체적보다도 크게 함으로써, 제1 자기 저항 메모리(21)의 보자력을, 제2 자기 저항 메모리(22)의 보자력보다도 크게 하는 구성을 예로 들어 설명하였다. 그러나, 이러한 구성에 한정되지는 않고, 제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)과 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)과의 사이에서 구조 및 재료 중 적어도 하나를 다르게 함으로써 제1 자기 저항 메모리(21)의 보자력을, 제2 자기 저항 메모리(22)의 보자력보다도 크게 해도 된다. 이 경우, 상기 실시 형태와는 달리, 제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)의 체적이, 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)의 체적 이하인 구성으로 할 수도 있다.
(3) 상기 실시 형태에서는, 제2 자기 저항 메모리(22)가 제1 자기 저항 메모리(21)보다도 연산 회로(50)에 가까운 위치에 배치되는 구성을 예로 들어 설명하였다. 그러나, 이러한 구성에 한정되지는 않으며, 예를 들어 제1 자기 저항 메모리(21)가 제2 자기 저항 메모리(22)보다도 연산 회로(50)에 가까운 위치에 배치되는 구성으로 할 수도 있다.
(4) 또한, 상술한 각 실시 형태에서 개시된 구성은, 모순이 생기지 않는 한, 다른 실시 형태에서 개시된 구성과 조합하여 적용하는 것(그 밖의 실시 형태로서 설명한 실시 형태끼리의 조합을 포함함)도 가능하다. 다른 구성에 관해서도, 본 명세서에 있어서 개시된 실시 형태는 모든 점에서 단순한 예시에 지나지 않는다. 따라서, 본 개시의 취지를 일탈하지 않는 범위 내에서, 적절히 다양한 개변을 행하는 것이 가능하다.
(상기 실시 형태의 개요]
이하, 상기에 있어서 설명한 반도체 기억 장치의 개요에 대해서 설명한다.
반도체 기억 장치(20)는, 하나의 로직부(40)인 대상 로직부(41)에 의해 액세스되는 2종류의 자기 저항 메모리인, 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22)를 구비하고, 상기 대상 로직부(41)와 상기 제1 자기 저항 메모리(21)와 상기 제2 자기 저항 메모리(22)가 하나의 반도체 칩(1)에 형성되고, 상기 제1 자기 저항 메모리(21)는, 상기 제2 자기 저항 메모리(22)보다도 보자력이 크다.
이 구성에 의하면, 제1 자기 저항 메모리(21)가 제2 자기 저항 메모리(22)보다도 보자력이 크기 때문에, 제2 자기 저항 메모리(22)에 대해서는, 보자력을 비교적 작게 하여 데이터의 재기입 가능 횟수를 많이 확보하면서, 제1 자기 저항 메모리(21)에 대해서는, 보자력을 비교적 크게 하여 데이터의 보유 지지 기간을 길게 확보할 수 있다. 즉, 2종류의 자기 저항 메모리(21, 22)를 사용함으로써 반도체 기억 장치(20) 중에, 제2 자기 저항 메모리(22)에 의해 형성되는, 데이터의 재기입 가능 횟수가 많은 메모리 영역과, 제1 자기 저항 메모리(21)에 의해 형성되는, 데이터의 보유 지지 기간이 긴 메모리 영역과의, 2종류의 메모리 영역을 형성할 수 있다. 그리고, 상기 구성에 의하면, 이러한 2종류의 메모리 영역에 대상 로직부(41)가 액세스 가능한 반도체 칩(1)을 실현할 수 있다.
이상과 같이, 상기 구성에 의하면, 반도체 기억 장치(20)에 자기 저항 메모리를 사용하는 경우에, 데이터의 재기입 가능 횟수와 데이터의 보유 지지 기간과의 양쪽을 적절히 확보하는 것이 가능하게 된다.
여기서, 상기 제1 자기 저항 메모리(21)를 구성하는 메모리 셀(30)의 체적이, 상기 제2 자기 저항 메모리(22)를 구성하는 메모리 셀(30)의 체적보다도 크면 바람직하다.
이 구성에 의하면, 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22)와의 사이에서 구조나 재료를 공통으로 하면서, 메모리 셀(30)의 체적을 다르게 함으로써 제1 자기 저항 메모리(21)의 보자력을 제2 자기 저항 메모리(22)의 보자력보다도 크게 할 수 있다. 따라서, 제1 자기 저항 메모리(21)와 제2 자기 저항 메모리(22)와의 사이에서 구조나 재료를 다르게 할 필요가 있는 경우에 비하여, 반도체 칩(1)의 제조 비용의 저감을 도모할 수 있다.
또한, 상기 제1 자기 저항 메모리(21)에는, 상기 대상 로직부(41)의 동작 프로그램을 포함하는 설정 데이터가 기억되고, 상기 제2 자기 저항 메모리(22)에는, 상기 대상 로직부(41)에 의한 연산 결과를 포함하는 워크 데이터가 기억되면 바람직하다.
이 구성에 의하면, 설정 데이터를 데이터의 보유 지지 기간이 긴 제1 자기 저항 메모리(21)에 기억시킴으로써, 반도체 칩(1)이 사용되는 장치의 기동 시에 설정 데이터를 제1 자기 저항 메모리(21)에 기입할 필요를 기본적으로 없애고, 기동 시간의 단축을 도모할 수 있는 데다가, 그러한 기입 처리를 위해 필요한 소비 전력의 저감을 도모할 수 있다. 또한, 상기 구성에 의하면, 비교적 빈번히 재기입되는 워크 데이터를 데이터의 재기입 가능 횟수가 많은 제2 자기 저항 메모리(22)에 기억시킴으로써, 반도체 기억 장치(20)의 수명을 적절히 확보할 수도 있다.
또한, 제1 자기 저항 메모리(21)에 비하여 데이터의 보유 지지 기간은 짧기는 하지만, 제2 자기 저항 메모리(22)에도 어느 정도의 기간은 데이터를 보유 지지시킬 수 있다. 그 때문에, 반도체 칩(1)이 사용되는 장치의 기동 시에 제2 자기 저항 메모리(22)에 워크 데이터가 기억되어 있는 경우에는, 당해 워크 데이터를 이용함으로써 기동 시간의 추가적인 단축을 도모할 수도 있다.
상기한 바와 같이 상기 제1 자기 저항 메모리(21)에 상기 설정 데이터가 기억되고, 상기 제2 자기 저항 메모리(22)에 상기 워크 데이터가 기억되는 구성에 있어서, 상기 대상 로직부(41)는, 상기 동작 프로그램에 따른 연산 처리를 행하는 연산 회로(50)를 구비하고, 상기 제2 자기 저항 메모리(22)는, 상기 제1 자기 저항 메모리(21)보다도 상기 연산 회로(50)에 가까운 위치에 배치되어 있으면 적합하다.
제1 자기 저항 메모리(21)에 설정 데이터가 기억되고, 제2 자기 저항 메모리(22)에 워크 데이터가 기억되는 경우에는, 제1 자기 저항 메모리(21)에 비하여 제2 자기 저항 메모리(22)의 쪽이, 연산 회로(50)와의 사이에서의 데이터 교환이 보다 빈번히 행해진다. 상기 구성에 의하면, 연산 회로(50) 사이에서의 데이터 교환이 빈번히 행해지는 제2 자기 저항 메모리(22)를 연산 회로(50)의 근처에 배치함으로써, 연산 회로(50)와 제2 자기 저항 메모리(22)와의 사이의 배선 경로 길이를 짧게 억제하고, 소비 전력의 저감을 도모할 수 있다.
본 개시에 따른 반도체 기억 장치는, 상술한 각 효과 중, 적어도 하나를 발휘할 수 있으면 된다.
1: 반도체 칩
20: 반도체 기억 장치
21: 제1 자기 저항 메모리
22: 제2 자기 저항 메모리
30: 메모리 셀
40: 로직부
41: 대상 로직부
50: 연산 회로

Claims (4)

  1. 하나의 로직부인 대상 로직부에 의해 액세스되는 2종류의 자기 저항 메모리인, 제1 자기 저항 메모리와 제2 자기 저항 메모리를 구비하고,
    상기 대상 로직부와 상기 제1 자기 저항 메모리와 상기 제2 자기 저항 메모리가 하나의 반도체 칩에 형성되고,
    상기 제1 자기 저항 메모리는, 상기 제2 자기 저항 메모리보다도 보자력이 큰, 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 자기 저항 메모리를 구성하는 메모리 셀의 체적이, 상기 제2 자기 저항 메모리를 구성하는 메모리 셀의 체적보다도 큰, 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1 자기 저항 메모리에는, 상기 대상 로직부의 동작 프로그램을 포함하는 설정 데이터가 기억되고,
    상기 제2 자기 저항 메모리에는, 상기 대상 로직부에 의한 연산 결과를 포함하는 워크 데이터가 기억되는, 반도체 기억 장치.
  4. 제3항에 있어서, 상기 대상 로직부는, 상기 동작 프로그램에 따른 연산 처리를 행하는 연산 회로를 구비하고,
    상기 제2 자기 저항 메모리는, 상기 제1 자기 저항 메모리보다도 상기 연산 회로에 가까운 위치에 배치되어 있는, 반도체 기억 장치.
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