JP7211273B2

JP7211273B2 - 半導体記憶装置

Info

Publication number: JP7211273B2
Application number: JP2019111966A
Authority: JP
Inventors: 峰信成瀬
Original assignee: Aisin Seiki Co Ltd; Aisin Corp
Current assignee: Aisin Corp
Priority date: 2019-06-17
Filing date: 2019-06-17
Publication date: 2023-01-24
Anticipated expiration: 2039-06-17
Also published as: KR20220008327A; US20220157362A1; WO2020255448A1; JP2020205329A; CN113795935A; KR102578013B1

Description

本発明は、半導体記憶装置に関する。

半導体記憶装置が用いられる装置の一例として、特開２０１６－１８４２３３号公報（特許文献１）に記載されているような、メモリに対して信号ラインを介してデータ伝送を行うメモリコントローラを挙げることができる。以下、背景技術の説明において括弧内に示す符号は特許文献１のものである。特許文献１の図２に示されているように、このメモリコントローラ（Ｃ）は、半導体記憶装置として記憶回路（１５）を備えている。そして、特許文献１の段落００２１，００２２に記載されているように、このメモリコントローラ（Ｃ）は、当該記憶回路（１５）を、作業用データを格納するためのワークメモリとして用いて、置換処理や復元処理等の各種処理を行うように構成されている。

特開２０１６－１８４２３３号公報

ところで、データの書き換えが比較的頻繁に行われる半導体記憶装置（上述したワークメモリ等）には、これまで一般的に揮発性メモリが用いられていたが、この揮発性メモリを、書き換え可能な不揮発性メモリの一種である磁気抵抗メモリ（ＭＲＡＭ）に置き換えることが検討されている。このように半導体記憶装置に磁気抵抗メモリを用いる場合、ワークデータのように比較的頻繁に書き換えられるデータだけでなく、設定データ（プログラムや初期設定データ等）のように書き換え頻度が低いデータも磁気抵抗メモリに記憶させることが考えられる。

しかしながら、磁気抵抗メモリは、その構造上、データの書き換え可能回数を多く確保しようとするとデータの保持期間が短くなるため、揮発性メモリとの置き換えが可能な程度の書き換え可能回数が得られるように、磁気抵抗メモリを構成すると、設定データのような書き換え頻度が低いデータの保持期間が短くなりやすい。この結果、半導体記憶装置が用いられる装置の起動時に設定データを他の記憶装置からロードする必要が生じて、起動時間が長くなるおそれや、そのような処理のために消費電力が増大するおそれがある。

そこで、半導体記憶装置に磁気抵抗メモリを用いる場合に、データの書き換え可能回数とデータの保持期間との双方を適切に確保することが可能な技術の実現が望まれる。

本開示に係る半導体記憶装置は、１つのロジック部である対象ロジック部によりアクセスされる２種類の磁気抵抗メモリである、第１磁気抵抗メモリと第２磁気抵抗メモリとを備え、前記対象ロジック部と前記第１磁気抵抗メモリと前記第２磁気抵抗メモリとが１つの半導体チップに形成され、前記第１磁気抵抗メモリは、前記第２磁気抵抗メモリよりも保磁力が大きい。

この構成によれば、第１磁気抵抗メモリが第２磁気抵抗メモリよりも保磁力が大きいため、第２磁気抵抗メモリについては、保磁力を比較的小さくしてデータの書き換え可能回数を多く確保しつつ、第１磁気抵抗メモリについては、保磁力を比較的大きくしてデータの保持期間を長く確保することができる。すなわち、２種類の磁気抵抗メモリを用いることで、半導体記憶装置の中に、第２磁気抵抗メモリにより形成される、データの書き換え可能回数が多いメモリ領域と、第１磁気抵抗メモリにより形成される、データの保持期間が長いメモリ領域との、２種類のメモリ領域を形成することができる。そして、上記の構成によれば、このような２種類のメモリ領域に対象ロジック部がアクセス可能な半導体チップを実現することができる。

以上のように、上記の構成によれば、半導体記憶装置に磁気抵抗メモリを用いる場合に、データの書き換え可能回数とデータの保持期間との双方を適切に確保することが可能となる。

半導体記憶装置の更なる特徴と利点は、図面を参照して説明する実施形態についての以下の記載から明確となる。

半導体チップの一例の概略構成を示すブロック図機能モジュールの一例の概略構成を示すブロック図半導体記憶装置の一例の概略構成を示す斜視図半導体記憶装置と対象ロジック部との配置関係の一例を示す図

半導体記憶装置の実施形態について、図面を参照して説明する。本実施形態では、半導体記憶装置がレジスタ（レジスタファイル）として用いられる場合を例として説明する。

半導体記憶装置２０は、半導体チップ１に形成される記憶装置である。そのため、半導体記憶装置２０（例えば、半導体記憶装置２０を構成するメモリセルや、メモリセルに対するデータの書き換えを行う書き換え回路）は、半導体材料を用いて形成される。

図１に、半導体記憶装置２０が形成される半導体チップ１の一例を示す。半導体チップ１は、例えば、ＳｏＣ（System on a Chip）とされる。半導体チップ１は、１枚のチップに集積された複数の回路（半導体集積回路）を備えている。半導体チップ１には、後述するロジック部４０を構成する回路や、半導体記憶装置２０（メモリ部）を構成する回路が形成されている。半導体チップ１に、他の機能部（例えば、アナログ部）を構成する回路が形成されていてもよい。半導体チップ１が備える複数の回路は、当該半導体チップ１が内蔵する半導体基板（シリコンダイ等の半導体ダイ）に形成される。例えば、半導体チップ１が１枚の半導体基板を備え、半導体チップ１が備える全ての回路が、当該１枚の半導体基板に形成された構成とすることができる。

図１に示すように、半導体チップ１は、内部バス１２によって互いに接続された複数の機能モジュール１０を備えている。また、半導体チップ１は、ＣＰＵ（Central Processing Unit）等のプロセッサ１１を備えており、プロセッサ１１は、内部バス１２によって機能モジュール１０のそれぞれに接続されている。機能モジュール１０のそれぞれは、例えば、プロセッサ１１の周辺機能（サポート機能等）を実現する周辺ロジック部として機能し、又は、半導体チップ１と外部装置２（半導体チップ１の外部に設けられる装置）との間でデータ又は信号をやり取りするインタフェース部として機能する。外部装置２は、例えば、半導体チップ１の外部に設けられる記憶装置や、センサ等とされる。図１に示す例では、複数の機能モジュール１０の一部が、外部装置２との間でデータ又は信号をやり取りする機能モジュール１０とされている。

機能モジュール１０及びプロセッサ１１のそれぞれは、ロジック部４０を備えている。ロジック部４０は、ロジック回路（論理回路）を備えており、当該ロジック回路を用いて処理（演算処理や変換処理等）を行う。図２に示すように、本実施形態では、半導体記憶装置２０は、機能モジュール１０に付属する半導体記憶装置とされており、当該機能モジュール１０が備えるロジック部４０によりアクセスされる。すなわち、半導体記憶装置２０にアクセスする１つのロジック部４０を対象ロジック部４１とすると、本実施形態では、対象ロジック部４１は、１つの機能モジュール１０が備えるロジック部４０である。本実施形態では、半導体記憶装置２０は、対象ロジック部４１を備える機能モジュール１０のレジスタとして機能し、対象ロジック部４１（具体的には、後述する演算回路５０）は、半導体記憶装置２０に記憶されているデータに基づいて動作する。

図２に、対象ロジック部４１を備える機能モジュール１０の一例を示す。以下では、図２に示す機能モジュール１０以外の機能モジュール１０を、他の機能モジュール１０と称する。図２に示すように、対象ロジック部４１は、演算回路５０と第１回路５１とを備えている。演算回路５０は、動作プログラムに従った演算処理を行うように構成されている。演算回路５０を動作させる動作プログラムは、半導体記憶装置２０（具体的には、後述する第１磁気抵抗メモリ２１）に記憶されている。

第１回路５１は、内部バス１２と半導体記憶装置２０とに接続されており、半導体記憶装置２０と、他の機能モジュール１０又はプロセッサ１１との間の、内部バス１２を介したデータ伝送を制御するように構成されている。すなわち、第１回路５１は、内部バス制御部として機能する制御回路である。第１回路５１と半導体記憶装置２０との間には、半導体記憶装置２０内のアドレスを指定するためのアドレスバスと、データをやり取りするためのデータバスとが形成されており、第１回路５１は、指定したアドレスのデータを読み書きするように構成されている。

図２に示す機能モジュール１０は、外部装置２との間で信号をやり取りする機能モジュールとされており、対象ロジック部４１は、第２回路５２を備えている。第２回路５２は、演算回路５０に接続されていると共に、外部バスを介して外部装置２に接続されている。第２回路５２は、外部信号制御部として機能する制御回路である。第２回路５２は、演算回路５０から入力されたデータを信号に変換して外部装置２に出力するように構成されていると共に、外部装置２から入力された信号をデータに変換して演算回路５０に出力するように構成されている。なお、第２回路５２から外部装置２への信号の出力と、外部装置２から第２回路５２への信号の入力との、いずれか一方のみが行われる構成としてもよい。

図２に示すように、半導体記憶装置２０は、対象ロジック部４１によりアクセスされる２種類の磁気抵抗メモリである、第１磁気抵抗メモリ２１と第２磁気抵抗メモリ２２とを備えている。磁気抵抗メモリ（ＭＲＡＭ；Magnetoresistive Random Access Memory）は、磁気トンネル接合をメモリセル３０とする不揮発性メモリである。図３に模式的に示すように、磁気抵抗メモリを構成するメモリセル３０（磁気トンネル接合）は、絶縁体層である第２層３２を、２つの強磁性体層である第１層３１と第３層３３とで挟んだ構造を備える。強磁性体層は、例えば、強磁性半導体材料を用いて形成される。

第１層３１及び第３層３３の一方は、磁化が固定される固定層とされ、第１層３１及び第３層３３の他方は、磁化が可変な自由層とされる。自由層の磁化方向を変化させてメモリセル３０（磁気トンネル接合）の電気抵抗値の高低を切り替えることで、メモリセル３０に１ビットの情報を記憶させることができる。メモリセル３０は、半導体チップ１の厚さ方向Ｄに直交する面にアレイ状（２次元アレイ状）に並べて配置されており、詳細は省略するが、メモリセル３０に対するデータの書き換えを行う書き換え回路は、トランジスタ（セル選択用トランジスタ）を用いて書き換え対象のメモリセル３０を選択するように構成されている。

図３及び図４に模式的に示すように、対象ロジック部４１と第１磁気抵抗メモリ２１と第２磁気抵抗メモリ２２とは、１つの半導体チップ１に形成されている。すなわち、第１磁気抵抗メモリ２１及び第２磁気抵抗メモリ２２は、埋め込みＭＲＡＭである。ここでは、対象ロジック部４１と第１磁気抵抗メモリ２１と第２磁気抵抗メモリ２２とは、同じ半導体基板（半導体ダイ）に混載されている。具体的には、第１磁気抵抗メモリ２１及び第２磁気抵抗メモリ２２は、対象ロジック部４１に対して表側Ｄ１（表層側）に一体的に形成されている。言い換えれば、対象ロジック部４１は、半導体チップ１における、第１磁気抵抗メモリ２１及び第２磁気抵抗メモリ２２よりも裏側Ｄ２（内層側）に形成されている。ここで、表側Ｄ１は、厚さ方向Ｄの一方側（半導体基板に対して各素子が形成される側）であり、裏側Ｄ２は、厚さ方向Ｄの他方側（表側Ｄ１とは反対側）である。

第１磁気抵抗メモリ２１は、第２磁気抵抗メモリ２２よりも保磁力が大きい。具体的には、第１磁気抵抗メモリ２１を構成するメモリセル３０の保磁力（具体的には、自由層の保磁力）は、第２磁気抵抗メモリ２２を構成するメモリセル３０の保磁力（具体的には、自由層の保磁力）よりも大きい。本実施形態では、第１磁気抵抗メモリ２１を構成するメモリセル３０の体積を、第２磁気抵抗メモリ２２を構成するメモリセル３０の体積よりも大きくすることで、第１磁気抵抗メモリ２１を構成するメモリセル３０の保磁力を、第２磁気抵抗メモリ２２を構成するメモリセル３０の保磁力よりも大きくしている。メモリセル３０の体積は、例えば、第１層３１、第２層３２、及び第３層３３の各層の体積の合計とすることができる。

第１磁気抵抗メモリ２１を構成するメモリセル３０の体積が、第２磁気抵抗メモリ２２を構成するメモリセル３０の体積よりも大きい構成の一例として、第１磁気抵抗メモリ２１を構成するメモリセル３０の面積（厚さ方向Ｄに沿う方向視での面積、以下同様）が、第２磁気抵抗メモリ２２を構成するメモリセル３０の面積よりも大きい構成とすることができる。この場合、第１層３１の厚さ、第２層３２の厚さ、及び第３層３３の厚さを、第１磁気抵抗メモリ２１と第２磁気抵抗メモリ２２との間で共通とすることができるため、２種類の磁気抵抗メモリを半導体チップ１に形成することによる製造工程の複雑化を抑制することができる。

上記のように、第１磁気抵抗メモリ２１は、第２磁気抵抗メモリ２２よりも保磁力が大きいため、第２磁気抵抗メモリ２２については、保磁力を比較的小さくしてデータの書き換え可能回数を多く確保しつつ、第１磁気抵抗メモリ２１については、保磁力を比較的大きくしてデータの保持期間を長く確保することができる。すなわち、対象ロジック部４１がアクセス可能なメモリ領域として、第２磁気抵抗メモリ２２により形成される、データの書き換え可能回数が多いメモリ領域と、第１磁気抵抗メモリ２１により形成される、データの保持期間が長いメモリ領域との、２種類のメモリ領域を半導体チップ１に形成することが可能となっている。

第１磁気抵抗メモリ２１はデータの保持期間が長いため、半導体チップ１が用いられる装置の起動時間の短縮の観点から、当該装置の起動時に対象ロジック部４１が必要とするデータは、第１磁気抵抗メモリ２１に記憶される構成とすることが望ましい。このような観点から、本実施形態では、第１磁気抵抗メモリ２１に設定データが記憶される構成としている。第１磁気抵抗メモリ２１に記憶される設定データには、対象ロジック部４１（具体的には、演算回路５０）の動作プログラムが含まれる。第１磁気抵抗メモリ２１に記憶される設定データに更に別のデータが含まれていてもよく、例えば、対象ロジック部４１（具体的には、演算回路５０）の初期設定データが含まれる構成とすることや、対象ロジック部４１（具体的には、演算回路５０）での演算に用いられる定数（制御定数等）のデータが含まれる構成とすることができる。

一方、第２磁気抵抗メモリ２２はデータの書き換え可能回数が多いため、半導体記憶装置２０の寿命の長期化の観点から、比較的頻繁に書き換えられるデータは、第２磁気抵抗メモリ２２に記憶される構成とすることが望ましい。このような観点から、本実施形態では、第２磁気抵抗メモリ２２にワークデータが記憶される構成としている。第２磁気抵抗メモリ２２に記憶されるワークデータには、対象ロジック部４１（具体的には、演算回路５０）による演算結果が含まれる。第２磁気抵抗メモリ２２に記憶されるワークデータに更に別のデータが含まれていてもよく、例えば、対象ロジック部４１（具体的には、演算回路５０）に入力される入力データが含まれる構成とすることや、対象ロジック部４１（具体的には、演算回路５０）から出力される出力データが含まれる構成とすることができる。

図４に模式的に示すように、本実施形態では、第２磁気抵抗メモリ２２は、第１磁気抵抗メモリ２１よりも演算回路５０に近い位置に配置されている。本実施形態では、上述したようにワークデータが第２磁気抵抗メモリ２２に記憶されるため、第１磁気抵抗メモリ２１に比べて第２磁気抵抗メモリ２２の方が、演算回路５０との間でのデータのやり取りがより頻繁に行われる。よって、演算回路５０との間でのデータのやり取りが頻繁に行われる第２磁気抵抗メモリ２２を、演算回路５０の近くに配置することで、演算回路５０と第２磁気抵抗メモリ２２との間の配線経路長を短く抑えることができる。この結果、クロック信号を各部に供給するためのクロックツリー６０の長さを短く抑えて、消費電力の低減を図ることが可能となっている。

例えば、第２磁気抵抗メモリ２２の少なくとも一部を、厚さ方向Ｄに沿った方向視で演算回路５０と重複する位置に配置し、第１磁気抵抗メモリ２１の少なくとも一部を、当該方向視で第１回路５１又は第２回路５２と重複する位置に配置することで、第２磁気抵抗メモリ２２が、第１磁気抵抗メモリ２１よりも演算回路５０に近い位置に配置される構成を実現することができる。

〔その他の実施形態〕
次に、半導体記憶装置のその他の実施形態について説明する。

（１）上記の実施形態では、半導体記憶装置２０が、レジスタ（レジスタファイル）として用いられる場合を例として説明した。しかし、そのような構成に限定されることなく、半導体記憶装置２０がレジスタ以外の記憶装置として用いられる構成とすることもできる。

例えば、半導体記憶装置２０が、プロセッサ１１のキャッシュとして用いられる構成とすることができる。この場合、対象ロジック部４１は、プロセッサ１１が備えるロジック部４０とされる。そして、第１磁気抵抗メモリ２１に、キャッシュされたブロックのタグ（アドレス）が記憶され、第２磁気抵抗メモリ２２に、キャッシュされたブロックの内容が記憶される。すなわち、第１磁気抵抗メモリ２１はタグアレイ（アドレスアレイ）とされ、第２磁気抵抗メモリ２２はデータアレイとされる。なお、プロセッサ１１はＣＰＵ以外にＧＰＵ（Graphics Processing Unit）等であってもよい。

また、例えば、半導体記憶装置２０が、内部バス１２を介してプロセッサ１１に接続される記憶装置として用いられる構成とすることもできる。この場合、対象ロジック部４１は、プロセッサ１１が備えるロジック部４０とされる。そして、第１磁気抵抗メモリ２１により形成されるメモリ領域が、プログラム領域として用いられ、第２磁気抵抗メモリ２２により形成されるメモリ領域が、データ領域として用いられる。

（２）上記の実施形態では、第１磁気抵抗メモリ２１を構成するメモリセル３０の体積を、第２磁気抵抗メモリ２２を構成するメモリセル３０の体積よりも大きくすることで、第１磁気抵抗メモリ２１の保磁力を、第２磁気抵抗メモリ２２の保磁力よりも大きくする構成を例として説明した。しかし、そのような構成に限定されることなく、第１磁気抵抗メモリ２１を構成するメモリセル３０と第２磁気抵抗メモリ２２を構成するメモリセル３０との間で構造及び材料の少なくとも一方を異ならせることで、第１磁気抵抗メモリ２１の保磁力を、第２磁気抵抗メモリ２２の保磁力よりも大きくしてもよい。この場合、上記の実施形態とは異なり、第１磁気抵抗メモリ２１を構成するメモリセル３０の体積が、第２磁気抵抗メモリ２２を構成するメモリセル３０の体積以下である構成とすることもできる。

（３）上記の実施形態では、第２磁気抵抗メモリ２２が、第１磁気抵抗メモリ２１よりも演算回路５０に近い位置に配置される構成を例として説明した。しかし、そのような構成に限定されることなく、例えば、第１磁気抵抗メモリ２１が、第２磁気抵抗メモリ２２よりも演算回路５０に近い位置に配置される構成とすることもできる。

（４）なお、上述した各実施形態で開示された構成は、矛盾が生じない限り、他の実施形態で開示された構成と組み合わせて適用すること（その他の実施形態として説明した実施形態同士の組み合わせを含む）も可能である。その他の構成に関しても、本明細書において開示された実施形態は全ての点で単なる例示に過ぎない。従って、本開示の趣旨を逸脱しない範囲内で、適宜、種々の改変を行うことが可能である。

〔上記実施形態の概要〕
以下、上記において説明した半導体記憶装置の概要について説明する。

半導体記憶装置（２０）は、１つのロジック部（４０）である対象ロジック部（４１）によりアクセスされる２種類の磁気抵抗メモリである、第１磁気抵抗メモリ（２１）と第２磁気抵抗メモリ（２２）とを備え、前記対象ロジック部（４１）と前記第１磁気抵抗メモリ（２１）と前記第２磁気抵抗メモリ（２２）とが１つの半導体チップ（１）に形成され、前記第１磁気抵抗メモリ（２１）は、前記第２磁気抵抗メモリ（２２）よりも保磁力が大きい。

この構成によれば、第１磁気抵抗メモリ（２１）が第２磁気抵抗メモリ（２２）よりも保磁力が大きいため、第２磁気抵抗メモリ（２２）については、保磁力を比較的小さくしてデータの書き換え可能回数を多く確保しつつ、第１磁気抵抗メモリ（２１）については、保磁力を比較的大きくしてデータの保持期間を長く確保することができる。すなわち、２種類の磁気抵抗メモリ（２１，２２）を用いることで、半導体記憶装置（２０）の中に、第２磁気抵抗メモリ（２２）により形成される、データの書き換え可能回数が多いメモリ領域と、第１磁気抵抗メモリ（２１）により形成される、データの保持期間が長いメモリ領域との、２種類のメモリ領域を形成することができる。そして、上記の構成によれば、このような２種類のメモリ領域に対象ロジック部（４１）がアクセス可能な半導体チップ（１）を実現することができる。

以上のように、上記の構成によれば、半導体記憶装置（２０）に磁気抵抗メモリを用いる場合に、データの書き換え可能回数とデータの保持期間との双方を適切に確保することが可能となる。

ここで、前記第１磁気抵抗メモリ（２１）を構成するメモリセル（３０）の体積が、前記第２磁気抵抗メモリ（２２）を構成するメモリセル（３０）の体積よりも大きいと好適である。

この構成によれば、第１磁気抵抗メモリ（２１）と第２磁気抵抗メモリ（２２）との間で構造や材料を共通としつつ、メモリセル（３０）の体積を異ならせることで第１磁気抵抗メモリ（２１）の保磁力を第２磁気抵抗メモリ（２２）の保磁力よりも大きくすることができる。よって、第１磁気抵抗メモリ（２１）と第２磁気抵抗メモリ（２２）との間で構造や材料を異ならせる必要がある場合に比べて、半導体チップ（１）の製造コストの低減を図ることができる。

また、前記第１磁気抵抗メモリ（２１）には、前記対象ロジック部（４１）の動作プログラムを含む設定データが記憶され、前記第２磁気抵抗メモリ（２２）には、前記対象ロジック部（４１）による演算結果を含むワークデータが記憶されると好適である。

この構成によれば、設定データをデータの保持期間が長い第１磁気抵抗メモリ（２１）に記憶させることで、半導体チップ（１）が用いられる装置の起動時に設定データを第１磁気抵抗メモリ（２１）に書き込む必要を基本的になくして、起動時間の短縮を図ることができると共に、そのような書き込み処理のために必要な消費電力の低減を図ることができる。また、上記の構成によれば、比較的頻繁に書き換えられるワークデータをデータの書き換え可能回数の多い第２磁気抵抗メモリ（２２）に記憶させることで、半導体記憶装置（２０）の寿命を適切に確保することもできる。

なお、第１磁気抵抗メモリ（２１）に比べてデータの保持期間は短いものの、第２磁気抵抗メモリ（２２）にもある程度の期間はデータを保持させることができる。そのため、半導体チップ（１）が用いられる装置の起動時に第２磁気抵抗メモリ（２２）にワークデータが記憶されている場合には、当該ワークデータを利用することによって起動時間の更なる短縮を図ることもできる。

上記のように、前記第１磁気抵抗メモリ（２１）に前記設定データが記憶され、前記第２磁気抵抗メモリ（２２）に前記ワークデータが記憶される構成において、前記対象ロジック部（４１）は、前記動作プログラムに従った演算処理を行う演算回路（５０）を備え、前記第２磁気抵抗メモリ（２２）は、前記第１磁気抵抗メモリ（２１）よりも前記演算回路（５０）に近い位置に配置されていると好適である。

第１磁気抵抗メモリ（２１）に設定データが記憶され、第２磁気抵抗メモリ（２２）にワークデータが記憶される場合には、第１磁気抵抗メモリ（２１）に比べて第２磁気抵抗メモリ（２２）の方が、演算回路（５０）との間でのデータのやり取りがより頻繁に行われる。上記の構成によれば、演算回路（５０）との間でのデータのやり取りが頻繁に行われる第２磁気抵抗メモリ（２２）を、演算回路（５０）の近くに配置することで、演算回路（５０）と第２磁気抵抗メモリ（２２）との間の配線経路長を短く抑えて、消費電力の低減を図ることができる。

本開示に係る半導体記憶装置は、上述した各効果のうち、少なくとも１つを奏することができればよい。

１：半導体チップ
２０：半導体記憶装置
２１：第１磁気抵抗メモリ
２２：第２磁気抵抗メモリ
３０：メモリセル
４０：ロジック部
４１：対象ロジック部
５０：演算回路

Claims

１つのロジック部である対象ロジック部によりアクセスされる２種類の磁気抵抗メモリである、第１磁気抵抗メモリと第２磁気抵抗メモリとを備え、
前記対象ロジック部と前記第１磁気抵抗メモリと前記第２磁気抵抗メモリとが１つの半導体チップに形成され、
前記第１磁気抵抗メモリは、前記第２磁気抵抗メモリよりも保磁力が大きく、
前記第１磁気抵抗メモリには、前記対象ロジック部の動作プログラムを含む設定データが記憶され、
前記第２磁気抵抗メモリには、前記対象ロジック部による演算結果を含むワークデータが記憶され、
前記対象ロジック部は、前記動作プログラムに従った演算処理を行う演算回路を備え、
前記第２磁気抵抗メモリは、前記第１磁気抵抗メモリよりも前記演算回路に近い位置に配置され、
前記第１磁気抵抗メモリ及び前記第２磁気抵抗メモリは、前記対象ロジック部に対して、前記半導体チップの厚さ方向の一方側である表側に配置され、
前記第２磁気抵抗メモリの少なくとも一部は、前記厚さ方向に沿った方向視で、前記演算回路と重複する位置に配置されている、半導体記憶装置。
前記厚さ方向に対して直交する方向を直交方向として、前記半導体チップの前記表側において、前記第１磁気抵抗メモリは、前記第２磁気抵抗メモリとは前記直交方向の異なる位置に配置され、
前記対象ロジック部は、第１回路と第２回路とを備え、
前記半導体チップの前記表側とは反対側の裏側において、前記第１回路及び前記第２回路は、前記演算回路とは前記直交方向の異なる位置に配置され、
前記第１磁気抵抗メモリの少なくとも一部は、前記厚さ方向に沿った方向視で、前記第１回路又は前記第２回路と重複する位置に配置されている、請求項１に記載の半導体記憶装置。
前記第１磁気抵抗メモリを構成するメモリセルの体積が、前記第２磁気抵抗メモリを構成するメモリセルの体積よりも大きい、請求項１又は２に記載の半導体記憶装置。