KR20210086059A - 표시 장치 및 그의 제조 방법 - Google Patents

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최성우
이환건
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Abstract

본 발명은 화소 영역 및 상기 화소 영역에 인접한 비화소 영역을 포함하는 기판, 상기 기판 상에 형성되는 전원 라인, 상기 전원 라인을 커버하는 적어도 하나의 절연층, 상기 적어도 하나의 절연층 상에서 형성되고, 컨택홀을 통해 상기 전원 라인에 접속되는 연결 전극, 상기 화소 영역에서 상기 연결 전극 상에 배치되는 오버코트층 및 상기 오버코트층 상에 배치되는 제1 전극을 포함하되, 상기 연결 전극은 적어도 일 영역이 상기 비화소 영역에 형성되고, 제1 전극은 상기 비화소 영역으로 연장되어 상기 연결 전극에 접속되는 표시 장치 및 그의 제조 방법에 관한 것이다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다.
유기 발광 표시 장치를 구성하는 유기 발광 소자는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
유기 발광 표시 장치는 표시 패널의 전 영역에 걸쳐 형성되는 다수의 유기물 층을 포함할 수 있다. 이러한 유기물 층은, 크랙(crack)과 같은 결함이 발생할 때, 산소 및 수분 등의 침투 경로를 형성하여 유기 발광 표시 장치의 수명을 저하시킬 수 있다.
표시 패널은 트랜지스터, 커패시터 및 발광 소자를 포함하는 화소들을 포함한다. 표시 장치의 해상도가 높아지고 대형화됨에 따라 표시 장치에는 더욱 조밀하고 많은 수의 화소들이 배치된다. 표시 장치의 신뢰성을 확보하기 위해 공정의 복잡도를 감소시키고 수율을 향상시킬 수 있는 방법이 요구된다.
다양한 실시 예들은 소스-드레인층에 형성되는 연결 전극을 통해 발광 소자의 캐소드 전극과 전원 라인이 컨택되는 표시 장치 및 그의 제조 방법을 제공한다.
다양한 실시 예들은 소스 드레인층에 연결되는 연결 전극의 일단이 역테이퍼진(reverse tapered) 형태로 형성되고, 발광 소자의 캐소드 전극이 역테이퍼진 연결 전극의 일단을 감싸도록 형성되는 표시 장치 및 그의 제조 방법을 제공한다.
다양한 실시 예들은 잉크젯 장비를 이용한 용액 공정을 이용하여 표시 패널을 제조함에 있어서, 발광 소자의 캐소드 전극과 전원 라인을 컨택시킬 수 있는 표시 장치 및 그의 제조 방법을 제공한다.
일 실시 예에 따른 표시 장치는, 화소 영역 및 상기 화소 영역에 인접한 비화소 영역을 포함하는 기판, 상기 기판 상에 형성되는 전원 라인, 상기 전원 라인을 커버하는 적어도 하나의 절연층, 상기 적어도 하나의 절연층 상에서 형성되고, 컨택홀을 통해 상기 전원 라인에 접속되는 연결 전극, 상기 화소 영역에서 상기 연결 전극 상에 형성되는 오버코트층 및 상기 오버코트층 상에 형성되는 제1 전극을 포함하되, 상기 연결 전극은 적어도 일 영역이 상기 비화소 영역에 형성되고, 상기 제1 전극은 상기 비화소 영역으로 연장되어 상기 연결 전극에 접속될 수 있다.
상기 연결 전극은, 상기 비화소 영역에 형성되는 홀을 포함하고, 상기 제1 전극은, 상기 홀의 내측면 일부를 커버하도록 형성될 수 있다.
상기 홀은, 상기 내측면이 역테이퍼진 형태를 가질 수 있다.
상기 연결 전극은, 복수 개의 금속층들을 포함하고, 상기 홀은, 상기 복수 개의 금속층들 중 최상단 금속층을 포함한 적어도 일부 층에 형성될 수 있다.
상기 표시 장치는, 상기 화소 영역에서 상기 오버코트층과 상기 제1 전극 사이에 형성되는 제2 전극, 상기 제2 전극의 일 영역을 커버하는 뱅크 및 상기 제1 전극과 상기 제2 전극 사이에 형성되는 발광층을 더 포함할 수 있다.
상기 발광층은, 상기 제2 전극 및 상기 뱅크를 커버하고, 상기 비화소 영역으로 연장될 수 있다.
상기 발광층은, 상기 뱅크에 의해 둘러싸인 영역 내에 형성될 수 있다.
상기 표시 장치는, 상기 연결 전극과 상기 오버코트층 사이에 형성되는 제1 패시베이션막을 더 포함할 수 있다.
상기 표시 장치는, 상기 홀 내부에 형성되는 배리어를 더 포함하되, 상기 배리어는, 적어도 일부가 상기 제1 패시베이션막과 동일한 물질로 구성될 수 있다.
상기 발광층 및 상기 제2 전극의 적어도 일 영역이 상기 배리어 상에 형성될 수 있다.
일 실시 예에 따른 표시 장치의 제조 방법은, 기판 상에 전원 라인을 형성하는 단계, 상기 전원 라인을 커버하는 적어도 하나의 절연층을 형성하는 단계, 적어도 일 영역이 상기 기판의 비화소 영역에 배치되고, 컨택홀을 통해 상기 전원 라인과 접속하는 연결 전극을 형성하는 단계, 상기 비화소 영역에 인접하게 배치되는 화소 영역에 오버코트층을 형성하는 단계 및 상기 화소 영역으로부터 상기 비화소 영역으로 연장되는 제1 전극을 형성하는 단계를 포함하되, 상기 제1 전극은, 상기 비화소 영역에서 상기 연결 전극에 접속될 수 있다.
상기 방법은, 상기 연결 전극을 형성하는 단계 이후에, 상기 비화소 영역에서 상기 연결 전극에 홀을 형성하는 단계를 더 포함할 수 있다.
상기 연결 전극을 형성하는 단계는, 복수 개의 금속층들을 형성하는 단계를 포함하고, 상기 홀을 형성하는 단계는, 상기 복수 개의 금속층들 중 적어도 일부를 식각하는 선택적 식각액을 이용하여 습식 식각 공정으로 수행될 수 있다.
상기 방법은, 상기 오버코트층을 형성하는 단계 이후에, 상기 화소 영역에서 제2 전극을 형성하는 단계, 상기 제2 전극의 일 영역을 커버하는 뱅크를 형성하는 단계 및 발광층을 형성하는 단계를 더 포함할 수 있다.
상기 발광층은, 상기 제2 전극 및 상기 뱅크를 커버하고, 상기 비화소 영역으로 연장되도록 형성될 수 있다.
상기 뱅크를 형성하는 단계는, 상기 뱅크가 형성될 영역에 유기 절연물에 소수성 물질을 혼합한 용액을 도포하는 단계 및 포토리소그라피를 수행하는 단계를 포함할 수 있다.
상기 뱅크를 형성하는 단계는, 상기 뱅크에 둘러싸인 영역 내에 유기 용액을 드롭하는 단계 및 상기 유기 용액을 경화시키는 단계를 포함할 수 있다.
상기 제1 전극을 형성하는 단계는, 물리적 기상 증착법으로 수행될 수 있다.
다양한 실시 예들에 따른 표시 장치 및 그의 제조 방법은 발광 소자의 캐소드 전극과 전원 라인 사이의 컨택 구조를 단순화하고 연결 전극과 캐소드 전극 사이의 저항을 감소시켜, 구동 전원을 안정적으로 공급할 수 있다.
다양한 실시 예들은 표시 장치 제조 공정의 복잡도를 감소시키고 수율을 향상시킬 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3은 도 1에 도시된 표시 장치의 일 실시 예에 따른 사시도이다.
도 4는 일 실시 예에 따른 표시 패널의 단면도이다.
도 5는 도 4의 AA 영역을 확대한 단면도이다.
도 6 내지 도 12는 도 4에 도시된 표시 패널의 제조 방법을 나타낸 도면들이다.
도 13은 다른 실시 예에 따른 표시 패널의 단면도이다.
도 14는 도 13의 BB 영역을 확대한 단면도이다.
도 15 내지 도 18은 도 13에 도시된 표시 패널의 제조 방법을 나타낸 도면들이다.
이하, 도면을 참조하여 다양한 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 다양한 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 게이트 라인들(GL1~GLn)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 게이트 라인들(GL1~GLn)을 통해 화소(PX)들에 제공할 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
전원 공급부(40)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다.
각각의 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 화소(PX)들은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 게이트 라인(GLi)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극(예를 들어, 소스 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 게이트 라인(GLi)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 게이트 라인(GLi)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 발광 소자(LD)의 애노드 전극에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)로 인가되는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극(예를 들어, 소스 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 레드, 그린 및 블루 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 실시 예가 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시 예를 설명한다.
다양한 실시 예들에서 화소(PX)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PX)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 애노드 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)가 NMOS 트랜지스터인 예가 도시되지만, 본 실시 예가 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3은 도 1에 도시된 표시 장치의 일 실시 예에 따른 사시도이다. 도 3을 도 1 및 도 2와 결부하여 표시 장치(1)의 구성 요소들을 보다 구체적으로 설명한다.
표시 장치(1)는 다양한 형태로 구현될 수 있다. 예를 들어, 표시 장치(1)는 직사각형의 판상으로 구현될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않으며, 표시 장치(1)는 정사각형, 원형, 타원형, 다각형 등 다양한 형태를 가질 수 있으며, 모서리 일부가 곡면으로 처리되거나 적어도 일 영역에서 두께가 변하는 형태를 가질 수 있다. 또한, 표시 장치(1)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다.
표시 패널(50)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 화소(PX)들이 배치되는 영역으로, 활성 영역(Active Area)으로 명명될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(50) 상에서 표시 영역(DA)을 제외한 나머지 영역을 포괄적으로 의미할 수 있으며, 비활성 영역(Non-Active Area)으로 명명될 수 있다.
비표시 영역(NDA)에는 화소(PX)를 구동하기 위한 구동부로써, 예를 들어 게이트 구동부(20)가 마련될 수 있다. 게이트 구동부(20)는 비표시 영역(NDA)에서, 표시 영역(DA)의 일측 또는 양측에 인접하게 배치될 수 있다. 게이트 구동부(20)는 도 3에 도시된 것과 같이 표시 패널(50)의 비표시 영역(NDA)에 게이트 인 패널 방식으로 형성될 수 있다. 그러나 다른 실시 예에서, 게이트 구동부(20)는 구동 칩으로 제작되어 연성 필름 등에 실장되고, TAB(Tape Automated Bonding) 방식으로 비표시 영역(NDA)에 부착될 수 있다.
비표시 영역(NDA)에는 복수의 패드(미도시)들이 마련될 수 있다. 패드들은 절연층에 의해 덮이지 않고 표시 패널(50)의 외부로 노출되어, 후술되는 데이터 구동부(30) 및 회로 보드(70) 등과 전기적으로 연결될 수 있다.
표시 패널(50)은 화소(PX)들로 전기적 신호를 공급하기 위한 배선들을 포함할 수 있다. 배선들은 예를 들어, 게이트 라인들(GL1~GLn), 데이터 라인들(DL1~DLm) 및 전원 라인들(PL1, PL2)을 포함할 수 있다.
전원 라인들(PL1, PL2)은 연결된 패드들을 통해 전원 공급부(40)(또는 타이밍 제어부(10))와 전기적으로 연결되며, 전원 공급부(40)(또는 타이밍 제어부(10))로부터 제공되는 고전위 구동 전원(ELVDD) 및 저전위 구동 전원(ELVSS)을 화소(PX)들에 제공할 수 있다.
연성 필름(60)은 일단이 표시 패널(50)의 패드 영역(PA)에 부착되고 타단이 회로 보드(70)에 부착되어, 표시 패널(50)과 회로 보드(70)를 전기적으로 연결할 수 있다. 연성 필름(60)은 패드 영역(PA)에 형성된 패드들과 회로 보드(70)의 배선들을 전기적으로 연결하기 위한 복수의 배선들을 포함할 수 있다. 일 실시 예에서, 연성 필름(60)은 이방성 도전 필름(antisotropic conducting film; ACF)을 통해 패드들 상에 부착될 수 있다.
데이터 구동부(30)가 구동 칩으로 제작되는 경우, 데이터 구동부(30)는 COF(Chip On Film) 또는 COP(Chip On Plastic) 방식으로 연성 필름(60)에 실장될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 수신되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여 데이터 신호를 생성하고, 연결된 패드를 통해 데이터 라인들(DL1~DLm)로 출력할 수 있다.
회로 보드(70)에는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 회로 보드(70)는 인쇄 회로 보드(printed circuit board) 또는 연성 인쇄 회로 보드(flexible printed circuit board)일 수 있으나, 회로 보드(70)의 종류가 이로써 한정되지는 않는다.
회로 보드(70)는 집적 회로 형태로 실장된 타이밍 제어부(10) 및 전원 공급부(40)를 포함할 수 있다. 도 3에서는 타이밍 제어부(10)와 전원 공급부(40)가 별개의 구성 요소인 것으로 도시되지만, 본 실시 예가 이로써 한정되지 않는다. 즉, 다양한 실시 예에서, 전원 공급부(40)는 타이밍 제어부(10)와 일체로 형성되거나 타이밍 제어부(10)가 전원 공급부(40)의 기능을 수행하도록 구성될 수 있다.
도 4는 일 실시 예에 따른 표시 패널의 단면도이다. 도 5는 도 4의 AA 영역을 확대한 단면도이다. 이하에서, 도 1 내지 도 3을 도 4와 결부하여 다양한 실시 예를 설명한다.
도 4를 참조하며, 표시 패널(50a)은 화소(PX)를 구성하는 회로 소자들 및 발광 소자(LD)가 형성되는 화소 영역(PXA)과 화소 영역(PXA)의 주변에 배치되는 비화소 영역(NPXA)을 포함할 수 있다. 비화소 영역(NPXA)은 인접한 화소(PX) 사이의 경계 및/또는 비표시 영역(NDA)을 포함할 수 있다.
표시 패널(50a)은 기판(100), 기판(100) 상에 형성되는 회로 소자층, 발광 소자층 및 보호층을 포함한다.
기판(100)은 표시 패널(50a)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(100)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 예를 들어, 기판(100)은 폴리이미드(Polyimide; PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate; PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN), 폴리카보네이트(polycarbonate; PC) 등의 플라스틱 재료로 형성될 수 있다. 그러나 기판(100)의 재질이 이로써 한정되지 않는다.
회로 소자층은 기판(100) 상에 형성되며, 화소(PX)를 구성하는 회로 소자들(예를 들어, 트랜지스터(T) 및 커패시터 등) 및 배선들을 포함할 수 있다.
기판(100) 상에는 광 차단층(110) 및 저전위 구동 전압(ELVSS)이 인가되는 제2 전원 라인(120)이 배치된다. 광 차단층(110)은 트랜지스터(T)의 액티브 패턴(210), 특히, 채널(213)과 평면상에서 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다.
이하의 실시 예들에서는, 기판(100) 상에 제2 전원 라인(120)이 배치되는 것으로 설명하나, 본 실시 예가 이로써 한정되지 않는다. 즉, 다양한 실시 예에서 제2 전원 라인(120)은 화소(PX)에 임의의 신호 또는 전원을 인가하기 위한 임의의 전극층으로 대체될 수 있다.
버퍼층(200)은 광 차단층(110) 및 제2 전원 라인(120)을 커버하도록 기판(100) 상에 배치된다. 버퍼층(200)은 기판(100)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다. 또한, 버퍼층(200)은 기판(100)의 표면 평탄도를 향상시킬 수 있다. 버퍼층(200)은 산화물 및 질화물 등의 무기물, 유기물 또는 유무기 복합물을 포함할 수 있으며, 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 버퍼층(200)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드로 이루어진 삼중층 이상의 구조를 가질 수 있다.
버퍼층(200) 상에는 액티브 패턴(210)이 형성될 수 있다. 액티브 패턴(210)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 실리콘계 반도체 물질로는 비정질 실리콘(Amorphous Silicon) 또는 다결정 실리콘(Polycrystalline Silicon)이 이용될 수 있다. 산화물계 반도체 물질로는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO), 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO), 인듐 주석 아연 산화물(InSnZnO), 인듐 알루미늄 아연 산화물(InAlZnO), 주석 갈륨 아연 산화물(SnGaZnO), 알루미늄 갈륨 아연 산화물(AlGaZnO), 주석 알루미늄 아연 산화물(SnAlZnO), 2원계 금속 산화물인 인듐 아연 산화물(InZnO), 주석 아연 산화물(SnZnO), 알루미늄 아연 산화물(AlZnO), 아연 마그네슘 산화물(ZnMgO), 주석 마그네슘 산화물(SnMgO), 인듐 마그네슘 산화물(InMgO), 인듐 갈륨 산화물(InGaO), 인듐 산화물(InO), 주석 산화물(SnO), 아연 산화물(ZnO) 등이 이용될 수 있다.
액티브 패턴(210)은 p형 또는 n형의 불순물을 포함하는 소스 영역(212)과 드레인 영역(211), 및 소스 영역(212) 및 드레인 영역(211) 사이에 형성된 채널(213)을 포함할 수 있다.
게이트 절연층(300)은 후술되는 게이트 전극(310) 및 제1 연결 전극(320)이 형성될 영역에 대응하여 배치될 수 있다. 예를 들어, 게이트 절연층(300)은 액티브 패턴(210)의 채널(213) 상에 형성될 수 있다. 또한, 게이트 절연층(300)은 버퍼층(200) 상에서 제2 전원 라인(120)과 인접하거나 적어도 일 영역이 중첩되게 형성될 수 있다. 게이트 절연층(300)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
게이트 절연층(300) 상에는 제1 도전층이 배치될 수 있다. 제1 도전층은 제1 게이트층일 수 있다.
제1 도전층은 게이트 전극(310)을 포함할 수 있다. 게이트 전극(310)은 액티브 패턴(210)의 채널(213)에 대응하는 위치에 배치될 수 있다. 게이트 전극(310)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(310)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(310)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
제1 도전층은 제1 연결 전극(320)을 더 포함할 수 있다. 제1 연결 전극(320)은 제2 전원 라인(120)과 인접하거나 적어도 일 영역이 중첩되게 배치될 수 있다. 제1 연결 전극(320)은 게이트 전극(310)과 동일한 물질로 구성되고, 게이트 전극(310)과 동일한 공정을 통해 형성될 수 있다. 그러나 본 발명이 이로써 한정되지 않는다.
제1 도전층은 예를 들어, 스토리지 커패시터(Cst)의 하부 전극, 게이트 라인(GL1~GLn) 등과 같은 회로 소자의 전극들 및 구동 라인들을 더 포함할 수 있다.
제1 도전층 상에는 층간 절연층(400)이 형성될 수 있다. 층간 절연층(400)은 제1 도전층을 구성하는 게이트 전극(310)과 제1 연결 전극(320)을 커버한다. 층간 절연층(400)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.
다양한 실시 예에서, 층간 절연층(400)은 다층으로 구성될 수 있고, 다층의 층간 절연층(400)들 사이에 도전층들이 더 형성될 수 있다. 층간 절연층(400)들 사이에 형성되는 도전층들은, 예를 들어 트랜지스터(T)의 보조 게이트 전극, 스토리지 커패시터(Cst)의 상부 전극 등과 같은 회로 소자의 전극들 및 구동 라인들을 더 포함할 수 있다.
층간 절연층(400) 상에는 제2 도전층이 형성될 수 있다. 제2 도전층은 소스-드레인층일 수 있다.
제2 도전층은 소스 전극(412) 및 드레인 전극(411)을 포함할 수 있다. 소스 전극(412) 및 드레인 전극(411)은 층간 절연층(400) 상에 소정 간격 이격되어 배치된다. 소스 전극(412) 및 드레인 전극(411)은 층간 절연층(400)을 관통하는 컨택홀을 통해 액티브 패턴(210)의 소스 영역(212) 및 드레인 영역(211)에 각각 연결될 수 있다.
소스 전극(412) 및 드레인 전극(411)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 소스 전극(412) 및 드레인 전극(411)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
소스 전극(412), 드레인 전극(411), 게이트 전극(310) 및 이들에 대응되는 액티브 패턴(210)은 트랜지스터(T)를 구성할 수 있다. 트랜지스터(T)는 예를 들어, 구동 트랜지스터(DT) 또는 스위칭 트랜지스터(ST)일 수 있다. 도 4에서는, 드레인 전극(411)이 발광 소자(LD)의 제1 전극(610)에 연결되는 구동 트랜지스터(DT)가 예로써 도시되었다.
제2 도전층은 제2 연결 전극(420)을 더 포함할 수 있다. 제2 연결 전극(420)은 층간 절연층(400) 및 버퍼층(200)을 관통하는 컨택홀을 통해 제2 전원 라인(120)과 접속된다. 도시되진 않았지만, 제2 연결 전극(420)은 층간 절연층(400)을 관통하는 컨택홀을 통해 제1 연결 전극(320)과 더 접속될 수 있다. 제2 연결 전극(420)은 소스 전극(412) 및 드레인 전극(411)과 동일한 물질로 구성될 수 있으며, 단일층 또는 다중층으로 형성될 수 있다.
다양한 실시 예에서, 제2 도전층은 다양한 구동 라인들, 예를 들어 데이터 라인들(DL1~DLm), 전원 라인들(예를 들어, 제1 전원 라인(PL1))을 더 포함할 수 있다.
제2 도전층 상에는 제1 패시베이션막(510)이 형성될 수 있다. 제1 패시베이션막(510)은 하부의 소자들을 보호하기 위한 절연막으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다.
제1 패시베이션막(510) 상에는 오버코트층(520)이 형성될 수 있다. 오버코트층(520)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있으며, 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 구성될 수 있다.
다양한 실시 예에서, 제1 패시베이션막(510)과 오버코트층(520) 중 어느 하나는 생략될 수 있다.
발광 소자층은 오버코트층(520) 상에 형성되며, 발광 소자(LD)들을 포함한다. 발광 소자(LD)는 제1 전극(610), 발광층(620) 및 제2 전극(630)을 포함한다. 제1 전극(610)은 애노드 전극이고 제2 전극(630)은 캐소드 전극일 수 있다.
제1 전극(610) 및 제2 전극(630)은 중 적어도 하나는 투과형 전극이고 적어도 다른 하나는 반사형 전극일 수 있다. 예를 들어, 발광 소자(LD)가 배면 발광형인 경우, 제1 전극(610)은 투과형 전극이고, 제2 전극(630)은 반사형 전극일 수 있다. 반대로, 발광 소자(LD)가 전면 발광형인 경우, 제1 전극(610)은 반사형 전극이고, 제2 전극(630)은 투과형 전극일 수 있다. 다른 예에서, 발광 소자(LD)가 양면 발광형인 경우, 제1 전극(610) 및 제2 전극(630)은 모두 투과형 전극일 수 있다. 이하에서는, 발광 소자(LD)가 전면 발광형인 경우를 예로 들어 발광 소자(LD)의 상세한 구성을 설명한다.
제1 전극(610)은 오버코트층(520) 상에 형성된다. 제1 전극(610)은 오버코트층(520)과 제1 패시베이션막(510)을 관통하는 비아홀을 통해 트랜지스터(T)의 드레인 전극(411)과 연결된다. 제1 전극(610)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 도전 물질로 구성될 수 있다. 제1 전극(610)이 반사형 전극일 때, 제1 전극(610)은 반사층을 포함할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있다. 일 실시 예에서, 반사층은 APC(은/팔라듐/구리 합금)로 구성될 수 있다.
뱅크(640)는 오버코트층(520) 상에 형성될 수 있다. 뱅크(640)는 화소(PX)의 발광 영역(EA)을 정의하는 화소 정의막일 수 있다. 뱅크(640)는 제1 전극(610)의 일부 영역, 예를 들어 중심부를 노출하되, 나머지 영역, 예를 들어 가장자리를 커버하도록 형성될 수 있다. 노출된 제1 전극(610)의 면적은, 충분한 개구율을 확보할 수 있도록, 가능한 최대치로 설계하는 것이 바람직할 수 있다. 뱅크(640)에 의해 커버되지 않은 제1 전극(610)의 노출 영역이 화소(PX)의 발광 영역(EA)으로 정의될 수 있다. 발광 영역(EA)에서 제1 전극(610), 발광층(620) 및 제2 전극(630)은 직접 접촉되도록 적층된다. 뱅크(640)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 전극(610)과 뱅크(640) 상에는 발광층(620)이 형성된다. 발광층(620)은 광 생성층을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들어, 발광층(620)은 정공 수송층(Hole Transport Layer; HTL), 유기 발광층, 및 전자 수송층(Electron Transport Layer; ETL)을 포함할 수 있다. 정공 수송층은 제1 전극(610)으로부터 주입된 정공을 유기 발광층으로 원활하게 전달하는 역할을 한다. 유기 발광층은 인광 또는 형광 물질을 포함하는 유기물질로 형성될 수 있다. 전자 수송층은 제2 전극(630)으로부터 주입된 전자를 유기 발광층으로 원활하게 전달하는 역할을 한다. 발광층(620)은 정공 수송층, 유기발광층, 전자 수송층 이외에, 정공 주입층(Hole Injection Layer; HIL), 정공 저지층(Hole Blocking Layer; HBL), 전자 주입층(Electron Injection Layer; EIL) 및 전자 저지층(Electron Blocking Layer; EBL)을 더 포함할 수 있다.
발광층(620)은 2 스택(stack) 이상의 탠덤 구조(tandem structure)로 형성될 수 있다. 이 경우, 스택들 각각이 정공 수송층, 유기 발광층, 전자 수송층을 포함할 수 있다. 발광층(620)이 2 스택 이상의 탠덤 구조로 형성되는 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다. 전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(212), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공 수송 능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
광 생성층에서 생성되는 광의 색상은 레드, 그린 및 블루 중 하나일 수 있으나, 본 발명이 이로써 한정되는 것은 아니다. 예를 들어, 발광층(620)의 광 생성층에서 생성되는 광의 색상은 마젠타, 시안, 옐로 중 하나일 수 있고, 또는 화이트일 수도 있다.
제2 전극(630)은 발광층(620) 상에 형성된다. 제2 전극(630)은 발광층(620)을 커버하도록 형성될 수 있다. 제2 전극(630)은 광을 투과시킬 수 있는 투명한 금속 물질(Transparent Conductive Material; TCO) 또는 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금과 같은 반투과 금속 물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(630)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
보호층은 제2 전극(630) 상에 형성된다. 보호층은 발광 소자(LD)에 산소 또는 수분이 침투되는 것을 방지한다. 보호층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하는 다층 구조로 형성될 수 있다. 예를 들어, 보호층은 순차적으로 적층된 제2 패시베이션막(710), 제1 커버층(720) 및 제3 패시베이션막(730)을 포함할 수 있다.
제2 패시베이션막(710)은 무기막으로서, 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 및 티타늄 산화물 중 적어도 하나로 형성될 수 있다.
제2 패시베이션막(710)은 기판(100)의 표시 영역(AA) 내에서 넓게 형성될 수 있다.
제1 커버층(720)은 유기막으로서, 이물 커버층(particle cover layer)의 역할을 수행하며, 이물들(particles)이 발광층(620)과 제2 전극(630)에 침투하는 것을 방지하기 위해 충분한 두께로 형성될 수 있다. 제1 커버층(720)은 발광층(620)에서 출사되는 광을 통과시키기 위해 투명한 물질로 형성될 수 있다. 제1 커버층(720)은 발광층(620)에서 발광된 광을 99% 이상 통과시킬 수 있는 유기 물질 예를 들어, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 벤조사이클로부틴계 수지(benzocyclobutene resin) 또는 폴리이미드 수지(polyimide resin)로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제3 패시베이션막(730)은 무기막으로서, 제2 패시베이션막(710)과 동일한 물질로 형성될 수 있다. 예를 들어, 제3 패시베이션막(730)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 및 티타늄 산화물 중 적어도 하나로 형성될 수 있다.
다양한 실시 예에서, 보호층 상에는 컬러 필터(740)가 더 형성될 수 있다. 일 실시 예에서, 컬러 필터(740)는 도시되지 않은 블랙 매트릭스 사이에 배치될 수 있다. 컬러 필터(740)는 발광 영역(EA)에 대응하는 영역에 배치될 수 있다. 발광층(620)이 레드, 그린 또는 블루 색상의 광을 방출하는 경우, 컬러 필터(740)는 생략될 수 있다.
컬러 필터(740) 상에는 제2 커버층(820)이 형성될 수 있다. 제2 커버층(820)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있다. 또한, 제2 커버층(820)은 이물 커버층의 역할을 수행할 수 있다. 제2 커버층(820)은 컬러 필터(740)를 투과한 광을 통과시키기 위해 투명한 물질로 형성될 수 있다.
제2 커버층(820) 상에는 상부 기판(820)이 형성될 수 있다. 상부 기판(820)은 접착제 등을 통하여 기판(100)의 상부에 접합될 수 있으나, 상부 기판(820)의 결합 방식이 이로써 한정되지 않는다.
이하에서는, 다양한 실시 예에서, 소스-드레인층에 형성되는 제2 연결 전극(420)을 통해 발광 소자(LD)의 제2 전극(630)과 제2 전원 라인(120)을 전기적으로 연결하는 방법을 구체적으로 설명한다.
오버코트층(520) 및 뱅크(640)는 비화소 영역(NPXA)에서 형성되지 않는다. 그에 따라, 비화소 영역(NPXA)에서 제1 패시베이션막(510)이 상부로 노출될 수 있다.
발광 소자(LD)의 제2 전극(630)은 비화소 영역(NPXA)으로 연장되어 노출된 제2 연결 전극(420)에 접속된다. 제2 연결 전극(420)이 컨택홀을 통해 제2 전원 라인(120)과 연결되므로, 제2 전극(630)은 제2 연결 전극(420)을 경유하여 제2 전원 라인(120)에 연결된다. 제2 전원 라인(120)을 통해 공급되는 저전위 구동 전압(ELVSS)은 제2 연결 전극(420)을 통해 발광 소자(LD)의 제2 전극(630)으로 공급될 수 있다.
다른 실시 예에서, 제2 전극(630)과 제2 전원 라인(120)을 연결하기 위해 제2 연결 전극(420)에 더하여 제1 전극(610)과 동일한 레이어에 형성되는 보조 전극 등이 이용될 수 있다. 본 실시 예는, 이러한 다른 실시 예와 비교하여, 보조 전극을 이용하지 않고 제2 전극(630)과 제2 전원 라인(120)을 연결한다. 따라서, 제2 전원 라인(120)과 제2 전극(630) 사이의 저항이 감소되고, 제2 전원 라인(120)으로 공급되는 저전위 구동 전압(ELVSS)이 제2 전극(630)에 보다 안정적으로 공급될 수 있다
제2 연결 전극(420)에는 홀(H)이 형성된다. 홀(H)은 이후에 형성되는 발광층(620) 및 제2 전극(630)을 인접한 화소 영역(PXA)들 사이에서 물리적으로 분리시키기 위해 마련되며, 제2 전극(630)이 제2 연결 전극(420)에 직접 연결되는 구조를 제공한다.
구체적으로, 도 5를 참조하면, 홀(H)은 제2 연결 전극(420)의 상부면으로부터 하부면까지 폭이 점점 좁아지도록 형성될 수 있다. 즉, 홀(H)은 가장자리가 역테이퍼진 형태를 가질 수 있다.
일 실시 예에서, 발광층(620)은 증발(evaporation) 증착법으로 형성될 수 있다. 또한, 제2 전극(630)은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 발광층(620) 및 제2 전극(630)을 구성하는 물질은 스텝 커버리지(step coverage) 특성이 좋지 않기 때문에, 이러한 물질들이 증착될 때 단차가 형성된 홀(H)의 양단에서 분리되지 않고 연결될 수 있다. 인접한 화소 영역(PXA)들 사이에서 발광층(620)과 제2 전극(630)이 적절하게 분리되지 못하면, 각각의 화소 영역(PXA)에 배치되는 화소(PX)가 올바른 색상으로 발광하지 못하여 화질 저하가 발생할 수 있다.
도 5에 도시된 바와 같이, 홀(H)을 역테이퍼진 형태로 형성하면, 홀(H)에 의해 발광층(620)과 제2 전극(630)이 물리적으로 완전히 분리될 수 있다.
제2 전극(630)과 제2 연결 전극(420)의 연결은 발광층(620)을 구성하는 물질과 제2 전극(630)을 구성하는 물질 사이의 스텝 커버리지 특성 차이에 의해 구현될 수 있다. 즉, 발광층(620)을 구성하는 물질은 스텝 커버리지 특성이 좋지 않기 때문에, 홀(H)의 가장자리에서 불연속적으로 형성되지만, 제2 전극(630)을 구성하는 물질은 발광층(620)을 구성하는 물질보다 스텝 커버리지 특성이 좋기 때문에, 홀(H)의 내측면 일부를 커버할 수 있다. 그에 따라, 제2 전극(630)은 제2 연결 전극(420)과 직접 접촉될 수 있다.
이후에 형성되는 제2 패시베이션막(710)은 스텝 커버리지 특성이 우수하기 때문에, 홀(H)에서 양단으로 분리되지 않을 수 있다. 그에 따라, 제2 패시베이션막(710)은 홀(H)을 채우도록 형성될 수 있다. 제2 패시베이션막(710)은 제2 연결 전극(420)과 제2 전극(630)을 커버하여 산소 또는 수분 등 외부 오염 물질이 침투하는 것을 방지한다. 또한, 제2 패시베이션막(710)은 홀(H) 양단에서 분리된 레이어들 사이에서 오염 물질의 측방향 침투 경로를 차단하여, 인접한 화소(PX)들 사이의 오염 확산을 방지할 수 있다.
다양한 실시 예에서, 제2 연결 전극(420)이 다중층인 경우, 홀(H)은 적어도 일 층에 형성될 수 있다. 예를 들어, 제2 연결 전극(420)은 도 5에 도시된 것과 같이, 제1 내지 제3 금속층들(L1, L2, L3)을 포함할 수 있다. 제1 금속층(L1)은 층간 절연층(400)의 계면과 접착 특성이 높은 물질로 구성될 수 있다. 제2 금속층(L2)은 저항이 낮은 금속으로 구성될 수 있다. 제3 금속층(L3)은 내식성이 강한 물질로 구성될 수 있다. 예를 들어, 제1 금속층(L1) 및 제3 금속층(L3)은 몰리브덴과 티타늄의 합금(MoTi)으로 구성되고, 제2 금속층(L2)은 구리로 구성될 수 있다. 그러나 제2 연결 전극(420)을 구성하는 물질이 이로써 한정되지 않는다.
홀(H)은 제2 연결 전극(420)의 제1 내지 제3 금속층들(L1, L2, L3) 중 적어도 일 층에 형성될 수 있다. 예를 들어, 홀(H)은 도 5에 도시된 것과 같이 제2 및 제3 금속층들(L2, L3)에 형성될 수 있다. 홀(H)의 가장자리가 역테이퍼진 형태를 가질 때, 제3 금속층(L3)에서의 홀(H)의 폭은 제2 금속층(L2)에서의 홀(H)의 폭보다 넓게 형성될 수 있다. 이러한 실시 예에서, 홀(H)이 형성된 영역에서 제1 금속층(L1)의 표면이 노출될 수 있다.
홀(H)은 습식 시각(wet etch) 공정을 통해 형성될 수 있다. 예를 들어, 홀(H)은 제2 및 제3 금속층들(L2, L3)은 식각되고 제1 금속층(L1)은 식각되지 않는 선택적 식각액(etchant)을 이용하여 형성될 수 있다. 이때, 제2 금속층(L2)과 제3 금속층(L3)의 식각률(etch rate) 차이에 의해 제2 및 제3 금속층들(L2, L3)에 역테이퍼진 형태가 형성될 수 있다.
홀(H)에 의해 노출된 제1 금속층(L1) 상에는 배리어(601)가 형성될 수 있다. 배리어(601)는 제2 연결 전극(420)의 상부 레이어들이 제조 공정 시에 함께 형성될 수 있다. 예를 들어, 배리어(601)는 제1 패시베이션막(510)과 동일한 물질로 구성되고 동일한 공정으로 형성되는 제1 층(621) 및 제1 전극(610)과 동일한 물질로 구성되고 동일한 공정으로 형성되는 제2 층(631)을 포함할 수 있다. 그러나 배리어(601)를 구성하는 물질이 이로써 한정되지 않으며, 배리어(601)는 상부 레이어들과 별도의 공정으로 형성될 수 있다. 배리어(601)에 의해 홀(H) 양단에서 분리된 레이어들 사이에서 오염 물질의 측방향 침투 경로가 더 효과적으로 방지될 수 있다. 배리어(601)의 상부에는 배리어(601) 형성 이후에 증착되는 발광층(620)의 일부 및 제2 전극(630)의 일부가 형성될 수 있다.
도 6 내지 도 12는 도 4에 도시된 표시 패널의 제조 방법을 나타낸 도면들이다.
도 6을 참조하면, 기판(100) 상에 광 차단층(110)과 제2 전원 라인(120)이 형성되고, 그 위에 버퍼층(200)이 형성된다. 버퍼층(200) 상에는 액티브 패턴(210)이 형성된다. 액티브 패턴(210)에 p형 또는 n형의 불순물이 도핑되어 소스 영역(212) 및 드레인 영역(211)이 형성되고, 소스 영역(212)과 드레인 영역(211) 사이에 채널(213)이 형성될 수 있다.
액티브 패턴(210) 상에는 게이트 절연층(300)이 형성될 수 있다. 게이트 절연층(300)은 게이트 전극(310) 및 제1 연결 전극(320)에 연결되는 위치에 형성될 수 있다. 게이트 절연층(300) 상에는 게이트 전극(310)과 제1 연결 전극(320)이 형성된다. 이후에, 층간 절연층(400)이 형성된다. 층간 절연층(400)은 게이트 전극(310) 및 제1 연결 전극(320)을 커버할 수 있다.
층간 절연층(400) 상에는 소스 전극(412) 및 드레인 전극(411)이 형성된다. 소스 전극(412) 및 드레인 전극(411)은 층간 절연층(400)을 관통하는 컨택홀을 통해 액티브 패턴(210)의 소스 영역(212) 및 드레인 영역(211)에 각각 연결될 수 있다.
층간 절연층(400) 상에는 제2 연결 전극(420)이 더 형성된다. 제2 연결 전극(420)은 층간 절연층(400) 및 버퍼층(200)을 관통하는 컨택홀을 통해 제2 전원 라인(120)과 접속된다. 도시되진 않았지만, 제2 연결 전극(420)은 층간 절연층(400)을 관통하는 컨택홀을 통해 제1 연결 전극(320)과 더 접속될 수 있다.
도 7을 참조하면, 제2 연결 전극(420)에 홀(H)이 형성될 수 있다. 홀(H)은 습식 식각(wet etch) 공정을 통해 역테이퍼진 형태를 갖도록 형성될 수 있다. 예를 들어, 홀(H)은 하부에서의 크기가 상부에서의 크기보다 작게 하기 위하여, 식각률이 상이하게 적용된 습식 식각 공정들을 통해 다중층으로 형성될 수 있다. 그러나 홀(H)의 제조 방식이 이로써 한정되지 않는다.
도 8을 참조하면, 제1 패시베이션막(510)이 형성될 수 있다. 제1 패시베이션막(510)은 소스 전극(412), 드레인 전극(411) 및 제2 연결 전극(420)을 커버할 수 있다. 제1 패시베이션막(510)이 형성될 때, 홀(H) 내부에 제1 패시베이션막(510)을 구성하는 물질의 일부가 증착되어 배리어(601)의 제1 층(621)을 형성할 수 있다.
도 9를 참조하면, 제1 패시베이션막(510) 상에 오버코트층(520)이 형성된다. 오버코트층(520)은 화소 영역(PXA)에 형성되도록 패터닝될 수 있다. 이러한 오버코트층(520)은 홀(H)을 커버하지 않는다.
오버코트층(520) 상에 제1 전극(610)이 형성된다. 제1 전극(610)은 오버코트층(520) 및 제1 패시베이션막(510)을 관통하는 비아홀을 통해 드레인 전극(411)과 연결된다. 제1 전극(610)이 형성될 때, 홀(H) 내부에 제1 전극(610)을 구성하는 물질의 일부가 증착되어 배리어(601)의 제2 층(631)을 형성할 수 있다.
이후에, 뱅크(640)가 형성된다. 뱅크(640)는 제1 전극(610)의 가장자리와 오버코트층(520)을 커버하도록 형성될 수 있다. 뱅크(640)는 화소 영역(PXA)에 형성되도록 패터닝될 수 있다. 이러한 뱅크(640)는 홀(H)을 커버하지 않는다.
도 10을 참조하면, 제1 전극(610)과 뱅크(640) 상에 발광층(620)이 형성된다. 발광층(620)은 증발 증착법으로 형성될 수 있다. 발광층(620)은 홀(H)에 의해 물리적으로 분리되어 끊어진 형태로 형성된다. 이때, 홀(H) 내부에 노출된 표면 상에 발광층(620)이 증착될 수 있다.
도 11을 참조하면, 발광층(620) 상에 제2 전극(630)이 형성된다. 제2 전극(630)은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 제2 전극(630)은 홀(H)에 의해 물리적으로 분리되어 끊어진 형태로 형성된다. 제2 전극(630)의 상대적으로 좋은 스텝 커버리지 특성때문에, 제2 전극(630)은 홀(H)의 내측면 일부를 커버하도록 형성된다. 그에 따라, 제2 전극(630)은 제2 연결 전극(420)에 연결될 수 있다. 홀(H) 내부에 노출된 표면 상에 제2 전극(630)이 증착될 수 있다.
도 12를 참조하면, 제2 패시베이션막(710), 제1 커버층(720) 및 제3 패시베이션막(730)이 순차로 형성될 수 있다. 제3 패시베이션막(730) 상에는 컬러 필터(740)가 더 형성될 수 있다. 컬러 필터(740) 상에는 제2 커버층(820)이 더 형성되고, 접착제 등을 통해 상부 기판(820)이 결합된다.
도 13은 다른 실시 예에 따른 표시 패널의 단면도이다. 도 14는 도 13의 BB 영역을 확대한 단면도이다. 도 13에 도시된 실시 예에서, 발광층(620)은 용액 공정을 통해 형성될 수 있다. 도 13에 도시된 실시 예를 설명함에 있어서, 도 4에 도시된 실시 예와 동일한 구성 요소에는 동일한 도면 부호를 할당하고 그 상세한 설명은 생략한다.
도 13을 참조하면, 표시 패널(50b)은 소스-드레인층에 형성된 제2 연결 전극(420)을 포함한다. 제2 연결 전극(420)은 층간 절연층(400) 및 버퍼층(200)을 관통하는 컨택홀을 통해 제2 전원 라인(120)과 접속된다. 도시되진 않았지만, 제2 연결 전극(420)은 층간 절연층(400)을 관통하는 컨택홀을 통해 제1 연결 전극(320)과 더 접속될 수 있다.
제2 연결 전극(420)에는 홀(H)이 형성된다. 홀(H)은 이후에 형성되는 발광층(620) 및 제2 전극(630)을 인접한 화소 영역(PXA)들 사이에서 물리적으로 분리시키기 위해 마련되며, 제2 전극(630)이 제2 연결 전극(420)에 직접 연결되는 구조를 제공한다.
도 14를 참조하면, 홀(H)은 제2 연결 전극(420)의 상부면으로부터 하부면까지 폭이 점점 좁아지도록 형성될 수 있다. 즉, 홀(H)은 가장자리가 역테이퍼진 형태를 가질 수 있다. 그러나 본 실시 예는 이로써 한정되지 않는다. 즉 다른 실시 예들에서 홀(H)의 측면은 층간 절연층(400)의 표면에 대하여 대체로 수직하게 형성될 수 있다.
다양한 실시 예에서, 제2 연결 전극(420)이 다중층인 경우, 홀(H)은 적어도 일 층에 형성될 수 있다. 예를 들어, 제2 연결 전극(420)은 도 14에 도시된 것과 같이, 제1 내지 제3 금속층들(L1, L2, L3)을 포함할 수 있다. 제1 금속층(L1)은 층간 절연층(400)의 계면과 접착 특성이 높은 물질로 구성될 수 있다. 제2 금속층(L2)은 저항이 낮은 금속으로 구성될 수 있다. 제3 금속층(L3)은 내식성이 강한 물질로 구성될 수 있다. 예를 들어, 제1 금속층(L1) 및 제3 금속층(L3)은 몰리브덴과 티타늄의 합금(MoTi)으로 구성되고, 제2 금속층(L2)은 구리로 구성될 수 있다. 그러나 제2 연결 전극(420)을 구성하는 물질이 이로써 한정되지 않는다.
홀(H)은 제2 연결 전극(420)의 제1 내지 제3 금속층들(L1, L2, L3) 중 적어도 일 층에 형성될 수 있다. 예를 들어, 홀(H)은 도 14에 도시된 것과 같이 제2 및 제3 금속층들(L2, L3)에 형성될 수 있다. 홀(H)의 가장자리가 역테이퍼진 형태를 가질 때, 제3 금속층(L3)에서의 홀(H)의 폭은 제2 금속층(L2)에서의 홀(H)의 폭보다 넓게 형성될 수 있다. 이러한 실시 예에서, 홀(H)이 형성된 영역에서 제1 금속층(L1)의 표면이 노출될 수 있다.
홀(H)은 습식 시각(wet etch) 공정을 통해 형성될 수 있다. 예를 들어, 홀(H)은 제2 및 제3 금속층들(L2, L3)은 식각되고 제1 금속층(L1)은 식각되지 않는 선택적 식각액(etchant)을 이용하여 형성될 수 있다. 이때, 제2 금속층(L2)과 제3 금속층(L3)의 식각률(etch rate) 차이에 의해 제2 및 제3 금속층들(L2, L3)에 역테이퍼진 형태가 형성될 수 있다.
제2 연결 전극(420) 상에는 제1 패시베이션막(510)이 형성될 수 있다. 제1 패시베이션막(510) 상에는 오버코트층(520)이 형성될 수 있다.
제1 전극(610)은 오버코트층(520) 상에 형성된다. 제1 전극(610)은 오버코트층(520)과 제1 패시베이션막(510)을 관통하는 비아홀을 통해 트랜지스터(T)의 드레인 전극(411)과 연결된다.
뱅크(640)는 오버코트층(520) 상에 형성될 수 있다. 뱅크(640)는 제1 전극(610)의 일부 영역, 예를 들어 중심부를 노출하되, 나머지 영역, 예를 들어 가장자리를 커버하도록 형성될 수 있다.
뱅크(640)는 표면의 적어도 일부가 소수성으로 형성될 수 있다. 예를 들어, 뱅크(640)는 유기 절연물에 불소(F)와 같은 소수성 물질을 혼합한 용액을 도포한 후 포토리소그라피 공정을 통해 형성될 수 있다. 포토리소그라피 공정 시 조사되는 광에 의해 불소와 같은 소수성 물질이 뱅크(640)의 상부로 이동할 수 있고, 그에 따라, 뱅크(640)의 상부 표면이 소수성 성질을 가지며 나머지 부분은 친수성 성질을 가질 수 있다. 다만, 본 실시 예의 기술적 사상은 이로써 한정되지 않으며, 뱅크(640)는 전체 부분이 소수성을 가질 수도 있다. 상기와 같은 소수성 뱅크(640)는 이후에 발광층(620)이 용액 공정을 통해 형성될 때, 화소 영역(PXA)들 사이에서 잉크가 섞이지 않도록 하는 댐(dam) 역할을 수행할 수 있다.
제1 전극(610) 상에는 발광층(620)이 형성된다. 발광층(620)은 뱅크(640)로 둘러싸인 발광 영역(EA) 내에서 노출된 제1 전극(610) 상에 형성될 수 있다. 발광층(620)은 뱅크(640)로 둘러싸인 캐비티(cavity) 내에 노즐 등을 이용하여 유기 용액을 드롭하고, 이를 경화시킴으로써 형성될 수 있다. 유기 용액은 소수성 뱅크(640)에 의해 뱅크(640)로 둘러싸인 영역의 외부로 흘러 넘치는 것이 방지될 수 있다.
용액 공정에 의해 발광층(620)이 형성될 때, 유기 용액과 뱅크(640) 사이의 장력에 의해 발광층(620)의 중심 영역과 뱅크(640)에 인접한 가장자리 영역 사이에서 발광층(620)의 높이 차이가 발생할 수 있다. 예를 들어, 발광층(620)은 중심부에서 높이가 가장 낮고, 뱅크(640)와 접하는 영역에서 높이가 가장 높은, 오목한 형태로 형성될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다. 즉, 다양한 다른 실시 예들에서 발광층(620)의 두께 균일도 향상을 위한 구조들(예를 들어, 친수성 뱅크 등)이 배치될 수 있고, 발광층(620)은 발광 영역(EA) 내에서 균일한 높이를 가질 수 있다.
제2 전극(630)은 발광층(620)과 뱅크(640)를 커버하도록 형성된다. 제2 전극(630)은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 다양한 실시 예에서, 제2 전극(630)은 비화소 영역(NPXA)으로 연장되어 노출된 제2 연결 전극(420)에 접속된다. 예를 들어, 제2 전극(630)은 물리적 기상 증착법을 이용하여 증착되는 동안 홀(H)의 내측면 일부를 커버하도록 형성되어 제2 연결 전극(420)과 접속될 수 있다.
도 14에 도시된 것과 같이, 홀(H)의 내부에는 배리어(601)가 형성될 수 있다. 배리어(601)는 제2 연결 전극(420)의 상부 레이어들이 제조 공정 시에 함께 형성될 수 있다. 예를 들어, 배리어(601)는 제1 패시베이션막(510)과 동일한 물질로 구성되고 동일한 공정으로 형성되는 제1 층(621) 및 제1 전극(610)과 동일한 물질로 구성되고 동일한 공정으로 형성되는 제2 층(631)을 포함할 수 있다. 그러나 배리어(601)를 구성하는 물질이 이로써 한정되지 않으며, 배리어(601)는 상부 레이어들과 별도의 공정으로 형성될 수 있다.
배리어(601)의 상부에는 배리어(601) 형성 이후에 증착되는 제2 전극(630)의 일부가 형성될 수 있다. 도 4에 도시된 실시 예와 비교하여, 도 13에 도시된 실시 예는 배리어(601)의 상단에 발광층(620)이 형성되지 않는다. 도 13에 도시된 실시 예에서, 발광층(620)은 용액 공정을 통해 뱅크(640)로 둘러싸인 발광 영역(EA)에 선택적으로 도포되고, 배리어(601)의 상단에는 도포되지 않을 수 있다.
도 15 내지 도 18은 도 13에 도시된 표시 패널의 제조 방법을 나타낸 도면들이다.
도 15를 참조하면, 기판(100) 상에 광 차단층(110)과 제2 전원 라인(120)이 형성되고, 그 위에 버퍼층(200)이 형성된다. 버퍼층(200) 상에는 액티브 패턴(210)이 형성된다. 액티브 패턴(210)에 p형 또는 n형의 불순물이 도핑되어 소스 영역(212) 및 드레인 영역(211)이 형성되고, 소스 영역(212)과 드레인 영역(211) 사이에 채널(213)이 형성될 수 있다.
액티브 패턴(210) 상에는 게이트 절연층(300)이 형성될 수 있다. 게이트 절연층(300)은 게이트 전극(310) 및 제1 연결 전극(320)에 연결되는 위치에 형성될 수 있다. 게이트 절연층(300) 상에는 게이트 전극(310)과 제1 연결 전극(320)이 형성된다. 이후에, 층간 절연층(400)이 형성된다. 층간 절연층(400)은 게이트 전극(310) 및 제1 연결 전극(320)을 커버할 수 있다.
층간 절연층(400) 상에는 소스 전극(412) 및 드레인 전극(411)이 형성된다. 소스 전극(412) 및 드레인 전극(411)은 층간 절연층(400)을 관통하는 컨택홀을 통해 액티브 패턴(210)의 소스 영역(212) 및 드레인 영역(211)에 각각 연결될 수 있다.
층간 절연층(400) 상에는 제2 연결 전극(420)이 더 형성된다. 제2 연결 전극(420)은 층간 절연층(400) 및 버퍼층(200)을 관통하는 컨택홀을 통해 제2 전원 라인(120)과 접속된다. 도시되진 않았지만, 제2 연결 전극(420)은 층간 절연층(400)을 관통하는 컨택홀을 통해 제1 연결 전극(320)과 더 접속될 수 있다. 제2 연결 전극(420)에 홀(H)이 형성될 수 있다. 홀(H)은 습식 시각(wet etch) 공정을 통해 역테이퍼진 형태를 갖도록 형성될 수 있다.
이후에, 제1 패시베이션막(510)이 형성될 수 있다. 제1 패시베이션막(510)은 소스 전극(412), 드레인 전극(411) 및 제2 연결 전극(420)을 커버할 수 있다. 제1 패시베이션막(510)이 형성될 때, 홀(H) 내부에 제1 패시베이션막(510)을 구성하는 물질의 일부가 증착되어 배리어(601)의 제1 층(621)을 형성할 수 있다.
제1 패시베이션막(510) 상에 오버코트층(520)이 형성된다. 오버코트층(520)은 화소 영역(PXA)에 형성되도록 패터닝될 수 있다. 이러한 오버코트층(520)은 홀(H)을 커버하지 않는다.
이후에, 오버코트층(520) 상에 제1 전극(610)이 형성된다. 제1 전극(610)은 오버코트층(520) 및 제1 패시베이션막(510)을 관통하는 비아홀을 통해 드레인 전극(411)과 연결된다. 제1 전극(610)이 형성될 때, 홀(H) 내부에 제1 전극(610)을 구성하는 물질의 일부가 증착되어 배리어(601)의 제2 층(631)을 형성할 수 있다.
이후에, 뱅크(640)가 형성된다. 뱅크(640)는 제1 전극(610)의 가장자리와 오버코트층(520)을 커버하도록 형성될 수 있다. 뱅크(640)는 화소 영역(PXA)에 형성될 수 있다. 이러한 뱅크(640)는 홀(H)을 커버하지 않는다. 다양한 실시 예에서, 뱅크(640)는 유기 절연물에 불소(F)와 같은 소수성 물질을 혼합한 용액을 도포한 후 포토리소그라피 공정을 통해 형성될 수 있다. 포토리소그라피 공정 시 조사되는 광에 의해 불소와 같은 소수성 물질이 뱅크(640)의 상부로 이동할 수 있고, 그에 따라, 뱅크(640)의 상부 표면이 소수성 성질을 가지며 나머지 부분은 친수성 성질을 가질 수 있다. 다만, 본 실시 예의 기술적 사상은 이로써 한정되지 않으며, 뱅크(640)는 전체 부분이 소수성을 가질 수도 있다. 상기와 같은 소수성 뱅크(640)는 이후에 발광층(620)이 용액 공정을 통해 형성될 때, 화소 영역(PXA)들 사이에서 잉크가 섞이지 않도록 하는 댐 역할을 수행할 수 있다.
도 16을참조하면, 제1 전극(610)과 뱅크(640) 상에 발광층(620)이 형성된다. 발광층(620)은 뱅크(640)로 둘러싸인 발광 영역(EA) 내에서 노출된 제1 전극(610) 상에 형성될 수 있다. 발광층(620)은 뱅크(640)로 둘러싸인 캐비티(cavity) 내에 노즐 등을 이용하여 유기 용액을 드롭하고, 이를 경화시킴으로써 형성될 수 있다. 유기 용액은 소수성 뱅크(640)에 의해 뱅크(640)로 둘러싸인 영역의 외부로 흘러 넘치는 것이 방지될 수 있다.
도 17을 참조하면, 발광층(620) 상에 제2 전극(630)이 형성된다. 제2 전극(630)은 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 제2 전극(630)은 홀(H)에 의해 물리적으로 분리되어 끊어진 형태로 형성된다. 제2 전극(630)의 상대적으로 좋은 스텝 커버리지 특성때문에, 제2 전극(630)은 홀(H)의 내측면 일부를 커버하도록 형성된다. 그에 따라, 제2 전극(630)은 제2 연결 전극(420)에 연결될 수 있다. 홀(H) 내부에 노출된 표면 상에 제2 전극(630)이 증착될 수 있다.
도 18을 참조하면, 제2 패시베이션막(710), 커버층(720) 및 제3 패시베이션막(730)이 순차로 형성될 수 있다. 제3 패시베이션막(730) 상에는 컬러 필터(740)가 더 형성될 수 있다. 컬러 필터(740) 상에는 제2 커버층(820)이 더 형성되고, 접착제 등을 통해 상부 기판(820)이 결합된다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (16)

  1. 화소 영역 및 상기 화소 영역에 인접한 비화소 영역을 포함하는 기판;
    상기 기판 상에 형성되는 전원 라인;
    상기 전원 라인을 커버하는 적어도 하나의 절연층;
    상기 적어도 하나의 절연층 상에서 형성되고, 컨택홀을 통해 상기 전원 라인에 접속되는 연결 전극;
    상기 화소 영역에서 상기 연결 전극 상에 형성되는 오버코트층; 및
    상기 오버코트층 상에 형성되는 제1 전극을 포함하되,
    상기 연결 전극은 적어도 일 영역이 상기 비화소 영역에 형성되며, 상기 비화소 영역에 형성되는 홀을 포함하고,
    상기 제1 전극은 상기 비화소 영역으로 연장되어 상기 연결 전극에 접속되며, 상기 홀의 내측면 일부를 커버하도록 형성되는, 표시 장치.
  2. 제1항에 있어서, 상기 홀은,
    상기 내측면이 역테이퍼진 형태를 갖는, 표시 장치.
  3. 제2항에 있어서, 상기 연결 전극은,
    복수 개의 금속층들을 포함하고,
    상기 홀은,
    상기 복수 개의 금속층들 중 최상단 금속층을 포함한 적어도 일부 층에 형성되는, 표시 장치.
  4. 제2항에 있어서,
    상기 화소 영역에서 상기 오버코트층과 상기 제1 전극 사이에 형성되는 제2 전극;
    상기 제2 전극의 일 영역을 커버하는 뱅크; 및
    상기 제1 전극과 상기 제2 전극 사이에 형성되는 발광층을 더 포함하는, 표시 장치.
  5. 제4항에 있어서, 상기 발광층은,
    상기 제2 전극 및 상기 뱅크를 커버하고, 상기 비화소 영역으로 연장되는, 표시 장치.
  6. 제4항에 있어서, 상기 발광층은,
    상기 뱅크에 의해 둘러싸인 영역 내에 형성되는, 표시 장치.
  7. 제4항에 있어서,
    상기 연결 전극과 상기 오버코트층 사이에 형성되는 제1 패시베이션막을 더 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 홀 내부에 형성되는 배리어를 더 포함하되,
    상기 배리어는,
    적어도 일부가 상기 제1 패시베이션막과 동일한 물질로 구성되는, 표시 장치.
  9. 제8항에 있어서,
    상기 발광층 및 상기 제2 전극의 적어도 일 영역이 상기 배리어 상에 형성되는, 표시 장치.
  10. 기판 상에 전원 라인을 형성하는 단계;
    상기 전원 라인을 커버하는 적어도 하나의 절연층을 형성하는 단계;
    적어도 일 영역이 상기 기판의 비화소 영역에 배치되고, 컨택홀을 통해 상기 전원 라인과 접속하는 연결 전극을 형성하는 단계;
    상기 비화소 영역에서 상기 연결 전극에 홀을 형성하는 단계;
    상기 비화소 영역에 인접하게 배치되는 화소 영역에 오버코트층을 형성하는 단계; 및
    상기 화소 영역으로부터 상기 비화소 영역으로 연장되는 제1 전극을 형성하는 단계를 포함하되,
    상기 제1 전극은,
    상기 비화소 영역에서 상기 연결 전극에 접속되는, 표시 장치의 제조 방법.
  11. 제10항에 있어서, 상기 연결 전극을 형성하는 단계는,
    복수 개의 금속층들을 형성하는 단계를 포함하고,
    상기 홀을 형성하는 단계는,
    상기 복수 개의 금속층들 중 적어도 일부를 식각하는 선택적 식각액을 이용하여 습식 식각 공정으로 수행되는, 표시 장치의 제조 방법.
  12. 제10항에 있어서, 상기 오버코트층을 형성하는 단계 이후에,
    상기 화소 영역에서 제2 전극을 형성하는 단계;
    상기 제2 전극의 일 영역을 커버하는 뱅크를 형성하는 단계; 및
    발광층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  13. 제12항에 있어서, 상기 발광층은,
    상기 제2 전극 및 상기 뱅크를 커버하고, 상기 비화소 영역으로 연장되도록 형성되는, 표시 장치의 제조 방법.
  14. 제12항에 있어서, 상기 뱅크를 형성하는 단계는,
    상기 뱅크가 형성될 영역에 유기 절연물에 소수성 물질을 혼합한 용액을 도포하는 단계; 및
    포토리소그라피를 수행하는 단계를 포함하는, 표시 장치의 제조 방법.
  15. 제14항에 있어서, 상기 뱅크를 형성하는 단계는,
    상기 뱅크에 둘러싸인 영역 내에 유기 용액을 드롭하는 단계; 및
    상기 유기 용액을 경화시키는 단계를 포함하는, 표시 장치의 제조 방법.
  16. 제10항에 있어서, 상기 제1 전극을 형성하는 단계는,
    물리적 기상 증착법으로 수행되는, 표시 장치의 제조 방법.
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KR101818451B1 (ko) * 2010-12-24 2018-01-16 엘지디스플레이 주식회사 유기발광다이오드 표시소자 및 그 제조방법
KR101521676B1 (ko) * 2011-09-20 2015-05-19 엘지디스플레이 주식회사 유기발광 다이오드 표시장치 및 그의 제조방법
CN104716156A (zh) * 2013-12-13 2015-06-17 昆山国显光电有限公司 一种有机发光显示装置及其制备方法
CN105470279B (zh) * 2014-09-11 2020-02-14 乐金显示有限公司 有机发光显示装置及其制造方法
KR102394427B1 (ko) * 2015-04-02 2022-05-04 엘지디스플레이 주식회사 유기발광표시장치 및 이를 제조하는 방법
KR20180036434A (ko) * 2016-09-30 2018-04-09 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101980781B1 (ko) * 2016-10-31 2019-05-21 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20180060311A (ko) * 2016-11-28 2018-06-07 엘지디스플레이 주식회사 유기 발광 표시 장치
CN107785381B (zh) * 2017-10-13 2020-12-22 深圳市华星光电半导体显示技术有限公司 Oled面板的制作方法及oled面板
KR102387344B1 (ko) * 2017-11-30 2022-04-15 엘지디스플레이 주식회사 유기발광 표시장치
KR20200029681A (ko) * 2018-09-10 2020-03-19 삼성디스플레이 주식회사 표시장치

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