KR101658118B1 - 반도체 메모리 장치, 및 이의 독출 및 검증 방법 - Google Patents

반도체 메모리 장치, 및 이의 독출 및 검증 방법 Download PDF

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Abstract

반도체 메모리 장치, 및 이의 독출 및 검증 방법이 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는, 데이터를 저장하는 메모리 셀 어레이; 하나의 독출 명령에 대하여 복수개의 독출 단계들을 통해, 상기 메모리 셀 어레이에 저장된 데이터를, 대응되는 비트 라인을 센싱하여 독출 동작을 수행하는 센싱부; 및 상기 센싱부에서의 각 독출 단계에 소요되는 독출 시간을, 각 독출 단계마다 달리하도록 제어하는 제어 신호를 생성하는 센싱 시간 제어기를 구비한다.

Description

반도체 메모리 장치, 및 이의 독출 및 검증 방법 {Semiconductor memory device, and reading and verifying method of the same}
본 발명은 반도체 메모리 장치, 및 이의 독출 및 검증 방법에 관한 것으로, 특히 독출 및 검증 시간을 최적화하여, 반도체 메모리 장치의 신뢰성을 확보하면서도 반도체 메모리 장치의 성능을 향상시킬 수 있는 반도체 메모리 장치, 및 이의 독출 및 검증 방법에 관한 것이다.
반도체 메모리 장치의 고집적화 및 고성능화의 요구에 따라, 반도체 메모리 장치로부터 빠른 시간 내에 데이터를 독출하면서도, 독출된 데이터에 대한 신뢰성이 확보되어야 한다.
본 발명이 해결하고자 하는 기술적 과제는, 빠른 시간 내에 반도체 메모리 장치로부터 데이터를 독출하면서도, 독출된 데이터에 대한 신뢰성을 확보할 수 있는, 반도체 메모리 장치, 및 이의 독출 및 검증 방법을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는, 데이터를 저장하는 메모리 셀 어레이; 하나의 독출 명령에 대하여 복수개의 독출 단계들을 통해, 상기 메모리 셀 어레이에 저장된 데이터를, 대응되는 비트 라인을 센싱하여 독출 동작을 수행하는 센싱부; 및 상기 센싱부에서의 각 독출 단계에 소요되는 독출 시간을, 각 독출 단계마다 달리하도록 제어하는 제어 신호를 생성하는 센싱 시간 제어기를 구비한다.
바람직하게는, 상기 각 독출 단계에 소요되는 독출 시간은, 상기 메모리 셀 어레이의 비트 라인들을 디스차아지 하는데 소요되는 디스차아징 시간, 상기 디스차아지된 비트 라인들을 프리차아지 하는데 소요되는 프리차아징 시간, 상기 대응되는 비트 라인의 전압을 디벨롭하는데 소요되는 디벨롭핑 시간 및 디벨롭된 비트 라인의 전압을 래치하는 래치 시간을 포함할 수 있다.
바람직하게는, 상기 센싱 시간 제어기는, 상기 복수개의 독출 단계 중 대응되는 독출 단계를 나타내는 독출 단계 신호에 응답하여, 각각, 상기 디스차아징 시간이 상기 독출 단계마다 달리하여 설정되도록 제어하는 디스차아징 시간 제어부; 상기 프리차아징 시간이 상기 독출 단계마다 달리하여 설정되도록 제어하는 프리차아징 시간 제어부; 상기 디벨롭핑 시간이 상기 독출 단계마다 달리하여 설정되도록 제어하는 디벨롭핑 시간 제어부; 및 상기 래치 시간이 상기 독출 단계마다 달리하여 설정되도록 제어하는 래치 시간 제어부를 구비할 수 있다.
바람직하게는, 상기 센싱 시간 제어기는, 상기 복수개의 독출 단계 중 대응되는 독출 단계를 나타내는 독출 단계 신호에 응답하여, 각각, 상기 디스차아징 시간이 상기 독출 단계마다 달리하여 설정되도록 제어하는 디스차아징 시간 제어부; 상기 프리차아징 시간이 상기 독출 단계마다 달리하여 설정되도록 제어하는 프리차아징 시간 제어부; 상기 디벨롭핑 시간이 상기 독출 단계마다 달리하여 설정되도록 제어하는 디벨롭핑 시간 제어부; 및 상기 래치 시간이 상기 독출 단계마다 달리하여 설정되도록 제어하는 래치 시간 제어부 중 적어도 하나 이상을 구비할 수 있다.
바람직하게는, 상기 반도체 메모리 장치는, 플래시 메모리 장치일 수 있다. 이때, 상기 복수개의 독출 단계들은, 제1 독출 전압으로 독출을 수행하는 코어스 리드 단계; 및 상기 코어스 리드 단계에서 독출되지 아니한 메모리 셀들에 대하여, 상기 제1 독출 전압보다 높은 레벨의 제2 독출 전압으로 독출을 수행하는 파인 리드 단계를 포함할 수 있다.
바람직하게는, 상기 센싱 시간 제어기는, 상기 코어스 리드 단계에서의 프리차아지 시간이 상기 파인 리드 단계에서의 프리차아지 시간보다 짧게 설정되도록, 프리차아지 시간 제어 신호를 생성하는 프리차아징 시간 제어부를 구비할 수 있다. 이때, 상기 센싱부는, 상기 프리차아징 시간 제어 신호에 응답하여, 상기 코어스 리드 단계에서는, 상기 메모리 셀 어레이의 모든 비트 라인들을 동시에 프리차아징을 수행하고, 상기 파인 리드 단계에서는, 상기 코어스 리드 단계에서 독출되지 아니한 오프-셀(off-cell)들과 연결되는 비트 라인들을 프리차아징할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 데이터를 저장하는 메모리 셀 어레이; 하나의 검증 명령에 대하여 복수개의 검증 단계들을 통해, 상기 메모리 셀 어레이에 저장된 데이터를, 대응되는 비트 라인을 센싱하여 검증 동작을 수행하는 센싱부; 및 상기 센싱부에서의 각 검증 단계에 소요되는 검증 시간을, 각 검증 단계마다 달리하도록 제어하는 제어 신호를 생성하는 센싱 시간 제어기를 구비한다.
본 발명의 실시예에 따른 반도체 메모리 장치, 및 이의 독출 및 검증 방법은, 복수개의 단계를 통해 데이터에 대한 독출 동작을 수행하는 반도체 메모리 장치에 있어서, 각 독출 단계에 최적화된 독출 시간을 설정함으로써, 반도체 메모리 장치의 신뢰성을 확보하면서도 반도체 메모리 장치의 성능을 향상시킬 수 있는 장점이 있다.
또한, 최적화된 독출 시간에 의하여 복수개의 독출 단계들이 수행됨으로써, 필요 이상의 시간으로 비트 라인에 대한 프리차아지 등이 수행됨에 따라, 메모리 셀의 열화가 발생하여 산포가 왜곡되는 것이 방지될 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2 내지 도 8은 도 1의 센싱 시간 제어기에 대한 다양한 예를 나타내는 도면이다.
도 9 및 도 10은 도 8의 센싱 시간 제어기에 의해 제어되는 독출 시간을 설명하기 위한 도면이다.
도 11 및 도 12는 본 발명의 실시예에 따른 다른 반도체 메모리 장치를 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 카드를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 데이터를 저장하는 메모리 셀 어레이(1120)를 구비한다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 특히, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 낸드 플래시 메모리 장치 일 수 있다. 이 경우, 메모리 셀 어레이(1120)는 대응되는 비트 라인(BL1, BL2, ..., BLn)에 복수개의 메모리 셀(미도시)들이 연결되는 복수개의 스트링(미도시)들로 구비될 수 있다.
도 1의 비트 라인들(BL1, BL2, ..., BLn)은 각각 쌍을 이루어 구비된다. 예를 들어, 제1 비트 라인(BL1)은 제2 비트 라인(BL2)과 쌍을 이룰 수 있다. 이하에서는 쌍을 이루는 비트 라인들을 비트 라인 쌍이라 한다.
본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(1120)에 저장되어 있는 데이터를 독출하고자 하는 경우, 독출하고자 하는 메모리 셀과 연결되는 비트 라인 쌍을 이루는 비트 라인들의 전압 차이를 센싱(sensing)한다. 예를 들어, 비트 라인 쌍을 이루는 제1 비트 라인(BL1) 및 제2 비트 라인(BL2)의 전압 차이가 센싱되어, 해당 메모리 셀에 저장되어 있는 데이터가 독출될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(100)는 상기와 같은 독출 동작을 수행하는 센싱부(140)를 구비한다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)가 플래시 메모리 장치인 경우, 센싱부(140)는 페이지 버퍼에 포함될 수 있다. 플래시 메모리 장치의 페이지 버퍼는 데이터 독출 시에 비트 라인들을 센싱할 뿐 아니라, 데이터 프로그램 시에 비트 라인들을 구동하기도 한다. 다만, 이하에서는 설명의 편의를 위해, 독출 동작 시의 센싱 동작에 한하여 기술된다.
센싱부(140)는 독출하고자 하는 메모리 셀에 대응되는 비트 라인 쌍을 센싱하기 전에, 비트 라인들(BL1, BL2, ..., BLn)을 디스차아징(discharging)하고 프리차아징(precharging)한다. 그리고, 독출 명령(CMD_RED)이 인가되면, 센싱부(140)는 대응되는 비트 라인의 전압을 디벨롭(develop)한다. 이때, 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 센싱부(140)는 하나의 독출 명령(CMD_RED)에 대하여 복수개의 독출 단계들을 통해, 독출하고자 하는 데이터를 센싱할 수 있다. 복수개의 독출 단계들에 대한 더 자세한 설명은 후술된다.
다음으로, 센싱부(140)는 해당 메모리 셀이 오프 셀(off cell)인지 온 셀(on cell)인지를 센싱한다. 즉, 센싱부(140)는 디벨롭된 전압에 근거하여, 해당 메모리 셀에 저장되어 있는 데이터 값을 독출한다. 센싱된 값은 래치(미도시)를 거쳐 출력된다. 도 1은 비록, 센싱부(140)에서 바로 독출 데이터(DOUT)가 출력되는 것으로 도시하고 있으나 이는 설명의 편의를 위한 것이다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 센싱부(140)로부터 센싱된 데이터를 독출 데이터로 출력하는 입출력 회로(미도시)를 더 구비할 수 있다.
계속해서 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 센싱 시간 제어기(160)를 더 구비한다. 센싱 시간 제어기(160)는, 독출 단계 신호(RS#)에 응답하여, 센싱부(140)가 복수개의 독출 단계들(RS#, #은 x(x는 2 이상의 자연수)이하의 자연수)에 대응되는 독출 시간으로, 각 독출 단계에 대한 센싱 동작을 수행하도록 제어하는 제어 신호(XCON)를 생성한다. 이때, 독출 단계 신호(RS#)는 복수개의 독출 단계들 중 수행하고자 하는 독출 단계를 나타내는 신호이다.
복수개의 독출 단계들은 각각, 독출에 사용하는 독출 전압을 순차적으로, 또는 랜덤하게 달리하여 독출을 수행할 수 있다. 예를 들어, 4 비트 MLC(Multi-level Cell) 낸드 플래시 메모리 장치에서 "1100"을 저장하고 있는 메모리 셀들을 독출하고자 하는 경우, 복수개의 독출 단계들 중 먼저, 제1 독출 단계(RS#, #은 1)의 독출 전압에 의하여 독출을 수행한다. 다음으로, 제2 독출 단계(RS#, #은 2)에서, 제1 독출 단계(RS#, #은 1)의 독출 전압보다 높은 독출 전압을 사용하여, 제1 독출 단계(RS#, #은 1)에서 오프 셀로 센싱된 메모리 셀들에 대한 독출을 수행할 수 있다.
센싱 시간 제어기의 구조 및 동작에 대하여 더 자세히 설명한다.
도 2는 도 1의 센싱 시간 제어기에 대한 제1 예를 나타내는 도면이다.
도 2를 참조하면, 도 2의 센싱 시간 제어기(160_1)는 디스차아징 시간 제어부(162_1), 프리차아징 시간 제어부(164_1), 디벨롭핑 시간 제어부(166_1) 및 래치 시간 제어부(168_1)를 구비할 수 있다. 다만, 이는 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 각 독출 단계들(RS#)에 소요되는 독출 시간이 각각, 전술된 디스차아지, 프리차아지, 디벨롭 및 래치에 소요되는 시간을 나타내는 디스차아징 시간, 프리차아지 시간, 디벨롭핑 시간 및 래치 시간으로 구성되는 것을 전제한다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 각 독출 단계들에 소요되는 독출 시간이 상기 동작 이외의 동작에 따른 시간을 포함한다면, 도 2의 센싱 시간 제어기(160_1)는 해당 시간에 대한 제어부를 더 구비할 수도 있다. 이는 이하에서 설명되는 센싱 시간 제어기에 대한 다른 예들에서도 마찬가지일 수 있다.
도 1 및 도 2를 참조하면, 디스차아징 시간 제어부(162_1)는, 센싱부(140)가 복수개의 독출 단계들 중 각각의 독출 단계에 대응되는 디스차아징 시간으로 디스차아징을 수행하도록 제어하는 디스차아징 시간 제어 신호(XCON#a)를 생성하여 센싱부(140)로 전송한다. 예를 들어, 디스차아징 시간 제어부(162_1)는 제1 독출 단계에서의 디스차이징 시간이 제2 독출 단계에서의 디스차이징 시간보다 짧게 설정할 수 있다.
프리차아징 시간 제어부(164_1)는, 센싱부(140)가 복수개의 독출 단계들 중 각각의 독출 단계에 대응되는 프리차아징 시간으로 프리차아징을 수행하도록 제어하는 프리차아징 시간 제어 신호(XCON#b)를 생성하여 센싱부(140)로 전송한다. 예를 들어, 프리차아징 시간 제어부(164_1)는 제1 독출 단계에서의 프리차이징 시간이 제2 독출 단계에서의 프리차이징 시간보다 짧게 설정할 수 있다.
디벨롭핑 시간 제어부(166_1)는, 센싱부(140)가 복수개의 독출 단계들 중 각각의 독출 단계에 대응되는 디벨롭핑 시간으로 디벨롭핑을 수행하도록 제어하는 디벨롭핑 시간 제어 신호(XCON#c)를 생성하여 센싱부(140)로 전송한다. 예를 들어, 디벨롭핑 시간 제어부(166_1)는 제1 독출 단계에서의 디벨롭핑 시간이 제2 독출 단계에서의 디벨롭핑 시간보다 짧게 설정할 수 있다.
래치 시간 제어부(168_1)는, 센싱부(140)가 복수개의 독출 단계들 중 각각의 독출 단계에 대응되는 래치 시간으로 래치를 수행하도록 제어하는 래치 시간 제어 신호(XCON#d)를 생성하여 센싱부(140)로 전송한다. 예를 들어, 래치 시간 제어부(168_1)는 제1 독출 단계에서의 래치 시간이 제2 독출 단계에서의 래치 시간보다 짧게 설정할 수 있다.
이상에서는 선행하는 독출 단계(예를 들어, 제1 독출 단계)에서의 디스차아지, 프리차아지, 디벨롭 및 래치에 각각 소요되는 시간이, 후행하는 독출 단계(예를 들어, 제2 독출 단계)에서의 디스차아지, 프리차아지, 디벨롭 및 래치에 각각 소요되는 시간보다 짧은 경우에 한하여 기술하였으나 이에 한정되는 것은 아니다. 선행하는 독출 단계(예를 들어, 제1 독출 단계)에서의 디스차아지, 프리차아지, 디벨롭 및 래치에 각각 소요되는 시간 중 적어도 하나 이상의 시간이, 후행하는 독출 단계(예를 들어, 제2 독출 단계)에서의 디스차아지, 프리차아지, 디벨롭 및 래치에 각각 소요되는 시간 중 적어도 하나 이상의 시간보다 길 수도 있다.
도 2의 센싱 시간 제어기(160_1)는 또한, 독출 단계 신호(RS#)가 하나의 신호로 각 제어부들(162_1, 164_1, 166_1, 168_1)로 인가되는 예를 도시한다. 그리고, 제어 신호들(XCON#a, XCON#b, XCON#c, XCON#d)이 각각, 하나의 신호로 각 제어부들(162_1, 164_1, 166_1, 168_1)로부터 출력되는 예를 도시한다. 즉, 독출 단계 신호(RS#) 및 각 제어 신호들(XCON#a, XCON#b, XCON#c, XCON#d)은 각각, 논리 레벨을 달리하여 각 독출 단계 및 각 독출 단계에 대응되는 제어 신호를 나타낼 수 있다. 예를 들어, 독출 단계 신호(RS#)는 제1 독출 단계에 대하여 논리 로우로 나타내어지고, 제2 독출 단계에 대하여 논리 하이로 나타내어질 수 있다. 또한, 제1 독출 단계에 대한 프리차아징 시간 제어 신호(XCON#a, #은 1)는 논리 로우로 나타내어지고, 제2 독출 단계에 대한 프리차아징 시간 제어 신호(XCON#a, #은 2)는 논리 하이로 나타내어질 수 있다. 그러나, 이에 한정되는 것은 아니다.
도 1의 센싱 시간 제어기에 대한 제2 예를 나타내는 도 3을 참조하면, 도 3의 센싱 시간 제어기(160_2)는, 독출 단계 신호(RS1, RS2, ..., RSx) 및 각 제어 신호들은 각각, 북수개의 독출 단계들에 따라 별도의 신호로 구비할 수 있다. 예를 들어, 제1 독출 단계에 대한 제1 독출 단계 신호(RS1) 및 제2 독출 단계에 대한 제2 독출 단계 신호(RS2)가 별개의 신호들로 인가될 수 있다. 마찬가지로, 제1 독출 단계에 대한 프리차아징 시간 제어 신호(XCON1b)와 제2 독출 단계에 대한 프리차아징 시간 제어 신호(XCON2b)가 별개의 신호들로 생성될 수 있다.
또한 도 2의 센싱 시간 제어기(160_1)는 모든 제어부들이 복수개의 독출 단계들마다 제어 신호들이 달리 설정되는 예를 도시한다. 즉, 도 2의 센싱 시간 제어기(160_1)의 디스차아징 시간 제어부(162_1), 프리차아징 시간 제어부(164_1), 디벨롭핑 시간 제어부(166_1) 및 래치 시간 제어부(168_1) 모두, 독출 단계마다 서로 다른 디스차아징 시간 제어 신호(XCON#a), 프리차아징 시간 제어 신호(XCON#b), 디벨롭핑 시간 제어 신호(XCON#c) 및 래치 시간 제어 신호(XCON#d)를 생성한다. 그러나, 이에 한정되는 것은 아니다.
도 1의 센싱 시간 제어기에 대한 제3 내지 제6 예를 나타내는 도 4 내지 도 7을 참조하면, 도 4 내지 도 7의 센싱 시간 제어기들(160_3, 160_4, 160_5, 160_6)은 각각, 하나의 제어 신호에 대하여만 독출 단계마다 달리하여 생성할 수 있다. 즉, 도 4 내지 도 7의 센싱 시간 제어기들(160_3, 160_4, 160_5, 160_6)은 각각, 디스차아징 시간 제어 신호, 프리차아징 시간 제어 신호, 디벨롭핑 시간 제어 신호 및 래치 시간 제어 신호 중 하나의 제어 신호만을 독출 단계에 따라 달리 생성하고, 나머지 제어 신호들은 독출 단계와 무관하게 동일하게 생성할 수 있다. 이때, 독출 단계마다 제어 신호를 달리하여 생성한다 함은, 해당 제어 신호를 수신하는 센싱부가, 독출 단계에 따라 달리 생성된 제어 신호에 응답하여, 독출 단계에 대응하는 서로 다른 시간으로 동작을 수행하는 것을 의미한다.
예를 들어, 도 5의 센싱 신호 제어기(160_4)의 디스차아징 시간 제어부(162_4), 디벨롭핑 시간 제어부(166_4) 및 래치 시간 제어부(168_4)는, 독출 단계에 무관하게 동일한 제어 신호를 생성하므로, 이에 응답하여 센싱부(140)는 독출 단계에 무관하게 동일한 디스차아징, 디벨롭핑 및 래치 동작을 수행할 수 있다. 반면, 도 5의 센싱 신호 제어기(160_4)의 프리차아징 시간 제어부(162_4)는 독출 단계에 따라 서로 다른 값을 갖는 프리차아징 시간 제어 신호(XCON#b)를 생성하고, 이에 응답하여 센싱부(140)는 독출 단계마다 서로 다른 시간을 갖는 프리차아징 동작을 수행할 수 있다.
이때, 독출 단계가 다름에도 불구하고 동일한 제어 신호를 생성하는 제어부(예를 들어, 도 5의 디스차아징 시간 제어부 등)은, 해당 센싱 시간 제어기에 포함되지 아니할 수 있다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는, 복수개의 단계를 통해 데이터에 대한 독출 동작을 수행하는 반도체 메모리 장치에 있어서, 각 독출 단계에 최적화된 독출 시간을 설정함으로써, 반도체 메모리 장치의 신뢰성을 확보하면서도 반도체 메모리 장치의 성능을 향상시킬 수 있다.
이하에서는 두 개의 독출 단계들을 통해 하나의 독출 명령에 대응되는 독출 동작을 수행하는 플래시 메모리 장치를 예로, 상기에서 설명된 본 발명의 실시예에 따른 반도체 메모리 장치를 더 자세히 설명한다. 특히, 이하의 예에서, 두 개의 독출 단계들은 특히, 코어스 리드(coarse read) 단계 및 파인 리드(fine read) 단계일 수 있다. 독출 명령에 응답하여 코어스 리드 단계에서 임의의 독출 전압으로 독출 동작을 수행하고 나면, 파인 리드 단계에서는 상기 임의의 독출 전압보다 소정 레벨만큼 높은 독출 전압에 의해, 코어스 리드 단계에서 독출되지 아니한 메모리 셀들, 즉 오프 셀(off cell)들에 대한 독출 동작이 수행된다.
코어스 리드(coarse read) 단계 및 파인 리드(fine read) 단계의 두 개의 독출 단계들을 통해 하나의 독출 명령에 대응되는 독출 동작을 수행하는 반도체 메모리 장치의 센싱 시간 제어기에 대한 예를 나타내는 도 8을 참조하면, 도 8의 센싱 시간 제어기(160_8)는 전술된 예들과 마찬가지로, 디스차아징 시간 제어부(162_8), 프리차아징 시간 제어부(164_8), 디벨롭핑 시간 제어부(166_8) 및 래치 시간 제어부(168_8)를 구비할 수 있다. 그리고, 도 8의 센싱 시간 제어기(160_8)는 코어스 리드 단계의 프리차아징 시간과 파인 리드 단계의 프리차아징 시간만이 달리 설정되도록, 제1 프리차아징 시간 제어 신호(XCON1b) 및 제2 프리차아징 시간 제어 신호(XCON2b)를 달리하여 생성한다.
이에 따라, 도 9에 도시되는 바와 같이, 코어스 리드 단계에서의 독출 시간(t1) 및 파인 리드 단계에서의 독출 시간(t2)은, 코어스 리드 단계에서의 프리차아징 시간(t1b) 및 파인 리드 단계에서의 프리차아징 시간(t2b)과의 차이(t1b-t2b)만큼 달리 설정된다.
도 10은 인접하여 위치하는 비트 라인들 사이의 프리차아징 여부에 따른 기생 커패시턴스를 개념적으로 나타내는 도면이다.
도 10의 (a)를 참조하면, 해당 비트 라인(BLi)만 프리차아지되고 인접하여 위치하는 비트 라인들(BLi-1, BLi+1)에는 접지 전압이 인가되면, 각 비트 라인(BLi-1, BLi, BLi+1) 자체에 존재하는 셀프 기생 커패시턴스(Cself)에, 인접하여 위치하는 비트 라인들 사이에 존재하는 인접 기생 커패시턴스(Ccpl)가 추가된다.
도 10의 (b)를 참조하면, 해당 비트 라인(BLi)과 인접하여 위치하는 비트 라인들(BLi-1, BLi, BLi+1) 중 하나의 비트 라인(BLi-1)이 프리차아지되고 인접하여 위치하는 나머지 비트 라인(BLi+1)에 접지 전압이 인가되면, 각 비트 라인(BLi-1, BLi, BLi+1) 자체에 존재하는 셀프 기생 커패시턴스(Cself)에, 접지 전압이 인가된 인접하여 위치하는 비트 라인과의 사이에 존재하는 인접 기생 커패시턴스(Ccpl)가 추가된다.
도 10의 (c)를 참조하면, 모든 비트 라인들(BLi-1, BLi, BLi+1)이 프리차아지됨으로써, 각 비트 라인(BLi-1, BLi, BLi+1) 자체의 셀프 기생 커패시턴스(Cself)만이 존재하고, 인접하여 위치하는 비트 라인들 사이의 인접 기생 커패시턴스(Ccpl)가 존재하지 아니한다.
이렇듯, 비트 라인들의 프리차아지 여부에 따라 비트 라인들에 존재하는 기생 커패시턴스가 커지게 된다. 특히 인접 기생 커패시턴스(Ccpl)가 셀프 기생 커패시턴스(Cself)보다 훨씬 크기 때문에, 도 10의 (c)의 모든 비트 라인들이 프리차아지 되는 경우보다, 일부의 비트 라인만이 프리차아지되는 도 10의 (a) 및 (b)의 경우의 커패시턴스가 훨씬 크다. 프리차아지 시간은 비트 라인들의 커패시턴스에 의해 결정되므로, 도 10의 (c)의 모든 비트 라인들이 프리차아지 되는 경우보다, 일부의 비트 라인만이 프리차아지되는 도 10의 (a) 및 (b)의 경우의 프리차아징 시간이 길어지게 된다.
도 8 내지 도 10을 참조하면, 본 발명의 실시예에 따른 센싱부(140)는 코어스 리드 단계에서는 제1 프리차아징 시간 제어 신호(XCON1b)에 응답하여, 도 10의 (c)와 같이, 모든 비트 라인들을 프리차아지할 수 있다. 반면, 센싱부(140)는 파인 리드 단계에서는 제2 프리차아징 시간 제어 신호(XCON2b)에 응답하여, 도 10의 (a) 또는 (b)와 같이, 코어스 리드 단계에서 오프된 셀들만 프리차아지할 수 있다. 이에 따라, 코어스 리드 단계에서의 프리차아지 시간(t1b)은 파인 리드 단계에서의 프리차아지 시간(t2b)보다 짧게 설정될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 11의 반도체 메모리 장치(1100)는 도 1의 센싱 시간 제어기(160) 대신, 프리차아지 시간 제어기(1160)가 구비되는 것을 제외하고는, 도 1의 반도체 메모리 장치(1100)와 동일하다. 도 11의 프리차아지 시간 제어기(1160)는 도 1의 센싱 시간 제어기(160)에 포함되는 제어부들 중 프리차아징 시간 제어부만을 구비하여, 도 5 또는 도 8의 프리차아징 시간 제어부와 같이, 독출 단계에 따라 프리차아징 시간만이 달리 설정되도록 제어할 수 있다.
이상에서는 본 발명의 실시예에 따른 반도체 메모리 장치에서의 독출 동작에 한하여 기술되었다. 그러나, 이에 한정되는 것은 아니다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 도 12를 참조하면, 도 12의 반도체 메모리 장치(1200)는 복수개의 검증 단계를 통해 하나의 검증 명령을 수행할 수 있는 플래시 메모리 장치일 수 있다. 플래시 메모리 장치에서의 검증 동작은, 프로그램된 데이터를 독출하여 프로그램하고자 했던 데이터와 동일한지를 검출한다. 즉, 검증 동작에는 독출 동작이 포함될 수 있다. 이때, 본 발명의 실시예에 따른 도 12의 반도체 메모리 장치(1200)는 도 1 등과 같은 반도체 메모리 장치에서의 독출 동작으로 프로그램된 데이터를 독출한다. 즉, 도 12의 반도체 메모리 장치(1200)의 센싱부(1240)는 검증 명령(CMD_Ver)에 응답하여 검증 동작을 수행함에 있어서, 복수개의 검증 단계들에 대응되는 검증 시간을 달리할 수 있다.
다만, 도 12의 반도체 메모리 장치(1200)는, 설명의 편의를 위해 별도의 예로 도시한 것에 불과하고, 도 1의 반도체 메모리 장치에서도 도 12의 반도체 메모리 장치와 같은 동작을 수행할 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명에 따른 컴퓨팅 시스템 장치(1300)는 버스(1360)에 전기적으로 연결된 마이크로프로세서(1330, CPU), 사용자 인터페이스(1350) 및 반도체 메모리 장치(100, 1100, 1200)를 구비한다. 반도체 메모리 장치(100, 1100, 1200)에는 마이크로프로세서(1330)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템 장치(1300)는 나아가, 램(1340) 및 파워 공급 장치(1320)를 더 구비할 수 있다.
본 발명에 따른 컴퓨팅 시스템 장치(1300)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템 장치(1300)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
바람직하게는, 반도체 메모리 장치(100, 1100, 1200)는, 예를 들면, 데이터를 저장하는데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 카드를 도시한다.
도 14를 참조하면, 본 발명의 실시예에 따른 메모리 카드는 컨트롤러(1420)와 반도체 메모리 장치(100, 1100, 1200)를 구비한다. 컨트롤러(1420)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 도 7에 구비되고 있는 프로세서(1422, CPU), SRAM(1421), HOST I/F(1423), ECC(1424), MEMORY I/F(1425) 및 버스(1426)의 구조 및 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
상기에서 설명된 본 발명에 따른 플래시 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (12)

  1. 데이터를 저장하는 메모리 셀 어레이;
    하나의 독출 명령에 대하여 복수개의 독출 단계들을 통해, 상기 메모리 셀 어레이에 저장된 데이터를, 대응되는 비트 라인을 센싱하여 독출 동작을 수행하는 센싱부; 및
    상기 센싱부에서의 각 독출 단계에 소요되는 독출 시간을, 각 독출 단계마다 달리하도록 제어하는 제어 신호를 생성하는 센싱 시간 제어기를 구비하고,
    상기 각 독출 단계에 소요되는 독출 시간은,
    상기 메모리 셀 어레이의 비트 라인들을 디스차아지 하는데 소요되는 디스차아징 시간,
    상기 디스차아지된 비트 라인들을 프리차아지 하는데 소요되는 프리차아징 시간,
    상기 대응되는 비트 라인의 전압을 디벨롭하는데 소요되는 디벨롭핑 시간 및
    디벨롭된 비트 라인의 전압을 래치하는 래치 시간을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 반도체 메모리 장치는,
    플래시 메모리 장치이고,
    상기 복수개의 독출 단계들은,
    제1 독출 전압으로 독출을 수행하는 코어스 리드 단계; 및
    상기 코어스 리드 단계에서 독출되지 아니한 메모리 셀들에 대하여, 상기 제1 독출 전압보다 높은 레벨의 제2 독출 전압으로 독출을 수행하는 파인 리드 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 센싱 시간 제어기는,
    상기 코어스 리드 단계에서의 프리차아지 시간이 상기 파인 리드 단계에서의 프리차아지 시간보다 짧게 설정되도록, 프리차아지 시간 제어 신호를 생성하는 프리차아징 시간 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 센싱부는,
    상기 프리차아징 시간 제어 신호에 응답하여,
    상기 코어스 리드 단계에서는,
    상기 메모리 셀 어레이의 모든 비트 라인들을 동시에 프리차아징을 수행하고,
    상기 파인 리드 단계에서는,
    상기 코어스 리드 단계에서 독출되지 아니한 오프-셀(off-cell)들과 연결되는 비트 라인들을 프리차아징하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 데이터를 저장하는 메모리 셀 어레이;
    하나의 검증 명령에 대하여 복수개의 검증 단계들을 통해, 상기 메모리 셀 어레이에 저장된 데이터를, 대응되는 비트 라인을 센싱하여 검증 동작을 수행하는 센싱부; 및
    상기 센싱부에서의 각 검증 단계에 소요되는 검증 시간을, 각 검증 단계마다 달리하도록 제어하는 제어 신호를 생성하는 센싱 시간 제어기를 구비하고,
    상기 각 검증 단계에 소요되는 검증 시간은,
    상기 메모리 셀 어레이의 비트 라인들을 디스차아지 하는데 소요되는 디스차아징 시간,
    상기 디스차아지된 비트 라인들을 프리차아지 하는데 소요되는 프리차아징 시간,
    상기 대응되는 비트 라인의 전압을 디벨롭하는데 소요되는 디벨롭핑 시간 및
    디벨롭된 비트 라인의 전압을 래치하는 래치 시간을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 삭제
  9. 삭제
  10. 제7 항에 있어서,
    상기 반도체 메모리 장치는,
    플래시 메모리 장치이고,
    상기 복수개의 검증 단계들은,
    제1 검증 전압으로 검증을 수행하는 코어스 리드 단계; 및
    상기 코어스 리드 단계에서 검증되지 아니한 메모리 셀들에 대하여, 상기 제1 검증 전압보다 높은 레벨의 제2 검증 전압으로 검증을 수행하는 파인 리드 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 센싱 시간 제어기는,
    상기 코어스 리드 단계에서의 프리차아지 시간이 상기 파인 리드 단계에서의 프리차아지 시간보다 짧게 설정되도록, 프리차아지 시간 제어 신호를 생성하는 프리차아징 시간 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 센싱부는,
    상기 프리차아징 시간 제어 신호에 응답하여,
    상기 코어스 리드 단계에서는,
    상기 메모리 셀 어레이의 모든 비트 라인들을 동시에 프리차아징을 수행하고,
    상기 파인 리드 단계에서는,
    상기 코어스 리드 단계에서 검증되지 아니한 오프-셀(off-cell)들과 연결되는 비트 라인들을 프리차아징하는 것을 특징으로 하는 반도체 메모리 장치.
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