CN108511010B - 存储器装置及其操作方法 - Google Patents

存储器装置及其操作方法 Download PDF

Info

Publication number
CN108511010B
CN108511010B CN201711013055.6A CN201711013055A CN108511010B CN 108511010 B CN108511010 B CN 108511010B CN 201711013055 A CN201711013055 A CN 201711013055A CN 108511010 B CN108511010 B CN 108511010B
Authority
CN
China
Prior art keywords
line
word lines
select
memory device
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711013055.6A
Other languages
English (en)
Other versions
CN108511010A (zh
Inventor
李熙烈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN108511010A publication Critical patent/CN108511010A/zh
Application granted granted Critical
Publication of CN108511010B publication Critical patent/CN108511010B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本公开包括一种存储器装置及其操作方法，该存储器装置包括存储器块，该存储器块联接至在第一选择线与第二选择线之间彼此平行布置的多条字线。还包括***电路，所述***电路将验证电压和流通电压供应给第一选择线、第二选择线和字线，选择性地使第一选择线、第二选择线和字线放电，并且验证联接至字线中的所选字线的存储器单元。另外包括控制逻辑，该控制逻辑控制***电路以使得在验证存储器单元之后所选字线、未选字线以及第一选择线和第二选择线的电位彼此相同，并且在使所选字线和未选字线放电之后第一选择线和第二选择线放电。

Description

存储器装置及其操作方法
技术领域
各种实施方式总体上涉及存储器装置及其操作方法，更具体地，涉及存储器装置的验证操作和读取操作。
背景技术
存储器装置可具有相对于半导体基板在水平方向上布置串的二维结构或者相对于半导体装置在垂直方向上布置串的三维结构。已设计出三维结构的存储器装置以克服二维结构的存储器装置的有限集成密度。三维结构的存储器装置可包括在半导体装置的垂直方向上层叠的多个存储器单元。
发明内容
各种实施方式涉及一种能够改进存储器装置的可靠性的存储器装置以及操作该存储器装置的方法。
根据实施方式的存储器装置可包括：存储器块，其联接至在第一选择线与第二选择线之间彼此平行布置的多条字线；***电路，其将验证电压和流通电压供应给第一选择线、第二选择线和字线，选择性地使第一选择线、第二选择线和字线放电，并且验证联接至字线中的所选字线的存储器单元；以及控制逻辑，其控制***电路以使得在验证存储器单元之后所选字线、未选字线以及第一选择线和第二选择线的电位彼此相同，并且在使所选字线和未选字线放电之后使第一选择线和第二选择线放电。
根据实施方式的操作存储器装置的方法可包括：将流通电压施加至字线当中的未选字线以及选择线；通过将验证电压施加至字线当中的所选字线来验证联接至所选字线的存储器单元；当流通电压被施加至未选字线和选择线时将导通电压施加至所选字线；使所选字线和未选字线放电；以及在使所选字线和未选字线放电之后使选择线放电。
附图说明
图1是示出根据实施方式的存储器***的示图；
图2是示出图1所示的存储器装置的示图；
图3是示出图2所示的存储器块的示图；
图4是示出具有三维结构的存储器块的实施方式的示图；
图5是示出具有三维结构的存储器块的实施方式的示图；
图6和图7是示出根据本发明的实施方式的编程操作的示图；
图8至图10是示出根据本发明的实施方式的验证操作的示图；
图11是示出根据本发明的实施方式的字线组的示图；
图12是示出根据另一实施方式的字线组的示图；
图13和图14是示出根据实施方式的验证操作的示图；
图15和图16是示出根据实施方式的读取操作的示图；
图17是示出包括图2所示的存储器装置的存储器***的另一实施方式的示图；
图18是示出包括图2所示的存储器装置的存储器***的另一实施方式的示图；
图19是示出包括图2所示的存储器装置的存储器***的另一实施方式的示图；以及
图20是示出包括图2所示的存储器装置的存储器***的另一实施方式的示图。
具体实施方式
以下，将参照附图详细描述实施方式的各种示例。附图被提供以允许本领域普通技术人员理解本发明的实施方式的范围。然而，本发明可按照不同的形式来具体实现，不应被解释为限于所阐述的实施方式。相反，提供这些实施方式是为了本公开将彻底和完整。另外，提供实施方式以向本领域技术人员充分地传达本发明的范围。
应该理解，当描述元件“联接”或“连接”至另一元件时，该元件可直接联接或直接连接至所述另一元件，或者通过第三元件来联接或连接至所述另一元件。相反，应该理解，当元件被称为“直接连接至”或“直接联接至”另一元件时，它们之间未介入另一元件。描述组件之间的关系的其它表达，即，“在…之间”和“之间在…之间”或者“与…相邻”和“直接与…相邻”需要通过相同的方式来解释。
图1是示出根据实施方式的存储器***1000的示图。
参照图1，存储器***1000可包括存储数据的存储器装置1100以及响应于主机2000的控制来控制存储器装置1100的存储器控制器1200。
主机2000可利用诸如***组件互连-Express(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器***1000通信。然而，主机2000与存储器***1000之间的接口协议不限于此。主机2000可利用诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)或集成驱动电子器件(IDE)的其它接口协议中的一个来与存储器***1000通信。
存储器控制器1200可控制存储器***1000的一般操作并且控制主机2000与存储器装置1100之间交换的数据。例如，存储器控制器1200可响应于来自主机2000的请求控制存储器装置1100编程或读数据。另外，存储器控制器1200可存储关于包括在存储器装置1100中的主存储器块和子存储器块的信息，并且根据为编程操作加载的数据的量来选择存储器装置1100以对主存储器块或子存储器块执行编程操作。根据实施方式，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或FLASH存储器。
存储器控制器1200可控制存储器装置1100执行编程、读或擦除操作。
图2是示出图1所示的存储器装置1100的示图。
参照图2，存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括***电路200，其被配置为执行将数据存储在存储器单元阵列100中的编程操作、输出所存储的数据的读取操作以及擦除所存储的数据的擦除操作。存储器装置1100可包括控制逻辑300，其响应于图1所示的存储器控制器1200的控制来控制***电路200。
存储器单元阵列100可包括多个存储器块MB1至MBk，其中k是正整数。局部线LL和位线BL1至BLn可联接至存储器块MB1至MBk中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，局部线LL可包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚拟线。第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线、以及源极线。例如，局部线LL还可包括虚拟线。例如，局部线LL还可包括管线。根据实施方式，字线可被分成多个组。根据实施方式，在验证操作或读取操作期间，包括字线的各个组可被顺序地放电。
局部线LL可分别联接至存储器块MB1至MBk。位线BL1至BLn可共同联接至存储器块MB1至MBk。存储器块MB1至MBk可具有二维或三维结构。例如，在二维结构的存储器块中，可在平行于基板的方向上布置页。在另一示例中，在三维结构的存储器块中，可在垂直于基板的方向上布置页。
控制逻辑300可控制***电路200对所选存储器块执行编程、读和擦除操作。例如，控制逻辑300可控制***电路200向第一选择线、第二选择线和字线供应验证电压和流通电压，选择性地使第一选择线、第二选择线和字线放电，并且验证联接至字线当中的所选字线的存储器单元。例如，***电路200可包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可响应于操作信号OP_CMD生成用于执行编程、读和擦除操作的各种操作电压Vop。另外，电压生成电路210可响应于操作信号OP_CMD选择性地使局部线LL放电。例如，控制逻辑300可控制电压生成电路210生成编程电压、验证电压、流通电压、导通电压、读取电压、擦除电压和源极线电压。例如，响应于控制逻辑300的控制，在验证操作或读取操作期间，电压生成电路210可调节施加至源极线的源极线电压以及施加至源极选择线和漏极选择线的流通电压，或者使字线组顺序地放电。例如，响应于控制逻辑300的控制，在验证操作或读取操作期间，电压生成电路210在使包括所选字线的组中的字线放电时可同时使未选字线放电。流通电压可被施加以在串中形成沟道并且被设定为具有各种电平。
行解码器220可响应于行地址RADD将操作电压Vop传送到联接至所选存储器块的局部线LL。
页缓冲器组230可包括联接至位线BL1至BLn的多个页缓冲器PB1至PBn。页缓冲器PB1至PBn可响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBn可暂时地存储通过位线BL1至BLn接收的数据，或者在读或验证操作期间感测位线BL1至BLn中的电压或电流。
列解码器240可响应于列地址CADD在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器PB交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将命令CMD和地址ADD从图1所示的存储器控制器1200传送至控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作或验证操作期间，感测电路260可响应于允许比特VRY_BIT<#>来生成参考电流，并且将从页缓冲器组230接收的感测电压VPB与通过参考电流生成的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑300可响应于命令CMD和地址ADD来输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRY_BIT<#>以控制***电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。更具体地，在验证操作或读取操作期间，控制逻辑300可调节施加至源极线的源极线电压以及施加至源极选择线和漏极选择线的流通电压，并且控制***电路200以使得字线组可顺序地放电。例如，在控制逻辑300验证存储器单元之后，控制逻辑300可控制***电路200增大所选字线的电压以使联接至所选字线的存储器单元导通。例如，控制逻辑300在验证存储器单元之后可控制***电路200以使得所选字线、未选字线以及第一选择线和第二选择线可具有相似或相同的电位，并且在所选字线和未选字线放电之后可控制***电路200以使得第一选择线和第二选择线中的至少一个可放电。
图3是示出图2所示的存储器块的示图。
参照图3，存储器块可联接至在第一选择线与第二选择线之间彼此平行布置的多条字线。第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。更具体地，存储器块可包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn中的每一个可联接至各个串ST，源极线SL可共同联接至串ST。由于串ST可具有彼此相似的配置，所以作为示例将详细描述联接至第一位线BL1的串ST。
串ST可包括串联联接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。一个串ST中可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST。串ST可包括比如图3所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可联接至源极线SL，漏极选择晶体管DST的漏极可联接至第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可联接至源极选择线SSL，漏极选择晶体管DST的栅极可联接至漏极选择线DSL，存储器单元F1至F16的栅极可联接至多条字线WL1至WL16。包括在不同串ST中的存储器单元当中联接至同一字线的一组存储器单元可被称为页PG。因此，存储器块可包括与字线WL1至WL16的数量一样多的页PG。
图4是示出三维结构的存储器块的实施方式的示图。
参照图4，存储器单元阵列100可包括多个存储器块MB1至MBk。为了例示的目的，图4示出第一存储器块MB1的内部配置，并且省略了其余存储器块MB2至MBk的内部配置。第二存储器块MB2至第k存储器块MBk中的每一个可具有与第一存储器块MB1相同的配置。
第一存储器块MB1可包括多个串ST11至ST1m和ST21至ST2m。根据实施方式，多个串ST11至ST1m和ST21至ST2m中的每一个可具有“U”形状。在第一存储器块MB1中，可在行方向(X方向)上布置“m”个串。为了说明方便，图4仅示出布置在列方向(Y方向)上的两个串。然而，在列方向(Y方向)上也可布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可在各个串中设置用于提供沟道层的支柱。例如，可在各个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的支柱。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
根据实施方式，布置在同一行中的串的源极选择晶体管可联接至在行方向上延伸的源极选择线，布置在不同行中的串的源极选择晶体管可联接至不同的源极选择线。如图4所示，第一行中的串ST11至ST1m的源极选择晶体管可联接至第一源极选择线SSL1，第二行中的串ST21至ST2m的源极选择晶体管可联接至第二源极选择线SSL2。
根据另一实施方式，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接至单个源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可在垂直方向(Z方向)上顺序地布置，并且串联联接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可在垂直方向(Z方向)上顺序地布置，并且串联联接在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管道晶体管PT彼此联接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接至第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当设置虚拟存储器单元时，可稳定地控制对应串的电压或电流。各个串的管道晶体管PT的栅极可联接至管线PL。
各个串的漏极选择晶体管DST可联接在位线与存储器单元MCp+1至MCn之间。布置在行方向上的串可联接至在行方向上延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可联接至第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可联接至第二漏极选择线DSL2。
布置在列方向上的串可联接至在列方向上延伸的位线。如图4所示，第一列中的串ST11和ST21可联接至第一位线BL1。第m列中的串ST1m和ST2m可联接至第m位线BLm。
布置在行方向上的串当中联接至同一字线的存储器单元可形成单个页。例如，第一行中的串ST11至ST1m中联接至第一字线WL1的存储器单元可形成单个页，第二行中的串ST21至ST2m中联接至第一字线WL1的存储器单元可形成另一页。当漏极选择线DSL1和DSL2中的一个被选择时，布置在行方向上的串可被选择。当字线WL1至WLn中的一个被选择时，所选串的一个页可被选择。
图5是示出三维结构的存储器块的实施方式的示图。
参照图5，存储器单元阵列100可包括多个存储器块MB1至MBk。为了说明方便，图5示出第一存储器块MB1的内部配置并且省略了其余存储器块MB2至MBk的内部配置。第二存储器块MB2至第k存储器块MBk也可按照与第一存储器块MB1相同的方式来配置。
第一存储器块MB1可包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可在垂直方向(Z方向)上延伸。在第一存储器块MB1中，可在行方向(X方向)上布置“m”个串。为了说明方便，图5仅示出布置在列方向(Y方向)上的两个串。然而，在列方向(Y方向)上也可布置三个或更多个串。
多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可联接至相同的源极选择线。布置在第一行中的串ST11’至ST1m’的源极选择晶体管可联接至第一源极选择线SSL1。布置在第二行中的串ST21’至ST2m’的源极选择晶体管可联接至第二源极选择线SSL2。根据另一实施方式，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可共同联接至单个源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可分别联接至第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。当设置虚拟存储器单元时，可稳定地控制对应串中的电压或电流。因此，可改进存储在存储器块MB1中的数据的可靠性。
各个串的漏极选择晶体管DST可联接在位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接至在行方向上延伸的漏极选择线。第一行中的串ST11’至ST1m’的漏极选择晶体管DST可联接至第一漏极选择线DSL1。第二行中的串ST21’至ST2m’的漏极选择晶体管DST可联接至第二漏极选择线DSL2。
换言之，除了从各个串去除管道晶体管PT之外，图5所示的存储器块MB1可具有与图4所示的存储器块MB1相似的等效电路。
图6和图7是示出根据实施方式的编程操作的示图。
参照图6，编程操作可以页为单位执行。下面作为示例将描述联接在源极线SL与位线BL之间的I形串的编程操作。
编程操作可通过增量步进脉冲编程(ISPP)方法来执行，其中编程电压随着编程循环数增加而逐渐增加。编程循环可包括通过将编程电压施加到所选字线来增大所选存储器单元的阈值电压，并且执行验证操作以确定存储器单元的阈值电压是否增大至目标电压。可在从联接至第一字线WL1的第一页到联接至第n字线WLn的第n页的方向上或者在与其相反的方向上执行编程操作。当编程电压被施加至所选字线时，流通电压可被施加至未选字线。在验证操作期间，当验证电压被施加至所选字线时，流通电压可被施加至未选字线。在编程电压施加操作和验证操作期间施加至未选字线的流通电压可被控制为彼此相同或彼此不同。在一个示例中，验证电压可低于流通电压。当验证操作完成时，为了后续操作，所有字线可放电。可执行均衡操作以防止所选字线的电位减小至负电压。例如，在均衡操作期间，所选字线的电压可增大以使联接至所选字线的存储器单元导通。所选字线的电压可增大以使得施加至所选字线的电压可与施加至未选字线的电压相似。随后，具有相似电压的字线可放电。
参照图7，下面作为示例描述联接在源极线SL与位线BL之间的U形串的编程操作。
图7所示的U形串的编程操作可按照如上面参照图6所描述的相似方式来执行。然而，由于串具有U形状，所以当在从联接至第一字线WL1的第一页的方向上执行编程操作时，可按照从第一页至第3j页的顺序，然后按照从第(3j+1)页至第3i页的顺序执行编程操作。当在相反方向上执行编程操作时，可首先按照从第3i页至第(3j+1)页的顺序，然后按照从第3j页至第一页的顺序执行编程操作。
下面详细描述上述编程操作的验证操作。
图8至图10是示出根据实施方式的验证操作的示图。
图8示出单个编程循环。
编程循环可包括编程周期(T11至T13)、第一放电周期(T13至T14)、验证周期(T14至T15)、均衡周期(T15至T16)和第二放电周期(T16至T18)。预充电周期可从T18开始。将详细描述各个周期。
当编程周期(T11至T13)开始(T11)时，流通电压Vpass可被施加至所选字线Sel.WL、未选字线Unsel.WL、所选源极选择线Sel.SSL和所选漏极选择线Sel.DSL(T11至T12)。根据串的预充电方法，流通电压Vpass或0V可被选择性地施加至未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL。
所选字线Sel.WL可联接至编程操作的目标页，未选字线Unsel.WL可以是除了所选字线Sel.WL之外的其余字线。所选源极选择线Sel.SSL和所选漏极选择线Sel.DSL可联接至包括编程目标存储器单元的串，未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL可以是联接至其余串的源极选择线和漏极选择线。
当通过从位线施加的正电压对串进行预充电时，流通电压Vpass可被施加至未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL。另一方面，当通过从源极线SL施加的正电压对串进行预充电时，流通电压Vpass可在编程周期T11至T13之前被施加至未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL。这将在下面结合预充电周期(在T18之后)来描述。
当编程电压施加周期(T12至T13)开始(T12)时，尽管图8中未示出，但是可根据来自外部装置(例如，存储器控制器)的外部数据而将编程许可电压或编程禁止电压施加至位线以进行编程操作。例如，编程许可电压可为0V，编程禁止电压可为正电压。未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL可放电，并且未选串的沟道电压可增大。编程电压Vpgm可被施加至所选字线Sel.WL。
当编程电压Vpgm被施加至所选字线Sel.WL达预定时间(T13)时，可执行第一放电周期(T13至T14)以进行下一操作。
在第一放电周期(T13至T14)期间，所有字线Sel.WL和Unsel.WL、所有源极选择线Sel.SSL和Unsel.SSL以及所有漏极选择线Sel.DSL和Unsel.DSL(包括位线)可放电。
当第一放电周期(T13至T14)完成(T14)时，可执行验证周期(T14至T15)。当验证周期(T14至T15)开始时，流通电压Vpass可被施加至所选源极选择线Sel.SSL、所选漏极选择线Sel.DSL和未选字线Unsel.WL，并且验证电压Vf可被施加至所选字线Sel.WL。
在执行验证周期(T14至T15)达预定时间之后，可执行均衡周期(T15至T16)。然而，可在不执行均衡周期(T15至T16)的情况下执行第二放电周期(T16至T19)。可执行均衡周期(T15至T16)以防止所选字线Sel.WL的电位在第二放电周期(T16至T19)中减小至负电压。换言之，均衡周期(T15至T16)可选择性地执行。在均衡周期(T15至T16)期间，可施加比施加至所选字线Sel.WL的验证电压Vf大的电压。例如，导通电压可被施加至所选字线Sel.WL以使得所选字线Sel.WL和未选字线Unsel.WL可具有相似的电位。例如，导通电压可被设定为与流通电压Vpass相似。流通电压Vpass也可被施加至未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL。例如，导通电压可被设定为可使联接至所选字线Sel.WL的存储器单元导通的电压。
在第二放电周期T16至T18期间，字线Sel.WL和Unsel.WL可早于选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL放电(T16)。随后，选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL可放电(T17)。换言之，当选择晶体管(例如，SST和DST)导通时，字线Sel.WL和Unsel.WL可放电。当选择晶体管SST和DST导通时，串的沟道可不浮置。因此，即使当字线Sel.WL和Unsel.WL同时放电时也可防止发生联接。因此，可防止串的沟道电压减小至负电压，从而可防止存储器单元的阈值电压分布的变化。
当所有线放电时，可执行预充电周期(在T18之后)以进行下一编程循环。例如，串的沟道通过源极线SL来预充电，作为正电压的源极线电压Vsl可被施加至源极线SL(T18)。随后，当流通电压Vpass被施加至选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL时，沟道可在源极线电压Vsl被供应给串的同时预充电。尽管图8中未示出，但是当串的沟道被预充电时，源极线SL以及选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL可被充电，并且下一编程循环可从T11开始。如上所述，在周期(T11至T12)期间，当串的沟道通过源极线SL预充电时，接地电压可继续被供应给未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL。
图9是示出当串包括虚拟单元时的编程操作的示图。周期T21至T29可按照如图8所示的周期T11至T19的相同方式来执行。然而，图2所示的***电路200可将如施加至与虚拟单元联接的虚拟线DWL的相似或相同的电压同时施加至所选源极选择线Sel.SSL或所选漏极选择线Sel.DSL。例如，在第二放电周期(T26至T28)期间，在字线Sel.WL和Unsel.WL放电之后，***电路200可使虚拟线DWL以及选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL放电。换言之，由于虚拟单元中没有存储实质数据，所以可按照如所选源极选择线Sel.SSL和Sel.DSL的相同方式来控制虚拟线DWL。
参照图10，当虚拟线DWL被布置在选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL与字线Sel.WL和Unsel.WL之间时，在第二放电周期(T36至T38)期间字线Sel.WL和Unsel.WL放电(T36)时，***电路200可分阶段使虚拟线DWL放电。换言之，在T36，当字线Sel.WL和Unsel.WL放电时，虚拟线DWL的电位也可降低。例如，虚拟线DWL的电位可从流通电压Vpass减小至另一流通电压Vpass_low。在T37，虚拟线DWL可与选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL同时放电。另一流通电压Vpass_low可被设定为低于流通电压Vpass并大于0V。另外，在周期(T36至T37)期间，虚拟线DWL的电压可被分成多个阶梯并且从流通电压Vpass逐渐减小为0V。如上所述，当虚拟线DWL的电位逐渐减小时，存储器单元与选择线之间的电位差可减小，并且可防止与选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL相邻的存储器单元阈值电压变化。
在上述编程操作期间，字线可被分组并顺序地放电。下面详细描述这种编程操作。
图11是示出根据实施方式的字线组的示图。
参照图11，字线WL1至WLn可被分成多个组GR1至GRk，其中k是正整数。假设各个组具有三条字线，第一组GR1可包括第一字线WL1至第三字线WL3，第二组GR2可包括第四字线WL4至第六字线WL6。按照相同的方式，第k组GRk可包括第(n-2)字线WLn-2至第n字线WLn。第一虚拟线DWL1可被布置在源极选择线SSL与第一字线WL1之间，第二虚拟线DWL2可被布置在第n字线WLn与漏极选择线DSL之间。可按照从第一字线WL1至第n字线WLn的顺序来顺序地执行编程操作。另选地，可以与其相反的方向执行编程操作。
图12是示出根据另一实施方式的字线组的示图。
参照图12，串可具有与图11所示的串不同的U形状。第一虚拟线DWL1可布置在源极选择线SSL与第一字线WL1之间，第二虚拟线DWL2可布置在第3j字线WL3j与管线PL之间，第三虚拟线DWL3可布置在管线PL与第(3j+1)字线WL3j+1之间。第四虚拟线DWL4可布置在第3i字线WL3i与漏极选择线DSL之间。
字线WL1至WL3i可被分成多个组GR1至GRa和GRa+1至GRk，其中a和k是正整数。假设各个组具有三条字线，第一字线WL1至第三字线WL3可被包括在第一组GR1中，第四字线WL4至第六字线WL6可被包括在第二组GR2中。按照相同的方式，第(3i-2)字线WL3i-2至第3i字线WL3i可被包括在第k组GRk中。可按照从第一字线WL1至第3j字线WL3j的顺序，并且按照从第(3j+1)字线WL3j+1至第3i字线WL3i的顺序执行编程操作。然而，可在与其相反的方向上执行编程操作。
下面作为示例描述上面参照图11和图13描述的组GR1至GRk中的第一组GR1至第四组GR4。
图13和图14是示出根据实施方式的验证操作的示图。
图13示出单个编程循环。
图13所示的编程循环可包括编程周期(T41至T43)、第一放电周期(43至T44)、验证周期(T44至T45)、均衡周期(T45至T49)和第二放电周期(T49至T51)。预充电周期可从T51开始。下面将详细描述各个周期。
当编程周期(T41至T43)开始(T41)时，流通电压Vpass可被施加至所选字线Sel.WL、未选字线Unsel.WL、所选源极选择线Sel.SSL和所选漏极选择线Sel.DSL(T41至T42)。根据串的预充电方法，流通电压Vpass或0V可被选择性地施加至未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL。
所选字线Sel.WL可联接至编程操作的目标页，未选字线Unsel.WL可以是除了所选字线Sel.WL之外的其余字线。所选源极选择线Sel.SSL和所选漏极选择线Sel.DSL可联接至包括编程目标存储器单元的串，并且未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL可联接至其余串。
当串通过从位线施加的正电压预充电时，流通电压Vpass可被施加至未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL。另一方面，当串通过从源极线SL施加的正电压预充电时，流通电压Vpass可在编程周期(T41至T43)之前被施加至未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL。这将结合预充电周期(在T51之后)来描述。
当编程电压施加周期(T42至T43)开始(T42)时，尽管图13中未示出，但是可响应于从外部装置(例如，存储器控制器)接收的外部数据而将编程许可电压或编程禁止电压施加至位线以进行编程操作。例如，编程许可电压可以是0V，编程禁止电压可以是正电压。未选源极选择线Unsel.SSL和未选漏极选择线Unsel.DSL可放电，并且未选串的沟道电压可增大。编程电压Vpgm可被施加至所选字线Sel.WL。
当编程电压Vpgm被施加至所选字线Sel.WL达预定时间(T43)时，可执行第一放电周期(T43至T44)以进行下一操作。
所有字线Sel.WL和Unsel.WL、所有源极选择线Sel.SSL和Unsel.SSL以及漏极选择线Sel.DSL和Unsel.DSL(包括位线)可在第一放电周期(T43至T44)期间放电。
当第一放电周期完成(T44)时，可执行验证周期(T44至T45)。当验证周期(T44至T45)开始(T44)时，流通电压Vpass可被施加至所选源极选择线Sel.SSL、所选漏极选择线Sel.DSL和未选字线Unsel.WL。另外，验证电压Vf可被施加至所选字线Sel.WL以验证联接至所选字线Sel.WL的存储器单元。
当验证周期(T44至T45)完成(T45)时，可在第二放电周期(T49至T51)期间针对联接至所选字线Sel.WL的存储器单元执行均衡周期(T45至T49)。
在均衡周期(T45至T49)期间施加至所选字线Sel.WL的电压可增大以使联接至所选字线Sel.WL的存储器单元导通。例如，具有与流通电压Vpass相似的电平的导通电压可被施加至所选字线Sel.WL。在均衡周期(T45至T49)期间，流通电压Vpass也可被施加至未选源极选择线Unsel.SSL、未选字线Unsel.WL和未选漏极选择线Unsel.DSL。
在均衡周期(T45至T49)期间，字线Sel.WL和Unsel.WL可分阶段顺序地放电(T46至T49)。例如，包括在执行编程操作的组中的字线Sel.WL和Unsel.WL可开始根据顺序通过***电路200放电。例如，当编程操作开始按照如图11和图12中描述的编程操作的相同方式在从第一组GR1至第四组GR4的方向上执行时，包括在第一组GR1中的未选字线Unsel.WL可如图13所示首先开始放电(T46)，然后包括在第二组GR2中的未选字线Unsel.WL可放电(T47)。包括在同一组中的未选字线Unsel.WL可同时放电。当包括所选字线Sel.WL的组中的未选字线Unsel.WL放电时，所选字线Sel.WL也可同时放电。
出于以下原因，各个组的字线Sel.WL和Unsel.WL可根据编程次序放电。
由于执行编程操作的未选存储器单元具有增大的阈值电压，所以可在所选存储器单元的编程操作期间通过沟道的高电压防止过编程。在均衡周期(T45至T49)期间当字线放电时，沟道的电压可由于联接而减小。未执行编程操作的其它未选存储器单元可较少受影响，因为未选存储器单元具有较低阈值电压。然而，由于执行编程操作的未选存储器单元具有较高阈值电压，所以当沟道电压减小时，可能发生编程扰动。结果，其阈值电压可改变。
因此，如图13所示的实施方式中所示，已完成编程操作的存储器单元可首先放电，从而可防止由改变的沟道电压导致的编程扰动。
下面参照图11至图13详细描述操作均衡周期(T45至T49)的方法。
均衡周期可从T45开始。在均衡周期期间，所选字线Sel.WL的电压可增大以使联接至所选字线Sel.WL的所有存储器单元导通。例如，在T45，所选字线Sel.WL的电压可增大至流通电压Vpass。在T46，包括在第一组GR1中的未选字线Unsel.WL可放电，并且流通电压Vpass可继续被供应给包括在第二组GR2至第四组GR4中的未选字线Unsel.WL。当所选字线Sel.WL包括在第一组GR1中时，随着包括在第一组GR1中的未选字线Unsel.WL放电，所选字线Sel.WL也可同时放电。在T47，包括在第二组GR2中的未选字线Unsel.WL可放电，并且流通电压Vpass可继续被供应给包括在第三组GR3和第四组GR4中的未选字线Unsel.WL。在T48，包括在第三组GR3中的未选字线Unsel.WL可放电，并且流通电压Vpass可继续被供应给包括在第四组GR4中的未选字线Unsel.WL。最后，在T49，包括在第四组GR4中的未选字线Unsel.WL可放电。流通电压Vpass可继续被供应给虚拟线DWL、所选选择线Sel.SSL和Sel.DSL以及未选选择线Unsel.SSL和Unsel.DSL。当所选字线Sel.WL包括在第一组GR1以外的另一组中时，随着包括所选字线Sel.WL的组的未选字线Unsel.WL放电，所选字线Sel.WL可同时放电。换言之，在验证存储器单元之后，控制逻辑300可控制***电路200将流通电压Vpass施加至所选字线Sel.WL、未选字线Unsel.WL以及选择和未选线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL。
周期(T46至T47)、周期(T47至T48)和周期(T48至T49)可按照相同的时间间隔执行。例如，各个周期可按照第一时间间隔a1顺序地执行。换言之，在周期(T46至T47)、周期(T47至T48)和周期(T48至T49)期间，包括在第一组GR1至第四组GR4中的每一个中的字线可按照第一时间间隔a1顺序地放电。
当所有字线Sel.WL和Unsel.WL放电(T49)时，可执行第二放电周期(T49至T51)。在第二放电周期(T49至T51)期间，虚拟线DWL、所选选择线Sel.SSL和Sel.DSL以及未选选择线Unsel.SSL和Unsel.DSL可放电(T50)。另选地，虚拟线DWL的电位可在字线当中最后一组的字线放电(T49)时逐渐减小(Vpass_low)，并且可在T50放电。因此，在选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL放电之前，图2的控制逻辑300可控制图2的***电路200使包括在第一组GR1至第四组GR4中的每一个中的字线顺序地放电。
当所有线放电时，可执行预充电周期(在T51之后)以进行下一编程循环。例如，当串的沟道通过源极线SL预充电时，正电压的源极线电压Vsl可被施加至源极线SL(T51)。随后，当流通电压Vpass被施加至选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL时，沟道可在源极线电压Vsl被供应给串的同时预充电。尽管图13中未示出，但是当串的沟道预充电时，源极线SL以及选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL可放电，并且可从T51开始执行下一编程循环。
图14所示的编程操作可按照与上面参照图13描述的编程操作相似的方式来执行。然而，在均衡周期(T66至T69)期间，组GR1至GR4中的每一个放电的时间间隔可能存在差异。例如，至少一个时间间隔可能不同于其它时间间隔。例如，包括在第一组GR1中的未选字线Unsel.WL可首先放电，并且在第二时间间隔a2之后，包括在第二组GR2中的未选字线Unsel.WL可放电。随后，包括在第三组GR3中的未选字线Unsel.WL可在比第二时间间隔a2短的第三时间间隔a3之后放电。最后，在比第三时间间隔a3短的第四时间间隔a4之后，包括在第四组GR4中的未选字线Unsel.WL可放电。所选字线Sel.WL可与组的未选字线Unsel.WL放电同时放电，其中所述组的未选字线Unsel.WL包括所选字线Sel.WL。另选地，时间间隔可被设定为逐渐增加。因此，图2的***电路200可通过使时间间隔逐渐增大或减小来使包括在组GR1、GR2、GR3和GR4中的未选字线Unsel.WL和所选字线Sel.WL顺序地放电。
基于字线被分成四个组GR1至GR4的实施方式描述了图13和图14。然而，根据本发明的组的数量不限于此。另外，当以相反方向执行编程操作时，字线可以从第四组GR4至第一组GR1的方向顺序地放电。
上述实施方式涉及编程操作的验证操作。然而，本技术也适用于读取操作，这将在下面详细描述。
图15和图16是示出根据实施方式的读取操作的示图。
参照图15，读取操作可包括感测周期(T81至T82)、均衡周期(T82至T86)、放电周期(T86至T88)和预充电周期(T88至T89)。
当感测周期(T81至T82)开始(T81)时，流通电压Vpass可被施加至所选源极选择线Sel.SSL、所选漏极选择线Sel.DSL和未选字线Unsel.WL，并且读取电压Vr可被施加至所选字线Sel.WL。例如，在感测周期(T81至T82)期间，所选存储器单元的数据可被暂时地存储在图2所示的页缓冲器组230中，并且可通过图2所示的感测电路260来感测暂时地存储在页缓冲器组230中的数据。
当感测周期(T81至T82)完成(T82)时，可执行均衡周期(T82至T86)以防止所选字线Sel.WL的电位在放电周期(T86至T88)期间减小至负电压。在均衡周期(T82至T86)期间，施加至所选字线Sel.WL的电压可增大以使联接至所选字线Sel.WL的存储器单元导通。例如，与流通电压Vpass相似的导通电压可被施加至所选字线Sel.WL。在均衡周期(T82至T86)期间，流通电压Vpass可继续被供应给未选源极选择线Unsel.SSL、未选字线Unsel.WL和未选漏极选择线Unsel.DSL。在均衡周期(T82至T86)期间，字线Sel.WL和Unsel.WL的各个组可顺序地放电(T83至T86)。例如，包括在执行编程操作的组中的字线Sel.WL和Unsel.WL可首先开始根据顺序放电。
在周期(T83至T84)、周期(T84至T85)和周期(T85至T86)中发生的放电可按照相同的时间间隔差顺序地执行。例如，在各个周期中，可在第一时间间隔a1期间执行放电。换言之，在周期(T83至T84)、周期(T84至T85)和周期(T85至T86)期间，包括在第一组GR1至第四组GR4中的每一个中的字线可按照第一时间间隔a1顺序地放电。
当所有线放电(T87)时，可执行预充电周期(在T88之后)以进行下一读取操作。例如，当串的沟道通过源极线SL预充电时，正源极线电压Vsl可被施加至源极线SL(T88)。随后，当流通电压Vpass被施加至选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL时，沟道可在源极线电压Vsl被施加至串的同时预充电。尽管图15未示出，但是当串的沟道预充电时，源极线SL以及选择线Sel.SSL、Sel.DSL、Unsel.SSL和Unsel.DSL可放电，可从T81开始执行下一读取操作。
图16所示的读取操作可按照与上面参照图15描述的读取操作相似的方式来执行。然而，在均衡周期(T92至T96)期间，组GR1至GR4中的每一个放电的时间间隔可能存在差异。例如，包括在第一组GR1中的未选字线Unsel.WL可首先放电，并且在第二时间间隔a2之后，包括在第二组GR2中的未选字线Unsel.WL可放电。随后，在比第二时间间隔a2短的第三时间间隔a3之后，包括在第三组GR3中的未选字线Unsel.WL可放电。最后，在比第三时间间隔a3短的第四时间间隔a4过去之后，包括在第四组GR4中的未选字线Unsel.WL可放电。所选字线Sel.WL可与未选字线Unsel.WL放电同时放电，其中未选字线Unsel.WL包括所选字线Sel.WL。
基于字线被分成四个组GR1至GR4的实施方式描述了图15和图16。然而，根据本发明的组的数量不限于此。另外，当以相反方向执行编程操作时，字线可以从第四组GR4至第一组GR1的方向顺序地放电。
图17是示出包括图12所示的存储器装置1100的存储器***30000的另一实施方式的示图。
参照图17，存储器***30000可被具体实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器***30000可包括存储器装置1100以及控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可响应于处理器3100的控制来控制存储器装置1100的数据访问操作(例如，编程操作、擦除操作或读取操作)。
存储器控制器1200可控制被编程到存储器装置1100中的数据通过显示器3200输出。
无线电收发器3300可通过天线ANT来交换无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并且将所处理的信号传送至存储器控制器1200或显示器3200。存储器控制器1200可将处理器3100所处理的信号编程到半导体存储器装置1100中。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号并且通过天线ANT将无线电信号输出到外部装置。输入装置3400可指用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据被输入至的装置。输入装置3400的示例可包括诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可通过显示器3200输出。
根据实施方式，控制存储器装置1100的操作的存储器控制器1200可形成处理器3100的一部分，或者被形成为与处理器3100分离的芯片。
图18是示出包括图2所示的存储器装置1100的存储器***40000的另一实施方式的示图。
参照图18，存储器***40000可被具体实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器***40000可包括存储器装置1100以及控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可根据通过输入装置4200输入的数据来输出存储在存储器装置1100中的数据。输入装置4200的示例可包括诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器***40000的一般操作并且控制存储器控制器1200的操作。根据实施方式，控制存储器装置1100的操作的存储器控制器1200可以是处理器4100的一部分，或者被形成为与处理器4100分离的芯片。
图19是示出包括图2所示的存储器装置1100的存储器***的另一实施方式的示图。
参照图19，存储器***50000可被具体实现为图像处理器，例如数字相机、附接有数字相机的蜂窝电话、附接有数字相机的智能电话或者附接有数字相机的平板PC。
存储器***50000可包括存储器装置1100以及控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器***50000的图像传感器5200可将光学图像转换为数字信号，并且所转换的数字信号可被传送至处理器5100或存储器控制器1200。响应于处理器5100的控制，所转换的数字信号可通过显示器5300输出或者通过存储器控制器1200被存储在半导体存储器装置1100中。另外，存储在存储器装置1100中的数据可根据处理器5100或存储器控制器1200的控制来通过显示器5300输出。
根据实施方式，控制存储器装置1100的操作的存储器控制器1200可形成处理器5100的一部分，或者被形成为与处理器5100分离的芯片。
图20是示出包括图2所示的存储器装置1100的存储器***的另一实施方式的示图。
参照图20，存储器***70000可包括存储卡或智能卡。存储器***70000可包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可控制半导体存储器装置1100与卡接口7100之间交换的数据。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口。然而，本发明不限于此。
卡接口7100可根据主机60000的协议对主机60000与存储器控制器1200之间交换的数据进行接口。根据实施方式，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可指支持主机60000所使用的协议的硬件、安装在硬件上的软件或者信号传输方法。
当存储器***70000连接至诸如PC、平板PC、数字相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可响应于微处理器6100的控制通过卡接口7100和存储器控制器1200与存储器装置1100执行数据通信。
根据本技术，存储器装置的验证操作和读取操作的可靠性可改进。
尽管参照其优选实施方式具体地示出并描述了本发明，本领域技术人员将理解，在不脱离如所附权利要求书限定的本发明的精神和范围的情况下，可进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求2017年2月28日提交于韩国知识产权局的韩国专利申请号10-2017-0025941的优先权，其整个公开以引用方式并入本文。

Claims (23)

1.一种存储器装置，该存储器装置包括：
存储器块，该存储器块联接至在第一选择线与第二选择线之间彼此平行布置的多条字线，其中，所述字线联接至存储器单元，所述第一选择线联接至第一选择晶体管，并且所述第二选择线联接至第二选择晶体管；
***电路，所述***电路将验证电压和流通电压供应给所述第一选择线、所述第二选择线和所述字线，选择性地使所述第一选择线、所述第二选择线和所述字线放电，并且验证联接至所述字线中的所选字线的所述存储器单元；以及
控制逻辑，该控制逻辑控制所述***电路以使得在验证所述存储器单元之后所述所选字线、未选字线以及所述第一选择线和所述第二选择线的电位彼此相同，并且在使所述所选字线和未选字线放电之后使所述第一选择线和所述第二选择线放电。
2.根据权利要求1所述的存储器装置，其中，当验证所述存储器单元时，所述***电路将所述验证电压施加至所述所选字线并将所述流通电压施加至所述未选字线以及所述第一选择线和所述第二选择线。
3.根据权利要求2所述的存储器装置，其中，所述验证电压被设定为低于所述流通电压。
4.根据权利要求1所述的存储器装置，其中，在验证所述存储器单元之后，所述控制逻辑控制所述***电路增大所述所选字线的电位。
5.根据权利要求4所述的存储器装置，其中，在验证所述存储器单元之后，所述控制逻辑控制所述***电路将所述流通电压施加至所述所选字线、所述未选字线以及所述第一选择线和所述第二选择线。
6.根据权利要求1所述的存储器装置，其中，所述字线被分成多个组。
7.根据权利要求6所述的存储器装置，其中，在包括所述所选字线的组中的未选字线放电的同时使所述所选字线放电。
8.根据权利要求6所述的存储器装置，其中，在所述第一选择线和所述第二选择线放电之前，所述控制逻辑控制所述***电路根据各个组使所述字线顺序地放电。
9.根据权利要求8所述的存储器装置，其中，所述***电路按照执行编程操作的次序使包括在所述多个组中的所述字线顺序地放电。
10.根据权利要求8所述的存储器装置，其中，所述***电路使所述多个组当中包括在同一组中的所述字线同时放电。
11.根据权利要求8所述的存储器装置，其中，所述***电路按照相同的时间间隔使包括在所述多个组中的所述字线顺序地放电，或者通过将至少一个时间间隔设定为不同于其余时间间隔来使包括在所述多个组中的所述字线顺序地放电。
12.根据权利要求8所述的存储器装置，其中，所述***电路通过增大或减小时间间隔来使包括在所述多个组中的所述字线顺序地放电。
13.根据权利要求1所述的存储器装置，其中，所述存储器块还包括：
布置在所述第一选择线和所述字线之间的第一虚拟线；以及
布置在所述第二选择线和所述字线之间的第二虚拟线。
14.根据权利要求13所述的存储器装置，其中，所述***电路控制施加至所述第一虚拟线和所述第二虚拟线的电压与施加至所述第一选择线和所述第二选择线的电压相同。
15.根据权利要求13所述的存储器装置，其中，在使所述所选字线和未选字线放电之后，所述***电路使所述第一虚拟线和所述第二虚拟线放电。
16.根据权利要求13所述的存储器装置，其中，当使所述所选字线和未选字线放电时，所述***电路分阶段使所述第一虚拟线和所述第二虚拟线放电。
17.一种操作存储器装置的方法，该方法包括以下步骤：
将流通电压施加至联接至选择晶体管的选择线和联接至存储器单元的字线当中的未选字线；
通过将验证电压施加至所述字线当中的所选字线来验证联接至所述所选字线的所述存储器单元；
当所述流通电压被施加至所述未选字线和所述选择线时将导通电压施加至所述所选字线；
使所述所选字线和所述未选字线放电；以及
在使所述所选字线和所述未选字线放电之后使所述选择线放电。
18.根据权利要求17所述的方法，其中，所述导通电压被设定为使联接至所述所选字线的所述存储器单元导通的电压。
19.根据权利要求17所述的方法，其中，当虚拟线被布置在所述字线与所述选择线之间时，按照与所述选择线相同的方式来控制所述虚拟线。
20.根据权利要求17所述的方法，其中，当虚拟线被布置在所述字线与所述选择线之间时，在所述流通电压被施加至所述选择线的情况下所述流通电压被施加至所述虚拟线，在所述字线放电的情况下所述虚拟线的电位减小，并且在所述选择线放电的情况下使所述虚拟线放电。
21.根据权利要求17所述的方法，其中，使所述所选字线和所述未选字线放电的步骤包括以下步骤：将包括所述所选字线和所述未选字线的所述字线分成多个组，并且使所述多个组顺序地放电。
22.根据权利要求21所述的方法，其中，所述多个组按照相同的时间间隔顺序地放电。
23.根据权利要求21所述的方法，其中，所述多个组按照不同的时间间隔顺序地放电。
CN201711013055.6A 2017-02-28 2017-10-26 存储器装置及其操作方法 Active CN108511010B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170025941A KR102667532B1 (ko) 2017-02-28 2017-02-28 메모리 장치 및 이의 동작 방법
KR10-2017-0025941 2017-02-28

Publications (2)

Publication Number Publication Date
CN108511010A CN108511010A (zh) 2018-09-07
CN108511010B true CN108511010B (zh) 2021-12-24

Family

ID=63246447

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711013055.6A Active CN108511010B (zh) 2017-02-28 2017-10-26 存储器装置及其操作方法

Country Status (4)

Country Link
US (2) US10388356B2 (zh)
KR (1) KR102667532B1 (zh)
CN (1) CN108511010B (zh)
TW (1) TWI729221B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102667532B1 (ko) 2017-02-28 2024-05-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10699767B2 (en) 2017-02-28 2020-06-30 SK Hynix Inc. Memory device and operating method thereof
US10541037B2 (en) * 2018-06-07 2020-01-21 Sandisk Technologies Llc Non-volatile memory with countermeasure for program disturb including delayed ramp down during program verify
US10803948B2 (en) * 2018-11-07 2020-10-13 Micron Technology, Inc. Sequential voltage ramp-down of access lines of non-volatile memory device
KR20200118711A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20200141304A (ko) * 2019-06-10 2020-12-18 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR20210054364A (ko) * 2019-11-05 2021-05-13 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210070761A (ko) * 2019-12-05 2021-06-15 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210076726A (ko) 2019-12-16 2021-06-24 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20220054493A (ko) * 2020-10-23 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 리드 방법
KR20220121616A (ko) 2021-02-25 2022-09-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476928B1 (ko) * 2002-08-14 2005-03-16 삼성전자주식회사 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
KR20070052403A (ko) * 2005-11-17 2007-05-22 삼성전자주식회사 낸드 플래시 메모리의 프로그램 방법
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
JP2010009733A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置
US7715235B2 (en) 2008-08-25 2010-05-11 Sandisk Corporation Non-volatile memory and method for ramp-down programming
KR20120061566A (ko) 2010-12-03 2012-06-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101213922B1 (ko) 2010-12-30 2012-12-18 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 동작 방법
JP2012203920A (ja) * 2011-03-23 2012-10-22 Panasonic Corp 半導体記憶装置
US8514624B2 (en) * 2011-06-21 2013-08-20 Micron Technology, Inc. In-field block retiring
KR101184539B1 (ko) 2011-06-28 2012-09-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5878925B2 (ja) * 2011-07-06 2016-03-08 パナソニック株式会社 半導体記憶装置
US8988945B1 (en) * 2013-10-10 2015-03-24 Sandisk Technologies Inc. Programming time improvement for non-volatile memory
KR20150093019A (ko) 2014-02-06 2015-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9378826B2 (en) * 2014-07-23 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory device, program method thereof, and storage device including the same
JP5992983B2 (ja) 2014-12-03 2016-09-14 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20170094659A (ko) 2016-02-11 2017-08-21 에스케이하이닉스 주식회사 메모리 칩 및 이의 동작 방법
US9679660B1 (en) * 2016-05-06 2017-06-13 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102572610B1 (ko) * 2016-05-17 2023-09-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102667532B1 (ko) 2017-02-28 2024-05-22 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Also Published As

Publication number Publication date
US10438647B2 (en) 2019-10-08
KR102667532B1 (ko) 2024-05-22
TWI729221B (zh) 2021-06-01
KR20180099018A (ko) 2018-09-05
CN108511010A (zh) 2018-09-07
US20180247688A1 (en) 2018-08-30
TW201833930A (zh) 2018-09-16
US20190130962A1 (en) 2019-05-02
US10388356B2 (en) 2019-08-20

Similar Documents

Publication Publication Date Title
CN108511010B (zh) 存储器装置及其操作方法
CN108281166B (zh) 存储装置及其操作方法
KR102505929B1 (ko) 메모리 장치 및 이의 동작 방법
CN109308931B (zh) 存储装置及其操作方法
US10559331B2 (en) Memory device and method of operating the same
KR102409799B1 (ko) 메모리 시스템 및 그것의 동작 방법
US10699767B2 (en) Memory device and operating method thereof
CN110729016B (zh) 存储器装置、存储器***及操作该存储器装置的方法
US10998065B2 (en) Memory device and operating method thereof
CN110120240B (zh) 存储器***及其操作方法
CN112825252B (zh) 存储器装置及其操作方法
CN114141289A (zh) 半导体存储器装置及其操作方法
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
US11551763B2 (en) Semiconductor memory device and method of operating the same
US11636906B2 (en) Memory device and method of applying operating voltage
KR102685519B1 (ko) 메모리 장치 및 이의 동작 방법
KR20220020734A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220099063A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20220121616A (ko) 반도체 메모리 장치 및 그 동작 방법
CN115565582A (zh) 半导体存储器设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant