KR20210145796A - 발광장치 패키징 부재 및 디스플레이 장치 - Google Patents

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KR20210145796A
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전-돤 린
옌츄 랴오
수닝 신
융-터 황
쥔펑 스
아이화 차오
장즈 위
치-웨이 랴오
천-커 쉬
정 우
쟈-언 리
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취안저우 산안 세미컨덕터 테크놀러지 컴퍼니 리미티드
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Abstract

본 발명은 서로 이격된 복수의 LED 칩, 회로층, 제1 패키징층, 제2 패키징층을 포함하며, 상기 LED칩은 상대적인 제1 표면, 제2 표면 및 제1 표면과 제2 표면 사이의 측면을 포함하고, 상기 제1 표면은 출광면이며, 상기 회로층은 상기 LED칩의 제2 표면의 아래에 형성되고, 상대적인 상부 표면, 하부 표면 및 상부 표면과 하부 표면 사이의 측면을 구비하고, 상기 상부 표면은 상기 LED칩의 전극과 연결되며, 상기 제1 패키징층은 상기 LED칩의 측면, 제2 표면에 피복되며, 상기 제2 패키징층은 상기 회로층의 측면에 피복되고, 상기 회로층 내부의 틈새를 채우며, 상기 LED칩의 두께를 TA로, 상기 제1 패키징층의 두께를 TB로, 상기 회로층의 두께를 TC로 정의하고, TA, TB는 관계식: TB/TA ≥1를 만족시키는 발광다이오드 패키징 부재를 제공한다.

Description

발광장치 패키징 부재 및 디스플레이 장치
본 출원은 2019 년 9월 18일에 출원된 중국 실용신안 출원 제201921553490.2호(발명의 명칭 “발광다이오드 패키징 디바이스 및 디스플레이 장치”), 2019년 7월 26일에 출원된 중국 실용신안 출원 제201921192783.2호(발명의 명칭 “발광다이오드 패키징 디바이스”)에 기초한 우선권을 주장하고, 상기 출원의 모든 내용은 본 출원에 원용된다.
본 발명은 발광장치 패키징 부재와 상기 발광장치 패키징 부재를 이용한 발광장치에 관한 것이다.
발광다이오드(LED)는 오늘날 가장 널리 사용되는 광원 기술 중 하나로서, 조명 장치의 광원으로 사용될 수 있고, TV, 휴대폰, PC, 노트북 PC, PDA (Personal Digital Assistant)와 같은 다양한 전자 제품의 디스플레이 장치의 광원으로도 널리 사용된다. LED장치의 크기를 줄이면 디스플레이의 해상도가 높아져, 휴대폰, 차량 탑재 패널, TV, 컴퓨터, 화상 회의 등과 같은 LED디스플레이 화면의 응용 영역을 확장할 수 있다.
디스플레이 화면 시장에서, 소형 RGB LED가 빠르게 성장하여, 시장 점유율을 점점 더 크게 차지하였다. 소형 RGB LED는 디스플레이 화면에 매우 높은 픽셀 경험을 제공하지만, 동시에 소형 RGB LED는 생산 공정 측면에서도 지대한 도전이며, 두께가 두꺼워, 응용 제품의 두께 및 응용 영역이 제한된다. 종래 기술은 주로 기판 상에 RGB 칩을 고정시키며, 수평칩은 와이어본딩 또는 역이용 솔더 페이스트가 필요하고, 플립칩은 솔더 페이스트가 필요하고, 수직칩도 와이어본딩이 필요하며, 이에 따라 패키징 두께는 기판, 솔더 페이스트 또는 와이어본딩, 칩 두께에 의해 결정되고, 패키징 두께는 기본적으로 500㎛보다 높아, 패키징 부재의 박형화 및 집적화에 불리하다. 동시에, 크기의 소형화로 인해, 패키징 부분의 솔더 페이스트 등 재료의 선택 및 다이본딩의 정확도 등 효율, 수율은 비용과 밀접한 관련이 있으며, 각 연결 고리마다 모두 기술적 난제에 직면하였다. 더욱이, 디스플레이 화면은 화질 및 디스플레이 효과에 대한 요구가 매우 높으나, 패키징 표면의 처리 공정이 다르고, 화소 간에도 색상 차이가 있어, 광 혼합 불일치를 초래하기 쉽고, 보정 난도가 높은 등의 문제가 있으므로, 고품질의 디스플레이 효과에 영향을 준다.
본 발명의 목적은, 종래 기술의 적어도 하나의 결함을 극복할 수 있는 발광다이오드 패키징 부재를 제공하는 것이다.
본 발명의 제1 측면에 따른 발광다이오드 패키징 부재는, 서로 이격된 복수의 LED칩, 회로층, 제1 패키징층, 제2 패키징층을 포함하며, 상기 LED칩은 상대적인 제1 표면, 제2 표면 및 제1 표면과 제2 표면 사이의 측면을 포함하고, 상기 제1 표면은 출광면이며, 상기 회로층은 상기 LED칩의 제2 표면의 아래에 형성되고, 상대적인 상부 표면, 하부 표면 및 상부 표면과 하부 표면 사이의 측면을 구비하고, 상기 상부 표면은 상기 LED칩의 전극과 연결되며, 제1 패키징층은 상기 LED칩의 측면, 제2 표면에 피복되며, 상기 제2 패키징층은 상기 회로층의 측면에 피복되고, 상기 회로층 내부의 틈새를 채우며, 상기 LED칩의 두께를 TA로, 상기 제1 패키징층의 두께를TB로, 상기 회로층의 두께를 TC로 정의하고, TA, TB는 관계식: TB/TA ≥1를 만족시킨다.
바람직하게는, 상기 LED칩의 두께(TA)는 40 ~ 100㎛이고, 상기 제1 패키징층의 두께(TB)는 120 ~ 200㎛이며, 상기 회로층의 두께(TC)는 20 ~ 200㎛이다.
바람직하게는, 상기 TA, TB 및 TC는 관계식: (TB+TC)/TA ≤10을 만족시킨다.
바람직하게는, 상기 TA, TB 및 TC는 관계식: (TB+TC)/TA ≥1.4을 만족시킨다.
바람직하게는, 상기 LED칩의 두께(TA)는 5 ~ 10㎛이고, 상기 제1 패키지층의 두께(TB)는 80 ~ 100㎛이고, 상기 회로층의 두께(TC)는 20 ~ 200㎛이다.
바람직하게는, 상기 TA, TB 및 TC는 관계식: (TB+TC)/TA≥10을 만족시킨다.
바람직하게는, 상기 TA, TB 및 TC는 관계식: (TB+TC)/TA≤60을 만족시킨다.
바람직하게는, 상기 제1 패키징층은 제3 패키징층을 더 포함한다.
바람직하게는, 상기 제2 패키징층은 제4 패키징층을 더 포함한다.
바람직하게는, 상기 제1 패키징층과 제2 패키징층의 재질은 동일하다.
바람직하게는, 상기 LED칩은 Mini LED칩 또는 Micro LED칩이다.
바람직하게는, 상기 복수의 LED칩은 파장이 다른 복수의 LED칩을 포함한다.
바람직하게는, 상기 LED칩의 제2 표면에 한 쌍의 전극이 설치되어 있다.
상기 발광다이오드 패키징 부재는 제1 패키징층이 상기 LED칩을 고정시킨 후, 회로 연결을 형성한 다음, 제2 패키지층을 채워 패키지를 형성한다. 이 방식은 용접 와이어가 필요 없어, 신뢰성 및 콘트라스트비를 향상시키며, LED칩은 솔더 페이스트로 용접할 필요가 없어, 솔더 페이스트 용접으로 인한 칩 용접 불량 및 2차 리플로우 솔더링 재용융 문제를 방지하고, 동시에 더 작고 더 얇은 패키징 크기를 구현하여, 더 높은 집적도에 도달할 수 있다.
본 발명의 제2 측면에 따른 발광다이오드 패키징 부재는, 서로 격리된 복수의 LED칩, 회로층, 패키징층을 포함하며, 상기 각 LED칩은 상대적인 제1 표면과 제2 표면 및 측면을 포함하고, 복수의 LED칩의 제1 표면은 동일한 측에서 출광면이되고, 상기 제2 표면에 한 쌍의 전극이 설치되어 있으며,
상기 회로층은 LED칩의 제2 표면측에 위치하고, 상대적인 제1 표면과 제2 표면 및 측면을 포함하고, 회로층의 제1 표면은 상기 복수의 LED칩의 한 쌍의 전극과 연결되며,
상기 패키징층은 상기 복수의 LED칩의 측면과 회로층의 측면에 피복되고 상기 복수의 LED칩 측면 사이의 틈새 및 회로층 측면 사이의 틈새를 채우며, 패키징층은 상대적인 제1 표면 및 제2 표면을 구비하고, 패키징층의 제1 표면은 상기 복수의 LED칩의 제1 표면과 동일면 측에 위치하고, 패키징층의 제2 표면은 회로층의 제2 표면과 동일면측에 위치하는 발광다이오드 패키징 부재에 있어서, 상기 복수의 LED칩 중 적어도 2개의 LED칩은 광 방사 대역이 다르며, 상기 적어도 2개의 LED칩의 제1 표면의 수평 높이 차이는 0㎛보다 크고 10㎛ 이하이며, 상기 패키징층의 제1 표면 및 LED칩의 제1 표면측에는 투광층이 더 피복되어 있다.
바람직하게는, 상기 패키징층은 흡광 성분을 포함한다.
바람직하게는, 상기 패키징층은 적어도 두 층이며, 적어도 복수의 칩의 측면 사이의 패키징층은 흡광 성분이 있다.
바람직하게는, 상기 패키징층은 적어도 두 층이며, 복수의 칩의 측면 사이의 패키징층의 투광율은 다른 층보다 높지 않다.
바람직하게는, 상기 패키징층은 다층이며, 회로층에 피복되는 패키징층의 투광성은 칩에 피복되는 패키징층보다 높다.
바람직하게는, 상기 회로층은 용접층을 포함하지 않거나 또는 회로층과 LED칩 사이에 용접층을 구비하지 않는다.
바람직하게는, 상기 각 LED칩은 투명 기판을 포함하고, 투명 기판은 상대적인 제1 표면측 및 제2 표면측을 포함하며, 제1 표면측은 LED칩의 출광면이고, 제2 표면측은 발광반도체 적층, 발광반도체 적층의 제1 반도체층, 발광층 및 제2 반도체층을 포함하며, 상기 LED칩은 2개의 전극을 더 포함하고, 2개의 전극은 발광반도체 적층의 동일한 측에 위치한다.
바람직하게는, 상기 적어도 2개의 LED칩의 제1 표면의 수평 높이 차이는 0보다 크고 5㎛보다 작다.
바람직하게는, 상기 복수의 칩은 RGB 3개 칩이고, 더욱 바람직하게는, 패키징층의 제2 표면을 기준으로, 청색광 칩의 출광면의 높이는 다른 칩보다 낮고, 더욱 바람직하게는, 패키징층의 제2 표면을 기준으로, 적색광 칩의 출광면의 높이는 다른 칩보다 낮다.
바람직하게는, 상기 투광층은 광 산란 재료를 포함한다.
바람직하게는, 상기 투광층의 투광도는 40% ~ 80%이다.
바람직하게는, 상기 투광층의 투광도는 80% 이상이다.
바람직하게는, 상기 패키징 부재의 전체 두께는 100 ~ 500㎛이다.
바람직하게는, 상기 투광층의 두께는 5 ~ 20㎛이다.
바람직하게는, 패키징층의 제2 표면은 회로층의 제2 표면과 동일면 측에 있다.
바람직하게는, 패키징층의 제2 표면에 형성되고, 상기 회로층의 제2 표면과 연결되는 적어도 2개의 패드를 더 포함한다.
상기 발광다이오드 패키징 부재는 적어도 아래와 같은 유익한 효과를 가진다.
(1) 기판이 없는 패키지로서, LED칩은 솔더 페이스트로 용접할 필요가 없어, 솔더 페이스트 용접으로 인한 칩 용접 불량 및 2차 리플로우 솔더링 재용융 문제를 방지하고, 동시에 더 작고 더 얇은 패키징 크기를 구현하여, 더 높은 집적도에 도달할 수 있다.
(2) 복수의 칩 중 방사 대역이 다른 칩은 출광면의 높이 차이가 다르게 설정되고, 출광면의 비교적 얇은 투광층의 방사 대역이 다른 칩의 광 밝기에 대한 부분적인 흡수를 결합하여, 밝기의 미세한 조정을 실현함으로써, 최종적으로 방사 대역이 다른 LED의 출광 비율 요구를 실현하여, RGB의 디스플레이 응용의 색상 일치성을 만족시킨다.
(3) 복수의 칩의 제1 출광면을 10㎛ 미만으로 제어하여, 패키징층과 결합하면 출광면의 통일에 유리하고, 측면 사이의 광 간섭 영향을 줄인다.
본 발명의 기타 특징 및 장점은 후술할 것이며, 또한 명세서를 통해 부분적으로 명백해지거나 본 발명의 실시를 통해 이해하게 될 것이다. 본 발명의 목적 및 기타 장점은 명세서, 특허청구범위 및 도면에 명시된 구조를 통해 실현 및 획득할 수 있다.
첨부된 도면은 본 발명에 대한 추가적인 이해를 위한 것으로, 명세서의 일부분을 구성하며, 본 발명의 실시예와 함께 본 발명을 설명하기 위한 것으로, 본 발명에 대한 제한을 구성하지 않는다. 또한, 도면 수치는 비율에 따라 그려진 것이 아니라 개략적으로 설명하기 위한 것이다.
도 1 내지 도 2는 일부 실시예의 LED패키징 부재의 구조를 설명하는 사시도이다.
도 3은 일부 실시예의 LED패키징 부재의 구조를 설명하는 측면 단면도이다.
도 4는 일부 실시예의 LED패키징 부재의 일반적인 LED 플립칩을 설명하는 측면 단면도이다.
도 5는 본 발명의 하나의 변형에 따른 LED패키징 부재를 설명하는 사시도이다.
도 6은 도 5의 구조의 부분 측면 단면도이다.
도 7은 일부 실시예의 디스플레이 패널을 나타내는 평면도이다.
도 8, 도 9, 및 도 11은 일부 실시예의 LED패키징 부재를 제조하는 하나의 단계를 설명하는 부분 측면 단면도이다.
도 10 및 도 12는 일부 실시예의 LED패키징 부재를 제조하는 하나의 단계를 설명하는 부분 평면도이다.
도 13은 일부 실시예의 LED패키징 부재를 제조하는 하나의 단계를 설명하는 개략적인 사시도이다.
도 14는 일부 실시예의 LED패키징 부재의 구조를 설명하는 측면 단면도이다.
도 15는 일부 실시예의 LED패키징 부재의 구조를 설명하는 측면 단면도이다.
도 16은 일부 실시예의 LED패키징 부재의 구조를 설명하는 측면 단면도이다.
이하, 각 실시예는 기판이 없는 LED패키징 부재를 공개하였고, 상기 패키징 부재의 서로 격리된 복수의 LED칩은 패키징층을 통해 직접 고정 및 패키징되고, 패키징층 내에 회로층을 형성한다.
일부 실시예에서, 상기 패키징 부재는 디스플레이 패널에 매우 적합하며, 이때 한편으로는 패키징 부재의 크기를 최대로 감소시킬 수 있어, 디스플레이 패널의 해상도 향상에 매우 중요하고, 다른 한편으로는 LED의 발광면적 점유비를 크게 감소시킬 수 있어, 디스플레이 패널의 콘트라스트비 향상에 매우 유리하며, 그 면적 점유비는 30% 이하이고, 바람직하게는 15% 이하, 심지어는 5% 이하에 도달할 수 있고, 예를 들면, 8.5%, 또는 2.8%, 또는 1.125%일 수 있고, 심지어는 더 낮을 수도 있다.
도 1 내지 도 3은 각각 일부 실시예에 따른 발광다이오드(LED) 패키징 부재(100)의 사시도 및 세로방향 단면도이다. 상기 LED패키징 부재(100)는 서로 이격된 복수의 LED칩(111), 패키징층(120), 회로층(130) 및 패드(140)를 포함하고, 각 LED칩(111)은 도 4에 도시한 바와 같이 동일측에 위치하는 한 쌍의 전극(112)을 구비한다.
도 3에 도시한 바와 같이, 회로층(130)은 제1 표면과 제2 표면 및 측면을 구비하고, 회로층의 제1 표면은 각 LED칩(111)의 전극(112)과 연결되며, 패키징층(120)은 상기 복수의 LED칩(111)을 고정시키고 상기 LED칩의 측면 및 회로층(130)의 측면에 피복되고, 각 LED칩(111) 사이의 측면 틈새 및 회로층(130) 측면 사이의 틈새를 채우며, 회로층(130)의 적어도 일부 제2 표면을 노출시키고, 패드(140)는 회로층(130)과 연결된다. 회로층(130)은 복수의 LED칩(111)의 전극을 패키징층 내에서 직렬 연결 또는 병렬 연결시키고, 제2 표면의 적어도 일부를 패키징층(120)으로부터 노출시킴으로써, 외부와의 전기적 연결을 제공하거나 또는 회로층(130)의 제2 표면에 외부와의 전기적 연결을 제공하기 위한 한 쌍의 패드를 제조하는 작용을 한다.
패키징층(120)은 상대적인 제1 표면(S11) 및 제2 표면(S12)을 구비하며, 도 1에 도시된 패키징층(120)의 제1 표면(S11)은 상기 복수의 LED칩의 제1 표면(S21)과 동일면 측에 위치하고, 패키징층(120)의 제2 표면(S12)은 회로층(130)의 제2 표면과 가지런하다.
구체적으로, 상기 LED패키징 부재(100)는 3개의 LED칩을 포함할 수 있고, 예를 들면, 제1 LED칩은 청색광 칩(B)이고, 제2 LED칩은 녹색광 칩(G)이며 제3 LED칩은 적색광 칩(R)이다. 설명의 편의를 위해, 도 1 및 도 2에 도시된 LED 패키징 부재(100)는 3개의 LED칩(R, G 및 B)를 포함하고, 상기 3개의 LED칩(R, G 및 B)은 방사 대역이 다른 광을 방출할 수 있고, 예를 들면 적색광, 녹색광 및 청색광을 각각 방출할 수 있다. 패키징 부재의 크기를 최대로 축소시키기 위하여, 각 LED칩 사이의 간격은 바람직하게는 100㎛ 이하이고, 예를 들면 100 ~ 50㎛, 또는 50㎛ 이하일 수 있다. 일부 디스플레이 패널의 응용에서, LED칩 사이의 간격은 바람직하게는 50㎛ 이하이고, 예를 들면 50 ~ 40㎛, 또는 40 ~ 30㎛, 또는 30 ~ 20㎛, 또는 20 ~ 10㎛일 수 있으며, 간격이 좁을 수록 상기 패키징 부재의 크기 축소에 유리하므로, 디스플레이 패널의 해상도가 향상된다. 일부 조명 측면의 응용인 경우, 칩 사이의 간격이 축소되면, 칩과 패키징 부재의 면적비를 향상시킬 수 있다.
도 4에 도시한 바와 같이, 상기 LED칩(111)은 일반적인 플립칩 구조의 LED칩일 수 있고, 상대적인 제1 표면(S21)과 제2 표면(S22) 및 측면(S24)을 구비하며, 제1 표면(S21)은 출광면이고, 제2 표면(S22)에 한 쌍의 전극(112)이 설치되어 있고, 전극(112)은 제1 반도체층(111)과 전기적으로 연결된 제1 전극(1121), 제2 반도체층(1113)과 전기적으로 연결된 제2 전극(1122)을 포함한다. 상기 칩(111)은 반도체 발광 적층을 포함하고, 반도체 발광 적층은 제1 반도체층(1111), 활성층(1112) 및 제2 반도체층(1113)을 포함하며, 제1 반도체층(1111)과 제2 반도체층(1113)은 각각 p형 반도체층과 n형 반도체층일 수 있다. 예를 들면 청색광 LED칩과 녹색광 LED칩의 제1 반도체층과 제2 반도체층은 화학식 AlxInyGa(1-x-y)N(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 표시되는 질화물 반도체에 의해 형성될 수 있고, 적색광LED칩의 제1 반도체층과 제2 반도체층은 화학식 AlxInyGa(1-x-y)P(여기서, 0≤z≤1, 0≤w≤1, 0≤z+w≤1)으로 표시되는 인화물 반도체에 의해 형성될 수 있다. 청색광 LED칩과 녹색광 LED칩의 활성층(1112)은 양자우물층과 양자장벽층이 교대로 적층된 다중 양자우물(MQW) 구조를 가질 수 있다. 활성층(1112)은 InGaN/GaN 또는 InGaN/AlGaN와 같은 질화물계 MQW를 가질 수 있으나, 이에 한정되지 않고, 활성층의 In 또는 Al 또는 Ga의 상대적 함량을 조절하여 청색광 및 녹색광 칩의 발광 대역을 효과적으로 조절할 수 있다. 적색광의 활성층은 InGaP/GaP 또는 GaP/AlGaP 또는 AlGaInP/AlGaInP와 같은 다중 양자우물 구조로 구성될 수 있고, Al와 Ga 또는 In의 상대적 함량을 조절하여 발광 대역을 조절할 수 있다.
추가적으로, LED칩의 출광면(S21)에 투명 조화면을 더 설치하여, 난반사를 형성하고, 눈부심을 감소시킬 수 있으며, 상기 조화면은 무광택 재료일 수 있다.
일부 실시예에서, 상기 LED칩(111)은 출광면에 위치하는 투명 기판(1110)을 더 포함할 수 있고, 상기 투명 기판(1110)은 출광을 위해 LED칩(111)의 제1 표면(S21) 측에 위치하고, 투명 기판(1110)과 반도체 발광 적층 사이의 계면은 도형 또는 접합층을 더 구비할 수 있다.
도 3에 도시한 바와 같이, 회로층(130)은 LED칩의 전극(112)과 연결된다. 상기 회로층(130)은 한편으로 필요에 따라 3개의 LED칩을 직렬, 병렬 연결시키고, 다른 한편으로 LED칩(111)의 전극(112)을 LED칩 이외의 영역으로 인출하여, 배선을 용이하게 한다. 바람직하게는 회로층(130)은 다층 회로층을 포함할 수 있고, 각 회로층 사이는 패키징층을 통해 격리시킬 수 있다. 바람직한 일부 실시예에서, 상기 회로층(130)은 적어도 2개의 회로층을 포함하고, 상기 적어도 2개의 회로층(130)은 전기 도금 또는 화학 도금 방법으로 형성될 수 있고, 이렇게 패키징층 내부에서 배선을 진행할 수 있다. 본 발명의 설계에 따르면, 회로층(130)의 재료는 Cu, CuxW 또는 기타 전도성 금속 재료일 수 있고, 회로층(130)은 전기 도금 또는 화학 도금 공정을 통해 얻고, LED칩과 직접 전기적 연결을 형성하여, 솔더 페이스트의 사용을 피하여, 공융 솔더링 또는 리플로우 솔더링 공정이 필요 없으므로, 회로층과 LED칩의 한 쌍의 전극 사이에 용접층이 없고, 상기 용접층은 플립칩과 패키징 기판의 패드 사이에 공융 솔더링 또는 리플로우 솔더링에 의해 형성된 용접층을 포함하고, 구체적으로 공정층 AuSn 또는 리플로우 용접층이며, 바람직한 회로층의 재료의 용융점은 바람직하게는 400℃ 이상으로, 회로층의 신뢰성 향상에 유리하다.
도 2 내지 도 3에 도시한 바와 같이, 패드(140)는 패키징층(120)의 하부 표면(S12)에 형성되어 회로층(130)과 연결되고, 패키징 부재에 대형 패드(140)를 별도로 설치하여 후속 실장에 사용할 수 있다. 그러나 언급해야 할 부분은, 상기 패드(140)는 반드시 필요한 것은 아니다. 일부 실시예에서, 회로층(130)은 다층일 수 있으며, 그중 한 층의 회로층(130)은 회로판과 연결하기 위해 패키징 부재(100)의 패드로 직접 사용될 수 있고, 이때 패키징층(120)에 별도로 패드(140)를 설치할 필요가 없다. 패드의 수는 제한이 없으며, LED칩 사이의 직렬, 병렬 연결 관계에 따라, 적합한 수를 설치할 수 있고, 예를 들면 본 실시예의 3개의 칩을 병렬로 설계하면, 상기 패드의 수는 적어도 4개이다.
일부 실시예에서, 패키징층(120)는 바람직하게는 광이 투과되지 않거나 또는 투사율이 낮으며, 예를 들면 투광율은 30%보다 낮고, 예를 들면 5 ~ 20%일 수 있다.
일부 실시예에서, 상기 패키징 부재는 디스플레이 패널의 응용 요구에 따라, 상기 패키징층(120)은 바람직하게는 에폭시 수지 또는 실리카겔 등 패키징 부분에 일반적으로 사용되는 패키징 수지를 선택할 수 있고, 광이 투과되지 않거나 투광율이 낮으며, 구체적으로 흡광 성분(미도시)을 포함하고, 흡광 성분은 적어도 LED칩의 측면 주변 또는 인접한 LED칩 사이에 설치되거나, 또는 추가적으로 적어도 LED반도체 적층 주변이나 인접한 반도체 발광 적층의 주변에 설치된다. 흡광 성분은 구체적으로 패키징층에 사용되는 에폭시 수지 또는 실리카겔 내에 분산된 흡광 입자, 예를 들어 흑색 입자, 탄소 분말이거나, 또는 상기 흡광 성분은 흑색 수지일 수 있다. 상기 패키징층의 흡광 성분은 적어도 LED측면 주변에 설치되어 LED칩의 측면 출광을 방지할 수 있고, 이에 따라 LED칩의 출광이 주로 LED칩의 출광면에 집중되거나 모두 LED칩의 출광면에 집중되도록 하여, 상이한 LED칩 사이의 빛의 측면 방향에서의 광 교차 또는 광 혼합 현상을 줄여, 패키징층의 콘트라스트비를 증가시킬 수 있다.
일 실시예로서, 도 5 - 도 6에 도시한 바와 같이, 상기 패키징층(120)은 구체적으로 다층을 포함하고, 구체적으로는 적어도 2층일 수 있고, 제1 패키징층(121)은 흡광 성분을 구비하고, 구체적으로는 실리카겔 또는 에폭시 수지 내에 분산된 흑색 입자, 예를 들면 탄소 분말일 수 있고, LED칩을 밀폐시키기 위해, LED칩의 주변에 피복되고, 또한 적어도 반도체 발광 적층의 주변에서, 제2 패키징층(122)은 회로층(130)의 주변 또는 틈새에 피복되거나, 또는 주로 회로층의 주변 또는 틈새에 피복되어, 상기 회로층(130)을 밀폐시킨다. 제2 패키징층(122)은 제1 패키징층(121)과 재료가 같거나 다르고, 제2 패키징층(122)은 바람직하게는 탄소 분말과 같은 흡광 성분을 포함하지 않을 수 있고, 바람직하게는 투광층이며, 예를 들면 실리카겔 또는 에폭시 수지이며, 제2 패키징층(122)의 회로층에 대한 피복 신뢰성을 보장할 수 있으므로, 제2 패키징층(122)의 투광율은 제1 패키징층(121)의 투과율보다 높다.
상기 LED패키징 부재(100)는 패키징층(120) 내에 회로층(130)을 집적함으로써, 한편으로는 와이어본딩 또는 플립칩을 사용하지 않고, LED칩과 패키징 부재의 면적비를 효과적으로 향상시킬 수 있고, 다른 한편으로는 회로층을 통해 패키징 부재(100)의 패드 수를 최대로 감소시킬 수 있으며, 동시에 패드를 패키징 부재 상의 LED칩 이외의 영역으로 확장시켜, 단일 패드 크기를 증가시켜, 후속 응용의 회로 설계를 감소시키므로, 후속 실장에 유리하여, 패키징 부재의 크기를 간단하고 효과적으로 축소할 수 있다.
칩 발광면의 출광 효율을 보장하기 위하여 출광을 최대한 LED칩의 출광면(S1)으로부터 방출시켜, 출광도를 감소시키고, 칩 측면의 출광은 흑색 접착제에 의해 최대한 흡수되어, 콘트라스트비를 향상시키므로, RGB의 3개의 LED칩의 출광면(S21)의 높이 차이는 작을수록 좋다.
도 3에 도시한 바와 같이, 일 실시형태로서, 상기 패키징층(120)의 표면은 별도의 투광층(401)을 더 포함하고, 상기 투광층(401)은 3개의 LED칩의 제1 표면(S21)을 밀폐시키기 위한 것이다. 투광층(401)은 수지 또는 실리카겔 등 투광성 재료일 수 있고, 투광율은 적어도 40%이거나 또는 투광율은 40 ~ 80%이거나, 또는 투광층(401)의 투광율은 80%보다 높다. 상기 투광층(400)은 3개의 LED칩의 제1 표면(S21)을 밀폐하고, 한편으로는 LED칩의 출광 표면을 보호할 수 있고, 다른 한편으로는 광 산란 렌즈로서, 광 산란 효과를 발생할 수 있고, 최종적으로 RGB패키징 부재가 디스플레이 패널에 적용될 경우 눈부심을 효과적으로 감소시킬 수 있고, 추가적으로 상기 투광층(401)에 산란 입자와 같은 광 산란 재료가 포함될 수 있다.
디스플레이 응용 요구에 따라, 본 실시예의 상기 LED칩은 방사 대역이 다른 칩이며, 구체적으로는 방사 대역이 다른 3가지 RGB칩일 수 있다. 추가로, 디스플레이의 서로 다른 색상 온도 요구에 따라, 3개의 칩은 적합한 출광 비율이 설정되어야 하며, 일반적으로 RGB의 3가지 색상은 칩 공정을 통해 절대적인 출광 비율 요구를 만족시키기 어렵다. 따라서, 본 발명은 RGB 3가지 색상의 세 칩의 제1 출광면(S21)이 일정한 수평 높이 차이를 갖는 서로 다른 수평면에 있도록 조절하고, 표면에 광학 렌즈인 투광층을 결합하여, 광을 부분적으로 흡수 또는 산란시켜, 방사 대역이 다른 칩의 출광 비율을 조절하는 효과를 일으키고, 이를 통해 RGB의 디스플레이 응용의 색온도 요구를 만족시킨다. 바람직하게는 상기 높이 차이는 10㎛보다 작고 0㎛보다 크며, 너무 높은 높이 차이는 인접한 칩 사이의 측면의 광 교차 현상을 초래할 수 있다. 패키징층(120)의 제2 표면(S21)을 기준으로, 바람직하게는 RGB 3개 칩 중 청색광 칩의 출광면 높이는 녹색광 칩의 표면 높이보다 낮고, 녹색광 칩의 표면 높이는 적색광 칩의 출광면 높이보다 낮다. 일 실시형태로서, 청색광 칩의 출광면의 높이를 기준으로, 적색광 칩의 출광면의 높이 차이와 청색광 칩의 출광면의 높이 차이는 약 5㎛이고, 녹색광 칩의 출광면의 높이 차이와 청색광 칩의 출광면의 높이 차이는 약 1㎛이며, 투광층(401)의 두께는 3개 칩의 출광면의 높이 차이 범위보다 커야 하고, 투광층(401)은 3개 칩의 출광면에 완전히 피복되어 하며, 본 실시형태에서 상기 투광층(401)의 두께는 바람직하게는 10㎛이고, 청색광 칩의 표면은 패키징층의 제1 표면과 가지런하다.
도 7은 예시적 실시예에 따른 LED패키징 부재(100)를 구비한 디스플레이 패널(10)의 평면도를 간단히 나타낸다.
상기 디스플레이 패널(10)은 회로 기판(200)과 회로 기판 상에 설치된 복수의 LED패키징 부재(100)를 더 포함하고, 이들은 적색광, 녹색광 및 청색광을 각각 선택적으로 방출한다. 상기 복수의 LED패키징 부재(100) 중의 각 LED패키징 부재(100)는 디스플레이 패널의 단일 화소를 구성할 수 있고, 상기 복수의 LED 패키징 부재(100)는 회로 기판(200) 상에 복수 행, 복수 열로 배열될 수 있다.
LED패키징 부재(100) 내의 3개의 LED칩은 RGB광원의 서브 화소에 대응된다. 서브 화소의 방사 대역은 RGB에 한정되지 않는다. 상기 복수의 LED패키징 부재(100)에서, 패키징층은 바람직하게는 흑색 입자가 추가된 에폭시 수지 또는 실리카겔이며, 이를 통해 전체 LED패키징 부재는 LED칩의 출광면(S21)을 제외하고, 나머지 영역이 모두 흑색으로 되어, 디스플레이 패널의 콘트라스트비 향상에 도움이 되고, 동시에 각 LED칩 사이는 상기 흑색 패키징 재료를 통해 격리되어, 각 LED칩 사이의 광 간섭을 줄일 수 있다. 도 1 또는 도 5에 도시된 LED패키징 부재(100)를 단일 화소로 사용할 경우, 상기 디스플레이 패널의 화소 간격은 1mm 이하일 수 있다.
이하, 도 8 내지 도 13을 결합하여 LED패키징 부재의 제조 과정을 자세히 설명한다
도 8에 도시한 바와 같이, 3개의 LED칩(RGB)을 제공하고, 상기 LED칩(100)은 상대적인 제1표면, 제2 표면 및 제1 표면(S11)과 제2 표면(S12) 사이에 위치하는 측면을 구비하고, 제2 표면(S12)에는 한 쌍의 전극이 분포되어 있고, 상기 LED칩을 배열하고, 모든 LED칩의 전극(112)은 동일한 측에 위치하고, 도 8에 도시한 바와 같다. 도 8에 도시된 실시예에서 LED칩의 전극(112)은 위를 향해 배열되고, LED칩은 RGB 3색 칩이다. 3개의 다른 RGB 칩의 발광면은 기판(300)에 통일적으로 고정되고, 기판(300)에는 접착층(301)이 있다. 3개의 LED칩의 제1 표면(S11)이 동일면 측에 위치하도록 칩의 제1 표면(S11)은 접착층(301)을 향한다.
적합한 압력 작용을 가하여, RGB 3개 칩이 접착층(301) 표면에서 서로 다른 탄성 변화량을 발생하도록 하고, 바람직하게는, 접착층(301)의 두께는 10㎛ 이하이며, 이로써 3개 칩의 출광면의 높이 차이를 0 ~ 10㎛ 범위로 제어한다. 접착층(301)의 재료는 열 분해성 접착제 또는 광분해성 접착제일 수 있으며, 더욱 바람직하게는 양면 접착 테이프이다.
도 9에 도시한 바와 같이, 상기 3개의 LED칩(111)의 측면에 패키징층(120) 및 회로층(130)이 형성되고, 상기 패키징층(120)은 각 LED칩의 측면 사이의 틈을 채워 상기 회로층(130)을 밀폐시키므로, 상기 3개의 LED칩(111)을 함께 고정 연결시켜, 회로층(130)의 일표면을 노출시킨다.
추가적으로, 상기 패키징층(120)은 상기 3개의 LED칩(111)의 측면을 커버하고, 그 상부 표면(S13)은 LED칩의 회로층의 상부 표면(S23)과 가지런하다. 일부 실시예에서, 먼저 열간 압착 성형 방식으로 패키징층(120)을 채워, 3개의 LED칩의 전극 표면을 커버하고, 일정한 두께를 초과하면, 패턴 개구 공정을 통해 칩 전극 표면 및 연결 채널을 노출시켜 회로층(130)을 제조하고, 회로층(130)은 전기 도금 금속층 또는 화학 도금 금속층일 수 있다.
추가적으로 본 실시예에서, RGB 3색 칩은 병렬 연결되고, 상기 회로층(130)의 설계는 도 10에 도시한 바와 같고, 여기서 회로층(130)은 적어도 4개의 부분(1311, 1312, 1313, 1314)을 포함한다. 회로층의 일부(1311)는 3개의 LED칩의 하나의 전극을 연결하고, 나머지 3개의 부분은 3개의 칩의 잔여 전극을 각각 연결한다. 일부 바람직한 실시예에서, 상기 회로층(130)은 2층 이상의 구조를 포함하고, 각 회로층의 패턴은 다르며, 상기 회로층(131)은 복수의 서브 회로로 구성되며, 각 서브 회로는 적어도 상기 LED칩(111)의 하나의 전극과 연결되고, LED칩의 전극 이외의 제1 패키징층(121)의 표면으로 연신된다.
도 11 내지 도 13에 도시한 바와 같이, 패키징층(122)의 표면(S12) 상에 패드(140)를 제조하고, 상기 패드(140)는 회로층(130)과 전기적 연결을 형성한다. 이로써, 패키징층은 LED칩을 밀폐하고, 패키징층(120) 내부에 회로층(130)을 집적하고, 패드(140)는 패키징층(120)의 표면에 제조되고, 그 크기는 LED칩(111)의 전극(1120)의 크기보다 훨씬 클 수 있다.
패드(140)를 제조한 후, 전사 공정을 통해 패드의 일측을 다른 임시 기판으로 전사하고, 출광면 측의 임시 기판과 접착층을 제거하여, LED칩의 수평 높이가 가지런하지 않은 출광면을 노출시킨다.
3개 칩의 출광면 측 및 패키징층의 표면은 에폭시 수지 또는 실리카겔과 같은 재료인 별도의 투광층(401)으로 커버할 수 있으며, 상기 투광성 수지층의 두께는 바람직하게는 5 ~ 20㎛이고, 투광성 수지층은 상기 3개의 LED칩보다 높은 제1 표면을 커버한다. 또는 투광층(401)의 이전에 적어도 하나의 칩 표면에 흑색 접착제를 도포하여 상기 칩의 밝기를 낮춰, 출광의 눈부심 효과를 낮추고, RGB 3색의 출광 비율을 제어할 수 있다.
도 14는 일부 실시예에 따른 발광다이오드(LED) 패키징 부재의 측면 단면도이다. 도 14를 보면, 상기 발광다이오드 패키징 부재는, 서로 이격된 복수의 LED칩(2101), 회로층, 제1 패키징층(221), 제2 패키징층(2202)을 포함하고, 상기 LED칩은 상대적인 제1 표면, 제2 표면 및 제1 표면과 제2 표면 사이의 측면을 포함하고, 상기 제1 표면은 출광면이고, 회로층은 상기 LED칩의 제2 표면의 아래에 형성되고, 상대적인 상부 표면, 하부 표면 및 상부 표면과 하부 표면 사이의 측면을 구비하고, 상기 상부 표면은 상기 LED칩의 전극과 연결되고, 제1 패키징층(2201)은 상기 LED칩의 측면, 제2 표면에 피복되고, 제2 패키징층(2202)은 상기 회로층의 측면에 피복되고, 상기 회로층 내부의 틈새를 채우며, 상기 회로층의 일부 하부 표면을 노출시키고, 상기 LED칩(2101)의 두께를 TA로, 상기 제1 패키징층의 두께를TB로, 상기 회로층의 두께를 TC로 정의하고, TA, TB는 관계식: TB/TA ≥1를 만족시킨다.
상기 LED칩(2101)은 일반적인 크기의 LED칩(일반적으로 칩의 한 변의 크기가 200㎛를 초과하는 것을 의미함)일 수 있고, Mini LED칩(일반적으로 칩의 크기가 100 ~ 200㎛임을 의미함)일 수도 있거나, Micro LED칩(일반적으로 칩 크기가 100㎛를 초과하지 않는 것을 의미함)일 수도 있으며, 본 실시예는 Mini LED칩인 것이 바람직하다.
본 실시예에서, 상기 복수의 LED칩은 파장이 다른 복수 개의 LED칩을 포함하고, 바람직하게는, 예를 들면 적어도 3개의 LED칩은 각각 적색광(R), 녹색광(G), 청색광(B)을 방출하고, 또한 백색 광을 방출하는 LED칩(파장 변환층 포함)을 포함할 수 있고, 즉 RGBW조합을 형성하고, 이를 통해 디스플레이 화면의 밝기를 향상시킬 수 있으며, 실외 디스플레이에 매우 유리하다.
본 실시예에서, 상기 LED칩(2101)의 제2 표면 상에 한 쌍의 전극(2102)이 설치되고, 바람직하게는, LED칩(101)은 두꺼운 전극(2103)을 더 포함할 수 있고, 상기 두꺼운 전극은 전기 도금, 화학 도금 또는 인쇄 등 방식으로 형성될 수 있고, 재료는 Cu, CuW 또는 기타 전도성 금속 재료일 수 있다. 두꺼운 전극을 통해, 한편으로는LED칩의 측면과 제1 패키징층(2201)이 접촉하는 면적을 증가시켜, LED칩과 패키징층 사이의 접착력을 증가시킬 수 있고, 다른 한편으로는 두꺼운 전극(2103)과 제1 패키징층(2201)은 말뚝 구조를 형성하여, LED칩이 패키징층(120)에 더욱 잘 고정될 수 있도록 한다.
본 실시예에서, 회로층은 제1 서브 회로층(2301), 제2 서브 회로층(2302) 및 패드(2303)를 포함하고, 제1 서브 회로층(2301)은 상기 복수의 LED칩(2101)을 전기적 연결하기 위한 것으로 직렬 연결, 병렬 연결 또는 양자의 혼용일 수 있다. 제2 서브 회로층(2303)은 배선 구조를 단순화하기 위한 것으로, 전기 연결 단자의 수를 감소시키고, 패드(2303)는 상기 제2 서브 회로층(2302)과 연결된다.
상기 제1 패키징층(2121)과 제2 패키징층(2122)은 동일한 재질일 수도 있고, 상이한 재질일 수도 있다. 동일한 재질을 이용하면, 상기 두 층은 한 층으로 합쳐져, 구별하기 어렵다. 예를 들어 상기 LED패키징 부재를 디스플레이 장치에 사용하는 일부 실시예에서, 상기 제1, 제2 패키징층은 모두 착색제가 추가된 에폭시 수지 또는 실리카겔을 이용하고, 이때 패키징층은 한편으로 상기 LED칩(2101)을 고정, 밀폐하고, 다른 한편으로 각 LED칩(2101)의 광학 간섭을 억제할 수 있다.
본 실시예에서, 바람직하게는, 상기 LED칩의 두께(TA)는 40 ~ 100㎛이고, 상기 제1 패키지층의 두께(TB)는 120 ~ 200㎛이고, 상기 회로층의 두께(Tc)는 20 ~ 200㎛이고, 더욱 바람직하게는 상기 회로층의 두께(Tc)는 40 ~ 180㎛이고, 상기 TA, TB, TC는 관계식: 1.4≤(TB+TC)/TA≤10을 만족시킨다. 설명해야 할 점은, 상기 회로층의 층수는 적어도 2층일 수 있고, 또한 4층일 수도 있고, 예를 들면 각층의 두께는 30㎛이다.
본 실시예는 제1 패키징층을 이용하여 상기 LED칩을 고정시킨 후, 회로 연결을 형성한 다음, 제2 패키징층을 채워 패키지를 형성한다. 이 방식은 용접 와이어가 필요 없어, 신뢰성 및 콘트라스트비를 향상시킬 수 있다. LED칩은 솔더 페이스트로 용접할 필요가 없어, 솔더 페이스트로 용접한 칩의 용접 불량 및 2차 리플로우 솔더링 재용융 문제를 방지하고, 동시에 더 작고 더 얇은 패키징 크기를 구현하여, 더 높은 집적도를 달성할 수 있다.
도 15는 일부 실시예의 발광다이오드(LED) 패키징 부재의 측면 단면도이다. 도 14에 도시된 LED패키징 부재와의 차이점은, 본 실시예의 제1 패키징층은 제3 패키징층(2203)을 더 포함하고, 상기 제3 패키징층(2203)은 상기 LED칩(2101) 및 제2 패키징층의 상방에 피복되고, 이로써 LED칩의 노출을 방지할 수 있고, 상기 패키징층은 예를 들면 실리카겔, 수지 등 투명층으로부터 선택할 수 있고, 경면 반사를 감소시킬 수 있어, 난반사를 향상시켜, 패키지 구조 표면의 색상이 불균일한 상황을 개선하는데 유리하다. 또한, 본 실시예에서 바람직하게는 LED칩(2101)은 Micro LED을 이용하고, 바람직하게는 상기 LED칩의 두께(TA)는 5 ~ 10㎛이고, 상기 제1 패키징층의 두께(TB)는 80 ~ 100㎛이고, 상기 회로층의 두께(TC)는 20 ~ 200㎛이고, 더욱 바람직하게는 상기 회로층의 두께(TC)는 40 ~ 180㎛이고, 상기 TA, TB 및 TC는 관계식: 10≤(TB+TC)/TA≤60을 만족시키고, 이를 통해 회로층의 너무 두꺼워 응력이 과대해지고, 열 저항이 너무 커지는 것을 방지할 수 있어, 패키징 구조의 강도를 보장함과 동시에 패키징 구조체의 전체 두께를 얇게 하여, 최종적으로 응용 제품을 더욱 박형화한다.
도 16은 일부 실시예의 발광다이오드(LED) 패키징 부재의 측면 단면도를 도시하였다. 도 15에 도시된 LED패키징 부재와의 차이점은, 본 실시예의 제2 패키징층은 제4 패키징층(2204)을 더 포함하고, 상기 제4 패키징층(2204)은 상기 패드(2303) 사이의 틈새를 채우기 위한 것이며, 재질은 절연층 또는 에폭시 수지 또는 솔더 마스크 잉크 또는 이들의 임의의 조합 등에서 선택될 수 있다. 설명해야 할 점은, 상기 패드(2303) 사이에 제4 패키징층이 채워지면, 패드는 회로층의 조성부분으로 간주할 수도 있다. 즉, 상기 회로층의 두께(TC)는 제1 서브 회로층(2301), 제2 서브 회로층(2302) 및 패드(2303)를 포함하는 전체 두께이다.
상술한 설명은, 참조 도면의 실시예에 따라, 본 발명을 구체적으로 설명하였으나, 상기 실시예는 설명을 위한 본 발명의 바람직한 예시일 뿐, 본 발명이 상기 실시예에만 제한된다고 이해해서는 안되며, 본 발명은 본 발명의 기술 방안 및 그 등가 개념으로 이해되어야 한다.

Claims (47)

  1. 발광다이오드 패키징 부재에 있어서,
    서로 이격된 복수의 LED칩, 회로층, 제1 패키징층, 제2 패키징층을 포함하며,
    상기 LED칩은 상대적인 제1 표면, 제2 표면 및 제1 표면과 제2 표면 사이의 측면을 포함하고, 상기 제1 표면은 출광면이며；
    상기 회로층은 상기 LED칩의 제2 표면의 아래에 형성되고, 상대적인 상부 표면, 하부 표면 및 상부 표면과 하부 표면 사이의 측면을 구비하고, 상기 상부 표면은 상기 LED칩의 전극과 연결되며,
    상기 제1 패키징층은 상기 LED칩의 측면, 제2 표면에 피복되며,
    상기 제2 패키징층은 상기 회로층의 측면에 피복되고, 상기 회로층 내부의 틈새를 채우며,
    상기 LED칩의 두께를 TA로, 상기 제1 패키징층의 두께를 TA로, 상기 제1 패키징층의 두께를TB로, 상기 회로층의 두께를 TC로 정의하고, TA, TB는 관계식: TB/TA ≥1를 만족시키는, 발광다이오드 패키징 부재.
  2. 제1항에 있어서,
    상기 LED칩의 두께(TA)는 40 ~ 100㎛이고, 상기 제1 패키징층의 두께(TB)는 120 ~ 200㎛이며, 상기 회로층의 두께(TC)는 20 ~ 200㎛인, 발광다이오드 패키징 부재.
  3. 제2항에 있어서,
    상기 TA, TB 및 TC는 관계식: (TB+TC)/TA ≤10을 만족시키는, 발광다이오드 패키징 부재.
  4. 제2항에 있어서,
    상기 TA, TB 및 TC는 관계식: (TB+TC)/TA ≥1.4을 만족시키는, 발광다이오드 패키징 부재.
  5. 제1항에 있어서,
    상기 LED칩의 두께(TA)는 5 ~ 10㎛이고, 상기 제1 패키지층의 두께(TB)는 80 ~ 100㎛이며, 상기 회로층의 두께(TC)는 20 ~ 200㎛인, 발광다이오드 패키징 부재.
  6. 제5항에 있어서,
    상기 TA, TB 및 TC는 관계식: (TB+TC)/TA≥10을 만족시키는, 발광다이오드 패키징 부재.
  7. 제5항에 있어서,
    상기 TA, TB 및 TC는 관계식: (TB+TC)/TA≤60을 만족시키는, 발광다이오드 패키징 부재.
  8. 제1항에 있어서,
    상기 제1 패키징층은 제3 패키징층을 더 포함하는, 발광다이오드 패키징 부재.
  9. 제1항에 있어서,
    상기 제2 패키징층은 제4 패키징층을 더 포함하는, 발광다이오드 패키징 부재.
  10. 제1항에 있어서,
    상기 제1 패키징층과 제2 패키징층의 재질은 동일한, 발광다이오드 패키징 부재.
  11. 제1항에 있어서,
    상기 LED칩은 Mini LED칩 또는 Micro LED칩인, 발광다이오드 패키징 부재.
  12. 제1항에 있어서,
    상기 복수의 LED칩은 파장이 다른 복수의 LED칩을 포함하는, 발광다이오드 패키징 부재.
  13. 제1항에 있어서,
    상기 LED칩의 제2 표면에 한 쌍의 전극이 설치되어 있는, 발광다이오드 패키징 부재.
  14. 제1항에 있어서,
    상기 제1 패키징층은 상대적인 제1 표면 및 제2 표면을 구비하고, 상기 제1 표면은 상기 복수의 LED칩의 제1 표면과 동일면 측에 위치하고, 상기 복수의 LED칩 중 적어도 2개의 LED칩은 광 방사 대역이 다르며, 상기 적어도 2개의 LED칩의 제1 표면의 수평 높이 차이는 0㎛보다 크고 10㎛ 이하이며, 상기 패키징층의 제1 표면 및 LED칩의 제1 표면측에는 투광층이 더 피복되어 있고, 상기 패키징층은 흡광 성분을 포함하는, 발광다이오드 패키징 부재.
  15. 제1항 또는 제14항에 있어서,
    상기 제1 패키징층은 흡광 성분을 포함하는, 발광다이오드 패키징 부재.
  16. 제1항 또는 제14항에 있어서,
    상기 제1 패키징층의 투광율은 제2 패키징층의 투광율보다 높지 않은, 발광다이오드 패키징 부재.
  17. 제1항 또는 제14항에 있어서,
    상기 회로층은 용접층을 포함하지 않거나 또는 회로층과 LED칩 사이에 용접층을 구비하지 않는, 발광다이오드 패키징 부재.
  18. 제1항 또는 제14항에 있어서,
    상기 각 LED칩은 투명 기판을 포함하고, 투명 기판은 상대적인 제1 표면측 및 제2 표면측을 포함하며, 투명 기판의 제1 표면측은 LED칩의 출광면이고, 투명 기판의 제2 표면측은 발광반도체 적층, 발광반도체 적층의 제1 반도체층, 발광층 및 제2 반도체층을 포함하고, 상기 LED칩은 2개의 전극을 더 포함하고, 2개의 전극은 발광반도체 적층의 동일한 측에 위치하는, 발광다이오드 패키징 부재.
  19. 제1항 또는 제14항에 있어서,
    상기 적어도 2개의 LED칩의 제1 표면의 수평 높이 차이는 0보다 크고 5㎛보다 작은, 발광다이오드 패키징 부재.
  20. 제1항 또는 제14항에 있어서,
    상기 복수의 칩은 RGB 3개 칩인, 발광다이오드 패키징 부재.
  21. 제20항에 있어서,
    패키징층의 제2 표면을 기준으로, 청색광 칩의 출광면의 높이는 다른 칩의 출광면의 높이보다 낮은, 발광다이오드 패키징 부재.
  22. 제20항에 있어서,
    패키징층의 제2 표면을 기준으로, 적색광 칩의 출광면의 높이는 다른 칩의 출광면의 높이보다 낮은, 발광다이오드 패키징 부재.
  23. 제14항에 있어서,
    상기 투광층은 광 산란 재료를 포함하는, 발광다이오드 패키징 부재.
  24. 제14항에 있어서,
    상기 투광층의 투광도는 40% ~ 80%인, 발광다이오드 패키징 부재.
  25. 제14항에 있어서,
    상기 투광층의 투광도는 80% 이상인, 발광다이오드 패키징 부재.
  26. 제14항에 있어서,
    상기 투광층의 두께는 5 ~ 20㎛인, 발광다이오드 패키징 부재.
  27. 제1항 또는 제14항에 있어서,
    상기 패키징 부재의 전체 두께는 100 ~ 500㎛인, 발광다이오드 패키징 부재.
  28. 제1항 또는 제14항에 있어서,
    상기 제2 패키징층의 표면에 형성되고, 상기 회로층의 제2 표면과 연결되는 적어도 2개의 패드를 더 포함하는, 발광다이오드 패키징 부재.
  29. 서로 이격된 복수의 LED, 회로층, 제1 패키징층, 제2 패키징층을 포함하며,
    각 LED칩은 상대적인 제1 표면과 제2 표면 및 측면을 포함하고, 복수의 LED칩의 제1 표면은 동일한 측에서 출광면이되고, 상기 제2 표면에 한쌍의 전극이 설치되어 있으며,
    상기 회로층은 LED칩의 제2 표면측에 위치하고, 상대적인 제1 표면과 제2 표면 및 측면을 포함하고, 회로층의 제1 표면은 상기 복수의 LED칩의 한 쌍의 전극과 연결되며,
    상기 패키징층은 상기 복수의 LED칩의 측면과 회로층의 측면에 피복되고 상기 복수의 LED칩 측면 사이의 틈새 및 회로층 측면 사이의 틈새를 채우며, 패키징층은 상대적인 제1 표면 및 제2 표면을 구비하고, 패키징층의 제1 표면은 상기 복수의 LED칩의 제1 표면과 동일면 측에 위치하고, 패키징층의 제2 표면은 회로층의 제2 표면과 동일면 측에 위치하는 발광다이오드 패키징 부재에 있어서,
    상기 복수의 LED칩 중 적어도 2개의 LED칩은 광 방사 대역이 다르며, 상기 적어도 2개의 LED칩의 제1 표면의 수평 높이 차이는 0㎛보다 크고 10㎛ 이하이며, 상기 패키징층의 제1 표면 및 LED칩의 제1 표면측에는 투광층이 더 피복되어 있는, 발광다이오드 패키징 부재.
  30. 제29항에 있어서,
    상기 패키징층은 흡광 성분을 포함하는, 발광다이오드 패키징 부재.
  31. 제29항에 있어서,
    상기 패키징층은 적어도 두 층이며, 적어도 복수의 칩의 측면 사이의 패키징층은 흡광 성분이 있는, 발광다이오드 패키징 부재.
  32. 제29항에 있어서,
    상기 패키징층은 적어도 두 층이며, 적어도 복수의 칩의 측면 사이의 패키징층의 투광율은 다른 층보다 높지 않은, 발광다이오드 패키징 부재.
  33. 제29항에 있어서,
    상기 패키징층은 다층이며, 회로층에 피복되는 패키징층의 투광성은 칩에 피복되는 패키징층보다 높은, 발광다이오드 패키징 부재.
  34. 제29항에 있어서,
    상기 회로층은 용접층을 포함하지 않거나 또는 회로층과 LED칩 사이에 용접층을 구비하지 않는, 발광다이오드 패키징 부재.
  35. 제29항에 있어서,
    상기 각 하나의 LED칩은 투명 기판을 포함하고, 투명 기판은 상대적인 제1 표면측 및 제2 표면측을 포함하며, 투명 기판의 제1 표면측은 LED칩의 출광면이고, 투명 기판의 제2 표면측은 발광반도체 적층, 발광반도체 적층의 제1 반도체층, 발광층 및 제2 반도체층을 포함하며, 상기 LED칩은 2개의 전극을 더 포함하고, 2개의 전극은 발광반도체 적층의 동일한 측에 위치하는, 발광다이오드 패키징 부재.
  36. 제29항에 있어서,
    상기 적어도 2개의 LED칩의 제1 표면의 수평 높이 차이는 0보다 크고 5㎛보다 작은, 발광다이오드 패키징 부재.
  37. 제29항에 있어서,
    상기 복수의 칩은 RGB 3개 칩인, 발광다이오드 패키징 부재.
  38. 제37항에 있어서,
    패키징층의 제2 표면을 기준으로, 청색광 칩의 출광면의 높이는 다른 칩의 출광면의 높이보다 낮은, 발광다이오드 패키징 부재.
  39. 제37항에 있어서,
    패키징층의 제2 표면을 기준으로, 적색광 칩의 출광면의 높이는 다른 칩의 출광면의 높이보다 낮은, 발광다이오드 패키징 부재.
  40. 제29항에 있어서,
    상기 투광층은 광 산란 재료를 포함하는, 발광다이오드 패키징 부재.
  41. 제29항에 있어서,
    상기 투광층의 투광도는 40% ~ 80%인, 발광다이오드 패키징 부재.
  42. 제29항에 있어서,
    상기 투광층의 투광도는 80% 이상인, 발광다이오드 패키징 부재.
  43. 제29항에 있어서,
    상기 패키징 부재의 전체 두께는 100 ~ 500㎛인, 발광다이오드 패키징 부재.
  44. 제29항에 있어서,
    상기 투광층의 두께는 5 ~ 20㎛인, 발광다이오드 패키징 부재.
  45. 제29항에 있어서,
    패키징층의 제2 표면에 형성되고, 상기 회로층의 제2 표면과 연결되는 적어도 2개의 패드를 더 포함하는, 발광다이오드 패키징 부재.
  46. 제29항에 있어서,
    패키징층의 제2 표면은 회로층의 제2 표면과 가지런한, 발광다이오드 패키징 부재.
  47. 제1항 내지 제46항 중 어느 한 항에 따른 발광다이오드 패키징 부재를 사용한 디스플레이 장치.
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