KR20210128115A - 디커플링 캐패시터를 포함하는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 및 상기 기판 상에 배치되는 반도체 칩을 포함하고, 상기 기판은, 상기 반도체 칩과 대향하는 상면을 포함하는 베이스층; 상기 베이스층의 상기 상면 상에 배치되고 상기 반도체 칩으로 그라운드 전압을 전달하기 위한 상부 그라운드 전극판; 및 상기 상부 그라운드 전극판 내에 배치되고, 측면이 상기 상부 그라운드 전극판에 의해 둘러싸이면서 상기 상부 그라운드 전극판과 절연 물질을 사이에 두고 이격되는 더미 파워 패턴을 포함하고, 상기 상부 그라운드 전극판에서 상기 반도체 칩으로의 그라운드 전압 전달 경로는, 상기 더미 파워 패턴과 이격될 수 있다.

Description

디커플링 캐패시터를 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING DECOUPLING CAPACITOR}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 디커플링 캐패시터를 포함하는 반도체 패키지에 관한 것이다.
최근 반도체 장치의 고속 동작 및 고용량 데이터 처리에 관한 요구가 증가하고 있다. 이를 위하여는 반도체 장치에 동시에 전달되는 신호의 수나 신호 전달 속도가 증가할 것이 요구된다.
그런데 반도체 장치가 고속으로 동작할수록 또한 동시에 전달되는 신호의 수가 많을수록 파워/그라운드 잡음(power/ground noise)이 증가하는 문제가 있다. 이러한 문제 해결을 디커플링 캐패시터를 추가함으로써 파워/그라운드 공급을 안정화시키는 방법이 현재 널리 이용되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 반도체 패키지의 기판 내에 수직 및 수평 방향으로 디커플링 캐패시터를 구현함으로써 전원 공급을 원활하게 하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 기판; 및 상기 기판 상에 배치되는 반도체 칩을 포함하고, 상기 기판은, 상기 반도체 칩과 대향하는 상면을 포함하는 베이스층; 상기 베이스층의 상기 상면 상에 배치되고 상기 반도체 칩으로 그라운드 전압을 전달하기 위한 상부 그라운드 전극판; 및 상기 상부 그라운드 전극판 내에 배치되고, 측면이 상기 상부 그라운드 전극판에 의해 둘러싸이면서 상기 상부 그라운드 전극판과 절연 물질을 사이에 두고 이격되는 더미 파워 패턴을 포함하고, 상기 상부 그라운드 전극판에서 상기 반도체 칩으로의 그라운드 전압 전달 경로는, 상기 더미 파워 패턴과 이격될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 기판; 및 상기 기판 상에 배치되는 반도체 칩을 포함하고, 상기 기판은, 상기 반도체 칩과 대향하는 상면을 포함하는 베이스층; 상기 베이스층의 상기 상면 상에 배치되고 상기 반도체 칩으로 파워 전압을 전달하기 위한 상부 파워 전극판; 및 상기 상부 파워 전극판 내에 배치되고, 측면이 상기 상부 파워 전극판에 의해 둘러싸이면서 상기 상부 파워 전극판과 절연 물질을 사이에 두고 이격되는 더미 그라운드 패턴을 포함하고, 상기 상부 파워 전극판에서 상기 반도체 칩으로의 파워 전압 전달 경로는, 상기 더미 그라운드 패턴과 이격될 수 있다.
본 발명의 실시예들에 의하면, 반도체 패키지의 기판 내에 수직 및 수평 방향으로 디커플링 캐패시터를 구현함으로써 전원 공급을 원활하게 할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지의 기판 중 상부 배선층 및 하부 배선층 각각을 설명하기 위한 평면도이고, 도 1c는 본 발명의 일 실시예에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 평면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 더미 파워 패턴 및 그라운드 전극판의 형상을 설명하기 위한 평면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
이하, 도 1a 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지의 기판 중 상부 배선층 및 하부 배선층 각각을 설명하기 위한 평면도이고, 도 1c는 본 발명의 일 실시예에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 평면도이다. 참고로, 설명의 편의상 도 1a에는 반도체 칩도 함께 표기되었다. 또한, 도 1a 및 도 1b에는 상부 배선층과 하부 배선층 사이의 비아도 함께 도시되었다. 도 1c는 반도체 칩의 하면을 보여주는 평면도이다. 도 2 내지 도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1a 및 도 1b의 A-A' 선을 기준으로 하여 도시된 단면도이고, 도 3은 도 1a 및 도 1b의 B-B' 선을 기준으로 하여 도시된 단면도이고, 도 4는 도 1a 및 도 1b의 C-C' 선을 기준으로 하여 도시된 단면도이고, 도 5는 도 1a 및 도 1b의 D-D' 선을 기준으로 하여 도시된 단면도이고, 도 6은 도 1a 및 도 1b의 E-E' 선을 기준으로 하여 도시된 단면도이다. A-A' 선 및 B-B' 선과 평행한 방향을 제1 방향이라 하고, C-C' 선 및 D-D' 선과 평행하고 제1 방향과 수직한 방향을 제2 방향이라 하기로 한다. 필요에 따라, 전체 도면 또는 일부 도면을 참조하면서 설명을 진행하기로 한다.
먼저, 도 2 내지 도 6을 참조하면, 본 실시예의 반도체 패키지는, 기판(100), 및 기판(100) 상에 배치되는 반도체 칩(200)을 포함할 수 있다.
여기서, 기판(100)은 반도체 칩(200)과 후술하는 외부 접속 단자(도 3의 300 참조) 사이의 전기적 신호 전달을 위하여 회로 및/또는 배선 구조를 가질 수 있다. 일례로서, 기판(100)은 인쇄 회로 기판(Printed Circuit Board: PCB)일 수 있다.
반도체 칩(200)은 기판(100) 상에서 기판(100)의 일부와 중첩할 수 있다. 본 실시예에서, 도 1a 및 도 1c를 함께 참조하면, 반도체 칩(200)은 제2 방향으로 배열되는 제1 영역(200A) 및 제2 영역(200B)을 포함할 수 있다. 제1 영역(200A)은 후술하는 상부 그라운드 전극판(120A)과 중첩하는 영역이고, 제2 영역(200B)은 후술하는 상부 파워 전극판(120B)과 중첩하는 영역일 수 있다.
또한, 반도체 칩(200)은 기판(100)으로부터 다양한 전원 또는 신호를 전달받고 그에 따라 다양한 동작을 수행할 수 있다. 이를 위하여, 도 1c를 함께 참조하면, 반도체 칩(200)은 기판(100)과 접속하여 기판(100)으로부터 전원 또는 신호를 전달받기 위한 복수의 접속 단자(210)를 포함할 수 있다. 일례로서, 접속 단자(210)는 기판(100)과 대향하는 반도체 칩(200)의 하면 상에 형성된 도전성 범프일 수 있다. 접속 단자(210)는 제1 영역(200A)에 배치되는 제1 접속 단자(210A) 및 제2 영역(200B)에 배치되는 제2 접속 단자(210B)를 포함할 수 있다. 일례로서, 제1 접속 단자(210A)와 제2 접속 단자(210B)의 개수는 동일할 수 있다. 또한, 일례로서, 제1 접속 단자(210A)는 제1 방향을 따라 일렬로 배열될 수 있고, 제2 접속 단자(210B)는 제1 방향을 따라 일렬로 배열될 수 있다. 그러나, 제1 영역(200A) 및 제2 영역(200B)에서 접속 단자(210)의 형상이나 배열, 개수 등은 다양하게 변형될 수 있다. 제1 접속 단자(210A)는 파워 전압이 인가되는 제1 파워 단자(212A), 신호가 인가되는 제1 신호 단자(213A) 및 그라운드 전압이 인가되는 제1 그라운드 단자(214A)를 포함할 수 있다. 또한, 제2 접속 단자(210B)는 파워 전압이 인가되는 제2 파워 단자(212B), 신호가 인가되는 제2 신호 단자(213B) 및 그라운드 전압이 인가되는 제2 그라운드 단자(214B)를 포함할 수 있다.
이와 같은 반도체 칩(200)은 NAND 플래시, PRAM(Phase-change random-access memory), MRAM(Magnetoresistive random-access memory) 등과 같은 비휘발성 메모리, DRAM(Dynamic random-access memory), SRAM(Static random-access memory) 등과 같은 휘발성 메모리를 포함하는 메모리 칩일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 반도체 칩(200)은, 다양한 능동 소자, 수동 소자, 로직 회로 등을 포함할 수 있다.
기판(100)은 반도체 칩(200)으로 파워 전압, 그라운드 전압 및 신호를 전달하기 위한 배선 구조를 가질 수 있다. 일례로서, 기판(100)은 베이스층(110), 베이스층(110)의 상면(111) 상에 형성되는 상부 배선층(L1) 및 상부 절연층(140), 및 베이스층(110)의 하면(112) 상에 형성되는 하부 배선층(L2) 및 하부 절연층(150)을 포함할 수 있다.
베이스층(110)은 반도체 칩(200)과 마주하는 상면(111), 상면(111)과 반대편에 위치하는 하면(112), 및 상면(111)과 하면(112)을 잇는 측면을 포함하는 평판 형상을 가질 수 있다. 베이스층(110)은 기판(100)의 몸체 또는 코어(core)를 형성할 수 있고, 에폭시 수지, 폴리이미드 등의 절연 물질을 포함할 수 있다.
상부 배선층(L1)은 베이스층(110)의 상면(111) 상에 형성될 수 있다. 상부 배선층(L1)은 다양한 형태를 가지며 다양한 전원 또는 신호를 인가받는 복수의 도전 패턴을 포함할 수 있다. 이 도전 패턴은, 금속, 금속 질화물 등 다양한 도전 물질을 포함할 수 있다. 일례로서, 도 1a를 함께 참조하면, 상부 배선층(L1)은, 서로 이격하면서 인접하여 형성되는 상부 그라운드 전극판(120A) 및 상부 파워 전극판(120B)을 포함할 수 있다. 특히, 상부 그라운드 전극판(120A)은 제2 방향에서 일측 예컨대, 좌측에 배치되고, 상부 파워 전극판(120B)은 제2 방향에서 타측 예컨대, 우측에 배치될 수 있다.
상부 그라운드 전극판(120A)은 반도체 칩(200)으로 그라운드 전압을 전달하기 위한 것으로서, 평판 형상을 가질 수 있다. 특히, 도 1a 및 도 1c를 함께 참조하면, 상부 그라운드 전극판(120A)은 반도체 칩(200)의 제1 영역(200A)과 중첩하여 제1 그라운드 단자(214A)와 접속할 수 있다. 설명의 편의를 위하여 상부 그라운드 전극판(120A)과 제1 그라운드 단자(214A) 사이의 접속에 대하여는 제1 상부 파워 패턴(122A) 및 제1 상부 신호 패턴(123A)을 설명한 후에 설명하기로 한다.
도 1a 및 도 1c와 함께, 특히, 도 5를 참조하면, 상부 그라운드 전극판(120A) 내에는 제1 상부 파워 패턴(122A)이 형성될 수 있다.
제1 상부 파워 패턴(122A)은 반도체 칩(200)으로 파워 전압을 전달하기 위한 것이다. 특히, 제1 상부 파워 패턴(122A)은 반도체 칩(200)의 제1 영역(200A)과 중첩하여 제1 파워 단자(212A)와 접속할 수 있다. 상부 그라운드 전극판(120A) 내에 제1 상부 파워 패턴(122A)을 형성하는 이유는, 제1 파워 단자(212A)가 상부 그라운드 전극판(120A)과 중첩하는 반도체 칩(200)의 제1 영역(200A)에 배치되기 때문이다. 만약, 상부 그라운드 전극판(120A) 내에 제1 상부 파워 패턴(122A)이 부존재한다면, 상부 파워 전극판(120B)으로부터 이와 중첩하지 않는 제1 파워 단자(212A)로 파워 공급 경로가 형성되어야 하기 때문에, 경로의 길이가 길고 경로 형성이 어려운 문제가 발생할 수 있다.
제1 상부 파워 패턴(122A)은 평면상 섬(island) 형상을 가질 수 있다. 여기서, 섬 형상이란, 다른 구성요소와 연결되지 않은 고립된 형상을 의미할 수 있다. 제1 상부 파워 패턴(122A)은 측면이 상부 그라운드 전극판(120A)에 의하여 둘러싸이면서 상부 그라운드 전극판(120A)과 이격된 상태일 수 있다. 제1 상부 파워 패턴(122A)과 상부 그라운드 전극판(120A)은 서로 절연되어야 하므로, 제1 상부 파워 패턴(122A)과 상부 그라운드 전극판(120A) 사이의 이격 공간은 상부 절연층(140)으로 매립될 수 있다.
제1 상부 파워 패턴(122A)의 하면은 후술하는 제1 파워 비아(162A)와 접속할 수 있고, 제1 상부 파워 패턴(122A)의 상면은 제1 파워 단자(212A)와 접속할 수 있다. 특히, 제1 상부 파워 패턴(122A)과 제1 파워 단자(212A)의 접속을 위하여, 제1 상부 파워 패턴(122A)의 상면 일부는 상부 절연층(140) 내에 형성된 개구에 의하여 노출될 수 있다. 개구에 의해 노출된 제1 상부 파워 패턴(122A)의 상면 일부를 이하, 제1 상부 파워 패드(122A-P)라 하기로 한다. 제1 파워 단자(212A)는 상부 절연층(140) 내의 개구를 통하여 제1 상부 파워 패드(122-P)와 접촉할 수 있다. 제1 상부 파워 패턴(122A)은 평면상 제2 방향으로 길이가 길고 제1 방향으로 길이가 짧은 바(bar) 형상을 가질 수 있다. 특히, 도 1a의 평면도에 도시된 바와 같이, 제2 방향으로 연장하고 상대적으로 좁은 폭을 갖는 라인부, 및 라인부의 양단에 위치하면서 라인부보다 큰 폭을 갖는 단부를 포함할 수 있다. 이러한 경우, 라인부 양단의 단부 중 하나, 예컨대, 좌측 단부는 제1 파워 비아(162A)와 중첩 및/또는 접속하고, 라인부 양단의 단부 중 다른 하나, 예컨대, 우측 단부는 제1 파워 단자(212A)와 중첩 및/또는 접속할 수 있다.
또한, 도 1a 및 도 1c와 함께, 특히, 도 4를 참조하면, 상부 그라운드 전극판(120A) 내에는 제1 상부 신호 패턴(123A)이 형성될 수 있다.
제1 상부 신호 패턴(123A)은 반도체 칩(200)으로 신호를 전달하기 위한 것이다. 특히, 제1 상부 신호 패턴(123A)은 반도체 칩(200)의 제1 영역(200A)과 중첩하여 제1 신호 단자(213A)와 접속할 수 있다. 상부 그라운드 전극판(120A) 내에 제1 상부 신호 패턴(123A)을 형성하는 이유는, 제 신호 단자(213A)가 상부 그라운드 전극판(120A)과 중첩하는 반도체 칩(200)의 제1 영역(200A)에 배치되기 때문이다. 만약, 상부 그라운드 전극판(120A) 내에 제1 상부 신호 패턴(123A)이 부존재한다면, 다른 곳을 경유하여 신호 전달 경로가 형성되어야 하기 때문에, 경로의 길이가 길고 경로 형성이 어려운 문제가 발생할 수 있다.
제1 상부 신호 패턴(123A)은 제1 상부 파워 패턴(122A)과 동일 또는 유사한 형상을 가질 수 있다. 제1 상부 신호 패턴(123A)은 섬 형상을 가질 수 있고, 측면이 상부 그라운드 전극판(120A)에 의하여 둘러싸일 수 있다. 단, 제1 상부 신호 패턴(123A)과 상부 그라운드 전극판(120A)은 서로 절연되어야 하므로, 제1 상부 신호 패턴(123A)과 상부 그라운드 전극판(120A)은 서로 이격될 수 있고, 이 간격은 상부 절연층(140)으로 매립될 수 있다.
제1 상부 신호 패턴(123A)의 하면은 후술하는 제1 신호 비아(163A)와 접속할 수 있고, 제1 상부 신호 패턴(123A)의 상면은 제1 신호 단자(213A)와 접속할 수 있다. 특히, 제1 상부 신호 패턴(123A)과 제1 신호 단자(213A)의 접속을 위하여, 제1 상부 파워 패턴(123A)의 상면 일부는 상부 절연층(140) 내에 형성된 개구에 의하여 노출될 수 있다. 개구에 의해 노출된 제1 상부 신호 패턴(123A)의 상면 일부를 이하, 제1 상부 신호 패드(123A-P)라 하기로 한다. 제1 신호 단자(213A)는 상부 절연층(140) 내의 개구를 통하여 제1 상부 신호 패드(123-P)와 접촉할 수 있다. 제1 상부 신호 패턴(123A)은 평면상 제2 방향으로 길이가 길고 제1 방향으로 길이가 짧은 바 형상을 가질 수 있다. 특히, 도 1a의 평면도에 도시된 바와 같이, 제2 방향으로 연장하고 상대적으로 좁은 폭을 갖는 라인부, 및 라인부의 양단에 위치하면서 라인부보다 큰 폭을 갖는 단부를 포함할 수 있다 이러한 경우, 라인부 양단의 단부 중 하나, 예컨대, 좌측 단부는 제1 신호 비아(163A)와 중첩 및/또는 접속하고, 라인부 양단의 단부 중 다른 하나, 예컨대, 우측 단부는 제1 신호 단자(213A)와 중첩 및/또는 접속할 수 있다.
한편, 도 1a 및 도 1c와 함께, 특히, 도 6을 참조하면, 상부 그라운드 전극판(120A)이 제1 그라운드 단자(214A)와 중첩하므로, 상부 그라운드 전극판(120A) 내에 별도의 그라운드 패턴이 형성될 필요는 없다. 다만, 상부 그라운드 전극판(120A)과 제1 그라운드 단자(214A)와의 접속을 위하여 상부 그라운드 전극판(120A)의 상면 일부는 상부 절연층(140) 내에 형성된 개구에 의하여 노출될 수 있다. 개구에 의해 노출된 상부 그라운드 전극판(120A)의 상면 일부를 이하, 제1 상부 그라운드 패드(124A-P)라 하기로 한다. 상부 그라운드 전극판(120A)의 하면은 후술하는 제1 그라운드 비아(164A)와 접속할 수 있다. 설명의 편의를 위하여, 제1 상부 그라운드 패드(124A-P) 및 제1 그라운드 비아(164A)와 동시에 중첩하는 섬 형상의 가상 영역을 실선으로 표기하고 제1 상부 그라운드 패턴(124A)이라 하기로 한다. 제1 상부 그라운드 패턴(124A)은 상부 그라운드 전극판(120A)의 일부로서, 제1 상부 파워 패턴(122A) 및/또는 제1 상부 신호 패턴(123A)과 동일한 형상으로 도시하였다.
이상으로 설명한 제1 상부 파워 패턴(122A), 제1 상부 신호 패턴(123A) 및 제1 상부 그라운드 패턴(124A)은, 도 1a에 도시된 바와 같이, 반도체 칩(200)의 제1 영역(200A)과 중첩하면서, 제1 방향을 따라 일렬로 배열될 수 있다. 제1 상부 파워 패턴(122A), 제1 상부 신호 패턴(123A) 및 제1 상부 그라운드 패턴(124A)의 제2 방향에서의 양 단부는 서로 정렬될 수 있다. 그에 따라, 제1 상부 파워 패드(122A-P), 제1 상부 신호 패드(123A-P) 및 제1 상부 그라운드 패드(124A-P)는 제1 방향을 따라 일렬로 배열되어 도 1c에 도시된 반도체 칩(200)의 제1 파워 단자(212A), 제1 신호 단자(213A) 및 제1 그라운드 단자(214A)와 각각 접속할 수 있다. 일례로서, 제1 파워 비아(162A), 제1 신호 비아(163A) 및 제1 그라운드 비아(164A)는 제1 방향을 따라 일렬로 배열될 수 있다.
한편, 도 1a와 함께, 특히, 도 2, 도 4, 도 5 및 도 6을 참조하면, 상부 그라운드 전극판(120A) 내에는 더미 파워 패턴(121A)이 더 형성될 수 있다. 더미 파워 패턴(121A)은 파워를 공급하는 부분 예컨대, 후술하는 하부 파워 패턴(135A)과 전기적으로 연결될 수 있다. 더미 파워 패턴(121A)은 반도체 칩(200)으로 파워 전압을 전달하기 위한 것이 아니라 상부 그라운드 전극판(120A)과 함께 디커플링 캐패시터를 구현하기 위한 것일 수 있다. 이 때문에, 통상적인 파워 전압 전달 기능을 하는 파워 전극판 및/또는 파워 패턴과의 구별을 위하여, 더미 파워 패턴(121A)으로 칭하였다. 더미 파워 패턴(121A)의 하면은 더미 파워 비아(161A)와 접속할 수 있다. 더미 파워 패턴(121A)의 상면은 상부 절연층(140)에 의해 덮일 수 있다.
더미 파워 패턴(121A)은 섬 형상을 가질 수 있고, 측면이 상부 그라운드 전극판(120A)에 의하여 둘러싸일 수 있다. 단, 더미 파워 패턴(121A)과 상부 그라운드 전극판(120A)은 서로 절연되어야 하므로, 더미 파워 패턴(121A)과 상부 그라운드 전극판(120A)은 소정 간격 이격될 수 있고, 이 간격은 상부 절연층(140)으로 매립될 수 있다. 더미 파워 패턴(121A), 상부 그라운드 전극판(120A) 및 그 사이의 상부 절연층(140)이 디커플링 캐패시터를 형성할 수 있다. 더미 파워 패턴(121A)은 제2 방향으로의 길이가 상대적으로 길고 제1 방향으로의 길이가 상대적으로 짧은 바 형상을 가질 수 있다. 이는, 더미 파워 패턴(121A)의 측면 면적을 증가시켜 디커플링 캐패시터의 캐패시턴스를 향상시키기 위함이다. 특히, 도 1a의 평면도에 도시된 바와 같이, 더미 파워 패턴(121A)은 제2 방향으로 연장하고 상대적으로 좁은 폭을 갖는 라인부, 및 라인부의 양단에 위치하면서 라인부보다 큰 폭을 갖는 단부를 포함할 수 있다. 이러한 경우, 더미 파워 패턴(121A)의 양 단부는 두 개의 더미 파워 비아(161A)와 각각 중첩 및/또는 접속할 수 있다. 일례로서, 두 개의 더미 파워 비아(161A) 중 어느 하나는 생략될 수 있다.
본 실시예에서는 복수의 더미 파워 패턴(121A)이 서로 이격하여 배치됨으로써 디커플링 캐패시터의 캐패시턴스가 더 증가할 수 있다. 나아가, 복수의 더미 파워 패턴(121A)은 제1 방향으로 배열될 수 있고, 서로 정렬될 수 있다. 이는, 더미 파워 패턴(121A)의 개수를 늘려 디커플링 캐패시터의 캐패시턴스를 향상시키면서도 복수의 더미 파워 패턴(121A)이 형성되는 영역의 면적을 감소시키기 위함이다.
더미 파워 패턴(121A)은, 상부 그라운드 전극판(120A) 중 제1 상부 파워 패턴(122A), 제1 상부 신호 패턴(123A) 및 제1 상부 그라운드 패턴(124A)이 형성되는 영역 외의 영역에 형성될 수 있다. 이는 더미 파워 패턴(124A)이, 제1 상부 파워 패턴(122A)을 통하는 파워 전압 전달 경로, 제1 상부 신호 패턴(123A)을 통하는 신호 전달 경로 및 제1 상부 그라운드 패턴(124A)을 통하는 그라운드 전압 전달 경로를 회피하게 하기 위함이다. 더미 파워 패턴(124A)이 파워 전압 전달 경로, 신호 전달 경로 또는 그라운드 전압 전달 경로 내에 위치하면, 파워 전압, 신호 또는 그라운드 전압의 전달을 방해할 수 있다. 일례로서, 더미 파워 패턴(121A)은 상부 그라운드 전극판(120A) 중 반도체 칩(200)과 중첩하지 않는 영역에 배치될 수 있다.
다시, 도 1a 및 도 1c를 함께 참조하면, 상부 파워 전극판(120B)은 반도체 칩(200)으로 파워 전압을 전달하기 위한 것으로서, 평판 형상을 가질 수 있다. 특히, 상부 파워 전극판(120B)는 반도체 칩(200)의 제2 영역(200B)과 중첩하여 제2 파워 단자(212B)와 접속할 수 있다. 설명의 편의를 위하여 상부 파워 전극판(120B)과 제2 파워 단자(212B) 사이의 접속에 대하여는 제2 상부 그라운드 패턴(124B) 및 제2 상부 신호 패턴(123B)을 설명한 후에 설명하기로 한다.
도 1a 및 도 1c와 함께, 특히, 도 5를 참조하면, 상부 파워 전극판(120B) 내에는 제2 상부 그라운드 패턴(124B)이 형성될 수 있다.
제2 상부 그라운드 패턴(124B)은 반도체 칩(200)으로 그라운드 전압을 전달하기 위한 것이다. 특히, 제2 상부 그라운드 패턴(124B)은 반도체 칩(200)의 제2 영역(200B)과 중첩하여 제2 그라운드 단자(214B)와 접속할 수 있다. 상부 파워 전극판(120B) 내에 제2 상부 그라운드 패턴(124B)을 형성하는 이유는, 제2 그라운드 단자(214B)가 상부 파워 전극판(120B)과 중첩하기 때문이다.
제2 상부 그라운드 패턴(124B)은 섬 형상을 가질 수 있고, 측면이 상부 파워 전극판(120B)에 의하여 둘러싸일 수 있다. 제2 상부 그라운드 패턴(124B)과 상부 파워 전극판(120B)은 서로 이격될 수 있고, 이 간격은 상부 절연층(140)으로 매립될 수 있다.
제2 상부 그라운드 패턴(124B)의 하면은 후술하는 제2 그라운드 비아(164B)와 접속할 수 있고, 제2 상부 그라운드 패턴(124B)의 상면은 제2 그라운드 단자(214B)와 접속할 수 있다. 제2 상부 그라운드 패턴(124B)과 제2 그라운드 단자(214B)의 접속을 위하여 상부 절연층(140) 내에 형성된 개구에 의하여 노출되는 제2 상부 그라운드 패턴(124B)의 상면 일부를 이하, 제2 상부 그라운드 패드(124B-P)라 하기로 한다. 제2 그라운드 단자(214B)는 상부 절연층(140) 내의 개구를 통하여 제2 상부 그라운드 패드(124B-P)와 접촉할 수 있다. 제2 상부 그라운드 패턴(124B)은 평면상 제2 방향으로 길이가 길고 제1 방향으로 길이가 짧은 바 형상을 가질 수 있다. 특히, 도 1a의 평면도에 도시된 바와 같이, 제2 방향으로 연장하고 상대적으로 좁은 폭을 갖는 라인부, 및 라인부의 양단에 위치하면서 라인부보다 큰 폭을 갖는 단부를 포함할 수 있다. 이러한 경우, 라인부 양단의 단부 중 하나, 예컨대, 좌측 단부는 제2 그라운드 단자(214B)와 중첩 및/또는 접속하고, 라인부 양단의 단부 중 다른 하나, 예컨대, 우측 단부는 제2 그라운드 비아(164B)와 중첩 및/또는 접속할 수 있다.
또한, 도 1a 및 도 1c와 함께, 특히, 도 4를 참조하면, 상부 파워 전극판(120B) 내에는 제2 상부 신호 패턴(123B)이 형성될 수 있다.
제2 상부 신호 패턴(123B)은 반도체 칩(200)으로 신호를 전달하기 위한 것이다. 특히, 제2 상부 신호 패턴(123B)은 반도체 칩(200)의 제2 영역(200B)과 중첩하여 제2 신호 단자(213B)와 접속할 수 있다. 상부 파워 전극판(120B) 내에 제2 상부 신호 패턴(123B)을 형성하는 이유는, 제2 신호 단자(213B)가 상부 파워 전극판(120B)과 중첩하기 때문이다.
제2 상부 신호 패턴(123B)은 섬 형상을 가질 수 있고, 측면이 상부 파워 전극판(120B)에 의하여 둘러싸일 수 있다. 제2 상부 신호 패턴(123B)과 상부 파워 전극판(120B)은 서로 이격될 수 있고, 이 간격은 상부 절연층(140)으로 매립될 수 있다.
제2 상부 신호 패턴(123B)의 하면은 후술하는 제2 신호 비아(163B)와 접속할 수 있고, 제2 상부 신호 패턴(123B)의 상면은 제2 신호 단자(213B)와 접속할 수 있다. 특히, 제2 상부 신호 패턴(123B)과 제2 신호 단자(213B)의 접속을 위하여 상부 절연층(140) 내에 형성된 개구에 의하여 노출되는 제2 상부 신호 패턴(123B)의 상면 일부를 이하, 제2 상부 신호 패드(123B-P)라 하기로 한다. 제2 신호 단자(213B)는 상부 절연층(140) 내의 개구를 통하여 제2 상부 신호 패드(123B-P)와 접촉할 수 있다. 제2 상부 신호 패턴(123B)은 평면상 제2 방향으로 길이가 길고 제1 방향으로 길이가 짧은 바 형상을 가질 수 있다. 특히, 도 1a의 평면도에 도시된 바와 같이, 제2 방향으로 연장하고 상대적으로 좁은 폭을 갖는 라인부, 및 라인부의 양단에 위치하면서 라인부보다 큰 폭을 갖는 단부를 포함할 수 있다. 이러한 경우, 라인부 양단의 단부 중 하나, 예컨대, 좌측 단부는 제2 신호 단자(213B)와 중첩 및/또는 접속하고, 라인부 양단의 단부 중 다른 하나, 예컨대, 우측 단부는 제2 신호 비아(163B)와 중첩 및/또는 접속할 수 있다.
도 1a 및 도 1c와 함께, 특히, 도 6을 참조하면, 상부 파워 전극판(120B)이 제2 파워 단자(212B)와 중첩하므로, 상부 파워 전극판(120B) 내에 별도의 파워 패턴이 형성될 필요는 없다. 상부 파워 전극판(120B)과 제2 파워 단자(212B)의 접속을 위하여 상부 절연층(140) 내에 형성된 개구에 의하여 노출된 상부 파워 전극판(120B)의 상면 일부를 이하, 제2 상부 파워 패드(122B-P)라 하기로 한다. 상부 파워 전극판(120B)의 하면은 후술하는 제2 파워 비아(162B)와 접속할 수 있다. 설명의 편의를 위하여, 제2 상부 파워 패드(122B-P) 및 제2 파워 비아(162B)와 동시에 중첩하는 섬 형상의 가상 영역을 실선으로 표기하고 제2 상부 파워 패턴(122B)이라 하기로 한다. 제2 상부 파워 패턴(122B)은 상부 파워 전극판(120B)의 일부로서, 제2 상부 그라운드 패턴(124B) 및/또는 제2 상부 신호 패턴(123B)과 동일한 형상으로 도시하였다.
이상으로 설명한 제2 상부 파워 패턴(122B), 제2 상부 신호 패턴(123B) 및 제2 상부 그라운드 패턴(124B)은 도 1a에 도시된 바와 같이 반도체 칩(200)의 제2 영역(200B)과 중첩하고, 제1 방향을 따라 일렬로 배열될 수 있다. 제2 상부 파워 패턴(122B), 제2 상부 신호 패턴(123B) 및 제2 상부 그라운드 패턴(124B)의 제2 방향에서의 양 단부는 서로 정렬될 수 있다. 그에 따라, 제2 상부 파워 패드(122B-P), 제2 상부 신호 패드(123B-P) 및 제2 상부 그라운드 패드(124B-P)는 제1 방향을 따라 일렬로 배열되어 도 1c에 도시된 반도체 칩(200)의 제2 파워 단자(212B), 제2 신호 단자(213B) 및 제2 그라운드 단자(214B)와 각각 접속할 수 있다. 일례로서, 제2 파워 비아(162B), 제2 신호 비아(163B) 및 제2 그라운드 비아(164B)는 제1 방향을 따라 일렬로 배열될 수 있다.
한편, 도 1a 및 도 1c와 함께, 특히, 도 4, 도 5 및 도 6을 참조하면, 상부 파워 전극판(120B) 내에는 더미 그라운드 패턴(121B)이 더 형성될 수 있다. 더미 그라운드 패턴(121B)은 그라운드 전압을 공급하는 부분 예컨대, 후술하는 하부 그라운드 패턴(135B)과 전기적으로 연결될 수 있다. 더미 그라운드 패턴(121B)은 반도체 칩(200)으로 그라운드 전압을 전달하기 위한 것이 아니라 상부 파워 전극판(120B)과 함께 디커플링 캐패시터를 구현하기 위한 것일 수 있다. 이 때문에, 통상적인 그라운드 전압 전달 기능을 하는 그라운드 전극판 및/또는 그라운드 패턴과의 구별을 위하여, 더미 그라운드 패턴(121B)으로 칭하였다. 더미 그라운드 패턴(121B)의 하면은 더미 그라운드 비아(161B)와 접속할 수 있다. 더미 그라운드 패턴(121B)의 상면은 상부 절연층(140)에 의하여 덮일 수 있다.
더미 그라운드 패턴(121B)은 섬 형상을 가질 수 있고, 측면이 상부 파워 전극판(120B)에 의하여 둘러싸일 수 있다. 더미 그라운드 패턴(121B)과 상부 파워 전극판(120B)은 소정 간격 이격될 수 있고, 이 간격은 상부 절연층(140)으로 매립될 수 있다. 더미 그라운드 패턴(121B), 상부 파워 전극판(120B) 및 그 사이의 상부 절연층(140)이 디커플링 캐패시터를 형성할 수 있다. 더미 그라운드 패턴(121B)은 제1 방향으로의 길이가 상대적으로 짧고 제2 방향으로의 길이가 상대적으로 긴 바 형상을 가질 수 있다. 나아가, 도 1a의 평면도에 도시된 바와 같이, 더미 그라운드 패턴(121B)은 제2 방향으로 연장하고 상대적으로 좁은 폭을 갖는 라인부, 및 라인부의 양단에 위치하면서 라인부보다 큰 폭을 갖는 단부를 포함할 수 있다. 이러한 경우, 더미 그라운드 패턴(121B)의 양 단부는 두 개의 더미 그라운드 비아(161B)와 각각 중첩 및/또는 접속할 수 있다. 일례로서, 두 개의 더미 그라운드 비아(161B) 중 어느 하나는 생략될 수 있다.
본 실시예에서는 복수의 더미 그라운드 패턴(121B)이 서로 이격하여 배치될 수 있다. 나아가, 복수의 더미 그라운드 패턴(121B)은 제1 방향으로 배열될 수 있고, 서로 정렬될 수 있다.
더미 그라운드 패턴(121B)은, 상부 파워 전극판(120B) 중 제2 상부 파워 패턴(122B), 제2 상부 신호 패턴(123B) 및 제2 상부 그라운드 패턴(124B)이 형성되는 영역 외의 영역에 형성될 수 있다. 이로써, 더미 그라운드 패턴(124B)이, 제2 상부 파워 패턴(122B), 제2 상부 신호 패턴(123B) 및 제2 상부 그라운드 패턴(124B)을 통하는 전압 또는 신호 전달 경로를 회피할 수 있다. 일례로서, 더미 그라운드 패턴(121B)은 상부 파워 전극판(120B) 중 반도체 칩(200)과 중첩하지 않는 영역에 배치될 수 있다.
하부 배선층(L2)은 베이스층(110)의 하면(112) 상에 형성될 수 있고 다양한 전원 또는 신호를 인가받는 복수의 도전 패턴을 포함할 수 있다. 일례로서, 도 1b를 함께 참조하면, 하부 배선층(L2)은, 서로 이격하면서 인접하여 형성되는 하부 그라운드 전극판(130A) 및 하부 파워 전극판(130B)을 포함할 수 있다. 하부 그라운드 전극판(130A)은 제2 방향에서 일측 예컨대, 좌측에 배치되고, 하부 파워 전극판(130B)은 제2 방향에서 타측 예컨대, 우측에 배치될 수 있다.
도 1a 및 도 1b를 함께 참조하면, 하부 그라운드 전극판(130A)은 상부 그라운드 전극판(120A) 특히, 제1 상부 그라운드 패턴(124A)으로 그라운드 전압을 전달하기 위한 것이다. 이를 위하여 하부 그라운드 전극판(130A)의 상면은 제1 그라운드 비아(164A)와 접속할 수 있다. 하부 그라운드 전극판(130A)은 평판 형상을 가질 수 있고, 상부 그라운드 전극판(120A)과 중첩 및 대향하도록 배치될 수 있다.
도 1b와 함께, 도 2 내지 도 6을 참조하면, 하부 그라운드 전극판(130A) 내에는 하부 파워 패턴(135A)이 형성될 수 있다.
하부 파워 패턴(135A)은 도 1a에 도시된 제1 상부 파워 패턴(122A) 및 더미 파워 패턴(121A)으로 파워 전압을 전달하기 위한 것이다. 이를 위하여 하부 파워 패턴(135A)의 상면은 더미 파워 비아(161A) 및 제1 파워 비아(162A)와 접속할 수 있다. 하부 파워 패턴(135A)은 복수의 더미 파워 비아(161A)와 동시에 중첩하기 위하여 평판 형상을 갖는 평판부와, 이 평판부로부터 제1 파워 비아(162A)와의 접속을 위하여 제1 파워 비아(162A)를 향하는 방향 예컨대, 우측 방향으로 돌출된 돌출부를 포함할 수 있다.
이러한 하부 파워 패턴(135A)은 측면이 하부 그라운드 전극판(130A)에 의하여 둘러싸일 수 있다. 하부 파워 패턴(135A)과 하부 그라운드 전극판(130A)은 서로 이격될 수 있고, 이 간격은 하부 절연층(150)으로 매립될 수 있다.
또한, 도 1b와 함께, 도 4를 참조하면, 하부 그라운드 전극판(130A) 내에는 제1 하부 신호 패턴(133A)이 형성될 수 있다.
제1 하부 신호 패턴(133A)은 도 1a에 도시된 제1 상부 신호 패턴(123A)으로 신호를 전달하기 위한 것이다. 이를 위하여 제1 하부 신호 패턴(133A)의 상면은 제1 신호 비아(163A)와 접속할 수 있다. 제1 하부 신호 패턴(133A)은 제1 신호 비아(163A)와의 접속을 위한 일단부, 일단부로부터 소정 방향으로 연장하는 라인부, 상기 라인부와 연결되면서 상기 일단부와 반대편에 위치하는 타단부를 포함할 수 있다. 제1 하부 신호 패턴(133A)은 하부 파워 패턴(135A)이 차지하는 영역 및 제1 그라운드 비아(164A)가 차지하는 영역을 제외하고, 하부 그라운드 전극판(130A) 내에서 어떠한 방향으로 연장하여도 무방할 수 있다.
이러한 제1 하부 신호 패턴(133A)은 측면이 하부 그라운드 전극판(130A)에 의하여 둘러싸일 수 있다. 제1 하부 신호 패턴(133A)과 하부 그라운드 전극판(130A)은 서로 이격될 수 있고, 이 간격은 하부 절연층(150)으로 매립될 수 있다.
한편, 도 1b와 함께, 특히, 도 3을 참조하면, 하부 그라운드 전극판(130A), 하부 파워 패턴(135A) 및 제1 하부 신호 패턴(133A)의 하면은 외부 접속 단자(300)와 접속할 수 있다. 하부 그라운드 전극판(130A)과 외부 접속 단자(300) 사이의 접속을 위하여 하부 그라운드 전극판(130A)의 하면 일부는 하부 절연층(150) 내에 형성된 개구에 의하여 노출될 수 있다. 개구에 의하여 노출된 하부 그라운드 전극판(130A)의 하면 일부를 이하, 제1 하부 그라운드 패드(130A-P)라 하기로 한다. 또한, 하부 파워 패턴(135A)과 외부 접속 단자(300) 사이의 접속을 위하여, 하부 절연층(150) 내에 형성된 개구에 의하여 노출된 하부 파워 패턴(135A)의 하면 일부를 제1 하부 파워 패드(135A-P)라 할 수 있다. 또한, 제1 하부 신호 패턴(133A)과 외부 접속 단자(300) 사이의 접속을 위하여, 하부 절연층(150) 내에 형성된 개구에 의하여 노출된 제1 하부 신호 패턴(133A)의 하면 일부를 제1 하부 신호 패드(133A-P)라 할 수 있다.
제1 하부 그라운드 패드(130A-P), 제1 하부 신호 패드(133A-P) 및 제1 하부 파워 패드(135A-P)는, 전술한 도 1a의 상부 배선층(L1)의 패드들(122A-P, 123A-P, 124A-P)보다 훨씬 더 큰 면적을 가질 수 있다. 이는, 제1 하부 그라운드 패드(130A-P), 제1 하부 신호 패드(133A-P) 및 제1 하부 파워 패드(135A-P)가 외부 접속 단자(300)로서 이용되는 솔더 볼 등과의 접속을 위한 볼 랜드로 기능할 수 있기 때문이다.
이로써, 도 1a 내지 도 1c를 함께 참조하면, 제1 하부 그라운드 패드(130A-P)와 접속하는 외부 접속 단자(300)로부터 반도체 칩(200)의 제1 그라운드 단자(214A)까지 그라운드 전압을 전달하는 전류 경로(화살표 ① 참조)가 형성될 수 있다. 구체적으로, 전류 경로(①)는, 제1 하부 그라운드 패드(130A-P)와 접속하는 외부 접속 단자(300) - 하부 그라운드 전극판(130A) - 제1 그라운드 비아(164A) - 제1 상부 그라운드 패턴(124A) - 제1 상부 그라운드 패드(124A-P)와 접속하는 제1 그라운드 단자(214A)를 지나도록 형성될 수 있다. 여기서, 전류 경로(①)는 최단 거리가 되도록 형성됨이 일반적이다. 이는 전류가 스스로 저항이 가장 낮은 길 즉, 가장 짧은 길로 흐르기 때문이다. 따라서, 하부 그라운드 전극판(130A) 내에서의 전류 경로(①)는, 하부 파워 패턴(135A)이나 제1 하부 신호 패턴(133A)과 어긋나면서, 제1 하부 그라운드 패드(130A-P)로부터 제1 그라운드 비아(164A)까지 가장 짧은 경로를 가질 수 있다. 제1 하부 그라운드 패드(130A-P)는 하부 그라운드 전극판(130A) 내에서 어디에 위치하여도 무방할 수 있다.
또한, 제1 하부 신호 패드(133A-P)와 접속하는 외부 접속 단자(300)로부터 반도체 칩(200)의 제1 신호 단자(213A)까지 신호를 전달하는 전류 경로(화살표 ② 참조)가 형성될 수 있다. 구체적으로, 전류 경로(②)는, 제1 하부 신호 패드(133A-P)와 접속하는 외부 접속 단자(300) - 제1 하부 신호 패턴(133A) - 제1 신호 비아(163A) - 제1 상부 신호 패턴(123A) - 제1 상부 신호 패드(123A-P)와 접속하는 제1 신호 단자(213A)를 지나도록 형성될 수 있다.
또한, 제1 하부 파워 패드(135A-P)와 접속하는 외부 접속 단자(300)로부터 반도체 칩(200)의 제1 파워 단자(212A)까지 파워 전압을 전달하는 전류 경로(화살표 ③ 참조)가 형성될 수 있다. 구체적으로, 전류 경로(③)는, 제1 하부 파워 패드(135A-P)와 접속하는 외부 접속 단자(300)- 하부 파워 패턴(135A) - 제1 파워 비아(162A) - 제1 상부 파워 패턴(122A) - 제1 상부 파워 패드(122A-P)와 접속하는 제1 파워 단자(212A)를 지나도록 형성될 수 있다. 전류 경로(③)는 최단 거리가 되도록 형성됨이 일반적이다. 따라서, 하부 파워 패턴(135A) 내에서의 전류 경로(③)는, 제1 하부 파워 패드(135A-P)에서 제1 파워 비아(162A)를 잇는 직선 경로를 가질 수 있다.
한편, 전술한 바와 같이, 더미 파워 패턴(121A)이 형성되는 영역은, 파워 전압, 그라운드 전압 및 신호 전달을 위한 전류 경로를 회피하여야 한다. 그런데, 전류 경로(①) 및 전류 경로(②)는 더미 파워 패턴(121A)이 형성되는 영역과 만날 염려가 없으나, 전류 경로(③)은 그렇지 않다. 더미 파워 패턴(121A)이 접속하는 더미 파워 비아(161A)와 제1 상부 파워 패턴(122A)이 접속하는 제1 파워 비아(162A)가 모두 하부 파워 패턴(135A)과 중첩 및 접속하기 때문이다. 이 때문에, 복수의 더미 파워 비아(161A) 전부를 둘러싸는 영역을 더미 파워 영역(DP)이라 할 때, 제1 하부 파워 패드(135A-P)는, 이 더미 파워 영역(DP) 바깥에 위치할 수 있다. 또한, 하부 파워 패턴(135A) 내에서의 전류 경로(③)가 더미 파워 영역(DP) 바깥에 위치할 수 있다.
도 1a 및 도 1b를 함께 참조하면, 하부 파워 전극판(130B)은 상부 파워 전극판(120B) 특히, 제2 상부 파워 패턴(122B)으로 파워 전압을 전달하기 위한 것이다. 이를 위하여 하부 파워 전극판(130B)의 상면은 제2 파워 비아(162B)와 접속할 수 있다. 하부 파워 전극판(130B)은 평판 형상을 가질 수 있고, 상부 파워 전극판(120B)과 중첩 및 대향하도록 배치될 수 있다.
도 1b와 함께, 특히, 도 4 내지 도 6을 참조하면, 하부 파워 전극판(130B) 내에는 하부 그라운드 패턴(135B)이 형성될 수 있다.
하부 그라운드 패턴(135B)은 도 1a의 제2 상부 그라운드 패턴(124B) 및 더미 그라운드 패턴(121B)으로 그라운드 전압을 전달하기 위한 것이다. 이를 위하여 하부 그라운드 패턴(135B)의 상면은 더미 그라운드 비아(161B) 및 제2 그라운드 비아(164B)와 접속할 수 있다. 하부 그라운드 패턴(135B)은 복수의 더미 그라운드 비아(161B)와 동시에 중첩하기 위하여 평판 형상을 갖는 평판부와, 이 평판부로부터 제2 그라운드 비아(164B)와의 접속을 위하여 제2 그라운드 비아(164B)를 향하는 방향 예컨대, 좌측 방향으로 돌출된 돌출부를 포함할 수 있다.
이러한 하부 그라운드 패턴(135B)은 측면이 하부 파워 전극판(130B)에 의하여 둘러싸일 수 있다. 하부 그라운드 패턴(135B)과 하부 파워 전극판(130B)은 서로 이격될 수 있고, 이 간격은 하부 절연층(150)으로 매립될 수 있다.
또한, 도 1b와 함께, 특히, 도 4를 참조하면, 하부 파워 전극판(130B) 내에는 제2 하부 신호 패턴(133B)이 형성될 수 있다.
제2 하부 신호 패턴(133B)은 도 1a의 제2 상부 신호 패턴(123B)으로 신호를 전달하기 위한 것이다. 이를 위하여 제2 하부 신호 패턴(133B)의 상면은 제2 신호 비아(163B)와 접속할 수 있다. 제2 하부 신호 패턴(133B)은 제2 신호 비아(163B)와의 접속을 위한 일단부, 일단부로부터 소정 방향으로 연장하는 라인부, 상기 라인부와 연결되면서 상기 일단부와 반대편에 위치하는 타단부를 포함할 수 있다. 제2 하부 신호 패턴(133B)은 하부 그라운드 패턴(135B)이 차지하는 영역 및 제2 파워 비아(162B)가 차지하는 영역을 제외하고, 하부 파워 전극판(130B) 내에서 어떠한 방향으로 연장하여도 무방할 수 있다.
이러한 제2 하부 신호 패턴(133B)은 측면이 하부 파워 전극판(130B)에 의하여 둘러싸일 수 있다. 제2 하부 신호 패턴(133B)과 하부 파워 전극판(130B)은 서로 이격될 수 있고, 이 간격은 하부 절연층(150)으로 매립될 수 있다.
한편, 도 1b와 함께, 특히, 도 3을 참조하면, 하부 파워 전극판(130B), 하부 그라운드 패턴(135B) 및 제2 하부 신호 패턴(133B)의 하면은 외부 접속 단자(300)와 접속할 수 있다. 하부 파워 전극판(130B)과 외부 접속 단자(300) 사이의 접속을 위하여 하부 절연층(150) 내에 형성된 개구에 의하여 노출된 하부 파워 전극판(130B)의 하면 일부를 이하, 제2 하부 파워 패드(130B-P)라 하기로 한다. 또한, 하부 그라운드 패턴(135B)과 외부 접속 단자(300) 사이의 접속을 위하여, 하부 절연층(150) 내에 형성된 개구에 의하여 노출된 하부 그라운드 패턴(135B)의 하면 일부를 제2 하부 그라운드 패드(135B-P)라 할 수 있다. 또한, 제2 하부 신호 패턴(133B)과 외부 접속 단자(300) 사이의 접속을 위하여, 하부 절연층(150) 내에 형성된 개구에 의하여 노출된 제2 하부 신호 패턴(133B)의 하면 일부를 제2 하부 신호 패드(133B-P)라 할 수 있다.
이로써, 도 1a 내지 도 1c를 함께 참조하면, 제2 하부 파워 패드(130B-P)와 접속하는 외부 접속 단자(300)로부터 반도체 칩(200)의 제2 파워 단자(212B)까지 파워 전압을 전달하는 전류 경로(화살표 ④ 참조)가 형성될 수 있다.
또한, 제2 하부 신호 패드(133B-P)와 접속하는 외부 접속 단자(300)로부터 반도체 칩(200)의 제2 신호 단자(213B)까지 신호를 전달하는 전류 경로(화살표 ⑤ 참조)가 형성될 수 있다.
또한, 제2 하부 그라운드 패드(135B-P)와 접속하는 외부 접속 단자(300)로부터 반도체 칩(200)의 제2 그라운드 단자(214B)까지 그라운드 전압을 전달하는 전류 경로(화살표 ⑥ 참조)가 형성될 수 있다. 특히, 복수의 더미 그라운드 비아(161B) 전부를 둘러싸는 영역을 더미 그라운드 영역(DG)이라 할 때, 제2 하부 그라운드 패드(135B-P)는, 이 더미 그라운드 영역(DG) 바깥에 위치할 수 있다. 또한, 하부 그라운드 패턴(135B) 내에서의 전류 경로(⑥)가 더미 그라운드 영역(DG) 바깥에 위치할 수 있다.
이상으로 설명한 상부 배선층(L1)과 하부 배선층(L2)은 베이스층(110)을 관통하는 전도성 비아에 의하여 서로 연결될 수 있다. 전도성 비아는, 금속 등의 도전 물질로 형성될 수 있다. 구체적으로, 도 1a 및 도 1b와 함께, 특히, 도 6을 참조하면, 상부 그라운드 전극판(120A)과 하부 그라운드 전극판(130A)은 제1 그라운드 비아(164A)에 의해 연결될 수 있다. 도 1a 및 도 1b와 함께, 특히, 도 2, 도 4, 도 5 및 도 6을 참조하면, 더미 파워 패턴(121A)과 하부 파워 패턴(135A)은 더미 파워 비아(161A)에 의하여 연결될 수 있다. 도 1a 및 도 1b와 함께, 특히, 도 5를 참조하면, 제1 상부 파워 패턴(122A)과 하부 파워 패턴(135A)은 제1 파워 비아(162A)에 의하여, 연결될 수 있다. 도 1a 및 도 1b와 함께, 특히, 도 4를 참조하면, 제1 상부 신호 패턴(123A)과 제1 하부 신호 패턴(133A)은 제1 신호 비아(163A)에 의하여 연결될 수 있다. 도 1a 및 도 1b와 함께, 특히, 도 6을 참조하면, 상부 파워 전극판(120B)과 하부 파워 전극판(130B)은 제2 파워 비아(162B)에 의하여 연결될 수 있다. 도 1a 및 도 1b와 함께, 특히, 도 4를 참조하면, 제2 상부 신호 패턴(123B)과 제2 하부 신호 패턴(133B)은 제2 신호 비아(163B)에 의해 연결될 수 있다. 도 1a 및 도 1b와 함께, 특히, 도 4, 도 5 및 도 6을 참조하면, 더미 그라운드 패턴(121B)과 하부 그라운드 패턴(135B)은 더미 그라운드 비아(161B)에 의하여 연결될 수 있다. 도 1a 및 도 1b와 함께, 특히, 도 5를 참조하면, 제2 상부 그라운드 패턴(124B)과 하부 그라운드 패턴(135B)은 제2 그라운드 비아(164B)에 의해 연결될 수 있다.
다시, 도 2 내지 도 6을 참조하면, 상부 절연층(140) 및 하부 절연층(150)은 다양한 개구를 포함하여 상부 배선층(L1) 및 하부 배선층(L2)의 필요한 부분을 노출시킬 수 있다. 상부 절연층(140) 및 하부 절연층(150)은 솔더 레지스트(solder resist) 등 다양한 절연 물질을 포함할 수 있다.
나아가, 특히, 도 3을 참조하면, 본 실시예의 반도체 패키지는 외부 접속 단자(300)를 더 포함할 수 있다.
외부 접속 단자(300)는 솔더 볼을 포함할 있으나, 본 개시가 이에 한정되는 것은 아니며 다양한 형태 및 물질의 도전성 패턴이 외부 접속 단자(300)로 이용될 수 있다. 나아가, 외부 접속 단자(300)와 하부 배선층(L2) 사이에는 이들 사이의 접착 특성을 향상시키고 열적 및 기계적 충격을 완화하기 위한 계면층(310)이 더 형성될 수 있다. 이 계면층(310)은 니켈(Ni), 금(Au) 등의 금속을 포함할 수 있다.
다시, 도 2 내지 도 6을 참조하면, 본 실시예의 반도체 패키지는 봉지재(400)를 더 포함할 수 있다. 봉지재(400)는 기판(100) 상에서 반도체 칩(200)을 둘러싸도록 형성될 수 있다. 봉지재(400)는 EMC(Epoxy Molding Compound) 등과 같은 다양한 몰딩 물질을 포함할 수 있다.
이상으로 설명한 반도체 패키지에 의하면 아래와 같은 장점이 있다.
우선, 기판의 그라운드 전극판 내에 파워 공급과 무관한 더미 파워 패턴을 형성하여 그라운드 전극판과 더미 파워 패턴 및 이들 사이의 절연 물질로 형성되는 디커플링 캐패시터를 구현할 수 있다. 또한, 기판의 파워 전극판 내에 그라운드 공급과 무관한 더미 그라운드 패턴을 형성하여, 파워 전극판과 더미 그라운드 패턴 및 이들 사이의 절연 물질로 형성되는 디커플링 캐패시터를 구현할 수 있다. 그 결과, 반도체 칩으로의 파워/그라운드 전압 공급 특성을 향상시킬 수 있다.
또한, 이들 더미 파워 패턴 및/또는 더미 그라운드 패턴을 반도체 칩과 기판 사이의 전류 경로와 이격하여 배치함으로써, 이들 더미 파워 패턴 및/또는 더미 그라운드 패턴이 반도체 칩과 기판 사이의 전류 전달을 방해하지 않게 할 수 있다.
나아가, 그라운드 전극판 내에 반도체 칩과 중첩하는 파워 패턴 및 신호 패턴을 추가 형성하고 파워 전극판 내에 반도체 칩과 중첩하는 그라운드 패턴 및 신호 패턴을 추가 형성하여, 반도체 칩과 기판 사이의 전류 전달을 보다 효율적으로 수행할 수 있다.
도 7은은 본 발명의 다른 일 실시예에 따른 더미 파워 패턴 및 그라운드 전극판의 형상을 설명하기 위한 평면도이다.
도 7을 참조하면, 본 실시예의 더미 파워 패턴(121A')은, 전술한 실시예의 더미 파워 패턴(121A)과 유사하게, 제2 방향으로 연장하는 라인부(L1) 및 라인부의 제2 방향의 양단에 위치하고 더미 파워 비아(161A')와 중첩하는 단부(E1, E2)를 가질 수 있다.
여기서, 더미 파워 패턴(121A')의 라인부(L1)는, 제1 방향의 양 측면이 요철 형상을 가질 수 있다. 즉, 도시된 바와 같이, 라인부(L1)는 제1 그라운드 전극판(120A')을 향하여 돌출된 돌출부(L1-1)과 반대로 제1 그라운드 전극판(120A')과 반대편을 향하여 함몰된 함몰부(L1-2)를 포함할 수 있다.
상부 그라운드 전극판(120A')은 더미 파워 패턴(121A')과 소정 간격 이격하여 형성되되, 더미 파워 패턴(121A')의 측면 프로파일을 따라 형성될 수 있다. 즉, 상부 그라운드 전극판(120A')은 함몰부(L1-2)와 대응하는 부분이 라인부(L1)를 향하도록 돌출되고 돌출부(L1-1)와 대응하는 부분이 라인부(L1)로부터 멀어지도록 함몰된 측면 요철 형상을 가질 수 있다.
라인부(L1)의 요철의 개수나 형상 등은 도시된 것과 달리 다양하게 변형될 수 있다. 또한, 본 실시예에서는, 라인부(L1)의 제1 방향의 양 측면이 요철 형상을 가지나, 양 측면 중 어느 하나만 요철 형상을 갖고, 다른 하나는 직선 형상을 가질 수도 있다.
본 실시예에 의하는 경우, 더미 파워 패턴(121A')의 측면과 상부 그라운드 전극판(120A')의 측면 사이의 대향 면적이 증가하기 때문에, 이들로부터 형성되는 디커플링 캐패시터의 캐패시턴스가 더욱 증가할 수 있다.
도시하지는 않았지만, 상부 파워 전극판 및 그 내부에 형성되는 더미 그라운드 패턴도, 상부 그라운드 전극판(120A') 및 더미 파워 패턴(121A')과 각각 유사한 형상을 가질 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 기판 200: 반도체 칩
300: 외부 접속 단자 400: 봉지재

Claims (32)

  1. 기판; 및
    상기 기판 상에 배치되는 반도체 칩을 포함하고,
    상기 기판은,
    상기 반도체 칩과 대향하는 상면을 포함하는 베이스층;
    상기 베이스층의 상기 상면 상에 배치되고 상기 반도체 칩으로 그라운드 전압을 전달하기 위한 상부 그라운드 전극판; 및
    상기 상부 그라운드 전극판 내에 배치되고, 측면이 상기 상부 그라운드 전극판에 의해 둘러싸이면서 상기 상부 그라운드 전극판과 절연 물질을 사이에 두고 이격되는 더미 파워 패턴을 포함하고,
    상기 상부 그라운드 전극판에서 상기 반도체 칩으로의 그라운드 전압 전달 경로는, 상기 더미 파워 패턴과 이격된
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 더미 파워 패턴은, 서로 이격하는 복수의 더미 파워 패턴을 포함하고,
    상기 그라운드 전압 전달 경로는, 상기 복수의 더미 파워 패턴을 둘러싸는 영역과 이격된
    반도체 패키지.
  3. 제1 항에 있어서,
    상기 더미 파워 패턴은, 평면상, 제1 방향의 길이가 상대적으로 짧고 제1 방향과 수직한 제2 방향의 길이가 상대적으로 긴 바 형상을 갖는
    반도체 패키지.
  4. 제3 항에 있어서,
    상기 더미 파워 패턴은, 서로 이격하는 복수의 더미 파워 패턴을 포함하고,
    상기 복수의 더미 파워 패턴은, 상기 제1 방향으로 일렬로 배열되는
    반도체 패키지.
  5. 제3 항에 있어서,
    상기 더미 파워 패턴은, 상기 제1 방향의 측면에 형성된 요철을 포함하는
    반도체 패키지
  6. 제1 항에 있어서,
    상기 반도체 칩은, 상기 기판과 대향하는 하면에 배치되는 제1 그라운드 단자를 포함하고,
    상기 제1 그라운드 단자는, 상기 상부 그라운드 전극판의 상면 일부와 중첩 및 접속하고,
    상기 더미 파워 패턴은, 상기 반도체 칩과 중첩하지 않는 영역에 배치되는
    반도체 패키지
  7. 제1 항에 있어서,
    상기 상부 그라운드 전극판 내에 배치되고, 측면이 상기 상부 그라운드 전극판에 의해 둘러싸이면서 상기 상부 그라운드 전극판과 절연 물질을 사이에 두고 이격되는 제1 상부 신호 패턴 및 제1 상부 파워 패턴을 더 포함하고,
    상기 제1 상부 신호 패턴은, 상기 반도체 칩으로 신호를 전달하고,
    상기 제1 상부 파워 패턴은, 상기 반도체 칩으로 파워 전압을 전달하고,
    상기 제1 상부 신호 패턴에서 상기 반도체 칩으로의 신호 전달 경로 및 상기 제1 상부 파워 패턴에서 상기 반도체 칩으로의 파워 전압 전달 경로는, 상기 더미 파워 패턴과 이격된
    반도체 패키지.
  8. 제7 항에 있어서,
    상기 반도체 칩은, 상기 기판과 대향하는 하면에 배치되는 제1 신호 단자 및 제1 파워 단자를 포함하고,
    상기 제1 신호 단자는, 상기 제1 상부 신호 패턴의 상면 일부와 중첩 및 접속하고,
    상기 제1 파워 단자는, 상기 제1 상부 파워 패턴의 상면 일부와 중첩 및 접속하고,
    상기 더미 파워 패턴은, 상기 반도체 칩과 중첩하지 않는 영역에 배치되는
    반도체 패키지.
  9. 제1 항에 있어서,
    상기 베이스층의 상기 상면과 반대편에 위치하는 상기 베이스층의 하면 상에 배치되고, 상기 상부 그라운드 전극판과 중첩하는 하부 그라운드 전극판;
    상기 베이스층을 관통하여 상기 상부 그라운드 전극판 및 상기 하부 그라운드 전극판과 양단이 접속하고, 상기 하부 그라운드 전극판으로부터 상기 상부 그라운드 전극판으로 상기 그라운드 전압을 전달하는 제1 그라운드 비아;
    상기 하부 그라운드 전극판 내에 배치되고, 측면이 상기 하부 그라운드 전극판에 의해 둘러싸이면서 상기 하부 그라운드 전극판과 절연 물질을 사이에 두고 이격되는 하부 파워 패턴; 및
    상기 베이스층을 관통하여 상기 더미 파워 패턴 및 상기 하부 파워 패턴과 양단이 접속하고, 상기 하부 파워 패턴으로부터 상기 더미 파워 패턴으로 파워 전압을 전달하는 더미 파워 비아를 더 포함하는
    반도체 패키지.
  10. 제9 항에 있어서,
    상기 더미 파워 패턴은, 서로 이격하는 복수의 더미 파워 패턴을 포함하고,
    상기 더미 파워 비아는, 상기 복수의 더미 파워 패턴 각각과 접속하는 복수의 더미 파워 비아를 포함하고,
    상기 하부 파워 패턴은, 상기 복수의 더미 파워 비아와 동시에 중첩하는 평판 형상을 갖는
    반도체 패키지.
  11. 제9 항에 있어서,
    상기 상부 그라운드 전극판 내에 배치되고, 측면이 상기 상부 그라운드 전극판에 의해 둘러싸이면서 상기 상부 그라운드 전극판과 절연 물질을 사이에 두고 이격되는 제1 상부 파워 패턴; 및
    상기 베이스층을 관통하여 상기 제1 상부 파워 패턴 및 상기 하부 파워 패턴과 양단이 접속하고, 상기 하부 파워 패턴으로부터 상기 제1 상부 파워 패턴으로 상기 파워 전압을 전달하는 제1 파워 비아를 더 포함하고,
    상기 하부 파워 패턴에서 상기 제1 파워 비아로의 파워 전압 전달 경로는, 상기 더미 파워 비아와 이격된
    반도체 패키지.
  12. 제9 항에 있어서,
    상기 상부 그라운드 전극판 내에 배치되고, 측면이 상기 상부 그라운드 전극판에 의해 둘러싸이면서 상기 상부 그라운드 전극판과 절연 물질을 사이에 두고 이격되는 제1 상부 신호 패턴;
    상기 하부 그라운드 전극판 내에 배치되고, 측면이 상기 하부 그라운드 전극판에 의해 둘러싸이면서 상기 하부 그라운드 전극판과 절연 물질을 사이에 두고 이격되는 제1 하부 신호 패턴; 및
    상기 베이스층을 관통하여 상기 제1 상부 신호 패턴과 상기 제1 하부 신호 패턴과 양단이 접속하는 제1 신호 비아를 더 포함하는
    반도체 패키지.
  13. 제1 항에 있어서,
    상기 베이스층의 상기 상면 상에 상기 상부 그라운드 전극판과 이격하여 배치되고, 상기 반도체 칩으로 파워 전압을 전달하기 위한 상부 파워 전극판; 및
    상기 상부 파워 전극판 내에 배치되고, 측면이 상기 상부 파워 전극판에 의해 둘러싸이면서 상기 상부 파워 전극판과 절연 물질을 사이에 두고 이격되는 더미 그라운드 패턴을 더 포함하고,
    상기 상부 파워 전극판에서 상기 반도체 칩으로의 파워 전압 전달 경로는, 상기 더미 그라운드 패턴과 이격된
    반도체 패키지.
  14. 제13 항에 있어서,
    상기 더미 그라운드 패턴은, 서로 이격하는 복수의 더미 그라운드 패턴을 포함하고,
    상기 파워 전압 전달 경로는, 상기 복수의 더미 그라운드 패턴을 둘러싸는 영역과 이격된
    반도체 패키지.
  15. 제13 항에 있어서,
    상기 더미 그라운드 패턴은, 평면상, 제1 방향의 길이가 상대적으로 짧고 제1 방향과 수직한 제2 방향의 길이가 상대적으로 긴 바 형상을 갖는
    반도체 패키지.
  16. 제15 항에 있어서,
    상기 더미 그라운드 패턴은, 서로 이격하는 복수의 더미 그라운드 패턴을 포함하고,
    상기 복수의 더미 그라운드 패턴은, 상기 제1 방향으로 일렬로 배열되는
    반도체 패키지.
  17. 제15 항에 있어서,
    상기 더미 그라운드 패턴은, 상기 제1 방향의 측면에 형성된 요철을 포함하는
    반도체 패키지
  18. 제13 항에 있어서,
    상기 반도체 칩은, 상기 기판과 대향하는 하면에 배치되는 제2 파워 단자를 포함하고,
    상기 제2 파워 단자는, 상기 상부 파워 전극판의 상면 일부와 중첩 및 접속하고,
    상기 더미 그라운드 패턴은, 상기 반도체 칩과 중첩하지 않는 영역에 배치되는
    반도체 패키지
  19. 제13 항에 있어서,
    상기 상부 파워 전극판 내에 배치되고, 측면이 상기 상부 파워 전극판에 의해 둘러싸이면서 상기 상부 파워 전극판과 절연 물질을 사이에 두고 이격되는 제2 상부 신호 패턴 및 제2 상부 그라운드 패턴을 더 포함하고,
    상기 제2 상부 신호 패턴은, 상기 반도체 칩으로 신호를 전달하고,
    상기 제2 상부 그라운드 패턴은, 상기 반도체 칩으로 그라운드 전압을 전달하고,
    상기 제2 상부 신호 패턴에서 상기 반도체 칩으로의 신호 전달 경로 및 상기 제2 상부 그라운드 패턴에서 상기 반도체 칩으로의 그라운드 전압 전달 경로는, 상기 더미 그라운드 패턴과 이격된
    반도체 패키지.
  20. 제19 항에 있어서,
    상기 반도체 칩은, 상기 기판과 대향하는 하면에 배치되는 제2 신호 단자 및 제2 그라운드 단자를 포함하고,
    상기 제2 신호 단자는, 상기 제2 상부 신호 패턴의 상면 일부와 중첩 및 접속하고,
    상기 제2 그라운드 단자는, 상기 제2 상부 그라운드 패턴의 상면 일부와 중첩 및 접속하고,
    상기 더미 그라운드 패턴은, 상기 반도체 칩과 중첩하지 않는 영역에 배치되는
    반도체 패키지.
  21. 기판; 및
    상기 기판 상에 배치되는 반도체 칩을 포함하고,
    상기 기판은,
    상기 반도체 칩과 대향하는 상면을 포함하는 베이스층;
    상기 베이스층의 상기 상면 상에 배치되고 상기 반도체 칩으로 파워 전압을 전달하기 위한 상부 파워 전극판; 및
    상기 상부 파워 전극판 내에 배치되고, 측면이 상기 상부 파워 전극판에 의해 둘러싸이면서 상기 상부 파워 전극판과 절연 물질을 사이에 두고 이격되는 더미 그라운드 패턴을 포함하고,
    상기 상부 파워 전극판에서 상기 반도체 칩으로의 파워 전압 전달 경로는, 상기 더미 그라운드 패턴과 이격된
    반도체 패키지.
  22. 제21 항에 있어서,
    상기 더미 그라운드 패턴은, 서로 이격하는 복수의 더미 그라운드 패턴을 포함하고,
    상기 파워 전압 전달 경로는, 상기 복수의 더미 그라운드 패턴을 둘러싸는 영역과 이격된
    반도체 패키지.
  23. 제21 항에 있어서,
    상기 더미 그라운드 패턴은, 평면상, 제1 방향의 길이가 상대적으로 짧고 제1 방향과 수직한 제2 방향의 길이가 상대적으로 긴 바 형상을 갖는
    반도체 패키지.
  24. 제23 항에 있어서,
    상기 더미 그라운드 패턴은, 서로 이격하는 복수의 더미 그라운드 패턴을 포함하고,
    상기 복수의 더미 그라운드 패턴은, 상기 제1 방향으로 일렬로 배열되는
    반도체 패키지.
  25. 제23 항에 있어서,
    상기 더미 그라운드 패턴은, 상기 제1 방향의 측면에 형성된 요철을 포함하는
    반도체 패키지
  26. 제21 항에 있어서,
    상기 반도체 칩은, 상기 기판과 대향하는 하면에 배치되는 제2 파워 단자를 포함하고,
    상기 제2 파워 단자는, 상기 상부 파워 전극판의 상면 일부와 중첩 및 접속하고,
    상기 더미 그라운드 패턴은, 상기 반도체 칩과 중첩하지 않는 영역에 배치되는
    반도체 패키지
  27. 제21 항에 있어서,
    상기 상부 파워 전극판 내에 배치되고, 측면이 상기 상부 파워 전극판에 의해 둘러싸이면서 상기 상부 파워 전극판과 절연 물질을 사이에 두고 이격되는 제2 상부 신호 패턴 및 제2 상부 그라운드 패턴을 더 포함하고,
    상기 제2 상부 신호 패턴은, 상기 반도체 칩으로 신호를 전달하고,
    상기 제2 상부 그라운드 패턴은, 상기 반도체 칩으로 그라운드 전압을 전달하고,
    상기 제2 상부 신호 패턴에서 상기 반도체 칩으로의 신호 전달 경로 및 상기 제2 상부 그라운드 패턴에서 상기 반도체 칩으로의 그라운드 전압 전달 경로는, 상기 더미 그라운드 패턴과 이격된
    반도체 패키지.
  28. 제27 항에 있어서,
    상기 반도체 칩은, 상기 기판과 대향하는 하면에 배치되는 제2 신호 단자 및 제2 그라운드 단자를 포함하고,
    상기 제2 신호 단자는, 상기 제2 상부 신호 패턴의 상면 일부와 중첩 및 접속하고,
    상기 제2 그라운드 단자는, 상기 제2 상부 그라운드 패턴의 상면 일부와 중첩 및 접속하고,
    상기 더미 그라운드 패턴은, 상기 반도체 칩과 중첩하지 않는 영역에 배치되는
    반도체 패키지.
  29. 제21 항에 있어서,
    상기 베이스층의 상기 상면과 반대편에 위치하는 상기 베이스층의 하면 상에 배치되고, 상기 상부 파워 전극판과 중첩하는 하부 파워 전극판;
    상기 베이스층을 관통하여 상기 상부 파워 전극판 및 상기 하부 파워 전극판과 양단이 접속하고, 상기 하부 파워 전극판으로부터 상기 상부 파워 전극판으로 상기 파워 전압을 전달하는 제2 파워 비아;
    상기 하부 파워 전극판 내에 배치되고, 측면이 상기 하부 파워 전극판에 의해 둘러싸이면서 상기 하부 파워 전극판과 절연 물질을 사이에 두고 이격되는 하부 그라운드 패턴; 및
    상기 베이스층을 관통하여 상기 더미 그라운드 패턴 및 상기 하부 그라운드 패턴과 양단이 접속하고, 상기 하부 그라운드 패턴으로부터 상기 더미 그라운드 패턴으로 그라운드 전압을 전달하는 더미 그라운드 비아를 더 포함하는
    반도체 패키지.
  30. 제29 항에 있어서,
    상기 더미 그라운드 패턴은, 서로 이격하는 복수의 더미 그라운드 패턴을 포함하고,
    상기 더미 그라운드 비아는, 상기 복수의 더미 그라운드 패턴 각각과 접속하는 복수의 더미 그라운드 비아를 포함하고,
    상기 하부 그라운드 패턴은, 상기 복수의 더미 그라운드 비아와 동시에 중첩하는 평판 형상을 갖는
    반도체 패키지.
  31. 제29 항에 있어서,
    상기 상부 파워 전극판 내에 배치되고, 측면이 상기 상부 파워 전극판에 의해 둘러싸이면서 상기 상부 파워 전극판과 절연 물질을 사이에 두고 이격되는 제2 상부 그라운드 패턴; 및
    상기 베이스층을 관통하여 상기 제2 상부 그라운드 패턴 및 상기 하부 그라운드 패턴과 양단이 접속하고, 상기 하부 그라운드 패턴으로부터 상기 제2 상부 그라운드 패턴으로 상기 그라운드 전압을 전달하는 제2 그라운드 비아를 더 포함하고,
    상기 하부 그라운드 패턴에서 상기 제2 그라운드 비아로의 그라운드 전압 전달 경로는, 상기 더미 그라운드 비아와 이격된
    반도체 패키지.
  32. 제29 항에 있어서,
    상기 상부 파워 전극판 내에 배치되고, 측면이 상기 상부 파워 전극판에 의해 둘러싸이면서 상기 상부 파워 전극판과 절연 물질을 사이에 두고 이격되는 제2 상부 신호 패턴;
    상기 하부 파워 전극판 내에 배치되고, 측면이 상기 하부 파워 전극판에 의해 둘러싸이면서 상기 하부 파워 전극판과 절연 물질을 사이에 두고 이격되는 제2 하부 신호 패턴; 및
    상기 베이스층을 관통하여 상기 제2 상부 신호 패턴과 상기 제2 하부 신호 패턴과 양단이 접속하는 제2 신호 비아를 더 포함하는
    반도체 패키지.
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