KR100535181B1 - 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법 - Google Patents

디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법 Download PDF

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Abstract

본 발명은 고속화에 따른 파워/그라운드 잡음의 감소를 위해 디커플링 커패시터를 포함하는 반도체 칩 패키지와 그 제조 방법에 관한 것으로서, 반도체 칩이 실장된 기판의 칩 실장면에 파워에 해당하는 네트(net, 예를 들어 회로배선)에 연결된 파워 전극판이 형성되어 있고, 반도체 칩의 회로면 반대면에 도전성 금속 재질로 이루어진 평판 형태의 그라운드 전극판이 부착되어 있으며, 그 그라운드 전극판이 그라운드에 해당하는 네트(예를 들어 회로배선)에 연결되어 있고, 파워 전극판과 그라운드 전극판 사이에 유전체층이 형성되어 디커플링 커패시터를 형성한 것을 특징으로 한다. 이와 같은 구성의 본원발명은 반도체 소자의 파워/그라운드 단자와 디커플링 커패시터가 최단 경로로 연결되도록 함으로써 기생 저항/인덕턴스 성분을 최소화하고, 그라운드 전극판과 파워 전극판의 면적과 고유전 물질의 유전율 등을 조정하여 디커플링 커패시터의 용량이 조절될 수 있도록 하여 반도체 소자별로 최적화된 디커플링 커패시터를 제공함으로써 반도체 칩 패키지가 고속 동작에 적합한 파워/그라운드 잡음 특성을 갖도록 할 수 있다.

Description

디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법{Semiconductor chip package having decoupling capacitor and manufacturing method thereof}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 고속화에 따른 파워/그라운드 잡음의 감소를 위해 디커플링 커패시터를 포함하는 반도체 칩 패키지와 그 제조 방법에 관한 것이다.
반도체 소자의 고속 동작에는 잡음(noise), 신호 지연 등의 제한 요소들이 많이 존재한다. 특히 최근의 반도체 소자는 많은 수의 신호가 동시에 전달되는 신호의 수가 점차 증가하고 있으며 신호 속도도 계속 증가하고 있다. 이는 반도체 소자/반도체 패키지, 실장 기판의 기생 인덕턴스 성분과 함께 작용하여 잡음으로 나타나며 이를 파워/그라운드 잡음(power/ground noise)이라 한다.
파워/그라운드 잡음은 반도체 소자의 동작 속도가 빠를수록, 그리고 동시 전달 신호수가 많을수록 커지게 되어 반도체 소자의 고속 동작에 심각한 저해 요소가 된다. 이와 같은 파워/그라운드 잡음 문제를 해결하기 위한 방법으로는 파워/그라운드 경로가 낮은 인덕턴스를 갖도록 설계하는 방법이 알려져 있으나 기판 표면에 디커플링 커패시터(decoupling capacitor)를 추가하여 파워/그라운드 공급을 안정화시켜주는 방법이 현재 일반적으로 가장 널리 사용되고 있다.
디커플링 커패시터를 추가하는 경우 디커플링 커패시터는 이상적으로는 저항과 인덕턴스가 "0"이 되는 순수한 커패시턴스 성분만을 가져야 한다. 그러나, 실제로 반도체 소자에서 디커플링 커패시터까지 연결되는 도체 경로와 디커플링 커패시터 자체의 내부 저항/인덕턴스 성분으로 인하여 파워/그라운드에 대한 디커플링 커패시터의 효과가 좋지 않게 나타나는 문제점이 발생되고 있다. 그리고, 커패시터의 용량 결정에 있어서도 신호 특성, 최대 허용 잡음, 기생 인덕턴스 등을 세심하게 고려되어야 하기 때문에 커패시터의 선택에 어려움이 따르는 문제점도 발생되고 있다.
본 발명의 목적은 반도체 소자의 파워/그라운드 단자와 디커플링 커패시터가 최단 경로로 연결되도록 하고, 디커플링 커패시터의 기생 저항/인덕턴스 성분을 최소화하며, 디커플링 커패시터의 용량을 쉽게 조절할 수 있도록 하는 반도체 칩 패키지와 그 제조 방법을 제공하는 데에 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 디커플링 커패시터를 갖는 반도체 칩 패키지는, 상면과 하면 및 내부의 적어도 어느 하나에 형성된 회로배선과, 상면에 소정 면적에 걸쳐 형성된 파워 전극판(power plane)과, 그 파워 전극판과 절연되어 동일 면상에 형성되며 회로배선과 전기적으로 연결된 수직연결용 랜드와, 하면에 형성된 외부접속단자용 랜드를 갖는 기판과; 그 기판의 상면에 페이스-다운(face-down)되도록 실장되고 회로배선과 전기적으로 연결된 반도체 칩과; 파워 전극판 상부를 포함하여 반도체 칩 주변의 기판 상부에 형성된 유전체층과; 반도체 칩과 유전체층 상에 부착된 그라운드 전극판과; 유전체층을 관통하여 그라운드 기능의 회로배선에 연결된 수직연결용 랜드와 그라운드 전극판을 연결하는 범프; 및 외부접속단자용 랜드에 부착된 외부접속단자;를 포함하는 것을 특징으로 한다.
본 발명에 따른 디커플링 커패시터를 갖는 반도체 칩 패키지는, 반도체 칩이 센터패드형(center pad type) 칩 패드 배치 구조를 가지며 기판이 칩 패드의 위치에 칩 패드를 기판으로부터 개방시키는 윈도우가 형성되어 있고 기판의 하면에 회로배선이 형성되어 있으며 칩 패드와 회로배선이 와이어본딩으로 연결되도록 하는 구조를 가질 수 있다. 또는, 반도체 칩이 기판에 플립 칩 본딩으로 실장된 구조를 가질 수 있다.
파워 전극판은 기판의 파워 기능의 회로배선과 비아에 의해 연결될 수 있다. 유전체층은 페이스트 형태의 유전물질을 프린팅(printing)하여 형성하거나 유전 필름을 적층하여 형성할 수 있다. 그라운드 전극판은 반도체 칩의 회로형성면의 반대면에 전도성 페이스트와 전도성 필름 중에 선택된 어느 하나로 부착될 수 있다. 그라운드 기능의 수직연결용 랜드와 그라운드 기능의 회로배선은 비아에 의해 연결될 수 있다.
상기 목적을 달성하기 위한 디커플링 커패시터를 갖는 반도체 칩 패키지 제조 방법은, ⒜상면과 하면 및 내부의 적어도 어느 하나에 형성된 회로배선과 상면에 소정 면적에 걸쳐 형성된 파워 전극판과 그 파워 전극판과 절연되어 동일 면상에 형성되며 회로배선과 전기적으로 연결된 수직연결용 랜드 및 하면에 형성된 외부접속단자용 랜드를 갖는 기판의 상면에 페이스-다운이 되도록 반도체 칩을 실장하고 전기적으로 상호 연결시키는 단계와; ⒝반도체 칩 주변의 기판 상에 수직연결용 랜드가 개방되도록 하여 유전체층을 형성하는 단계와; ⒞유전체층을 관통하여 수직연결용 랜드에 연결되는 범프를 형성하는 단계와; ⒟범프와 접합되어 반도체 칩과 유전체층 상에 그라운드 전극판을 부착하는 단계; 및 ⒠기판의 외부접속단자용 랜드에 외부접속단자를 부착하는 단계;를 포함하는 것을 특징으로 한다.
여기서, ⒜단계는 센터패드형의 칩 패드 배치 구조를 갖는 반도체 칩을 윈도우가 형성된 기판에 칩 패드가 윈도우에 의해 개방되도록 하여 칩 실장되는 단계와, 반도체 칩과 기판을 와이어본딩에 의해 전기적으로 상호 연결하는 단계로 이루어질 수 있다. 또는 ⒜단계는 플립 칩 본딩 단계일 수 있다. ⒝단계는 프린팅 또는 유전체 필름의 적층에 의해 진행될 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 다른 반도체 칩 패키지는, 상면과 하면 및 내부의 적어도 어느 하나에 형성된 제 1회로배선과, 상면에 소정 면적에 걸쳐 형성된 제 1파워 전극판과, 제 1파워 전극판과 절연되어 동일 면상에 형성되며 회로배선과 전기적으로 연결된 제 1수직연결용 랜드와, 하면에 형성된 외부접속단자용 랜드를 갖는 제 1기판과;
제 1기판의 상면에 플립 칩 본딩으로 실장되어 제 1회로배선과 전기적으로 연결된 제 1반도체 칩과;
제 1파워 전극판 상부를 포함하여 제 1반도체 칩 주변의 제 1기판 상부에 형성된 제 1유전체층과;
상면과 하면 중 적어도 어느 하나에 형성된 제 2회로배선과, 하면에 소정 면적에 걸쳐 형성된 제 1그라운드 전극판과, 그 제 1그라운드 전극판과 절연되어 동일면상에 형성된 제 2수직연결용 랜드와, 상면에 소정 면적에 걸쳐 형성된 제 2파워 전극판과, 그 제 2파워 전극판과 절연되어 동일 면상에 형성된 제 3수직연결용 랜드, 및 제 1그라운드 전극판을 그에 대응되는 제 3수직 연결용 랜드와 연결시키고 파워 기능의 제 2회로배선과 연결된 제 2수직연결용 랜드를 제 2파워 전극판과 연결시키며 나머지 기능에 대응되는 제 2회로배선과 연결된 제 2수직연결용 랜드를 그에 대응되는 제 3수직연결용 랜드와 연결시키는 비아를 가지며, 제 1반도체 칩과 제 1유전체층 상에 제 1파워 전극판과 제 1그라운드 전극판이 마주보도록 부착된 제 2기판과; 제 1유전체층을 관통하여 그라운드 기능의 제 1회로배선과 연결된 제 1수직연결용 랜드를 제 1그라운드 전극판에 연결시키고 파워 및 다른 기능의 회로배선에 연결된 제 1수직연결용 랜드를 그에 대응되는 제 2수직연결용 랜드에 연결시키는 제 1범프와; 제 2기판의 상면에 플립 칩 본딩으로 실장되어 제 2회로배선과 전기적으로 연결된 제 2반도체 칩과; 제 2파워 전극판 상부를 포함하여 제 2반도체 칩 주변의 제 2기판 상에 형성된 제 2유전체층과; 제 2반도체 칩과 제 2유전체층 상에 부착된 제 2그라운드 전극판과; 제 2유전체층을 관통하여 그라운드 기능의 회로배선과 연결된 제 3수직연결용 랜드와 제 2그라운드 전극판을 연결하는 제 2범프; 및 제 1기판의 외부접속단자용 랜드에 부착된 외부접속단자;를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법을 보다 상세하게 설명하고자 한다.
제 1실시예
도 1은 본 발명에 다른 반도체 칩 패키지 제 1실시예를 나타낸 단면도이고, 도 2는 본 발명에 따른 반도체 칩 패키지에 적용되는 기판의 평면도이며, 도 3은 도 2의 "A"부분의 확대도이다.
도 1에 도시된 본 발명의 반도체 칩 패키지(10)는 칩 패드(12)가 중앙에 위치하는 센터패드형의 반도체 칩(11)이 칩 패드(12)가 형성된 회로형성면이 기판(21)을 향하는 페이스-다운(face-down) 형태로 실장되고, 반도체 칩(11)과 기판(21)이 와이어본딩에 의해 전기적으로 연결되며, 기판(21)에 면 배열되어 형성된 솔더 볼(47)을 외부접속단자로 이용하는 형태로서, 패키지 내에 그라운드 전극판(39)과 유전체층(41) 및 파워 전극판(27)을 갖도록 하여 디커플링 커패시터가 구현된 구조이다.
기판(21)은 중앙 부분에 기판(21)을 관통하여 직사각형 형상의 윈도우(22)를 갖는다. 윈도우(22)는 실장되는 반도체 칩(11)의 칩 패드(12)들이 기판(21)으로부터 개방되는 크기로 형성된다. 여기서, 기판(21)은 인쇄회로기판(PCB; Printed Circuit Board), 테이프 배선 기판 등등 다양한 종류의 기판이 적용될 수 있다.
기판(21)의 하면에는 윈도우(22)와 인접하여 기판 패드(24)가 형성되어 있고, 볼 랜드(29)가 격자 형태로 배열되어 형성되어 있으며, 기판 패드(24)와 볼 랜드(29)를 연결하는 회로배선(23)이 형성되어 있다. 기판(21)의 상면에는 금속 재질로 파워 전극판(27)이 형성되어 있고, 도 2에 도시된 것과 같이 파워 전극판(27)과 동일 면상에서 가장자리에 파워 전극판(27)과 절연되어 수직연결용 랜드(25)가 복수 개 형성되어 있다. 파워 전극판(27)은 기판(21)의 상면 전체에 걸쳐 형성되어 있으나 필요에 따라 소정 면적에 걸쳐 형성될 수 있다. 여기서, 파워 전극판(27)은 패터닝 과정을 통하여 회로배선(23)이나 수직연결용 랜드(25)와 함께 면(plane) 상태로 형성된다. 수직연결용 랜드(25)는 기판(21)에 형성된 비아(26)에 의해 그라운드 기능의 회로배선(23)과 연결되고, 파워 전극판(27)은 다른 비아(28)에 의해 파워 기능의 회로배선(23)에 연결된다. 비아(26)는 도 3에서와 같이 수직연결용 랜드(25)와 연결되어 그 주변에 형성될 수 있고 수직연결용 랜드(25)를 관통하여 형성될 수도 있다. 여기서, 수직연결용 랜드(25)의 위치는 기판(21)의 가장자리에 제한되는 것은 아니다.
반도체 칩(11)은 칩 패드(12)가 윈도우(22)에 위치하도록 부착된다. 칩 패드(12)와 기판 패드(24)는 윈도우(22)를 경유하는 본딩와이어(35)에 의해 전기적으로 상호 연결이 이루어진다. 칩 부착에는 접착제(31)가 사용되나 접착 테이프 등의 사용도 가능하다.
반도체 칩(11) 주변의 기판(21) 상부에는 파워 전극판(27)을 덮도록 하여 소정 두께로 유전체층(41)이 형성되어 있다. 그리고, 반도체 칩(11)의 회로형성면의 반대면인 하면이 전도성 접착제(33)로 그라운드 전극판(39)과 부착된다. 여기서, 그라운드 전극판(39)은 그라운드로 사용되는 반도체 칩(11)의 회로형성면의 반대면에 연결된다. 유전체층(41)을 구성하는 물질로는 BaxTOy, 유리 강화 에폭시 등과 같은 물질이 사용될 수 있으며, 유전 필름을 적층 부착하여 형성하거나, 페이스트 형태의 고유전 물질을 프린팅하거나 박막 재료를 직접 코팅하여 형성할 수 있다. 유전체층(41)의 재질과 두께 및 크기는 요구되는 디커플링 커패시터의 용량에 따라 변화될 수 있다. 일반적으로 유전체층(41)의 두께는 반도체 칩(11)의 두께와 전도성 접착제(33)의 두께를 합한 값을 갖는 것이 바람직하다. 그라운드 전극판(39)은 도전성 금속 재질로서 평판 형태로 제작되어 부착된다.
수직연결용 랜드(25)는 유전체층(41)을 관통하여 형성된 전도성 재질의 범프(37)에 의해 그라운드 전극판(39)에 연결된다. 특정 수직연결용 랜드(25)들은 필요에 따라 회로배선(23)과 연결되지 않을 수 있으며 이 경우에도 범프(37)에 의해 그라운드 전극판(39)과 연결되도록 하는 것이 바람직하다.
기판(21)의 볼 랜드(26)에는 외부접속단자로서 솔더 볼(47)이 부착되어 있으며, 기판(21)의 하면은 솔더레지스트층(49)으로 덮여져 보호된다. 그리고, 기판(21)의 윈도우(22)에 에폭시 수지 등으로 형성되는 성형수지부(45)가 형성되어 본딩와이어(35)의 연결상태가 외부환경으로부터 보호된다.
전술한 제 1실시예에서와 같이 본 발명에 따른 반도체 칩 패키지는 기판의 칩 실장면에 파워에 해당하는 네트(net, 예를 들어 회로배선)에 연결된 파워 전극판이 형성되어 있고, 반도체 칩의 회로면 반대면에 도전성 금속 재질로 이루어진 평판 형태의 그라운드 전극판이 부착되어 있고, 그 그라운드 전극판이 그라운드에 해당하는 네트(예를 들어 회로배선)에 연결되어 있으며, 파워 전극판과 그라운드 전극판 사이에 유전체층이 형성되어 디커플링 커패시터를 형성한다. 이에 따라 반도체 칩의 파워/그라운드 단자와 디커플링 커패시터가 최단 경로로 연결될 수 있어, 디커플링 커패시터의 기생 저항/인덕턴스 성분이 최소화될 수 있다. 그라운드 전극판과 파워 전극판의 면적과 유전체층의 유전율 등을 조정하여 디커플링 커패시터 용량 조절이 용이하게 이루어질 수 있다. 이와 같은 본 발명에 따른 반도체 칩 패키지 제 1실시예의 제조 과정을 설명하기로 한다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 칩 패키지 제 1실시예의 제조 과정을 나타낸 단면도이다.
도 4a를 참조하면, 먼저 칩 실장과 전기적인 상호 연결 단계가 진행된다. 기판(21)에 반도체 칩(11)을 실장하고 기판(21)과 반도체 칩(11)을 와이어본딩에 의해 전기적으로 연결시킨다. 여기서, 기판(21)은 중앙에 윈도우(22)가 형성되어 있고 하면에 기판 패드(24)와 회로배선(23) 및 볼 랜드(29)가 형성되어 있으며 상면에 하면의 회로배선(23)과 비아(26)에 의해 전기적으로 연결된 수직연결용 랜드(25)가 형성되어 있는 것이다. 그리고, 반도체 칩(11)은 칩 패드(12)가 센터패드형 칩 패드 배치 구조를 갖는 것이다.
반도체 칩(11)을 칩 패드(12)가 윈도우(22) 부분에 위치하도록 정렬하여 페이스-다운 형태가 되도록 접착제(31)로 부착시키고, 칩 패드(12)와 기판 패드(24)를 본딩와이어(35)로 상호 연결시킨다. 이에 따라, 수직연결용 랜드(25)는 비아(26)에 의해 그라운드 기능의 회로배선(23)에 연결되고, 파워 전극판(27)은 비아(28)에 의해 파워 기능의 회로배선(23)에 연결이 이루어진다. 와이어본딩 후에는 수지 봉지 공정을 진행하여 윈도우(22) 부분에 성형수지부(45)를 형성하여 본딩와이어(35)와 그 접합 부분들이 외부환경으로부터 보호될 수 있도록 할 수 있다.
다음으로 도 4b와 같이 수직연결용 랜드(25)가 개방되도록 하여 반도체 칩 주변의 기판(21) 상에 유전체층(41)을 형성시킨다. 유전체층(41)은 유전율 20이상의 고유전 물질로 형성하며 유전 필름을 적층 부착하여 형성하거나, 페이스트 형태의 고유전 물질을 프린팅하거나 박막 재료를 직접 코팅하여 형성할 수 있다.
다음으로 도 4c와 같이 유전체층(41)으로부터 노출되는 수직연결용 랜드(25)에 범프(37)를 형성시킨다. 범프(37)는 유전체층(41)을 관통하여 형성되며, 도전성 재질로 이루어진다.
다음으로 도 4d와 같이 도체로서 평판 형태의 그라운드 전극판(39)을 전도성 접착제(33), 예컨대 전도성 페이스트(paste)나 전도성 필름 등을 사용하여 반도체 칩(11)과 유전체층(41) 상에 부착시킨다.
도 3을 참조하면, 후속 공정으로 기판(21)의 볼 랜드(29)에 외부접속단자로서 솔더 볼(47)을 부착시킴으로써 반도체 칩 패키지(10)의 제조가 완료된다.
제 2실시예
도 5는 본 발명에 따른 반도체 칩 패키지 제 2실시예를 나타낸 단면도이다.
도 5에 도시된 본 발명에 따른 반도체 칩 패키지(110)는 반도체 칩(111)이 범프(113)에 의해 기판(121)에 플립 칩 본딩으로 실장되어 있고, 기판(121)의 일면에 면 배열되어 형성된 솔더 볼(147)을 외부접속단자로 이용하는 형태로서 패키지 내에 그라운드 전극판(139)과 유전체층(141) 및 파워 전극판(127)을 갖도록 함으로써 디커플링 커패시터가 구현되어 있는 실시예이다.
기판(121)은 전기적인 상호 연결이 와이어본딩에 의해 이루어지는 제 1실시예의 반도체 칩 패키지와 달리 플립 칩 본딩에 의해 이루어지므로 윈도우를 갖지는 않는다. 그 대신에 기판(121)의 상면에서 칩 실장 위치에 반도체 칩에 형성된 범프(113)와 접합되는 플립 칩 본딩용 기판 패드(124)가 형성되어 있다. 기판(121)은 상면에서 칩 실장 위치의 주변에 파워 전극판(127)이 형성되어 있고, 동일 면상에서 가장자리에 파워 전극판(127)이 형성되어 있다. 여기서, 파워 전극판(127)은 패터닝 과정을 통하여 회로배선(123)이나 수직연결용 랜드(125)와 함께 면(plane) 상태로 형성된다.
그리고, 파워 전극판(127)과 동일 면상에서 가장자리에 파워 전극판(127)과 절연되어 수직연결용 랜드(125)가 복수 개 형성되어 있다. 기판(121)의 하면에는 회로배선(123)이 형성되어 있고 그와 연결된 볼 랜드(129)가 격자 형태로 배열되어 형성되어 있다. 기판 패드(124)와 볼 랜드(129)는 비아(128) 및 회로배선(123)에 의해 연결된다. 여기서, 다층배선기판이 적용될 수도 있다. 파워 전극판(127)과 수직연결용 랜드(125)에 관하여는 제 1실시예에서 설명한 바와 같으므로 기술을 생략하기로 한다. 참조번호 149는 솔더 레지스트층이다.
전술한 제 2실시예의 반도체 칩 패키지는 플립 칩 본딩에 의해 반도체 칩이 실장되는 형태의 구조로 실시될 수 있음을 보여준다. 제 1실시예와 마찬가지로 반도체 칩의 파워/그라운드 단자와 디커플링 커패시터가 최단 경로로 연결되고 디커플링 커패시터의 기생 저항/인덕턴스 성분이 최소화되어 전기적 특성이 향상될 수 있으며 커패시터의 용량 조절이 용이하게 이루어질 수 있다. 더욱이, 플립 칩 본딩에 의해 반도체 칩이 실장되므로 패키지 박형화와 소형화 및 전기적 특성 향상에 더욱 유리한 구조이다. 이와 같은 본 발명에 따른 반도체 칩 패키지의 제 2실시예의 제조 과정을 설명하기로 한다.
도 6a 내지 도 6d는 본 발명에 따른 반도체 칩 패키지 제 2실시예의 제조 과정을 나타낸 단면도이다.
도 6a를 참조하면, 먼저 칩 실장과 전기적인 상호 연결 공정이 진행된다. 기판(121)에 반도체 칩(111)을 플립 칩 본딩으로 실장하여 전기적인 연결과 동시에 칩 부착이 이루어지도록 한다. 이를 위하여 반도체 칩(111)에는 범프(113)가 미리 형성되어 있도록 한다. 기판(121)은 하면에 볼 랜드(129)가 형성되어 있고 상면에는 하면의 볼 랜드(129)와 전기적으로 연결된 수직연결용 랜드(125)가 형성되어 있다. 수직연결용 랜드(125)는 비아(126)에 의해 그라운드 기능의 회로배선(도시안됨)에 연결되고, 파워 전극판(127)은 비아(128)에 의해 파워 기능의 회로배선(도시안됨)에 연결된다.
다음으로 도 6b와 같이 수직연결용 랜드(12)가 개방되도록 하여 반도체 칩(111) 주변의 기판(121) 상에 유전체층(141)을 형성시킨다. 다음으로 도 6c와 같이 유전체층(141)으로부터 노출되는 수직연결용 랜드(125)에 범프(137)를 형성시킨다. 다음으로 도 6d와 같이 그라운드 전극판(139)을 반도체 칩(111)과 유전체층(141) 상에 형성시킨다. 후속 공정으로 솔더 볼 어태치 공정을 진행하면 도 5에서와 같은 반도체 칩 패키지(110)의 제조가 완료된다.
제 3실시예
도 7은 본 발명에 따른 반도체 칩 패키지 제 3실시예를 나타낸 단면도이고, 도 8은 본 발명에 따른 반도체 칩 패키지 제 3실시예에 적용되는 기판의 단면도이며, 도 9a와 도 9b는 본 발명에 따른 반도체 칩 패키지 제 3실시예에 적용되는 기판의 평면도와 배면도이다.
도 7에 도시된 본 발명에 따른 제 3실시예의 반도체 칩 패키지(310)는 칩 범프(313,413)가 형성된 2개의 반도체 칩(311,411)을 포함하여 구현되는 적층 패키지 형태이다. 2개의 반도체 칩(311,411)은 각각 제 1기판(321)과 제 2기판(421)에 플립 칩 본딩으로 실장되고 패키지 내에 제 1,2파워 전극판(327,427)과 제 1,2그라운드 전극판(339,439) 및 유전체층(341,441)들이 형성되어 2개의 디커플링 커패시터를 형성한 구조이다. 여기서, 제 1파워 전극판(327)과 제 2파워 전극판(427) 및 제 1그라운드 전극판(327)은 패터닝 과정을 통하여 형성된 것이며, 제 2그라운드 전극판(439)은 별도로 제조된 것이다.
제 1기판(321)은 상면 대부분을 덮는 제 1파워 전극판(327)이 형성되어 있고, 그와 이격됨으로써 절연되어 동일 면상에 복수의 제 1수직연결용 랜드(325)가 형성되어 있으며, 하면에 외부접속단자로서 솔더 볼(347)의 부착을 위한 볼 랜드(329)가 형성되어 있다. 제 1수직연결용 랜드들(325)은 비아(326)에 의해 대응되는 회로배선(323)과 연결된다. 예를 들어, 그라운드 및 시그널 기능의 회로배선(323)이 비아(326)에 의해 각각 대응되는 제 1수직연결용 랜드(325)와 서로 연결되어 있다. 그리고, 제 1파워 전극판(327)은 파워 기능에 해당하는 비아(328)에 의해 회로배선(323)에 연결된다. 여기서, 제 1기판(321)으로 다층배선기판을 사용하는 것도 가능하다.
제 1기판(321)의 상면 중앙 부분에 플립 칩 본딩으로 제 1반도체 칩(311)이 실장되어 있다. 제 1반도체 칩(311)의 칩 범프(312)와 기판 패드(324)가 접합되어 전기적인 연결이 이루어진다.
제 1반도체 칩(311) 주변의 제 1기판(321)의 상부에는 제 1파워 전극판(327)을 덮는 제 1유전체층(341)이 형성되어 있다. 그리고, 제 1반도체 칩(311)의 회로형성면의 반대면에는 전도성 접착제(333)를 사용하여 제 2기판(421)이 부착되어 있다.
제 2기판(421)은 도 8에 도시된 것과 같이 상면과 하면에 제 2파워 전극판(427)과 제 1그라운드 전극판(339)이 형성되어 있는 구조이다. 제 2기판(421)은 도 9b에 도시된 것과 같이 제 2기판(421)의 하면 대부분을 덮는 제 1그라운드 전극판(339)이 형성되어 있고 제 1그라운드 전극판(339)과 그와 절연되어 동일면 상에서 가장자리 부분에 복수의 제 2수직연결용 랜드(425a,425c)가 형성되어 있으며, 도 9a에 도시된 것과 같이 제 2기판(421)의 상면 대부분을 덮는 제 2파워 전극판(427)이 형성되어 있고, 제 2파워 전극판(427)과 동일면 상에 제 3수직연결용 랜드(475)가 형성되어 있다. 제 2기판(421)의 제 1그라운드 전극판(339)은 제 1유전체층(341)을 관통하는 제 1범프(337)에 의해 그라운드 기능에 해당하는 제 1기판(321)의 제 1수직연결용 랜드(325)에 연결된다. 도 9a와 도 9b에서 참조번호 428a는 그라운드 비아이고, 428b는 시그널 비아이며, 425a는 파워 기능의 제 2수직연결용 랜드이고, 425c는 시그널 기능의 제 2수직연결용 랜드이며, 423은 회로배선이다.
제 2기판(421)의 상면에는 플립 칩 본딩으로 제 2반도체 칩(411)이 실장되어 있다. 그리고, 제 2반도체 칩(411) 주변의 제 2기판(421) 상부에 제 2유전체층(441)이 제 2파워 전극판(427)을 덮으며 형성되어 있다. 그리고, 제 2반도체 칩(411)과 제 2유전체층(441)상에 제 2그라운드 전극판(439)이 부착되어 있다. 제 2그라운드 전극판(439)은 제 2반도체 칩(411)에 전도성 접착제(433)로 부착된다.
제 2그라운드 전극판(439)과 제 3수직연결용 랜드(475)는 제 2유전체층(441)을 관통하여 형성된 제 2범프(437)로 연결된다. 제 3수직연결용 랜드(475)는 비아(426)에 의해 제 1그라운드 전극판(339)과 연결된다. 제 1그라운드 전극판(339)은 제 1범프(337)에 의해 제 1기판(321)의 그라운드에 해당하는 회로배선(323)과 연결된 제 1수직연결용 랜드(325)와 연결된다. 그리고, 제 2파워 전극판(427)은 비아(428)에 의해 파워에 해당하는 제 2수직연결용 랜드(428)와 연결되고 그 제 2수직연결용 랜드(428)는 제 1범프(337)에 의해 제 1기판(321)의 제 1파워 전극판(327)에 연결되며, 제 1파워 전극판(327)은 비아(328)에 의해 제 1기판(321)의 회로배선(323)과 연결된다. 시그널에 해당하는 제 2수직연결용 랜드(425)는 마찬가지로 제 1범프(337)에 의해 대응되는 회로배선(323)에 연결된다.
전술한 제 3실시예에서와 같이 본 발명에 따른 커패시터를 갖는 반도체 칩 패키지는 적층 패키지 형태로 실시될 수 있다. 이와 같은 본 발명에 따른 반도체 칩 패키지의 제 3실시예의 제조 과정을 설명하기로 한다.
도 10a 내지 도 10e는 본 발명에 따른 반도체 칩 패키지 제 3실시예의 제조 과정을 나타낸 단면도이다.
도 10a를 참조하면, 먼저, 제 1기판(321) 상에 제 1반도체 칩(311)이 플립 칩 본딩으로 실장시키고 제 1유전체층(341)을 형성시킨다. 그리고 제 1유전체층(341)을 관통하여 제 1수직연결용 랜드(325)와 연결된 제 1범프(337)를 형성시킨 후 제 2기판(421)을 부착시킨다. 여기서, 제 2기판(421)은 상면에 제 2파워 전극판(427)과 제 3수직연결용 랜드(475)가 형성되어 있고 하면에 제 1그라운드 전극판(339)과 제 2수직연결용 랜드(425a,425c)가 형성되어 있는 것이다. 제 2기판(421) 부착까지의 과정은 앞에서 설명한 제2실시예의 패키지 제조 공정과 동일하게 진행된다. 단, 여기서, 제 2기판(421)과 제 1수직연결용 랜드(325)를 연결하는 제 1범프(337)는 서로 그 기능별로 예컨대 그라운드와 파워 및 시그널 기능에 해당하는 것들끼리 연결이 이루어진다.
다음으로 도 10b와 같이 제 2기판(421) 상에 제 2반도체 칩(411)이 플립 칩 본딩으로 실장시키고, 도10c와 같이 제 3수직연결용 랜드(475)가 개방되도록 하여 제 2반도체 칩(411) 주변의 제 2기판(421) 상에 제 2유전체층(441)을 형성시킨다. 다음으로, 도 10d와 같이 제 2유전체층(441)으로부터 노출되는 제 3수직연결용 랜드(475)에 제 2범프(437)를 형성시키고, 도 10e와 같이 판 형태의 제 2그라운드 전극판(439)을 제 2반도체 칩(411)과 제 2유전체층(441) 위에 형성시킨다. 제 2반도체 칩(411)과 제 2그라운드 전극판(439)은 전도성 접착제(433)로 부착시킨다. 후속 공정으로 제 1기판(321)의 볼 랜드(329)에 외부접속단자로서 솔더 볼(347)을 부착시킴으로써 도 7에서와 같은 적층형의 반도체 칩 패키지(310) 제조가 완료된다.
이상과 같은 본 발명에 따른 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법에 의하면, 반도체 소자의 파워/그라운드 단자와 디커플링 커패시터가 최단 경로로 연결되도록 함으로써 기생 저항/인덕턴스 성분을 최소화하고, 그라운드 전극판과 파워 전극판의 면적과 고유전 물질의 유전율 등을 조정하여 디커플링 커패시터의 용량을 조절할 수 있도록 하여 반도체 소자별로 최적화된 디커플링 커패시터를 제공함으로써 반도체 칩 패키지가 고속 동작에 적합한 파워/그라운드 잡음 특성을 갖도록 할 수 있다.
도 1은 본 발명에 다른 반도체 칩 패키지 제 1실시예를 나타낸 단면도,
도 2는 본 발명에 따른 반도체 칩 패키지에 적용되는 기판의 평면도,
도 3은 도 2의 "A"부분의 확대도,
도 4a 내지 도 4d는 본 발명에 따른 반도체 칩 패키지 제 1실시예의 제조 과정을 나타낸 단면도,
도 5는 본 발명에 따른 반도체 칩 패키지 제 2실시예를 나타낸 단면도,
도 6a 내지 도 6d는 본 발명에 따른 반도체 칩 패키지 제 2실시예의 제조 과정을 나타낸 단면도,
도 7은 본 발명에 따른 반도체 칩 패키지 제 3실시예를 나타낸 단면도,
도 8은 본 발명에 따른 반도체 칩 패키지 제 3실시예에 적용되는 기판의 단면도,
도 9a와 도 9b는 본 발명에 따른 반도체 칩 패키지 제 3실시예에 적용되는 기판의 평면도와 배면도, 및
도 10a 내지 도 10e는 본 발명에 따른 반도체 칩 패키지 제 3실시예의 제조 과정을 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10,110,310: 반도체 칩 패키지 11,111,311,411: 반도체 칩
12: 칩 패드 21,121,321,421: 기판
22: 윈도우(window) 23,123,323: 회로배선
24,124,324,424: 기판 패드 25,125,325,425,475: 수직연결용 랜드
26,28,126,128,326,328,426,428: 비아
27,127,327,427: 파워 전극판
29,129,329: 볼 랜드 31: 접착제
33,133,333,433: 전도성 접착제 35: 본딩와이어
37,137,337,437: 범프 41,141,341,441: 유전체층
45: 수지성형부 47,147,347: 솔더 볼
49,149: 솔더레지스트

Claims (14)

  1. 상면과 하면 및 내부의 적어도 어느 하나에 형성된 회로배선과, 상면에 소정 면적에 걸쳐 형성된 파워 전극판(power plane)과, 상기 파워 전극판과 절연되어 동일 면상에 형성되며 상기 회로배선과 전기적으로 연결된 수직연결용 랜드와, 하면에 형성된 외부접속단자용 랜드를 갖는 기판과;
    상기 기판의 상면에 페이스-다운되도록 실장되고 상기 회로배선과 전기적으로 연결된 반도체 칩과;
    상기 파워 전극판 상부를 포함하여 상기 반도체 칩 주변의 상기 기판 상부에 형성된 유전체층과;
    상기 반도체 칩과 상기 유전체층 상에 부착된 그라운드 전극판과;
    상기 유전체층을 관통하여 그라운드 기능의 회로배선에 연결된 수직연결용 랜드와 그라운드 전극판을 연결하는 범프; 및
    외부접속단자용 랜드에 부착된 외부접속단자;를 포함하는 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
  2. 제 1항에 있어서, 상기 반도체 칩은 센터패드형 칩 패드 배치 구조를 가지며, 상기 기판은 상기 칩 패드의 위치에 상기 칩 패드를 상기 기판으로부터 개방시키는 윈도우가 형성되어 있고, 상기 기판의 하면에 회로배선이 형성되어 있으며, 상기 칩 패드와 상기 회로배선이 와이어본딩으로 연결된 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
  3. 제 1항에 있어서, 상기 반도체 칩은 상기 기판에 플립 칩 본딩으로 실장된 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
  4. 제 1항에 있어서, 상기 파워 전극판은 상기 기판의 파워에 해당하는 회로배선과 비아에 의해 연결된 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
  5. 제 1항에 있어서, 상기 유전체층은 페이스트 형태의 유전물질을 프린팅하여 형성된 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
  6. 제 1항에 있어서, 상기 유전체층은 유전 필름을 적층하여 형성된 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
  7. 제 1항에 있어서, 상기 그라운드 전극판이 상기 칩 배면에 전도성 페이스트와 전도성 필름 중에 선택된 어느 하나로 부착된 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
  8. 제 1항에 있어서, 상기 그라운드 랜드와 그라운드에 해당되는 회로배선이 비아에 의해 연결된 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
  9. ⒜상면과 하면 및 내부의 적어도 어느 하나에 형성된 회로배선과 상면에 소정 면적에 걸쳐 형성된 파워 전극판과 그 파워 전극판과 절연되어 동일 면상에 형성되며 회로배선과 전기적으로 연결된 수직연결용 랜드 및 하면에 형성된 외부접속단자용 랜드를 갖는 기판의 상면에 페이스-다운이 되도록 반도체 칩을 실장하고 전기적으로 상호 연결시키는 단계와;
    ⒝반도체 칩 주변의 기판 상에 수직연결용 랜드가 개방되도록 하여 유전체층을 형성하는 단계와;
    ⒞유전체층을 관통하여 수직연결용 랜드에 연결되는 범프를 형성하는 단계와;
    ⒟범프와 접합되어 반도체 칩과 유전체층 상에 그라운드 전극판을 부착하는 단계; 및
    ⒠기판의 외부접속단자용 랜드에 외부접속단자를 부착하는 단계;
    를 포함하는 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지 제조 방법.
  10. 제 9항에 있어서, 상기 ⒜단계는 센터패드형의 칩 패드 배치 구조의 반도체 칩을 윈도우가 형성된 기판에 칩 패드가 윈도우에 개방되도록 하여 칩 실장되는 단계와, 상기 반도체 칩과 상기 기판을 와이어 본딩에 의해 전기적으로 상호 연결하는 단계인 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지 제조 방법.
  11. 제 9항에 있어서, 상기 ⒜단계는 플립 칩 본딩 단계인 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지 제조 방법.
  12. 제 9항에 있어서, 상기 ⒝단계는 페이스트 형태의 유전물질을 프린팅하여 이루어지는 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지 제조 방법.
  13. 제 9항에 있어서, 상기 ⒝단계는 유전체 필름을 적층하여 이루어지는 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지 제조 방법.
  14. 상면과 하면 및 내부의 적어도 어느 하나에 형성된 제 1회로배선과, 상면에 소정 면적에 걸쳐 형성된 제 1파워 전극판과, 상기 제 1파워 전극판과 절연되어 동일 면상에 형성되며 상기 제 1회로배선과 전기적으로 연결된 제 1수직연결용 랜드와, 하면에 형성된 외부접속단자용 랜드를 갖는 제 1기판과;
    상기 제 1기판의 상면에 플립 칩 본딩으로 실장되어 상기 제 1회로배선과 전기적으로 연결된 제 1반도체 칩과;
    상기 제 1파워 전극판 상부를 포함하여 상기 제 1반도체 칩 주변의 상기 제 1기판 상부에 형성된 제 1유전체층과;
    상면과 하면 중 적어도 어느 하나에 형성된 제 2회로배선과, 하면에 소정 면적에 걸쳐 형성된 제 1그라운드 전극판과, 상기 제 1그라운드 전극판과 절연되어 동일면상에 형성된 제 2수직연결용 랜드와, 상면에 소정 면적에 걸쳐 형성된 제 2파워 전극판과, 상기 제 2파워 전극판과 절연되어 동일 면상에 형성된 제 3수직연결용 랜드, 및 상기 제 1그라운드 전극판을 그에 대응되는 상기 제 3수직 연결용 랜드와 연결시키고 파워 기능의 상기 제 2회로배선과 연결된 상기 제 2수직연결용 랜드를 상기 제 2파워 전극판과 연결시키며 나머지 기능에 대응되는 상기 제 2회로배선과 연결된 제 2수직연결용 랜드를 그에 대응되는 제 3수직연결용 랜드와 연결시키는 비아를 가지며, 상기 제 1반도체 칩과 상기 제 1유전체층 상에 상기 제 1파워 전극판과 제 1그라운드 전극판이 마주보도록 부착된 제 2기판과;
    상기 제 1유전체층을 관통하여 그라운드 기능의 제 1회로배선과 연결된 상기 제 1수직연결용 랜드를 상기 제 1그라운드 전극판에 연결시키고 파워 및 다른 기능의 회로배선에 연결된 상기 제 1수직연결용 랜드를 그에 대응되는 상기 제 2수직연결용 랜드에 연결시키는 제 1범프와;
    상기 제 2기판의 상면에 플립 칩 본딩으로 실장되어 상기 제 2회로배선과 전기적으로 연결된 제 2반도체 칩과;
    상기 제 2파워 전극판 상부를 포함하여 상기 제 2반도체 칩 주변의 상기 제 2기판 상에 형성된 제 2유전체층과;
    상기 제 2반도체 칩과 상기 제 2유전체층 상에 부착된 제 2그라운드 전극판과;
    상기 제 2유전체층을 관통하여 그라운드 기능의 제 2회로배선과 연결된 상기 제 3수직연결용 랜드와 제 2그라운드 전극판을 연결하는 제 2범프; 및
    상기 제 1기판의 외부접속단자용 랜드에 부착된 외부접속단자;
    를 포함하는 것을 특징으로 하는 디커플링 커패시터를 갖는 반도체 칩 패키지.
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