KR20230021496A - 로우 해머 제어 방법 및 메모리 장치 - Google Patents

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KR20230021496A
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류정민
송원형
김호연
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삼성전자주식회사
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Abstract

로우 해머 제어 방법 및 메모리 장치가 개시된다. 메모리 장치는 로우 해머 모니터 시간 프레임 동안 액티브 커맨드 수와 기입 또는 독출 커맨드 수 사이의 비율에 기초해서 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하거나 로우를 리라우트하거나 커맨드를 차단한다.

Description

로우 해머 제어 방법 및 메모리 장치 {Memory device and method for controlling row hammer}
본 발명은 반도체 메모리 장치들에 관한 것으로서, 더욱 상세하게는 특정 메모리 셀(들)에 대해 반복적으로 억세스하는 로우 해머를 모니터링하여 제어하는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 칩들을 사용하는 시스템은, 시스템 내 호스트에 의해 사용되는 데이터나 인스트럭션들을 저장하기 위하여 및/또는 컴퓨터 동작(computational operation)을 수행하기 위하여, 시스템의 동작 메모리 또는 메인 메모리로서 DRAM(Dynamic Random Access Memory)을 널리 사용한다. 일반적으로 DRAM은 호스트의 제어에 따라 데이터를 기입하거나 기입된 데이터를 독출한다. 컴퓨터 동작을 수행할 때, 호스트는 DRAM으로부터 인스트럭션들 및/또는 데이터를 검색하고(retrieve), 인스트럭션들을 실행하고 및/또는 컴퓨터 동작을 수행하기 위하여 데이터를 사용한다. 컴퓨터 동작의 결과가 존재하는 경우, 호스트는 컴퓨터 동작의 결과를 DRAM에 라이트 백(write back)한다.
DRAM 용량 및 집적도를 증가시키기 위해 DRAM 셀 사이즈가 감소하고 있다. 어떤 DRAM 기반의 시스템은 과도한 작업량(heavy workload)으로 인해 간헐적인 고장(intermittent failure)을 경험한다. 이러한 고장은 싱글 메모리 셀 로우에 대한 반복적인 억세스, 일명 로우 해머로 추적(trace)된다. 로우 해머에 의해 물리적으로 인접한 메모리 셀 로우에 연결된 메모리 셀들이 디스터브를 받게 되어 데이터 변형(data corruption)이 유발될 수 있다. 로우 해머에 의해 영향 받은 메모리 셀들은 타겟 리프레쉬 동작으로 리프레쉬 될 수 있다.
그런데, 타겟 리프레쉬 동작을 위한 리프레쉬 회로 구성이 요구되면 백그라운드 리프레쉬 동작과 연관하여 하드웨어 구성(configurations) 및/또는 구현(implementations)이 복잡하고 어려워지고, 또한 추가적으로 리프레쉬 커맨드를 발행한다는 것은 태스크들(tasks) 사이의 스케쥴링(scheduling) 및/또는 스위칭 부담으로 작용할 수 있다. 이에 따라, 리프레쉬 동작을 이용하지 않고 로우 해머를 제어할 수 있는 방법이 요구된다.
본 발명의 목적은 로우 해머의 유형에 따라 tRAS 시간 파라미터와 관련된 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하는 동작, 로우 리라우트 동작 또는 커맨드 차단 동작을 이용하여 로우 해머를 제어하는 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이; 복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 상기 메모리 장치의 외부와 연결되고; 상기 외부로부터 수신된 액티브 커맨드, 기입 커맨드, 독출 커맨드 또는 프리차지 커맨드에 응답하여 상기 복수의 메모리 셀 로우들에 대해 로우 동작, 기입 동작, 독출 동작 또는 프리차지 동작을 수행하도록 구성되는 제어 로직 회로; 및 상기 기입 동작 또는 상기 독출 동작에 따른 데이터를 상기 복수의 신호 핀들로 전송하는 입출력 회로를 포함하고, 상기 제어 로직 회로는, 로우 해머 모니터링 시간 프레임 동안 상기 복수의 메모리 셀 로우들 중 제1 메모리 셀 로우에 대한 상기 액티브 커맨드를 카운트한 제1 카운트 값과 상기 기입 커맨드 또는 상기 독출 커맨드를 카운트한 제2 카운트 값을 계산하고, 상기 제2 카운트 값 대비 상기 제1 카운트 값의 비율에 기초하여 상기 제1 메모리 셀 로우의 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 상기 프리차지 동작 시점을 변경하여 상기 액티브 동작과 상기 프리차지 동작 사이의 프리차지 준비 시간을 조절한다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이; 복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 상기 메모리 장치의 외부와 연결되고; 상기 외부로부터 수신된 액티브 커맨드, 기입 커맨드 또는 독출 커맨드에 응답하여 상기 복수의 메모리 셀 로우들에 대해 로우 동작, 기입 동작 또는 독출 동작을 수행하도록 구성되는 제어 로직 회로; 및 상기 기입 동작 또는 상기 독출 동작에 따른 데이터를 상기 복수의 신호 핀들로 전송하는 입출력 회로를 포함하고, 상기 제어 로직 회로는, 로우 해머 모니터링 시간 프레임 동안 상기 복수의 메모리 셀 로우들 중 제1 메모리 셀 로우에 대한 상기 액티브 커맨드를 카운트한 제1 카운트 값과 상기 기입 커맨드 또는 상기 독출 커맨드를 카운트한 제2 카운트 값을 계산하고, 상기 제2 카운트 값 대비 상기 제1 카운트 값의 비율에 기초하여 상기 제1 메모리 셀 로우의 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 상기 제1 메모리 셀 로우에 대한 억세스가 제2 메모리 셀 로우로 변경되도록 로우 리라우트한다.
본 발명의 실시예들에 따른 메모리 장치는, 복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이; 복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 상기 메모리 장치의 외부와 연결되고; 상기 복수의 신호 핀들 중 일부를 통해 커맨드들을 수신하는 커맨드 버퍼; 상기 커맨드 버퍼를 통해 수신된 액티브 커맨드, 기입 커맨드 또는 독출 커맨드에 응답하여 상기 복수의 메모리 셀 로우들에 대해 로우 동작, 기입 동작 또는 독출 동작을 수행하도록 구성되는 제어 로직 회로; 및 상기 기입 동작 또는 상기 독출 동작에 따른 데이터를 상기 복수의 신호 핀들 중 다른 일부로 전송하는 입출력 회로를 포함하고, 상기 제어 로직 회로는, 로우 해머 모니터링 시간 프레임 동안 상기 복수의 메모리 셀 로우들 중 제1 메모리 셀 로우에 대한 상기 액티브 커맨드를 카운트한 제1 카운트 값과 상기 기입 커맨드 또는 상기 독출 커맨드를 카운트한 제2 카운트 값을 계산하고, 상기 제2 카운트 값 대비 상기 제1 카운트 값의 비율에 기초하여 상기 제1 메모리 셀 로우의 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 상기 커맨드 버퍼를 디세이블시켜 상기 커맨드들을 차단한다.
본 발명의 실시예들에 따른 복수의 메모리 셀 로우들을 포함하는 메모리 장치의 동작 방법은, 로우 해머 모니터링 시간 프레임 동안 상기 복수의 메모리 셀 로우들 중 제1 메모리 셀 로우에 대한 액티브 커맨드를 카운트하여 제1 카운트 값을 획득하는 단계, 상기 제1 메모리 셀 로우는 상기 로우 해머 모니터링 시간 프레임 동안 최대 억세스 수를 갖고; 상기 로우 해머 모니터링 시간 프레임 동안 제1 메모리 셀 로우에 대한 기입 커맨드 또는 독출 커맨드를 카운트하여 제2 카운트 값을 획득하는 단계; 상기 제2 카운트 값 대비 상기 제1 카운트 값의 비율에 기초하여 상기 제1 메모리 셀 로우의 로우 해머 유형을 판단하는 단계; 및 판단된 로우 해머 유형에 따라 상기 메모리 장치의 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여, 상기 액티브 커맨드에 따른 액티브 동작과 상기 프리차지 동작 사이의 프리차지 준비 시간을 조절하는 단계를 포함한다.
본 발명에 따르면, 로우 해머 모니터 시간 프레임 동안 액티브 커맨드 수와 기입 또는 독출 커맨드 수 사이의 비율에 기초하여 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하거나 로우를 리라우트하거나 커맨드를 차단함으로써, 메모리 장치의 로우 해머를 완화(alleviate) 할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 로우 해머를 제어하는 메모리 장치를 포함하는 시스템을 설명하는 도면이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다.
도 3은 도 2의 로우 해머 제어 회로를 설명하는 블록 다이어그램이다.
도 4a 및 도 4b는 도 2의 메모리 장치의 리프레쉬 동작 및 뱅크 액티브 동작을 설명하는 도면들이다.
도 5 및 도 6은 도 3의 로우 해머 관리 회로의 동작을 개념적으로 설명하는 도면들이다.
도 7 내지 도 10은 도 3의 로우 해머 제어 회로의 동작을 설명하는 플로우 다이어그램들이다.
도 11은 본 발명의 실시예들에 따른 로우 해머를 제어하는 메모리 장치를 포함하는 시스템을 나타내는 블록 다이어그램이다.
도 1은 본 발명의 예시적인 실시예들에 따른 로우 해머를 제어하는 메모리 장치를 포함하는 시스템을 설명하는 도면(diagram)이다.
도 1을 참조하면, 시스템(100)은 호스트 장치(110) 및 메모리 장치(120)를 포함할 수 있다. 호스트 장치(110)는 메모리 버스(130)를 통하여 메모리 장치(120)와 통신적으로 연결(communicatively connected)될 수 있다.
호스트 장치(110)는 예시적으로, 컴퓨터, 노트북, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 스마트 폰, 웨어러블(Wearable) 장치와 같은 컴퓨팅 시스템일 수 있다. 또는 호스트 장치(110)는 그래픽스 카드와 같은 컴퓨팅 시스템에 포함된 구성 요소들 중 일부일 수 있다.
호스트 장치(110)는 시스템(100) 내 일반적인 컴퓨터 동작을 수행하는 기능 블락(functional block)으로서, 중앙 처리 유닛(Central Processing Unit: CPU), 디지털 신호 프로세서(Digital Signal Processor: DSP), 그래픽 처리 유닛 (Graphics Processing Unit: GPU), 또는 어플리케이션 프로세서(Application Processor: AP)에 해당될 수 있다. 호스트 장치(110)는 메모리 장치(120)로/로부터 데이터 송수신을 관리하는 메모리 콘트롤러(112)를 포함할 수 있다.
메모리 콘트롤러(112)는 호스트 장치(110)의 메모리 리퀘스트에 따라 메모리 장치(120)를 억세스할 수 있다. 메모리 콘트롤러(112)는 메모리 위치에 대응하는 로우 및 칼럼을 선택하는 것, 메모리 위치에 데이터를 기입하는 것 또는 기입된 데이터를 독출하는 것과 같은 메모리 장치(120)와 인터페이싱을 위한 메모리 물리 계층 인터페이스(Memory Physical Layer Interface, 114)를 포함할 수 있다. 통상적으로, 메모리 물리 계층 인터페이스(114)는 메모리 PHY(114) 라고 지칭된다.
메모리 콘트롤러(112)는 메모리 장치(120)에 커맨드(CMD)와 어드레스(ADDR)를 제공함으로써, 메모리 장치(120)에 대한 기입 동작 또는 독출 동작을 제어할 수 있다. 또한, 기입 동작을 위한 데이터(DQ)와 독출된 데이터(DQ)가 메모리 콘트롤러(112)와 메모리 장치(120) 사이에서 송수신될 수 있다. 이러한 메모리 억세스 동작은 메모리 콘트롤러(112)와 메모리 장치(120) 사이의 메모리 PHY(114) 및 메모리 버스(130)를 통해 수행될 수 있다.
메모리 PHY(114)는 메모리 콘트롤러(112)와 메모리 장치(120) 사이의 효율적인 통신에 요구되는 신호들, 주파수, 타이밍, 구동, 상세 동작 파라미터 및 기능성(functionality)을 위해 제공되는 물리적 또는 전기적 계층과 논리적 계층을 포함할 수 있다. 메모리 PHY(114)는 JEDEC(Joint Electron Device Engineering Council) 표준의 DDR 및/또는 LPDDR 프로토콜의 특징들을 지원할 수 있다.
메모리 PHY(114)는 메모리 버스(130)를 통해 메모리 콘트롤러(112)와 메모리 장치(120)를 연결할 수 있다. 도면의 간결성을 위하여, 메모리 콘트롤러(112)와 메모리 장치(120) 사이에 하나의 신호 라인을 통하여 클록(CLK), 커맨드/어드레스(CA), 데이터(DQ)가 제공되는 것으로 도시하고 있으나, 실제로는 복수의 신호 라인들 또는 버스를 통해 제공될 수 있다. 메모리 콘트롤러(112)와 메모리 장치(120) 사이의 신호 라인들은 커넥터들을 통하여 연결될 수 있다. 커넥터들은 핀들, 볼들, 신호 라인들, 또는 다른 하드웨어 컴포넌트들로서 구현될 수 있다.
클록(CLK) 신호는 메모리 버스(130)의 클록 신호 라인을 통해서 메모리 콘트롤러(112)로부터 메모리 장치(120)로 전송될 수 있다. 커맨드/어드레스(CA) 신호는 메모리 버스(130)의 커맨드/어드레스(CA) 버스를 통해서 메모리 콘트롤러(112)로부터 메모리 장치(120)로 전송될 수 있다. 칩 선택(CS) 신호는 메모리 버스(130)의 칩 선택(CS) 라인을 통해서 메모리 콘트롤러(112)로부터 메모리 장치(120)에 전송될 수 있다. 칩 선택(CS) 신호가 로직 하이로 활성화된 상태에서 커맨드/어드레스(CA) 버스를 통해서 전송되는 신호는 커맨드임을 나타낼 수 있다. 데이터(DQ)는 양방향 신호 라인들로 구성되는 메모리 버스(130)의 데이터(DQ) 버스를 통해서, 메모리 콘트롤러(112)로부터 메모리 장치(120)로 전송되거나 메모리 장치(120)로부터 메모리 콘트롤러(112)로 전송될 수 있다.
메모리 장치(120)는 메모리 콘트롤러(112)의 제어에 따라 데이터(DQ)를 기입하거나 데이터를 독출하고, 리프레쉬 동작을 수행할 수 있다. 예시적으로, 메모리 장치(120)는 DRAM, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM) 등과 같은 동적 랜덤 억세스 메모리일 수 있다. 메모리 장치(120)는 메모리 셀 어레이(200) 및 로우 해머 제어 회로(210)를 포함할 수 있다.
메모리 셀 어레이(200)는 복수의 워드라인들과 복수의 비트라인들, 그리고 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(200)의 메모리 셀은 휘발성 메모리 셀, 예컨대, DRAM 셀일 수 있다.
로우 해머 제어 회로(210)는, 로우 해머 모니터링 시간 프레임 동안 메모리 셀 어레이(200)의 복수의 메모리 셀 로우들 중에서 적어도 하나의 메모리 셀 로우에 대한 액티브 커맨드를 카운트하여 제1 카운트 값을 획득할 수 있다. 예를 들어, 로우 해머 제어 회로(210)는, 로우 해머 모니터링 시간 프레임 동안 최대 억세스 수를 갖는 메모리 셀 로우에 대한 액티브 커맨드를 카운트하여 제1 카운트 값을 획득할 수 있다. 예를 들어, 로우 해머 제어 회로(210)는 메모리 셀 로우들 각각에 대한 액티브 커맨드 횟수를 카운트하고, 최대 액티브 커맨드 횟수에 대응하는 메모리 셀 로우를 최대 억세스 수를 갖는 메모리 셀 로우로 판별할 수 있다. 로우 해머 제어 회로(210)는 최대 액티브 커맨드 횟수를 제1 카운트 값으로 획득할 수 있다. 로우 해머 제어 회로(210)는, 기입 커맨드 또는 독출 커맨드를 카운트하여 제2 카운트 값을 획득하고, 제2 카운트 값 대비 제1 카운트 값의 비율에 기초하여 메모리 셀 로우의 로우 해머 유형을 판단할 수 있다.
실시예에 따라, 로우 해머 제어 회로(210)는, 판단된 로우 해머 유형에 따라 메모리 장치(120)의 프리차지 커맨드에 따른 프리차지 동작 시점을 변경할 수 있다. 구체적으로, 로우 해머 제어 회로(210)는 특정 메모리 셀 로우에 대한 액티브 동작과 프리차지 동작 사이의 시간 간격(이하, 프리차지 준비 시간이라 지칭함)을 길게 조절할 수 있다. 예를 들어, 로우 해머 제어 회로(210)는 프리차지 준비 시간을 로우 동작에 규정된 액티브 커맨드(ACT)와 프리차지 커맨드(PRECHARGE) 사이의 tRAS 시간 파라미터보다 N(N은 2이상의 자연수)배 증가시킬 수 있다. 특정 로우에 대한 프리차지 동작 시점이 늦춰지는 경우, 특정 로우에 대하여 액티브 커맨드가 추가로 수신되더라도, 프리차지 동작 이후에 액티브 동작이 수행되도록 특정 로우에 대한 액티브 동작이 늦춰질 수 있다.
실시예에 따라, 로우 해머 제어 회로(210)는 판단된 로우 해머 유형에 기초하여 메모리 장치(120)의 다른 메모리 셀 로우가 억세스되도록 로우 리라우트하거나, 메모리 장치(120)의 커맨드들을 차단할 수 있다. 이에 따라, 메모리 장치(120)의 로우 해머를 완화할 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다.
도 1 및 도 2를 참조하면, 메모리 장치(120)는 메모리 셀 어레이(200), 로우 디코더(202), 워드라인 드라이버(204), 칼럼 디코더(206), 입출력 게이팅 회로(208), 제어 로직 회로(220), 어드레스 버퍼(230), 커맨드 버퍼(240), 커맨드 디코더(250), 데이터 입력 버퍼(260), 그리고 데이터 출력 버퍼(270)를 포함할 수 있다. 도 2에는 도시되지 않았으나, 메모리 장치(120)는 클럭 버퍼, 모드 레지스터 세트(Mode Register Set: MRS), 전압 발생 회로, 리프레쉬 제어 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(200)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(200)는 메모리 셀들과 연결되는 복수개의 워드라인들(WL)과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들(WL)은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다. 활성화된 워드라인(WL)에 연결된 메모리 셀들의 데이터는 비트라인들(BL)에 연결된 센스 앰프들에 의해 센싱 및 증폭될 수 있다. 메모리 셀 어레이(200)는 제1 내지 제4 뱅크들(BANK1~BANK4)을 포함할 수 있다. 제1 내지 제4 뱅크들(BANK1~BANK4) 각각은 노멀 셀 어레이(NCA, 도 6)와 리던던시 셀 어레이(RCA, 도 6)를 포함할 수 있다. 노멀 셀 어레이(NCA) 내의 메모리 셀이 페일로 판정된 경우, 그 메모리 셀은 리던던시 셀 어레이(RCA) 내의 리던던시 메모리 셀로 리페어될 수 있다. 본 실시예는 4개의 뱅크들을 포함하는 메모리 장치(120)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(120)는 임의의 수의 뱅크들을 포함할 수 있다.
로우 디코더(202)는 메모리 셀 어레이(200)와 연결된 복수의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(202)는 어드레스 버퍼(230)로부터 수신된 로우 어드레스(ROW_ADDR)를 디코딩하여 로우 어드레스(ROW_ADDR)에 상응하는 워드라인(WL)을 선택하고, 선택된 워드라인(WL)을 활성화하는 워드라인 드라이버(204)에 연결할 수 있다.
칼럼 디코더(206)는 메모리 셀 어레이(200)의 복수의 비트라인들(BL) 중 소정의 비트라인들(BL)을 선택할 수 있다. 칼럼 디코더(206)는 어드레스 버퍼(230)로부터 수신된 칼럼 어드레스(COL_ADDR)를 디코딩하여 칼럼 선택 신호를 발생하고, 칼럼 선택 신호에 의해 선택된 비트라인들(BL)을 입출력 게이팅 회로(208)에 연결할 수 있다.
입출력 게이팅 회로(208)는 칼럼 선택 신호에 의해 선택된 비트라인들(BL)의 판독 데이터를 저장하는 판독 데이터 래치들과, 메모리 셀 어레이(200)에 기입 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 입출력 게이팅 회로(208)의 판독 데이터 래치들에 저장된 판독 데이터는 데이터 출력 버퍼(270)를 통해 데이터(DQ) 버스에 제공될 수 있다. 기입 데이터는 데이터(DQ) 버스에 연결된 데이터 입력 버퍼(260)를 통해, 그리고 입출력 게이팅 회로(208)의 기입 드라이버를 통해 메모리 셀 어레이(200)에 인가될 수 있다.
커맨드 디코더(250)는 커맨드 버퍼(240)로 수신된 커맨드(CMD) 신호를 디코딩하여 상응하는 커맨드, 예컨대, 액티브 커맨드(ACT), 기입 커맨드(WR), 독출 커맨드(RD), 프리차지 커맨드(PRECHARGE) 등을 제어 로직 회로(220)로 제공할 수 있다.
제어 로직 회로(220)는 클록(CLK) 신호 및 커맨드(CMD)를 수신하고 메모리 장치(120)의 동작 타이밍 및/또는 메모리 동작을 제어하는 제어 신호들을 생성할 수 있다. 제어 로직 회로(220)는 MRS에 의해 저장된 동작 및 제어 파라미터에 설정된 바와 같이 동작하도록 메모리 장치(120)의 회로들로 제어 신호들를 제공할 수 있다. 제어 로직 회로(220)는 제어 신호들을 이용하여 메모리 셀 어레이(200)로부터 데이터를 판독하고 메모리 셀 어레이(200)에 데이터를 기입할 수 있다.
로우 해머 제어 회로(210)는 로우 해머 모니터링 시간 프레임 동안 특정 메모리 셀 로우의 로우 해머 유형에 따라 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하거나, 다른 메모리 셀 로우가 억세스되도록 로우 리라우트하거나, 메모리 장치(120)의 커맨드들을 차단할 수 있다.
도 3은 도 2의 로우 해머 제어 회로를 설명하는 블록 다이어그램이다. 도 4a 및 도 4b는 도 2의 메모리 장치의 리프레쉬 동작 및 뱅크 액티브 동작을 설명하는 도면들이다. 도 5 및 도 6은 도 3의 로우 해머 관리 회로의 동작을 개념적으로 설명하는 도면들이다. 이하에서, 로우 해머 제어 회로는 로우 해머를 제어하거나 관리하기 위한 하드웨어, 펌웨어, 소프트웨어 또는 이들의 결합 방식으로 구현되는 것을 통칭한다.
도 2 및 도 3을 참조하면, 로우 해머 제어 회로(210)는 메모리 셀 어레이(200) 내 하나 이상의 메모리 셀 로우에 대한 로우 해머를 모니터링하고 특정 메모리 셀 로우의 로우 해머 유형에 따라 로우 해머를 제어하도록 구성될 수 있다. 특정 메모리 셀 로우는 소정의 시간 구간 동안 최대 억세스 수 또는 최대 액티브 커맨드 수를 갖는 메모리 셀 로우를 말한다. 소정의 시간 구간은, 도 4a에 도시된 바와 같이, JEDEC 표준에 정의된 32ms 또는 64ms 리프레쉬 윈도우 시간(tREFw)으로 설정될 수 있다. 실시예에 따라, 소정의 시간 구간은 도 4a의 기본 리프레쉬 레이트 시간(tREFi)으로 설정될 수 있다. 기본 리프레쉬 레이트는, 예를 들어, 32ms 리프레쉬 윈도우 내 8K 정도의 리프레쉬 커맨드(REFRESH) 수로 정의된다. 이하에서, 소정의 시간 구간은 제어 로직 회로(220)에 의해 설정되는 로우 해머 모니터 시간 프레임 또는 시간 윈도우으로 지칭될 수 있다.
로우 해머 제어 회로(210)는 로우 해머 모니터 회로(310)와 로우 해머 관리 회로(350)를 포함할 수 있다. 로우 해머 모니터 회로(310)는 메모리 셀 로우(들)에 대한 액티브 커맨드(ACT)의 수와 기입 또는 독출 커맨드(WR/RD)의 수를 계산하여 로우 해머를 모니터링하고, 액티브 커맨드(ACT)의 수와 기입 또는 독출 커맨드(WR/RD)의 수 사이의 비율에 기초하여 특정 메모리 셀 로우에 대한 로우 해머 유형을 판단할 수 있다. 로우 해머 모니터 회로(310)는 제1 카운트 값(CT1)을 제공하는 제1 카운터(320), 제2 카운트 값(CT2)을 제공하는 제2 카운터(330) 및 카운트 값 비율 비교 회로(340)를 포함할 수 있다.
제1 카운터(320)는 로우 해머 모니터 시간 프레임 동안, 커맨드 디코더(250)에서 제공되는 액티브 커맨드(ACT) 수를 카운트한 제1 카운트 값(CT1)을 비율 비교 회로(340)로 제공하고, 제2 카운터(330)는 커맨드 디코더(250)에서 제공되는 기입 또는 독출 커맨드(WR/RD)를 카운트한 제2 카운트 값(CT2)을 비율 비교 회로(340)로 제공할 수 있다.
실시예에 따라, 로우 해머 모니터 회로(310)는 기입 커맨드(WR) 또는 독출 커맨드(RD)에 의해 기입 데이터(DQ) 또는 독출 데이터(DQ)를 전송하는 데이터 입력 버퍼(260)와 데이터 출력 버퍼(270)에 연결되어, 로우 해머 모니터 시간 프레임 동안 제2 카운터(330)에 의해 데이터(DQ) 버스를 통한 데이터(DQ) 송수신 횟수가 카운트되어 제2 카운트 값(CT2)을 제공할 수 있다.
비율 비교 회로(340)는 제1 카운트 값(CT1)과 제2 카운트 값(CT2) 사이의 비율을 계산하여 로우 해머 유형을 판단할 수 있다. 비율은, 예컨대 제2 카운트 값(CT2) 대비 제1 카운트 값 즉, CT1/CT2 비율로 설정될 수 있다. CT1/CT2 비율은 레지스터들(341-343)에 저장된 다수개 임계치들과 비교될 수 있다. 제1 레지스터(341)에는 제1 임계치(THRESHOLD1)가 저장되고, 제2 레지스터(342)에는 제1 임계치(THRESHOLD1) 보다 큰 제2 임계치(THRESHOLD2)가 저장되고, 제3 레지스터(343)에는 제2 임계치(THRESHOLD2) 보다 큰 제3 임계치(THRESHOLD3)가 저장될 수 있다. 제1 임계치(THRESHOLD1)는 액티브 커맨드(ACT) 수가 상대적으로 적은 최소 임계치이고, 제3 임계치(THRESHOLD3)는 액티브 커맨드(ACT) 수가 상대적으로 많은 최대 임계치로 설정될 수 있다.
비율 비교 회로(340)는 CT1/CT2 비율을 제1 내지 제3 임계치들(THRESHOLD1~THRESHOLD3)과 비교하여 로우 해머 유형을 판단할 수 있다. 비율 비교 회로(340)는 CT1/CT2 비율이 제3 임계치(THRESHOLD3)를 초과하는 경우, 스트롱(strong) 로우 해머를 판단할 수 있다. 카운트 값 비율 비교 회로(340)는 CT1/CT2 비율이 제2 임계치(THRESHOLD2)와 제3 임계치(THRESHOLD3) 사이에 속하는 경우, 중간급(middle) 로우 해머를 판단하고, 제1 임계치(THRESHOLD1)와 제2 임계치(THRESHOLD2) 사이에 속하는 경우, 위크(weak) 로우 해머를 판단할 수 있다. 비율 비교 회로(340)에 의해 판단된 로우 해머 유형은 로우 해머 관리 회로(350)로 제공될 수 있다.
로우 해머 관리 회로(350)는 로우 해머 유형에 따라 해당 로우 해머를 완화하기 위한 동작들, 예컨대 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하거나, 로우를 리라우트하거나 커맨드를 차단하는 동작 등을 수행할 수 있다. tRAS 시간은, JEDEC 표준에 의해 메모리 셀 어레이(200)의 동일한 뱅크에 대해 액티브 커맨드(ACT) 후 인가되는 프리차지 커맨드(PRECHARGE) 사이의 시간으로 정의된다. 도 4b에 도시된 바와 같이, T1 시점의 액티브 커맨드(ACT)와 T2 시점의 프리차지 커맨드(PRECHARGE) 사이는 tRAS 시간 파라미터를 나타낸다. tRAS 시간 동안, 액티브 커맨드(ACT)에 의해 동일한 뱅크의 선택된 워드라인(WL)에 연결된 메모리 셀들의 데이터는 비트라인들(BL)의 센싱 및 증폭 동작 후에 메모리 셀들에 리스토어된다. 이에 따라, tRAS 시간은 뱅크 액티브 시간으로 지칭될 수 있다. 그런데, tRAS 시간 파라미터에 대하여 프리차지 커맨드(PRECHARGE)에 의한 비트라인들(BL)의 프리차지 동작이 메모리 셀들의 리스토어 동작 보다 먼저 수행되면, 비트 플립(bit flip)과 같은 데이터 변형이 생길 수 있다.
로우 해머 관리 회로(350)는 tRAS 제어 회로(351), 로우 리라우트 회로(352) 및 커맨드 차단 회로(353)를 포함할 수 있다. tRAS 제어 회로(351)는 로우 해머 유형에 대응하여 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 길게 조절할 수 있다. tRAS 제어 회로(351)는 프리차지 동작 시점을 늦추어 프리차지 준비 시간을 늘리고, 메모리 셀들의 리스토어 동작이 충분한 시간 동안 수행되도록 지원할 수 있다. tRAS 제어 회로(351)는, 도 5에 도시된 바와 같이, 프리차지 준비 시간이 tRAS 시간 파라미터의 2x, 4x 또는 8x 정도로 길어지도록 하기 위하여, 액티브 커맨드(ACT) 후 프리차지 커맨드(PRECHAGE)의 동작 시점을 늦출 수 있다.
로우 리라우트 회로(352)는 로우 해머 유형 중에서 스트롱 로우 해머로 판단된 메모리 셀 로우를 다른 메모리 셀 로우로 변경할 수 있다. 도 6에서, 메모리 셀 어레이(200)는 노멀 셀 어레이(NCA)와 리던던시 셀 어레이(RCA)를 포함하고, 노멀 셀 어레이(NCA)의 불량 메모리 셀 로우는 리던던시 셀 어레이(RCA)의 메모리 셀 로우로 리페어될 수 있다. 구별의 목적상, 노멀 셀 어레이(NCA)의 메모리 셀 로우를 노멀 셀 로우로 칭하고 리던던시 셀 어레이(RCA)의 메모리 셀 로우를 리던던시 셀 로우로 칭한다. 로우 리라우트 회로(352)는, 도 6에 도시된 바와 같이, 스트롱 로우 해머의 노멀 셀 로우(601)를 리던던시 셀 로우(602)로 대체할 수 있다. 로우 리라우트 회로(352)는 스트롱 로우 해머의 메모리 셀 로우가 억세스되면 메모리 셀 로우 대신에 리던던시 메모리 셀 로우가 억세스되도록 지원할 수 있다.
커맨드 차단 회로(353)는 로우 해머 유형 중에서 스트롱 로우 해머로 판단된 메모리 셀 로우가 발생하면, 메모리 장치(120)로 인가되는 커맨드(CMD)를 차단할 수 있다. 커맨드 차단 회로(353)는 스트롱 로우 해머에 의한 고장을 예방하기 위하여, 커맨드 버퍼(240)를 디세이블시켜 커맨드(CMD)를 차단할 수 있다.
로우 해머 제어 회로(210)는, 로우 해머 모니터 시간 프레임 동안 액티브 커맨드 수와 기입 또는 독출 커맨드 수 사이의 비율에 기초해서 판단된 로우 해머 유형에 따라, 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하거나 로우를 리라우트하거나 커맨드를 차단함으로써, 메모리 장치(120)의 로우 해머를 완화할 수 있다.
도 7 내지 도 10은 도 3의 로우 해머 제어 회로의 동작을 설명하는 플로우 다이어그램들이다.
도 1, 도 2, 도 3 및 도 7을 참조하면, 단계 S710에서 시스템(100)은 초기화를 수행할 수 있다. 시스템(100)이 파워-업되면, 메모리 콘트롤러(112)와 메모리 장치(120)는 미리 정해진 방식에 따라 초기 설정 동작을 수행할 수 있다. 메모리 장치(120)의 초기화에서 디폴트 동작 파라미터들이 설정될 수 있다. 예시적으로, 로우 해머 모니터 회로(310)의 제1 카운트 값(CT1)과 제2 카운트 값(CT2)이 "0"으로 리셋될 수 있다. 또한, 메모리 장치(120)의 초기화에서, 시스템(100)의 공급자(supplier) 또는 사용자는 로우 해머 모니터 시간 프레임을 설정하고, 로우 해머 유형을 판단하는 기준들인 제1 내지 제3 임계치들(THRESHOLD1~THRESHOLD3)을 설정할 수 있다. 본 실시예는 3개 임계치들이 설정되는 예가 도시되어 있으나, 실시예에 따라, 다양한 수의 임게치들이 뱅크들을 포함할 수 있다.
단계 S720에서, 로우 해머 제어 회로(210)는 메모리 셀 로우(들)에 대한 액티브 커맨드(ACT)의 수와 기입 또는 독출 커맨드(WR/RD)의 수를 계산하여 로우 해머를 모니터링할 수 있다. 로우 해머 제어 회로(210)는 로우 해머 모니터 시간 프레임 동안 액티브 커맨드(ACT) 수를 카운트한 제1 카운트 값(CT1)과 기입 또는 독출 커맨드(WR/RD)를 카운트한 제2 카운트 값(CT2)을 계산하여 로우 해머를 모니터링할 수 있다. 실시예에 따라, 제2 카운트 값(CT2)은 데이터(DQ) 버스를 통한 데이터(DQ) 송수신 횟수가 카운트되어 제공될 수 있다.
단계 S730에서, 로우 해머 제어 회로(210)는 제1 카운트 값(CT1)과 제2 카운트 값(CT2) 사이의 비율에 기초하여 로우 해머 유형을 판단할 수 있다. 로우 해머 제어 회로(210)는, CT1/CT2 비율 값에 따라 위크 로우 해머, 중간급 로우 해머 및 스트롱 로우 해머를 판단할 수 있다. 이 후, 로우 해머 제어 회로(210)는 판단된 로우 해머 유형에 따라 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하거나(S740), 로우를 리라우트하거나(S750), 커맨드를 차단(S760)함으로써, 로우 해머를 제어할 수 있다.
로우 해머 제어 회로(210)는, 도 8에 도시된 바와 같이, 단계 S731 내지 단계 S733을 포함하는 단계 S730의 로우 해머 유형 판단 동작을 수행할 수 있다. 단계 S731 에서, 로우 해머 제어 회로(210)는 CT1/CT2 비율 값을 제1 임계치(THRESHOLD1)와 비교할 수 있다. CT1/CT2 비율 값이 제1 임계치(THRESHOLD1)를 초과하지 않으면(NO) 단계 S741로 이동하고, 초과하면(YES) 단계 S732로 이동할 수 있다. 단계 S741에서, 로우 해머 제어 회로(210)는 로우 해머가 발생하지 않은 것으로 판단하여 정상적인 1x tRAS 시간 동안 뱅크 액티브 동작이 수행되도록 할 수 있다.
단계 S732에서, 로우 해머 제어 회로(210)는 CT1/CT2 비율 값을 제2 임계치(THRESHOLD2)와 비교할 수 있다. CT1/CT2 비율 값이 제2 임계치(THRESHOLD2)를 초과하지 않으면(NO) 단계 S742로 이동하고, 초과하면(YES) 단계 S733으로 이동할 수 있다. 단계 S742에서, 로우 해머 제어 회로(210)는 제1 임계치(THRESHOLD1)와 제2 임계치(THRESHOLD2) 사이에 속하는 위크 로우 해머가 발생한 것으로 판단하고, tRAS 시간을 2배 늘려서 2x tRAS 시간 동안 뱅크 액티브 동작이 수행되도록 할 수 있다.
단계 S733에서, 로우 해머 제어 회로(210)는 CT1/CT2 비율 값을 제3 임계치(THRESHOLD3)와 비교할 수 있다. CT1/CT2 비율 값이 제3 임계치(THRESHOLD3)를 초과하지 않으면(NO) 단계 S743으로 이동하고, 초과하면(YES) 단계 S744로 이동할 수 있다. 단계 S743에서, 로우 해머 제어 회로(210)는 제2 임계치(THRESHOLD2)와 제3 임계치(THRESHOLD3) 사이에 속하는 중간급 로우 해머가 발생한 것으로 판단하고, tRAS 시간을 4배 늘려서 4x tRAS 시간 동안 뱅크 액티브 동작이 수행되도록 할 수 있다.
단계 S744에서, 로우 해머 제어 회로(210)는 CT1/CT2 비율이 제3 임계치(THRESHOLD3)를 초과하는 경우 스트롱 로우 해머가 발생한 것으로 판단하고, tRAS 시간을 8배 늘려서 8x tRAS 시간 동안 뱅크 액티브 동작이 수행되도록 할 수 있다.
스트롱 로우 해머에 대해, 로우 해머 제어 회로(210)에 의해 8x tRAS 시간 동안 뱅크 액티브 동작을 수행하는 것은 시스템(100)의 동작 및 성능을 크게 저하시킬 수 있다. 이를 방지하기 위하여, 로우 해머 제어 회로(210)는 CT1/CT2 비율 값이 제3 임계치(THRESHOLD3)를 초과하면(YES), 도 9에 도시된 바와 같이 단계 S750으로 이동하거나 도 10에 도시된 바와 같이 단계 S760으로 이동할 수 있다.
도 9의 단계 S750에서, 로우 해머 제어 회로(210)는 CT1/CT2 비율이 제3 임계치(THRESHOLD3)를 초과한 스트롱 로우 해머로 판단된 노멀 셀 어레이(NCA)의 메모리 셀 로우를 리던던시 셀 어레이(RCA)의 리던던시 셀 로우로 변경할 수 있다. 이에 따라, 스트롱 로우 해머의 메모리 셀 로우가 억세스되면 메모리 셀 로우 대신에 리던던시 메모리 셀 로우가 억세스될 수 있다.
도 10의 단계 S760에서, 로우 해머 제어 회로(210)는 는 CT1/CT2 비율이 제3 임계치(THRESHOLD3)를 초과한 스트롱 로우 해머가 발생한 것으로 판단하고, 메모리 장치(120)로 인가되는 커맨드(CMD)를 차단할 수 있다. 커맨드 차단 회로(353)는 커맨드 버퍼(240)를 디세이블시켜 커맨드(CMD)를 차단할 수 있다. 이에 따라, 메모리 장치(120)는 스트롱 로우 해머에 의한 고장을 예방할 수 있다.
다시, 도 7에서, 로우 해머 제어 회로(210)는 로우 해머 유형에 따라 단계 S740에서 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하고, 단계 S750에서 로우를 리라우트하고, 단계 S760에서 커맨드를 차단한 후, 단계 S770로 이동할 수 있다.
단계 S770에서, 로우 해머 제어 회로(210)는 로우 해머 모니터 시간 프레임이 경과하는 지를 판단할 수 있다. 로우 해머 모니터 시간 프레임이 경과되지 않으면(NO), 단계 S720로 이동하여 로우 해머 모니터링 동작을 반복적으로 수행할 수 있다. 로우 해머 모니터 시간 프레임이 경과되면(YES), 단계 S710로 이동하여 메모리 장치(120)의 초기화를 수행할 수 있다. 이 때, 제1 카운트 값(CT1)과 제2 카운트 값(CT2)은 "0"으로 리셋될 수 있다.
도 11은 본 발명의 실시예들에 따른 로우 해머를 제어하는 메모리 장치를 포함하는 시스템(1000)을 나타내는 블록 다이어그램이다.
도 11을 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리 장치들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.
AP(1800)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 플래시 메모리 장치들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다
시스템(1000)은 복수의 DRAM들(1500a, 1500b)을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.
도 11에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(1000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM들(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
시스템(1000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 콘트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
시스템(1000)은, DRAM들(1500a, 1500b)에 대하여 로우 해머 모니터 시간 프레임 동안 액티브 커맨드 수와 기입 또는 독출 커맨드 수 사이의 비율에 기초해서 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여 프리차지 준비 시간을 조절하거나 로우를 리라우트하거나 커맨드를 차단함으로써, DRAM들(1500a, 1500b)의 로우 해머를 완화할 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 메모리 장치에 있어서,
    복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 상기 메모리 장치의 외부와 연결되고;
    상기 외부로부터 수신된 액티브 커맨드, 기입 커맨드, 독출 커맨드 또는 프리차지 커맨드에 응답하여 상기 복수의 메모리 셀 로우들에 대해 로우 동작, 기입 동작, 독출 동작 또는 프리차지 동작을 수행하도록 구성되는 제어 로직 회로; 및
    상기 기입 동작 또는 상기 독출 동작에 따른 데이터를 상기 복수의 신호 핀들로 전송하는 입출력 회로를 포함하고,
    상기 제어 로직 회로는, 로우 해머 모니터링 시간 프레임 동안 상기 복수의 메모리 셀 로우들 중 제1 메모리 셀 로우에 대한 상기 액티브 커맨드를 카운트한 제1 카운트 값과 상기 기입 커맨드 또는 상기 독출 커맨드를 카운트한 제2 카운트 값을 계산하고, 상기 제2 카운트 값 대비 상기 제1 카운트 값의 비율에 기초하여 상기 제1 메모리 셀 로우의 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 상기 프리차지 동작 시점을 변경하여 상기 액티브 동작과 상기 프리차지 동작 사이의 프리차지 준비 시간을 조절하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 셀 로우는 상기 로우 해머 모니터링 시간 프레임 동안 상기 외부로부터 최대 억세스 수를 갖는 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 로직 회로는, 상기 로우 해머 유형을 판단하기 위해 설정된 제1 내지 제3 임계치들을 저장하는 레지스터들을 포함하고,
    상기 제1 임계치는 상기 제1 내지 제3 임계치들 중에서 최소값으로 설정되고 상기 제3 임계치는 상기 제1 내지 제3 임계치들 중에서 최대값으로 설정되는 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 로직 회로는 상기 비율이 상기 제1 임계치와 상기 제2 임계치 사이에 속하면 상기 제1 메모리 셀 로우에 위크 로우 해머가 발생한 것으로 판단하고, 상기 프리차지 준비 시간을 제1 시간으로 늘리는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 시간은 상기 액티브 커맨드와 상기 프리차지 커맨드 사이의 tRAS 시간 파라미터의 2배인 메모리 장치.
  6. 제4항에 있어서,
    상기 제어 로직 회로는 상기 비율이 상기 제2 임계치와 상기 제3 임계치 사이에 속하면 상기 제1 메모리 셀 로우에 중간급 로우 해머가 발생한 것으로 판단하고, 상기 프리차지 준비 시간을 상기 제1 시간보다 긴 제2 시간으로 늘리는 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 시간은 상기 액티브 커맨드와 상기 프리차지 커맨드 사이의 tRAS 시간 파라미터의 4배인 메모리 장치.
  8. 제6항에 있어서,
    상기 제어 로직 회로는 상기 비율이 상기 제3 임계치를 초과하면 상기 제1 메모리 셀 로우에 스트롱 로우 해머가 발생한 것으로 판단하고, 상기 프리차지 준비 시간을 상기 제2 시간보다 긴 제3 시간으로 늘리는 메모리 장치.
  9. 제8항에 있어서,
    상기 제3 시간은 상기 액티브 커맨드와 상기 프리차지 커맨드 사이의 tRAS 시간 파라미터의 8배인 메모리 장치.
  10. 제1항에 있어서,
    상기 제어 로직 회로는 상기 입출력 회로를 통해 전송되는 상기 데이터에 기초하여 상기 제2 카운트 값을 획득하는 메모리 장치.
  11. 제1항에 있어서,
    상기 제어 로직 회로는 상기 메모리 장치에 규정된 리프레쉬 윈도우 시간(tREFw)을 상기 로우 해머 모니터링 시간 프레임으로 이용하는 메모리 장치.
  12. 제1항에 있어서,
    상기 제어 로직 회로는 상기 메모리 장치에 규정된 기본 리프레쉬 레이트 시간(tREFi)을 상기 로우 해머 모니터링 시간 프레임으로 이용하는 메모리 장치.
  13. 제1항에 있어서,
    상기 제어 로직 회로는 상기 로우 해머 모니터링 시간 프레임 경과 후, 상기 제1 카운트 값 및 상기 제2 카운트 값을 리셋시키는 메모리 장치.
  14. 메모리 장치에 있어서,
    복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 상기 메모리 장치의 외부와 연결되고;
    상기 외부로부터 수신된 액티브 커맨드, 기입 커맨드, 독출 커맨드 또는 프리차지 커맨드에 응답하여 상기 복수의 메모리 셀 로우들에 대해 로우 동작, 기입 동작, 독출 동작 또는 프리차지 동작을 수행하도록 구성되는 제어 로직 회로; 및
    상기 기입 동작 또는 상기 독출 동작에 따른 데이터를 상기 복수의 신호 핀들로 전송하는 입출력 회로를 포함하고,
    상기 제어 로직 회로는, 로우 해머 모니터링 시간 프레임 동안 상기 복수의 메모리 셀 로우들 중 제1 메모리 셀 로우에 대한 상기 액티브 커맨드를 카운트한 제1 카운트 값과 상기 기입 커맨드 또는 상기 독출 커맨드를 카운트한 제2 카운트 값을 계산하고, 상기 제2 카운트 값 대비 상기 제1 카운트 값의 비율에 기초하여 상기 제1 메모리 셀 로우의 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 상기 제1 메모리 셀 로우에 대한 억세스가 제2 메모리 셀 로우로 변경되도록 로우 리라우트하는 메모리 장치.
  15. 제14항에 있어서,
    상기 제어 로직 회로는, 상기 로우 해머 유형을 판단하기 위해 설정된 제1 내지 제3 임계치들을 저장하는 레지스터들을 포함하고,
    상기 제1 임계치는 상기 제1 내지 제3 임계치들 중에서 최소값으로 설정되고 상기 제3 임계치는 상기 제1 내지 제3 임계치들 중에서 최대값으로 설정되는 메모리 장치.
  16. 제15항에 있어서,
    상기 제어 로직 회로는 상기 비율이 상기 제3 임계치를 초과하면 상기 로우 리라우트를 수행하는 메모리 장치.
  17. 메모리 장치에 있어서,
    복수의 메모리 셀 로우들을 포함하는 메모리 셀 어레이;
    복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 상기 메모리 장치의 외부와 연결되고;
    상기 복수의 신호 핀들 중 일부를 통해 커맨드들을 수신하는 커맨드 버퍼;
    상기 커맨드 버퍼를 통해 수신된 액티브 커맨드, 기입 커맨드, 독출 커맨드 또는 프리차지 커맨드에 응답하여 상기 복수의 메모리 셀 로우들에 대해 로우 동작, 기입 동작, 독출 동작 또는 프리차지 동작을 수행하도록 구성되는 제어 로직 회로; 및
    상기 기입 동작 또는 상기 독출 동작에 따른 데이터를 상기 복수의 신호 핀들 중 다른 일부로 전송하는 입출력 회로를 포함하고,
    상기 제어 로직 회로는, 로우 해머 모니터링 시간 프레임 동안 상기 복수의 메모리 셀 로우들 중 제1 메모리 셀 로우에 대한 상기 액티브 커맨드를 카운트한 제1 카운트 값과 상기 기입 커맨드 또는 상기 독출 커맨드를 카운트한 제2 카운트 값을 계산하고, 상기 제2 카운트 값 대비 상기 제1 카운트 값의 비율에 기초하여 상기 제1 메모리 셀 로우의 로우 해머 유형을 판단하고, 판단된 로우 해머 유형에 따라 상기 커맨드 버퍼를 디세이블시켜 상기 커맨드들을 차단하는 메모리 장치.
  18. 제17항에 있어서,
    상기 제어 로직 회로는, 상기 로우 해머 유형을 판단하기 위해 설정된 제1 내지 제3 임계치들을 저장하는 레지스터들을 포함하고,
    상기 제1 임계치는 상기 제1 내지 제3 임계치들 중에서 최소값으로 설정되고 상기 제3 임계치는 상기 제1 내지 제3 임계치들 중에서 최대값으로 설정되는 메모리 장치.
  19. 제18항에 있어서,
    상기 제어 로직 회로는 상기 비율이 상기 제3 임계치를 초과하면 상기 커맨드들을 차단하는 메모리 장치.
  20. 복수의 메모리 셀 로우들을 포함하는 메모리 장치의 동작 방법에 있어서,
    로우 해머 모니터링 시간 프레임 동안 상기 복수의 메모리 셀 로우들 중 제1 메모리 셀 로우에 대한 액티브 커맨드를 카운트하여 제1 카운트 값을 획득하는 단계, 상기 제1 메모리 셀 로우는 상기 로우 해머 모니터링 시간 프레임 동안 최대 억세스 수를 갖고;
    상기 로우 해머 모니터링 시간 프레임 동안 제1 메모리 셀 로우에 대한 기입 커맨드 또는 독출 커맨드를 카운트하여 제2 카운트 값을 획득하는 단계;
    상기 제2 카운트 값 대비 상기 제1 카운트 값의 비율에 기초하여 상기 제1 메모리 셀 로우의 로우 해머 유형을 판단하는 단계; 및
    판단된 로우 해머 유형에 따라 상기 메모리 장치의 프리차지 커맨드에 따른 프리차지 동작 시점을 변경하여, 상기 액티브 커맨드에 따른 액티브 동작과 상기 프리차지 동작 사이의 프리차지 준비 시간을 조절하는 단계를 포함하는 메모리 장치의 동작 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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US11948656B1 (en) * 2022-09-21 2024-04-02 Micron Technology, Inc. Counter management for memory systems

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9032141B2 (en) * 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US10261852B2 (en) 2013-05-31 2019-04-16 Hewlett Packard Enterprise Development Lp Memory error determination
US10497409B2 (en) 2014-12-17 2019-12-03 International Business Machines Corporation Implementing DRAM row hammer avoidance
US9911484B2 (en) * 2016-06-29 2018-03-06 Micron Technology, Inc. Oscillator controlled random sampling method and circuit
KR102499255B1 (ko) 2018-02-19 2023-02-13 에스케이하이닉스 주식회사 통합 메모리 디바이스 및 그의 동작 방법
KR102358563B1 (ko) * 2018-05-09 2022-02-04 삼성전자주식회사 로우 해머 핸들링과 함께 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
US11054995B2 (en) 2018-09-07 2021-07-06 Micron Technology, Inc. Row hammer protection for a memory device
KR102617016B1 (ko) * 2018-09-17 2023-12-27 삼성전자주식회사 자주 접근되는 어드레스를 검출하는 레지스터 클럭 드라이버를 포함하는 메모리 모듈
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
KR20210016981A (ko) 2019-08-06 2021-02-17 에스케이하이닉스 주식회사 로우 해머 방지 회로, 로우 해머 방지 회로를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템
KR20230043618A (ko) * 2021-09-24 2023-03-31 삼성전자주식회사 로우 해머 제어 방법 및 메모리 장치

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