KR20210119632A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 기판 상에 서로 이격되어 적층된 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들에 연결된 워드라인들과, 상기 복수의 메모리 셀들을 포함하는 스트링들의 양 단에 연결된 비트라인들 및 소스라인을 포함하는 메모리 블록; 및 상기 메모리 블록의 소거 동작을 수행하는 주변 회로들을 포함하고, 상기 주변 회로들은, 상기 메모리 블록에 포함된 상기 복수의 메모리 셀들의 소거 동작을 수행한 후, 상기 복수의 메모리 셀들의 크기(size)에 따라 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 결함 검출 동작을 수행하도록 구성된 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 제품 출하 이후에 메모리 장치의 결함(defect)을 검출할 수 있는 메모리 장치 및 이의 동작 동작에 관한 것이다.
메모리 장치는 전원공급이 중단되면 저장된 데이터가 소멸되는 휘발성(Volatile) 메모리 장치와, 전원공급이 중단되더라도 저장된 데이터가 유지되는 비휘발성(Non-volatile) 메모리 장치를 포함할 수 있다.
이 중에서, 비휘발성 메모리 장치는 휴대폰, 노트북 등 휴대용 전자 장치의 사용량이 증가하면서 대용량 및 고집적도가 더욱 요구되고 있다.
이에, 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 구조의 비휘발성 메모리 장치가 개발되고 있다.
3차원 구조의 비휘발성 메모리 장치는 고집적도에는 유리하지만, 메모리 장치를 구성하는 소자들 간 간격이 좁기 때문에, 메모리 장치의 신뢰도가 취약할 수 있다.
본 발명의 실시예는 메모리 장치의 결함을 검출할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 기판 상에 서로 이격되어 적층된 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들에 연결된 워드라인들과, 상기 복수의 메모리 셀들을 포함하는 스트링들의 양 단에 연결된 비트라인들 및 소스라인을 포함하는 메모리 블록; 및 상기 메모리 블록의 소거 동작을 수행하는 주변 회로들을 포함하고, 상기 주변 회로들은, 상기 메모리 블록에 포함된 상기 복수의 메모리 셀들의 소거 동작을 수행한 후, 상기 복수의 메모리 셀들의 크기(size)에 따라 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 결함 검출 동작을 수행하도록 구성된다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 메모리 블록의 소거 동작 및 블록 검증 동작을 수행하는 단계; 상기 블록 검증 동작이 패스되면, 상기 메모리 블록에 포함된 복수의 페이지들 중에서 선택된 페이지들에 대한 결함 검출 동작을 수행하는 단계; 및 상기 소거 동작의 횟수가 소거 최대 횟수에 도달할 때까지 상기 블록 검증 동작이 페일되거나 상기 결함 검출 동작이 페일되면, 상기 메모리 블록을 배드 블록으로 처리하는 단계를 포함한다.
본 기술은 메모리 장치가 동작하는 도중에 메모리 장치의 결함을 검출할 수 있으며, 이로 인해 메모리 장치를 포함하는 제품이 출하된 이후에도 메모리 장치의 결함을 용이하게 검출할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2에 도시된 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 4는 멀티 스택 구조를 가지는 메모리 블록을 설명하기 위한 도면이다.
도 5는 결함 검출 동작의 실시 예를 설명하기 위한 순서도이다.
도 6은 본 발명의 실시 예에 따른 블록 검출 동작을 설명하기 위한 도면이다.
도 7은 소거 검증 전압 및 결함 검증 전압을 설명하기 위한 도면이다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 선택된 페이지들의 검출 동작을 설명하기 위한 도면들이다.
도 11은 멀티 스택 구조를 가지는 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 12 및 도 13은 도 11에 도시된 메모리 블록에서 선택된 페이지들의 검출 동작을 설명하기 위한 도면들이다.
도 14는 본 발명의 다른 실시 예에 따른 결함 검출 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 다른 실시예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터를 저장할 수 있는 메모리 셀 어레이(memory cell array; 100)와, 메모리 셀 어레이(100)의 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로들(110)을 포함할 수 있다.
메모리 셀 어레이(100)는 불휘발성 메모리 셀들을 포함하는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각에는 로컬 라인들(LL)이 연결될 수 있고, 비트라인들(BL)이 공통으로 연결될 수 있다.
주변 회로들(110)은 제어 로직(control logic; 111), 전압 생성부(voltage generator; 112), 로우 디코더(row decoder; 113), 페이지 버퍼 그룹(page buffer group; 114), 컬럼 디코더(column decoder; 115) 및 입출력 회로(input/output circuit; 116)를 포함할 수 있다.
제어 로직(111)은 커맨드(CMD) 및 어드레스(ADD)에 따라 전압 생성부(112), 로우 디코더(113), 페이지 버퍼 그룹(114), 컬럼 디코더(115) 및 입출력 회로(116)를 제어할 수 있다. 예를 들면, 제어 로직(111)은 커맨드(CMD)에 응답하여 동작 신호(OPS) 및 페이지 버퍼 제어 신호(PBSIG)를 출력할 수 있고, 어드레스(ADD)에 응답하여 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 제어 로직(111)은 커맨드(CMD)에 응답하여 다양한 동작을 실행하기 위한 소프트웨어를 포함할 수 있고, 다양한 동작들에 필요한 신호들을 출력하기 위한 하드웨어를 포함할 수 있다. 본 실시 예에서, 제어 로직(111)은 소거 커맨드(CMD)에 응답하여 소거 동작을 수행할 때 결함 검출 동작이 수행되도록 주변 회로들(110)을 제어할 수 있다.
전압 생성부(112)는 워드라인들 및 소스 라인에 동작 전압들을 공급하도록 구성될 수 있다. 예를 들면, 전압 생성부(112)는 동작 신호(OPS)에 응답하여 프로그램, 리드 또는 소거 동작에 필요한 동작 전압들(Vop)을 생성하고, 생성된 전압을 워드라인들 및 소스 라인에 선택적으로 출력할 수 있다. 예를 들면, 전압 생성부(112)는 프로그램 전압, 리드 전압, 소거 전압 및 패스 전압 등의 동작 전압들(Vop)을 생성 및 출력할 수 있다.
로우 디코더(113)는 로우 어드레스(RADD)에 응답하여 로컬 라인들(LL)을 통해, 동작 전압들(Vop)을 선택된 메모리 블록으로 전달할 수 있다.
페이지 버퍼 그룹(114)은 비트라인들(BL)에 연결된 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 그룹(114)은 비트라인들(BL)을 통해, 선택된 메모리 셀들에 따라 변경되는 전압 또는 전류를 수신하여 데이터를 저장할 수 있다. 예를 들면, 페이지 버퍼 그룹(114)은 페이지 버퍼 제어 신호(PBSIG)에 응답하여 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다.
컬럼 디코더(115)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(114)과 입출력 회로(116) 사이에서 데이터를 전송할 수 있다.
입출력 회로(116)는 외부 장치로부터 커맨드(CMD) 및 어드레스(ADD)를 수신받아 제어 로직(111)으로 전송할 수 있다. 입출력 회로(116)는 프로그램 동작 시 외부 장치로부터 수신된 데이터(DATA)를 컬럼 어드레스(115)로 전송할 수 있고, 리드 동작 시 컬럼 어드레스(115)로부터 수신된 데이터(DATA)를 외부 장치로 출력할 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(100)가 3차원 구조로 형성된 메모리 블록들(BLK1~BLKn)을 포함하는 경우, 메모리 블록들(BLK1~BLKn)은 Y 방향으로 배열될 수 있다. Y 방향은 비트라인들(도 1의 BL)이 연장된 방향일 수 있다.
도 2에서는 메모리 셀 어레이(100)가 하나의 플래인(plane)을 포함하는 구조로 도시되어 있으나, 메모리 셀 어레이(100)는 복수의 플래인들을 포함할 수도 있다. 메모리 셀 어레이(100)에 복수의 플래인들이 포함된 경우, 복수의 플레인들은 X 방향으로 배열될 수 있으며, 플래인들 각각에 포함된 메모리 블록들은 해당 플래인 내에서 Y 방향으로 배열될 수 있다.
도 3은 도 2에 도시된 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 도 3에서는 이해를 돕기 위해 제1 메모리 블록(BLK1)의 내부 구성이 도시되었으며, 나머지 메모리 블록들(BLK1~BLKn)은 제1 메모리 블록(BLK1)과 동일하게 구성될 수 있다.
제1 메모리 블록(BLK1)은 다수의 스트링들(ST11~ST1n, ST21~ST2n)을 포함할 수 있다. 다수의 스트링들(ST11~ST1n, ST21~ST2n) 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 제1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 n개의 스트링들이 배열될 수 있다. 도 3에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수도 있다.
다수의 스트링들(ST11~ST1n, ST21~ST2n) 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제m 메모리 셀들(MC1~MCm), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCm) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11~ST1n)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21~ST2n)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 실시 예에 따라, 제2 소스 선택 라인(SSL2)은 제1 소스 선택 라인(SSL1)에 연결되거나 분리될 수 있다. 다른 실시 예로서, 스트링들(ST11~ST1n, ST21~ST2n)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제m 메모리 셀들(MC1~MCm)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제m 메모리 셀들(MC1~MCm)의 게이트들은 각각 제1 내지 제m 워드 라인들(WL1~WLm)에 연결될 수 있다.
실시 예로서, 제1 내지 제m 메모리 셀들(MC1~MCm) 중 일부는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀은 유효 데이터를 저장하지 않는 셀을 의미하며, 스트링의 전압 또는 전류를 안정적으로 제어하기 위해 사용될 수 있다. 더미 메모리 셀은 일반적으로 사용되는 셀 이므로, 더미 셀과 관련된 구체적인 설명은 생략한다.
X 방향으로 배열된 서로 다른 스트링들에 포함되고, 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 페이지(page; PG)가 된다. 메모리 장치에서 프로그램, 리드 및 검증 동작들은 페이지 단위로 수행될 수 있다. 예를 들면, 프로그램 동작 시 수행되는 검증 동작은 페이지 단위로 수행될 수 있고, 소거 동작 시 수행되는 검증 동작은 메모리 블록 또는 페이지 단위로 수행될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트라인과 메모리 셀들(MC1~MCm) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1n)에 포함된 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있고, 제2 행의 스트링들(ST21~ST2n)에 포함된 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
본 실시 예에 따른 결함 검출 동작은 소거 동작 시 수행될 수 있으며, 서로 다른 드레인 선택 라인들에 연결된 스트링들에서 워드라인 단위로 수행될 수 있다. 또한, 본 발명의 다른 실시 예에서, 결함 검출 동작은 스트링 단위로 수행될 수도 있다. 구체적인 결함 검출 동작은 후술하도록 한다.
도 4는 멀티 스택 구조를 가지는 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 멀티 스택(multi stack) 구조를 가지는 메모리 블록은 제1 스택(1STA)의 상부에 제2 스택(2STA)이 적층된 구조를 가질 수 있다. 제1 스택(1STA)과 제2 스택(2STA)은 메모리 블록의 제조 방법에 의한 구조적인 차이로 구분될 수 있다.
제1 스택(1STA)은 Z 방향으로 서로 이격되어 적층된 제1 내지 제6 워드라인들(WL1~WL6)과, 제1 내지 제6 워드라인들(WL1~WL6)을 수직으로 관통하는 제1 수직 플러그(1PLG)를 포함할 수 있다. 제1 수직 플러그(1PLG)는 제1 내지 제6 워드라인들(WL1~WL6)을 수직으로 관통하는 제1 수직홀(1VH)의 내부에 형성될 수 있다. 제1 수직홀(1VH)은 제1 내지 제6 워드라인들(WL1~WL6)의 일부를 순차적으로 식각하여 형성되기 때문에, 제1 스택(1STA)의 두께가 두꺼울수록 또는 적층된 워드라인들의 개수가 많을수록 제1 수직홀(1VH)의 상부와 하부의 폭에 차이가 발생할 수 있다. 예를 들면, 제1 수직홀(1VH)을 형성하기 위한 식각 공정의 시간이 증가할수록 제1 수직홀(1VH)의 상부가 하부보다 식각가스에 노출되는 시간이 증가하므로, 제1 수직홀(1VH)의 상부의 폭(W2)이 하부의 폭(W1)보다 넓게 형성될 수 있다.
제1 수직 플러그(1PLG)의 내부에 메모리 셀(cell)이 형성되므로, 제1 수직홀(1VH)의 폭은 메모리 셀들의 사이즈에도 영향을 줄 수 있다. 예를 들면, 제1 수직 플러그(1PLG)의 X-Y 단면(40)을 참조하면, 제1 수직 플러그(1PLG)의 내부에는 갭필 물질(gap fill material; GF)이 원기둥 형태로 형성될 수 있고, 갭필 물질(GF)의 주변을 순차적으로 둘러싸는 채널막(channel layer; CL) 및 메모리막(memory layer; MR)을 포함할 수 있다. 채널막(CL)은 제1 수직 플러그(1PLG)에서 채널(channel)이 형성되는 막이며, 채널을 통해 전자 또는 전하가 이동할 수 있다. 메모리막(MR)은 데이터가 저장되는 막으로서, 채널막(CL)을 순차적으로 둘러싸는 터널 절연막(tunnel isolation layer; TO), 전하 트랩막(charge trap layer; CT) 및 블로킹막(blocking layer; BK)을 포함할 수 있다.
따라서, 제1 수직홀(1VH)의 폭에 따라 메모리 셀의 사이즈가 결정되며, 서로 다른 사이즈를 가지는 메모리 셀들은 서로 다른 전기적인 특성을 가질 수 있다.
제2 스택(2STA)은 제1 수직홀(1VH)을 포함한 제1 스택(1STA)의 상부에 형성될 수 있다. 예를 들면, 제1 수직홀(1VH)이 형성된 제1 스택(1STA)의 상부에 순차적으로 적층된 제7 내지 제12 워드라인들(WL7~WL12)과, 제7 내지 제12 워드라인들(WL7~WL12)을 수직으로 관통하는 제2 수직 플러그(2PLG)를 포함할 수 있다. 제2 수직 플러그(2PLG)는 제7 내지 제12 워드라인들(WL7~WL12)을 수직으로 관통하는 제2 수직홀(2VH)의 내부에 형성될 수 있다. 제2 수직홀(2VH)은 제7 내지 제12 워드라인들(WL7~WL12)의 일부를 순차적으로 식각하여 형성되기 때문에, 제2 스택(2STA)의 두께가 두꺼울수록 또는 적층된 워드라인들의 개수가 많을수록 제2 수직홀(2VH)의 상부와 하부의 폭에 차이가 발생할 수 있다. 제2 수직홀(2VH)의 하부는 제1 수직홀(1VH)의 상부에 연결되지만, 제2 수직홀(2VH)의 하부는 제1 수직홀(1VH)의 하부와 유사한 폭을 가질 수 있으므로, 제1 및 제2 수직홀들(1VH, 2VH)이 서로 접하는 영역에서 폭 차이가 발생할 수 있다. 예를 들면, 제2 수직홀(2VH)의 하부의 폭이 제3 폭(W3)을 가지는 경우, 제3 폭(W3)은 제2 폭(W2)보다 좁을 수 있다. 또한, 제2 스택(2STA)의 상부의 폭은 하부의 폭(W3)보다 넓게 형성될 수 있으므로, 제3 폭(W3)보다 넓은 제4 폭(W4)을 가질 수 있다.
메모리 셀들은 프로그램 동작 시 전자를 트랩하고 소거 동작 시 전자를 배출하는데, 메모리 셀들의 프로그램 및 소거 동작이 반복될수록 메모리 셀들의 물리적 특성이 열화될 수 있다. 예를 들면, 메모리 셀들의 메모리막(ML)의 물리적 특성이 열화되는 경우, 소거 동작 시 메모리 셀들에 트랩된 일부 전자들이 배출되지 못할 수 있으며, 이처럼 트랩된 전자들의 양이 증가할수록 메모리 셀들의 프로그램 또는 소거 동작의 속도는 점진적으로 느려질 수 있다. 본 실시 예에서는 이러한 현상을 전기적 특성 열화로 정의할 수 있다.
상술한 바와 같이, 제1 및 제2 수직 플러그들(1PLG, 2PLG)의 폭은 제조 공정의 특성 상 발생할 수 있으며, 각각의 스택에서 하부에 형성된 수직 플러그들(41a, 41b)의 폭이 상부에 형성된 수직 플러그들(42a, 42b)의 폭보다 좁게 형성될 수 있다. 예를 들면, 제1 스택(1STA)에서는 제1 워드라인(WL1)이 형성된 영역을 관통하는 제1 수직 플러그들(1PLG)의 폭이 제1 폭(W1)을 가진다고 가정하면, 제6 워드라인(WL6)이 형성된 영역을 관통하는 제1 수직 플러그들(1PLG)의 폭은 제1 폭(W1)보다 넓은 제2 폭(W2)을 가질 수 있다. 제2 스택(2STA)에서는 제7 워드라인(WL7)이 형성된 영역을 관통하는 제2 수직 플러그들(2PLG)의 폭이 제2 폭(W2)보다 좁은 제3 폭(W3)을 가진다고 가정하면, 제12 워드라인(WL12)이 형성된 영역을 관통하는 제2 수직 플러그들(2PLG)의 폭은 제3 폭(W3)보다 넓은 제4 폭(W4)을 가질 수 있다. 제1 및 제3 폭들(W1, W3)은 제조 방법에 따라 서로 다르거나 동일할 수 있으며, 제2 및 제4 폭들(W2, W4)도 제조 방법에 따라 서로 다르거나 동일할 수 있다.
결함이 발생할 가능성이 많은 영역은 특정 영역에 형성된 수직 플러그의 폭을 기준으로 조절될 수 있다. 예를 들면, 넓은 폭을 가지는 영역(42a 또는 42b)이 기준으로 설정된 경우, 상대적으로 좁은 폭을 가지는 영역(41a, 41b)이 결함 검출 대상으로 설정될 수 있다. 반대로, 좁은 폭을 가지는 영역(41a 또는 41b)이 기준으로 설정된 경우, 상대적으로 넓은 폭을 가지는 영역(42a, 42b)이 결함 검출 대상으로 설정될 수 있다. 또한, 각 스택들(1STA, 2STA)의 중간 영역이 기준으로 설정된 경우, 기준 영역보다 상대적으로 폭이 좁거나 넓은 영역들(41a, 42a, 41b, 42b)이 결함 검출 대상으로 설정될 수 있다.
도 4에는 멀티 스택 구조를 가지는 메모리 블록이 도시되었으나, 본 실시 예는 싱글 스택 구조를 가지는 메모리 블록에도 적용될 수 있다.
도 5 내지 도 7은 본 발명의 실시 예에 따른 결함 검출 동작을 설명하기 위한 도면이다.
도 5는 결함 검출 동작의 실시 예를 설명하기 위한 순서도이고, 도 6은 본 발명의 실시 예에 따른 블록 검출 동작을 설명하기 위한 도면이고, 도 7은 소거 검증 전압 및 결함 검증 전압을 설명하기 위한 도면이다.
도 5 내지 도 7을 참조하면, 본 발명의 실시 예에서 결함 검출 동작은 소거 동작이 수행된 이후에 수행될 수 있다. 예를 들면, 제어 로직(도 1의 111)은 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 블록 소거 동작을 수행할 수 있다(BLK ERASE; S51). 여기서 소거 동작은, 선택된 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압을 소거 기준전압보다 낮추는 동작을 의미한다. 예를 들면, 소거 동작은 선택된 메모리 블록에 연결된 모든 워드라인들에 소거 허용전압(예컨대, 접지전압)을 인가하고, 선택된 메모리 블록이 형성된 벌크(bulk), 소스 라인 또는 비트 라인들에 소거 전압을 인가하여 수행될 수 있다. 소거 전압은 프로그램된 메모리 셀들의 문턱전압을 낮추기 위한 양전압으로 설정될 수 있다.
소거 전압이 선택된 메모리 블록에 일정 시간 동안 인가된 후, 선택된 메모리 블록에 대한 블록 검증 동작이 수행될 수 있다(BLK VERIFY; S52).
도 6을 참조하면, 블록 검증 동작(S52)은 소거 동작이 수행된 선택된 메모리 블록에 포함된 모든 메모리 셀들에 대하여 동시에 수행될 수 있다. 예를 들면, 제11 내지 제101 스트링들(ST11~ST101)에 제1 내지 제12 워드라인들(WL1~WL12)이 연결된 경우, 제11 내지 제101 스트링들(ST11~ST101)과 제1 내지 제12 워드라인들(WL1~WL12)이 서로 교차하는 영역에 형성된 모든 메모리 셀들에 대하여 블록 검증 동작(S52)이 수행될 수 있다. 예를 들면, 블록 검증 동작은 스트링들의 모든 채널들을 양전압으로 프리차지하고, 선택된 메모리 블록에 연결된 모든 워드라인들(WL1~WL12)에 블록 검증 전압을 인가하여 수행될 수 있다. 여기서, 블록 검증 전압은 블록 소거 동작이 수행된 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압이 소거 상태까지 낮아졌는지를 판단하기 위한 전압일 수 있다. 예를 들면, 블록 검증 전압은 0V 보다 낮은 전압으로 설정될 수 있다.
도 7을 참조하면, 블록 검증 전압(VFblk)은 프로그램 상태의 문턱전압과 구분하기 위하여 설정된 전압일 수 있다. 블록 검증 동작에서, 선택된 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압이 블록 검증 전압(VFblk)보다 낮아지면, 블록 검증 동작(S52)은 패스(PASS)될 수 있다. 만약, 블록 검증 동작에서, 블록 검증 전압(VFblk)보다 높은 문턱전압을 가지는 메모리 셀이 적어도 하나 이상 검출되면, 블록 검증 동작(S52)은 페일(FAIL)될 수 있다.
다시, 도 5를 참조하면, 블록 검증 동작이 페일(fail)되면(S52의 FAIL), 제어 로직(111)은 소거 동작 횟수(ERASE COUNT)가 소거 최대 횟수(MAXc)보다 적은지를 판단할 수 있다(S53). 예를 들면, 소거 동작 횟수는 소거 전압이 선택된 메모리 블록의 벌크에 인가된 횟수이거나, 소거 전압이 선택된 메모리 블록에 연결된 소스 라인에 인가된 횟수이거나, 소거 전압이 선택된 메모리 블록에 연결된 비트 라인들에 인가된 횟수일 수 있다. 소거 최대 횟수(MAXc)는 메모리 장치에 디폴트(default)로 설정된 횟수로써, 페일(fail)되는 소거 동작이 무한대로 수행되는 것을 방지하기 위해 설정된 횟수일 수 있다.
소거 동작 횟수(ERASE COUNT)가 소거 최대 횟수(MAXc)보다 적으면(S53의 YES), 블록 소거 동작(S51)이 재 수행될 수 있다. 블록 소거 동작이 재 수행될 때, 소거 전압은 이전 전압보다 높게 설정될 수 있다.
소거 동작 횟수(ERASE COUNT)가 소거 최대 횟수(MAXc)보다 같거나 많으면(S53의 NO), 선택된 메모리 블록은 배드 블록(BAD BLK)으로 처리될 수 있다(S54).
S52 단계에서 블록 소거 동작이 패스되면(PASS), 선택된 메모리 블록에 대한 결함 검출 동작이 수행될 수 있다(S55).
결함 검출 동작(S55)은 블록 검증 동작(S52)과 유사한 방식으로 수행될 수 있으나, 선택되는 메모리 셀들 및 선택된 워드라인들에 인가되는 전압에 차이가 있을 수 있다. 예를 들면, 결함 검출 동작(S55)은 선택된 메모리 블록에 포함된 선택된 메모리 셀들에 대해서 수행될 수 있다. 즉, 결함 검출 동작(S55)은 선택된 메모리 블록에 포함된 모든 메모리 셀들에 대하여 수행되지 아니하고, 페이지 단위로 수행될 수 있다. 여기서 결함 검출 동작(S55)이 페이지 단위로 수행되지만, 선택된 메모리 블록에 포함된 모든 페이지들에 대하여 수행되지 아니하고, 일부 선택된 페이지에 대하여 수행될 수 있다. 예를 들면, 선택된 메모리 블록에서 기준 영역 대비 물리적인 구조에 차이가 있는 선택된 페이지들에 대하여 결함 검출 동작(S55)이 선택적으로 수행될 수 있다.
결함 검출 동작(S55)이 패스되면(S55의 PASS) 선택된 메모리 블록의 소거 및 결함 검출 동작은 종료될 수 있다. 만약, 결함 검출 동작(S55)이 페일(S55의 FAIL)되면 선택된 메모리 블록은 배드 블록으로 처리될 수 있다(S54). 예를 들면, 진행성 결함이 발생할 가능성이 높은 페이지는 블록 검증 동작(S52)이 패스(PASS)되었더라도, 이어서 재 수행되는 검증 동작에서는 페일(FAIL)로 판단될 수 있다. 즉, 결함 검출 동작(S55)에서 선택된 페이지에 포함된 메모리 셀들은 결함 검출 동작(S55)에서 페일될 가능성이 높다. 결함 검출 동작(S55)은 다양한 방식으로 수행될 수 있으나, 본 실시 예에서는 결함이 검출될 가능성이 높은 페이지들 또는 스트링들에 대하여 선택적으로 수행될 수 있다. 결함 검출 동작(S55)에서 선택되는 페이지들 또는 스트링들을 설명하면 다음과 같다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 선택된 페이지들의 검출 동작을 설명하기 위한 도면들이다.
도 8을 참조하면, 결함 검출 동작(S55) 시 선택된 메모리 블록에 포함된 수직 플러그들 중에서 폭이 가장 좁은 영역에 대응되는 페이지들(41a, 41b)이 선택될 수 있다. 도 4에 도시된 메모리 블록의 단면을 참조하면, 제1 워드라인(WL1)이 연결된 페이지(41a)와 제7 워드라인(WL7)이 연결된 페이지(41b)에서 수직 플러그들의 폭이 가장 좁게 형성되므로, 결함 검출 동작(S55)은 제1 및 제7 워드라인들(WL1, WL7)에 연결된 메모리 셀들에 대하여 수행될 수 있다.
결함 검출 동작(S55) 시, 선택된 제1 및 제7 워드라인들(WL1, WL7)에는 결함 검증 전압이 인가될 수 있고, 나머지 워드라인들에는 패스전압이 인가될 수 있다. 여기서, 결함 검증 전압(도 7의 VFdf)은 블록 검증 전압(도 7의 VFblk)과 동일하거나 블록 검증 전압(VFblk)보다 낮은 전압으로 설정될 수 있다. 패스전압은 나머지 워드라인들에 연결된 메모리 셀들이 턴온될 수 있는 전압으로 설정될 수 있으며, 블록 검증 전압(VFblk)보다 높은 전압으로 설정될 수 있다.
결함 검출 동작(S55)은 선택된 페이지들에서 동시에 수행되거나, 선택된 페이지들이 순차적으로 선택되면서 수행될 수 있다. 동작 시간 단축을 위하여, 결함 검출 동작(S55)은 선택된 페이지들에 대하여 동시에 수행되는 것이 바람직하다. 즉, 선택된 메모리 블록에 포함된 복수의 페이지들 중에서, 결함이 발생할 가능성이 가장 많은 페이지들만 선택적으로 검증함으로써 동작 시간을 단축함과 동시에, 진행성 결함(growing defect) 발생을 미리 검출할 수 있다. 여기서 진행성 결함은 메모리 장치의 제조 단계에서는 검출되지 아니하였으나, 프로그램 및 소거 동작의 횟수가 증가함에 따라 메모리 블록의 전기적 특성을 점진적으로 열화시켜 배드 블록을 유발할 수 있는 결함을 의미한다.
도 9를 참조하면, 결함 검출 동작(S55)은 수직 플러그들의 폭이 가장 좁은 영역에 형성된 페이지들(41a, 41b)과, 제11 내지 제101 스트링들(ST11~ST101)에서 서로 다른 페이지에 각각 하나씩 포함된 메모리 셀들에 대하여 수행될 수 있다. 예를 들면, 제11 내지 제101 스트링들(ST11~ST101)에서 서로 다른 페이지에 각각 하나씩 포함된 메모리 셀들은, 메모리 셀들의 크기가 가장 작은 영역에 형성된 페이지들(41a, 41b)을 제외한 나머지 페이지들에 포함되고, 각 페이지에서 하나의 스트링에 포함된 셀이 선택될 수 있다. 예를 들면, 제1 워드라인들(WL1)에 포함된 메모리 셀들은 모두 선택될 수 있고, 제2 워드라인(WL2)에 연결된 메모리 셀들 중에서는 제21 스트링(ST21)에 포함된 메모리 셀만 선택될 수 있다. 제3 워드라인(WL3)에 연결된 메모리 셀들 중에서는 제31 스트링(ST31)에 포함된 메모리 셀만 선택될 수 있다. 이러한 방식으로 선택된 메모리 셀들에 대하여 결함 검출 동작이 수행될 수 있다. 제1 및 제7 워드라인들(WL1, WL7)에 연결된 메모리 셀들은 해당 페이지 전체에 대한 검증 결과에 따라 패스 또는 페일이 판단되지만, 하나의 메모리 셀만 선택된 페이지에서는 해당 스트링에 연결된 페이지 버퍼의 결과 데이터로 패스 또는 페일이 판단될 수 있다.
도 10을 참조하면, 결함 검출 동작(S55)에서 수직 플러그들의 폭이 가장 좁은 페이지들(41a, 41b)과 수직 플러그들의 폭이 가장 넓은 페이지들(42a, 42b)이 선택될 수 있다. 또는, 서로 인접한 페이지들 중에서 수직 플러그들의 폭의 차이가 가장 큰 페이지들이 선택될 수도 있다.
예를 들면, 도 4의 단면을 참조하면, 제6 워드라인(WL6)이 연결된 페이지(42a)에서는 수직 플러그들이 제2 폭(W2)을 가지고, 제7 워드라인(WL7)이 연결된 페이지(41b)에서는 수직 플러그들이 제3 폭(W3)을 가지는 경우, 선택된 메모리 블록에서 제2 폭(W2)과 제3 폭(W3)의 차이가 가장 크기 때문에, 해당 페이지들에 대한 결함 검출 동작(S55)이 수행될 수 있다.
도 11은 멀티 스택 구조를 가지는 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 도 4의 멀티 스택 구조보다 수직 방향(Z)으로 적층된 스택들의 개수가 많은 메모리 블록에서도 수직 플러그들의 폭에 따라 결함 검출 동작을 위한 페이지들이 선택될 수 있다. 예를 들면, 기판(미도시) 상에 제1 스택(1STA)이 형성되고, 제1 스택(1STA) 상에 제2 내지 제4 스택들(2~4STA)이 순차적으로 적층된 메모리 블록에서는, 수직 플러그들(PLG)의 폭 차이가 크게 발생하는 영역들의 개수가 증가할 수 있다. 예를 들면, 수직 플러그들(PLG)의 폭이 좁은 영역에 제1, 제7, 제13, 제19 워드라인들(WL1, WL7, WL13, WL19)이 연결된 페이지들(NPG1, NPG2, NPG3, NPG4)이 형성되고, 수직 플러그들(PLG)의 폭이 넓은 영역에 제6, 제12, 제18, 제24 워드라인들(WL6, WL12, WL18, WL24)이 연결된 페이지들(LPG1, LPG2, LPG3, LPG4)이 형성될 수 있다.
도 12 및 도 13은 도 11에 도시된 메모리 블록에서 선택된 페이지들의 검출 동작을 설명하기 위한 도면들이다.
도 12를 참조하면, 수직 플러그들(도 11의 PLG)의 폭이 가장 좁은 페이지들(NPG1~4)과 이에 인접한 페이지들(NPG1a~4a)이 그룹으로 설정될 수 있다. 즉, 수직 플러그들의 폭이 가장 좁은 영역에 형성된 페이지들(NPG1~4)에 인접한 페이지들(NPG1a~4a)도 진행성 결함이 발생할 가능성이 높으므로, 결함 검출 동작 시 폭이 가장 좁은 영역과 이에 인접한 영역에 형성된 페이지들이 그룹(GR1~4)으로 선택될 수 있다. 예를 들면, 제1 그룹(GR1)은 제1 및 제2 워드라인들(WL1, WL2)에 연결된 페이지들(NPG1, NPG1a)을 포함할 수 있고, 제2 그룹(GR2)은 제7 및 제8 워드라인들(WL7, WL8)에 연결된 페이지들(NPG2, NPG2a)을 포함할 수 있고, 제3 그룹(GR3)은 제13 및 제14 워드라인들(WL13, WL14)에 연결된 페이지들(NPG3, NPG3a)을 포함할 수 있고, 제4 그룹(GR4)은 제19 및 제20 워드라인들(WL19, WL20)에 연결된 페이지들(NPG4, NPG4a)을 포함할 수 있다.
결함 검출 동작(S55) 시, 제1 내지 제4 그룹들(GR1~4)은 동시에 선택될 수도 있고, 각각 순차적으로 선택될 수도 있다. 제1 내지 제4 그룹들(GR1~4)이 동시에 선택되는 경우, 제1 내지 제4 그룹들(GR1~4) 중에서 적어도 어느 하나의 그룹에서 결함 검출 동작이 페일되더라도, 선택된 메모리 블록은 배드 블록으로 처리될 수 있다. 또는, 제1 내지 제4 그룹들(GR1~4)이 순차적으로 선택되는 경우, 제1 그룹(GR1)에 대한 결함 검출 동작이 패스되면, 제2 그룹(GR2)에 대한 결함 검출 동작이 수행될 수 있다. 만약, 제2 그룹(GR2)에 대한 결함 검출 동작이 페일되면, 제3 및 제4 그룹들(GR3, GR4)에 대한 결함 검출 동작들은 생략되고, 선택된 메모리 블록은 배드 블록으로 처리될 수 있다. 즉, 선택된 메모리 블록의 선택된 페이지들에 대한 모든 결함 검출 동작이 패스되어야만 선택된 메모리 블록은 배드 블록으로 처리되지 않는다.
도 13을 참조하면, 수직 플러그들(도 11의 PLG)의 폭 차이가 가장 큰 영역에 포함된 페이지들이 그룹으로 선택될 수 있다. 수직 플러그들 중 서로 인접한 영역들의 폭이 가장 좁은 영역과 가장 넓은 영역에 형성된 페이지들이 하나의 그룹이 될 수 있다. 도 11에 도시된 단면을 참조하면, 제1 스택(1STA)의 최상단에 위치한 제6 워드라인(WL6)과 제2 스택(2STA)의 최하단에 위치한 제7 워드라인(WL7)을 관통하는 수직 플러그들(PLH)의 폭 차이가 크기 때문에, 제6 워드라인(WL6)에 연결된 페이지(LPG1)와 제7 워드라인(WL7)에 연결된 페이지(NPG2)가 제1 그룹(GR1)으로 설정될 수 있다. 이러한 방식으로, 제12 및 제13 워드라인들(WL12, WL13)에 연결된 페이지들(LPG2, NPG3)은 제2 그룹(GR2)으로 설정될 수 있고, 제18 및 제19 워드라인들(WL18, WL19)에 연결된 페이지들(LPG3, NPG4)은 제3 그룹(GR3)으로 설정될 수 있다.
결함 검출 동작(S55) 시, 제1 내지 제3 그룹들(GR1~3)이 동시에 선택될 수도 있고, 제1 내지 제3 그룹들(GR1~3)이 순차적으로 선택될 수도 있다. 결함 검출 동작(S55) 시, 선택된 그룹 또는 그룹들에 연결된 워드라인들에는 결함 검증 전압(VFdf)이 인가될 수 있으며, 비선택된 워드라인들에는 패스전압이 인가될 수 있다. 제1 내지 제3 그룹들(GR1~3)의 결함 검출 동작들이 모두 패스되면, 선택된 메모리 블록의 결함 검출 동작은 종료될 수 있고, 제1 내지 제3 그룹들(GR1~3) 중에서 적어도 하나의 그룹의 결함 검출 동작이 페일되면, 선택된 메모리 블록은 배드 블록으로 처리될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 결함 검출 동작을 설명하기 위한 도면이다.
도 14를 참조하면, 제어 로직(도 1의 111)은 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 블록 소거 동작을 수행할 수 있다(S141). 여기서 소거 동작은, 선택된 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압을 소거 기준전압보다 낮추는 동작을 의미한다. 예를 들면, 소거 동작은 선택된 메모리 블록에 연결된 모든 워드라인들에 소거 허용전압(예컨대, 접지전압)을 인가하고, 선택된 메모리 블록이 형성된 벌크(bulk), 소스 라인 또는 비트 라인들에 소거 전압을 인가하여 수행될 수 있다.
소거 전압이 선택된 메모리 블록에 일정 시간 동안 인가된 후, 선택된 메모리 블록에 대한 블록 검증 동작이 수행될 수 있다(S142).
블록 검증 동작(S142)은 소거 동작이 수행된 선택된 메모리 블록에 포함된 모든 메모리 셀들에 대하여 동시에 수행될 수 있다. 예를 들면, 블록 검증 동작(S142)은 선택된 메모리 블록에 연결된 모든 워드라인들에 블록 검증 전압을 인가하여 수행될 수 있다. 여기서, 블록 검증 전압은 블록 소거 동작이 수행된 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압이 소거 상태까지 낮아졌는지를 판단하기 위한 전압일 수 있다. 예를 들면, 블록 검증 전압은 프로그램 상태와 구분하기 위하여 0V 보다 낮은 전압으로 설정될 수 있다.
블록 검증 동작(S142)에서, 선택된 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압이 블록 검증 전압보다 낮아지면, 블록 검증 동작(S142)은 패스(PASS)될 수 있다. 만약, 블록 검증 동작(S142)에서, 블록 검증 전압보다 높은 문턱전압을 가지는 메모리 셀이 적어도 하나 이상 검출되면, 블록 검증 동작(S142)은 페일(FAIL)될 수 있다.
블록 검증 동작이 페일(fail)되면(S142의 FAIL), 제어 로직(111)은 소거 동작 횟수(ERASE COUNT)가 소거 최대 횟수(MAXc)보다 적은지를 판단할 수 있다(S143). 예를 들면, 소거 동작 횟수는 소거 전압이 선택된 메모리 블록의 벌크에 인가된 횟수이거나, 소거 전압이 선택된 메모리 블록에 연결된 소스 라인에 인가된 횟수이거나, 소거 전압이 선택된 메모리 블록에 연결된 비트 라인들에 인가된 횟수일 수 있다. 소거 최대 횟수(MAXc)는 메모리 장치에 디폴트(default)로 설정된 횟수로써, 페일(fail)되는 소거 동작이 무한대로 수행되는 것을 방지하기 위해 설정된 횟수일 수 있다.
소거 동작 횟수(ERASE COUNT)가 소거 최대 횟수(MAXc)보다 적으면(S143의 YES), 블록 소거 동작(S141)이 재 수행될 수 있다. 블록 소거 동작이 재 수행될 때, 소거 전압은 이전 전압보다 높게 설정될 수 있다.
소거 동작 횟수(ERASE COUNT)가 소거 최대 횟수(MAXc)보다 같거나 많으면(S143의 NO), 선택된 메모리 블록은 배드(BAD) 블록으로 처리될 수 있다(S144).
S142 단계에서 블록 소거 동작이 패스되면(PASS), 선택된 메모리 블록에 대한 결함 검출 동작이 수행될 수 있다(S145).
결함 검출 동작(S145)은 선택된 메모리 블록에 포함된 선택된 메모리 셀들에 대해서 수행될 수 있으며, 상술한 실시 예들과 같이 수행될 수 있으므로 중복되는 설명은 생략한다.
결함 검출 동작(S145)이 패스되면(S145의 PASS) 선택된 메모리 블록에 포함된 드레인 및 소스 선택 트랜지스터들의 문턱전압을 높이기 위한 소프트 프로그램 동작이 수행될 수 있다(S146). 예를 들면, 소프트 프로그램 동작(S146)에서는 선택된 메모리 블록에 연결된 드레인 및 소스 선택 라인들이 선택될 수 있으며, 선택된 드레인 및 소스 선택 라인들에 소프트 프로그램 전압을 인가하여 수행될 수 있다. 이때, 선택된 메모리 블록에 연결된 모든 워드라인들에는 패스전압이 인가될 수 있다. 또한, 선택된 메모리 블록에 더미 셀들이 포함된 경우, 더미 셀들의 문턱전압도 소프트 프로그램 동작 시(S146) 높아질 수 있다.
도 15는 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 실시예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 복수의 메모리 장치들(1100), 메모리 장치들(1100)과 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 장치들(1100) 각각은 상술한 실시 예에서 설명된 메모리 장치일 수 있다.
메모리 장치들(1100)은 복수의 시스템 채널들(system channels; sCH)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 시스템 채널(sCH)에 복수의 메모리 장치들(1100)이 연결될 수 있으며, 컨트롤러(1200)에는 복수의 시스템 채널들(sCH)이 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치들(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치들(1100)을 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다.
호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 16은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 다른 실시예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템은 메모리 카드(Memory Card; 70000)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 카드(70000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 연결되면, 호스트 인터페이스(6200)는 호스트(60000)의 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100) 및 컨트롤러(1200)를 통하여 메모리 장치(1100)와 통신을 수행할 수 있다.
1100: 메모리 장치
100: 메모리 셀 어레이
110: 주변 회로들
111: 제어 로직
112: 전압 생성부
113: 로우 디코더
114: 페이지 버퍼 그룹
115: 컬럼 디코더
116: 입출력 회로

Claims (20)

  1. 기판 상에 서로 이격되어 적층된 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들에 연결된 워드라인들과, 상기 복수의 메모리 셀들을 포함하는 스트링들의 양 단에 연결된 비트라인들 및 소스라인을 포함하는 메모리 블록; 및
    상기 메모리 블록의 소거 동작을 수행하는 주변 회로들을 포함하고,
    상기 주변 회로들은,
    상기 메모리 블록에 포함된 상기 복수의 메모리 셀들의 소거 동작을 수행한 후, 상기 복수의 메모리 셀들의 크기(size)에 따라 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 결함 검출 동작을 수행하도록 구성된 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로들은,
    상기 워드라인들 및 상기 소스라인에 동작 전압들을 공급하도록 구성된 전압 생성부;
    상기 비트라인들을 통해 상기 선택된 메모리 셀들에 따라 변경되는 전압 또는 전류를 수신하여 데이터를 저장하는 페이지 버퍼들;
    커맨드 및 어드레스에 응답하여 상기 전압 생성부 및 상기 페이지 버퍼들을 제어하는 제어 로직을 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 제어 로직은,
    상기 커맨드 및 상기 어드레스에 응답하여,
    상기 소거 동작이 수행되도록 상기 전압 생성부 및 상기 페이지 버퍼들을 제어하고,
    상기 소거 동작이 수행된 후, 상기 선택된 메모리 셀들에 연결된 선택된 워드라인들에 결함 검증 전압을 인가하여 상기 결함 검출 동작이 수행되도록 상기 전압 생성부 및 상기 페이지 버퍼들을 제어하는 메모리 장치.
  4. 제3항에 있어서, 상기 제어 로직은,
    상기 소거 동작 수행 시,
    상기 메모리 블록 전체에 대한 블록 소거 동작을 수행하고,
    상기 메모리 블록 전체에 대한 블록 검증 동작을 수행하고,
    상기 블록 검증 동작이 패스될 때까지 상기 블록 소거 동작 및 상기 블록 검증 동작을 반복하는 메모리 장치.
  5. 제4항에 있어서, 상기 제어 로직은,
    상기 블록 검증 동작 수행 시,
    상기 복수의 메모리 셀들에 연결된 모든 상기 워드라인들에 블록 검증 전압을 인가하여 상기 블록 검증 동작의 패스 또는 페일 여부를 판단하는 메모리 장치.
  6. 제3항에 있어서, 상기 제어 로직은,
    상기 결함 검출 동작 시,
    상기 스트링들에 포함된 채널들의 전위를 양전압으로 프리차지하고,
    상기 선택된 워드라인들에 상기 결함 검증 전압을 인가하고,
    상기 선택된 워드라인들을 제외한 비선택된 워드라인들에 패스 전압을 인가하고,
    상기 채널들의 전위에 따라 상기 결함 검출 동작의 패스 또는 페일 여부를 판단하는 메모리 장치.
  7. 제6항에 있어서, 상기 제어 로직은,
    상기 선택된 메모리 셀들 중 문턱전압이 상기 결함 검증 전압보다 높은 셀들이 검출되면 상기 결함 검출 동작을 페일로 판단하고,
    상기 선택된 메모리 셀들의 문턱전압이 상기 결함 검증 전압보다 모두 낮아지면 상기 결함 검출 동작을 패스로 판단하는 메모리 장치.
  8. 제7항에 있어서, 상기 제어 로직은,
    상기 결함 검출 동작이 페일되면, 상기 메모리 블록을 배드 블록으로 처리하는 메모리 장치.
  9. 제7항에 있어서, 상기 제어 로직은,
    상기 결함 검출 동작이 패스되면, 상기 메모리 블록의 소거 동작을 종료하는 메모리 장치.
  10. 제9항에 있어서, 상기 제어 로직은,
    상기 메모리 블록의 소거 동작을 종료하기 이전에, 상기 메모리 블록에 포함된 선택 트랜지스터들의 문턱전압을 높이기 위한 소프트 프로그램 동작이 더 수행되도록 상기 전압 생성부 및 상기 페이지 버퍼들을 제어하는 메모리 장치.
  11. 제1항에 있어서,
    상기 복수의 메모리 셀들은, 상기 복수의 워드라인들을 수직으로 관통하는 수직 플러그에 형성되는 메모리 장치.
  12. 제11항에 있어서,
    상기 복수의 메모리 셀들의 크기는 상기 수직 플러그의 폭에 따라 결정되는 메모리 장치.
  13. 제12항에 있어서,
    상기 선택된 메모리 셀들은 상기 수직 플러그의 폭이 가장 좁은 영역에 형성되는 메모리 장치.
  14. 제13항에 있어서,
    상기 결함 검출 동작 시, 상기 수직 플러그의 폭이 가장 좁은 영역에 인접한 메모리 셀들이 동일한 그룹으로 선택되는 메모리 장치.
  15. 제12항에 있어서,
    상기 결함 검출 동작 시, 상기 수직 플러그의 폭 차이가 가장 큰 영역에 형성된 메모리 셀들이 동일한 그룹으로 선택되는 메모리 장치.
  16. 제12항에 있어서,
    상기 선택된 메모리 셀들은 상기 수직 플러그의 폭이 가장 넓은 영역에 형성되는 메모리 장치.
  17. 메모리 블록의 소거 동작 및 블록 검증 동작을 수행하는 단계;
    상기 블록 검증 동작이 패스되면, 상기 메모리 블록에 포함된 복수의 페이지들 중에서 선택된 페이지들에 대한 결함 검출 동작을 수행하는 단계; 및
    상기 소거 동작의 횟수가 소거 최대 횟수에 도달할 때까지 상기 블록 검증 동작이 페일되거나 상기 결함 검출 동작이 페일되면, 상기 메모리 블록을 배드 블록으로 처리하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서, 상기 결함 검출 동작은,
    상기 메모리 블록에 포함된 스트링들의 채널들을 양전압으로 프리차지하는 단계;
    상기 선택된 페이지에 연결된 워드라인들에 결함 검증 전압을 인가하는 단계; 및
    상기 스트링들에 연결된 비트라인들의 전압 또는 전류를 측정하여 상기 결함 검출 동작의 패스 또는 페일 여부를 판단하는 단계를 포함하는 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 선택된 페이지들은, 상기 메모리 블록에 포함된 수직 플러그들의 폭이 가장 높게 형성된 영역에 연결된 페이지들로 설정되는 메모리 장치의 동작 방법.
  20. 제17항에 있어서,
    상기 선택된 페이지들은, 상기 메모리 블록에 포함된 수직 플러그들의 폭 차이가 가장 크게 차이나는 영역에 연결된 페이지들로 설정되는 메모리 장치의 동작 방법.
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Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2856848B2 (ja) * 1989-06-12 1999-02-10 株式会社東芝 半導体メモリ装置
US4992984A (en) * 1989-12-28 1991-02-12 International Business Machines Corporation Memory module utilizing partially defective memory chips
US5954828A (en) * 1995-01-05 1999-09-21 Macronix International Co., Ltd. Non-volatile memory device for fault tolerant data
TW535161B (en) * 1999-12-03 2003-06-01 Nec Electronics Corp Semiconductor memory device and its testing method
US7009889B2 (en) * 2004-05-28 2006-03-07 Sandisk Corporation Comprehensive erase verification for non-volatile memory
US7258100B2 (en) * 2004-08-03 2007-08-21 Bruce Pinkston Internal combustion engine control
US20060036803A1 (en) * 2004-08-16 2006-02-16 Mori Edan Non-volatile memory device controlled by a micro-controller
US7495294B2 (en) * 2005-12-21 2009-02-24 Sandisk Corporation Flash devices with shared word lines
JP2007265589A (ja) * 2006-03-30 2007-10-11 Fujitsu Ltd 不揮発性半導体メモリ
KR101527195B1 (ko) * 2009-02-02 2015-06-10 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR101046726B1 (ko) * 2009-05-19 2011-07-05 주식회사 하이닉스반도체 반도체 장치의 퓨즈회로 및 퓨즈상태 모니터링 방법
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8305807B2 (en) * 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
KR101710089B1 (ko) 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP2013069369A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置
US9008410B2 (en) * 2013-03-13 2015-04-14 Kla-Tencor Corporation Single die inspection on a dark field inspection tool
JP2015036999A (ja) * 2013-08-13 2015-02-23 株式会社東芝 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム
KR102170975B1 (ko) * 2013-10-31 2020-10-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 불량 워드라인 탐지 방법
US9317361B2 (en) * 2013-11-27 2016-04-19 Seagate Technology Llc Bit-line defect detection using unsatisfied parity code checks
KR102161738B1 (ko) * 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
WO2016154078A1 (en) * 2015-03-26 2016-09-29 Burlywood, LLC A medium defect management method for storage systems requiring an integrated controller
KR102263163B1 (ko) * 2015-03-31 2021-06-10 에스케이하이닉스 주식회사 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
US9881697B2 (en) * 2016-03-04 2018-01-30 Sandisk Technologies Llc Dynamic-shifting redundancy mapping for non-volatile data storage
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
KR102648779B1 (ko) * 2016-12-01 2024-03-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20180066650A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 소자
KR102424372B1 (ko) * 2018-03-30 2022-07-25 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US10964398B2 (en) * 2018-09-28 2021-03-30 Samsung Electronics Co., Ltd. Memory device and a storage system using the same

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