CN109754840B - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

本发明提供一种操作速度提高的半导体存储器装置及操作该半导体存储器装置的方法。半导体存储器装置可以包括存储器单元阵列、***电路和控制逻辑。存储器单元阵列可以包括多个存储块。***电路可以对存储器单元阵列执行读取操作。控制逻辑可以控制***电路的操作。控制逻辑可以控制***电路对多个存储块中的选择的存储块执行修复列屏蔽操作，对包括在选择的存储块中的第一漏极选择晶体管执行第一测试操作，并且在保留修复列屏蔽操作的结果的同时，对与第一漏极选择晶体管不同的第二漏极选择晶体管执行第一测试操作。

Description

半导体存储器装置及其操作方法
相关申请的交叉引用
本申请要求于2017年11月8日提交的申请号为10-2017-0148119的韩国专利申请的优先权，该韩国专利申请的全部公开通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种电子装置，并且更特别地，涉及一种半导体存储器装置及操作该半导体存储器装置的方法。
背景技术
通常，存储器装置可以具有二维结构或三维结构，在二维结构中，单元串被水平地布置在半导体衬底上，在三维结构中，单元串被垂直地堆叠在半导体衬底上。三维存储器装置克服二维存储器装置的集成度限制，并且可以包括垂直地堆叠在半导体衬底上的多个存储器单元。
发明内容
本公开的各个实施例涉及一种操作速度提高的半导体存储器装置。
本公开的各个实施例涉及一种以提高的速度操作半导体存储器装置的方法。
本公开的实施例提供一种半导体存储器装置，该半导体存储器装置包括存储器单元阵列、***电路和控制逻辑。存储器单元阵列可以包括多个存储块。***电路可以对存储器单元阵列执行读取操作。控制逻辑可以控制***电路的操作。控制逻辑可以控制***电路对多个存储块中的选择的存储块执行修复列屏蔽操作(masking operation)，对包括在选择的存储块中的第一漏极选择晶体管执行第一测试操作，并且在保留修复列屏蔽操作的结果的同时，对与第一漏极选择晶体管不同的第二漏极选择晶体管执行第一测试操作。
本公开的实施例可以提供一种用于操作半导体存储器装置的方法，该方法包括：执行选择的存储器区域的修复列屏蔽操作；测试选择的存储器区域的第一漏极选择晶体管的阈值电压分布；以及测试包括在选择的存储器区域中的第二漏极选择晶体管的阈值电压分布，其中保留修复列屏蔽操作的结果。
本公开的实施例可以提供一种用于操作半导体存储器装置的方法，该方法包括：执行选择的存储块的修复列屏蔽操作；对包括在选择的存储块中的多个漏极选择晶体管执行第一测试操作；以及在保留修复列屏蔽操作的结果的同时，对多个漏极选择晶体管执行第二测试操作。
根据以下结合附图的描述，本发明的这些和其它特征及优点对于本发明所属领域的普通技术人员将变得显而易见。
附图说明
图1是示出根据本公开的实施例的半导体存储器装置的框图。
图2是示出图1的存储器单元阵列的示例的示图。
图3是示出图2的存储器单元阵列的存储块的示例的电路图。
图4是示出图2的存储器单元阵列的存储块的另一示例的电路图。
图5A是示出包括在存储块中的一列的示例的示例性电路图。
图5B是示出包括在存储块中的一列的另一示例的示例性电路图。
图6是示出漏极选择晶体管的阈值电压分布的示例的示图。
图7是示出由漏极选择晶体管的阈值电压分布的变化产生的效果的示图。
图8A是示出漏极选择晶体管的阈值电压分布的右测试操作的示图。
图8B是示出漏极选择晶体管的阈值电压分布的左测试操作的示图。
图9是选择晶体管的测试方法的流程图。
图10是图9的右测试操作的详细流程图。
图11是图9的左测试操作的详细流程图。
图12是根据本公开的实施例的右测试操作的示例的详细流程图。
图13是根据本公开的实施例的左测试操作的示例的详细流程图。
图14是根据本公开的实施例的左测试操作的示例的详细流程图。
图15是示出根据本公开的实施例的图14的左测试操作的示图。
图16是根据本公开的实施例的左测试操作的示例的详细流程图。
图17是根据本公开的实施例的选择晶体管的测试方法的流程图。
图18是示出根据本公开的实施例的包括图1的半导体存储器装置的存储器***的框图。
图19是示出根据本公开的实施例的图18的存储器***的应用示例的框图。
图20是示出根据本公开的实施例的包括参照图19所示的存储器***的计算***的框图。
具体实施方式
现在将参照附图在下文中更全面地描述示例性实施例；然而，它们可以以不同的形式体现并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达示例性实施例的范围。
在附图中，为了说明的清楚起见，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间仅有的元件，或者也可存在一个或多个中间元件。
在下文中，将参照附图描述实施例。在本文中参照作为实施例(和中间结构)的示意图的截面图示来描述实施例。这样，由于例如制造技术和/或公差的图示的形状变化是预期的。因此，实施例不应被解释为限于本文所示的区域的特定形状，而是可以包括由例如制造产生的形状偏差。在附图中，为了清楚起见，层和区域的长度和尺寸可能被夸大。附图中相同的附图标记表示相同的元件。
诸如“第一”和“第二”的术语可以用于描述各种部件，但是这些术语不应该限制各种部件。这些术语仅用于区分一个部件与其它部件。例如，在不脱离本公开的精神和范围的情况下，第一部件可以被称为第二部件，并且第二部件可以被称为第一部件等。此外，“和/或”可以包括所提及的部件中的任何一个或组合。
此外，只要在句子中没有具体提及，单数形式可以包括复数形式。此外，在本说明书中使用的“包含/包括”或“包含有/包括有”表示存在或添加一个或多个部件、步骤、操作和元件。
此外，除非另有定义，否则本说明书中所使用的包括技术术语和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。在常用词典中限定的术语应被解释为具有与该术语在相关领域的上下文中所解释的含义相同的含义，并且除非在本说明书中明确地定义，否则该术语不应解释为具有理想化或过于正式的意义。
还应注意的是，在本说明书中，“连接/联接”不仅指一个部件直接联接另一部件，而且还指通过中间部件间接联接另一部件。另一方面，“直接连接/直接联接”指一个部件直接联接另一部件而没有中间部件。
图1是示出根据本公开的实施例的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可以包括存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以通过字线WL联接到地址解码器120。存储块BLK1至BLKz可以通过位线BL1至BLm联接到读取/写入电路130。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元，并且可以由具有垂直沟道结构的非易失性存储器单元形成。存储器单元阵列110可以由具有二维结构的存储器单元阵列形成。在实施例中，存储器单元阵列110可以由具有三维结构的存储器单元阵列形成。包括在存储器单元阵列中的每个存储器单元可以存储至少一位数据。在实施例中，包括在存储器单元阵列110中的每个存储器单元可以是存储1位数据的单层单元(SLC)。在实施例中，包括在存储器单元阵列110中的每个存储器单元可以是存储2位数据的多层单元(MLC)。在实施例中，包括在存储器单元阵列110中的每个存储器单元可以是存储3位数据的三层单元。在实施例中，包括在存储器单元阵列110中的每个存储器单元可以是存储4位数据的四层单元。在各个实施例中，存储器单元阵列110可以包括多个存储器单元，每个存储器单元存储5位或更多位数据。
地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150用作驱动存储器单元阵列110的***电路。地址解码器120可以通过字线WL联接到存储器单元阵列110。地址解码器120可以在控制逻辑140的控制下操作。地址解码器120可以通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可以解码接收的地址中的块地址。地址解码器120可以基于解码的块地址来选择至少一个存储块。当在读取操作期间执行读取电压施加操作时，地址解码器120可以将电压发生器150生成的读取电压Vread施加到选择的存储块的选择的字线，并且将通过电压Vpass施加到选择的存储块的未选择的字线。在编程验证操作期间，地址解码器120可以将电压发生器150生成的验证电压施加到选择的存储块的选择的字线，并且将通过电压Vpass施加到选择的存储块的未选择的字线。
地址解码器120可以解码接收的地址中的列地址。地址解码器120可以将解码的列地址传输到读取/写入电路130。
半导体存储器装置100的读取操作或编程操作可以基于页面来执行。在读取操作或编程操作的请求中接收的地址可以包括块地址、行地址和列地址。地址解码器120可以响应于块地址和行地址来选择一个存储块和一个字线。列地址可以由地址解码器120解码，并且被提供给读取/写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读取/写入电路130可以包括多个页面缓冲器PB1至PBm。读取/写入电路130可以在存储器单元阵列110的读取操作期间用作读取电路，并且在写入操作期间用作写入电路。多个页面缓冲器PB1至PBm可以通过位线BL1至BLm联接到存储器单元阵列110。在读取操作或编程验证操作期间，为了感测存储器单元的阈值电压，页面缓冲器PB1至PBm可以连续地向联接到存储器单元的位线供给感测电流，并且每个页面缓冲器可以通过感测节点，根据对应的存储器单元的编程状态来感测流动电流量的变化并且将流动电流量的变化锁存为感测数据。读取/写入电路130响应于从控制逻辑140传输的页面缓冲器控制信号来操作。
在读取操作期间，读取/写入电路130可以感测存储器单元的数据(读出数据)并且临时存储读出数据，并且然后将读出数据DATA输出到半导体存储器装置100的输入/输出缓冲器(未示出)。在实施例中，读取/写入电路130可以包括列选择电路等以及页面缓冲器(或页面寄存器)。
控制逻辑140可以联接到地址解码器120、读取/写入电路130以及电压发生器150。控制逻辑140可以通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL来控制半导体存储器装置100的整体操作。控制逻辑140可以输出用于控制多个页面缓冲器PB1至PBm的感测节点预充电电位水平的控制信号。控制逻辑140可以控制读取/写入电路130执行存储器单元阵列110的读取操作。
在编程操作期间，控制逻辑140可以控制***电路执行用于存储LSB数据的最低有效位(LSB)编程循环和用于存储MSB数据的最高有效位(MSB)编程循环。作为执行MSB编程循环的结果，联接到选择的字线的存储器单元的阈值电压的状态可以被划分为擦除状态和第一编程状态至第三编程状态。在MSB编程循环期间，在已经对第一编程状态至第三编程状态中的至少一个执行验证操作之后，控制逻辑140可以控制***电路编程标志数据，该标志数据指示根据编程操作编程的数据是MSB数据。
例如，在已经对第一编程状态执行验证操作之后，控制逻辑可以控制***电路编程标志数据。在实施例中，在已经对第三编程状态执行验证操作之后，控制逻辑可以控制***电路编程标志数据。
电压发生器150可以在读取操作期间，响应于从控制逻辑140输出的控制信号而产生读取电压Vread和通过电压Vpass。电压发生器150可以包括被配置为接收内部源电压的多个泵送(pumping)电容器，以便产生具有各种电压水平的多个电压，并且电压发生器150可以在控制逻辑140的控制下，通过选择性地启用多个泵送电容器来产生多个电压。
图2是示出图1的存储器单元阵列110的示例的示图。
参照图2，存储器单元阵列110包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。存储器单元被布置在+X方向、+Y方向和+Z方向上。将参照图3和图4更详细地描述每个存储块的结构。
图3是示出图2的存储块BLK1至BLKz中的块BLK1的示例的电路图。存储块BLK1至BLKz可以相同。
参照图3，第一存储块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。在第一存储块BLK1中，m个单元串被布置在行方向(即，正(+)X方向)上。布置在行方向上的m个单元串可以分别联接到第一位线BL1至第m位线BLm。q(q是自然数)个单元串可以被布置在列方向(即，正(+)Y方向)上。在图3中，为了便于说明，仅示出两个单元串布置在列方向上。
单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形，并且可以包括堆叠在衬底(未示出)上的管道(pipe)晶体管PT、存储器单元MC1至MCn、源极选择晶体管SST和漏极选择晶体管DST，其中衬底(未示出)设置在存储块BLK1的下部。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此相似的结构。例如，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括联接到对应行线的沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。
每个单元串的源极选择晶体管SST可以联接在共源线CSL与存储器单元MC1至MCp之间。源极选择晶体管SST的栅极可以联接到源极选择线SSL。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn被划分成第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp以及第p+1存储器单元MCp+1至第n存储器单元MCn可以通过管道晶体管PT彼此联接。第一存储器单元MC1至第p存储器单元MCp可以依次布置在与正(+)Z方向相反的方向上，并且可以串联地联接在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn依次布置在+Z方向上，并且可以串联地联接在管道晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
每个单元串的管道晶体管PT的栅极可以联接到管线PL。
每个单元串的漏极选择晶体管DST可以联接在对应的位线与存储器单元MCp+1至MCn之间。第一行中的单元串CS11至CS1m的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
换言之，布置在相同行(+X方向)中的单元串(例如，CS11至CS1m)可以通过对应的漏极选择晶体管联接到相同的漏极选择线(例如，DSL1)。布置在不同行中的单元串(例如，CS11和CS21)可以联接到不同的漏极选择线DSL1和DSL2。
共同联接到每个位线的单元串可以形成单个列。例如，可以共同联接到第一位线BL1的单元串CS11和CS21对应于第一列。同样地，共同联接到第m位线BLm的单元串CS1m和CS2m可以对应于第m列。参照图3，存储块BLK1包括m个列，并且每列可以包括两个单元串。
联接到每个漏极选择线的单元串可以形成单个行。例如，联接到第一漏极选择线DSL1的单元串CS11至CS1m对应于第一行。联接到第二漏极选择线DSL2的单元串CS21至CS2m对应于第二行。如图3所示，存储块BLK1包括两行，并且每行包括m个单元串。
图4是示出存储块BLK1的示例的电路图，该第一存储块BLK1被表示为BLK1’并且可以与图2的存储块BLK1至BLKz中的任何一个相同。
参照图4，第一存储块BLK1’可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。在第一存储块BLK1’中，m个单元串被布置在行方向(即，正(+)X方向)上。布置在行方向上的m个单元串可以分别联接到第一位线BL1至第m位线BLm。q(q是自然数)个单元串可以被布置在列方向(即，正(+)Y方向)上。在图4中，为了便于说明，仅示出两个单元串布置在列方向上。
单元串CS11’至CS1m’和CS21’至CS2m’中的每一个在正(+)Z方向上延伸。单元串CS11’至CS1m’和CS21’至CS2m’中的每一个可以包括堆叠在衬底(未示出)上的源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及漏极选择晶体管DST，其中衬底(未示出)设置在存储块BLK1’的下部。
每个单元串的源极选择晶体管SST可以共同联接到共源线CSL。每个单元串的源极选择晶体管SST可以联接在共源线CSL与存储器单元MC1至MCn之间。每个单元串的源极选择晶体管SST的栅极可以联接到源极选择线SSL。
每个单元串中的第一存储器单元MC1至第n存储器单元MCn可以串联地联接在源极选择晶体管SST与漏极选择晶体管DST之间。设置在相同高度的存储器单元可以联接到相同的字线。第一存储器单元MC1至第n存储器单元MCn可以分别联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST可以联接在对应的位线与存储器单元MC1至MCn之间。布置在相同行方向(+X方向)上的单元串的漏极选择晶体管可以联接到相同的漏极选择线。第一行中的单元串CS11’至CS1m’的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
共同联接到每个位线的单元串可以形成单个列。例如，共同联接到第一位线BL1的单元串CS11’和CS21’对应于第一列。同样地，共同联接到第m位线BLm的单元串CS1m’和CS2m’可以对应于第m列。参照图4，存储块BLK1’包括m个列，并且每列可以包括两个单元串。
联接到每个漏极选择线的串可以形成单个行。例如，联接到第一漏极选择线DSL1的单元串CS11’至CS1m’对应于第一行。联接到第二漏极选择线DSL2的单元串CS21’至CS2m’对应于第二行。如图4所示，存储块BLK1’包括两行，并且每行包括m个单元串。
因此，图4的存储块BLK1’具有与图3的存储块BLK1的电路类似的等效电路，除了从每个单元串去除管道选择晶体管PT之外。
在图4中，布置在行方向上的第一至第m单元串CS11’至CS1m’或CS21’至CS2m’可以分别联接到第一位线BL1至第m位线BLm。在实施例中，可以提供偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。将理解的是，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数单元串可以联接到各自偶数位线，并且布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’的奇数单元串可以联接到各自奇数位线。
图5A是示出根据本公开的实施例的包括在存储块中的一个列的一个示例的示例性电路图。在图5A中，已经省略管道选择晶体管PT的图示。因此，实质上，图5A也是示出图4中所示的存储块的一个列的电路图。
参照图5A，列可以包括联接到位线BL1的多个单元串CS11和CS21。位线BL1可以对应于图3所示的存储块BLK1中设置的位线BL1。图5A的包括在列中的两个单元串CS11和CS21可以对应于图3的联接到位线BL1的单元串CS11和CS21。包括在列中的单元串CS11和CS21中的每一个可以包括多个存储器单元和多个选择晶体管。
例如，单元串CS11可以包括漏极选择晶体管DST1、n个存储器单元MC11至MC1n以及源极选择晶体管SST1。单元串CS21可以包括漏极选择晶体管DST2、n个存储器单元MC21至MC2n以及源极选择晶体管SST2。漏极选择晶体管DST1和DST2以及源极选择晶体管SST1和SST2中的每一个可以以与存储器单元MC11至MC1n和MC21至MC2n相同的方式，使用包括电荷存储层的单元型晶体管来实施。因此，可以执行用于增加漏极选择晶体管DST1和DST2以及源极选择晶体管SST1和SST2的阈值电压的编程操作。
然而，前述说明仅是一个示例。源极选择晶体管SST1和SST2中的每一个可以使用不包括电荷存储层的典型晶体管来实施。在该情况下，可以不对源极选择晶体管SST1和SST2执行编程操作。
图5B是示出根据本公开的实施例的包括在存储块中的一个列的另一示例的示例性电路图。参照图5B，列可以包括四个单元串CS11、CS21、CS31和CS41。单元串CS11可以包括漏极选择晶体管DST1、n个存储器单元MC11至MC1n以及源极选择晶体管SST1。单元串CS21可以包括漏极选择晶体管DST2、n个存储器单元MC21至MC2n以及源极选择晶体管SST2。单元串CS31可以包括漏极选择晶体管DST3、n个存储器单元MC31至MC3n以及源极选择晶体管SST3。单元串CS41可以包括漏极选择晶体管DST4、n个存储器单元MC41至MC4n以及源极选择晶体管SST4。
同时参照图5A和图5B，可以看出，存储器单元阵列的列可以被配置为如图5A所示具有两个单元串，或者如图5B所示具有四个单元串。因此，本领域技术人员应当理解，同样地，包括在存储块的每列中的单元串的数量可以被改变以包括设计可能需要的任何期望数量的单元串。
图6是示出漏极选择晶体管的阈值电压分布的示例的示图。参照图6，示出了存储块BLK1中漏极选择晶体管的阈值电压Vth的分布P0。当关断电压Voff被施加到漏极选择晶体管的栅极时，由于关断电压Voff小于漏极选择晶体管的阈值电压，因此漏极选择晶体管关断。当导通电压Von被施加到漏极选择晶体管的栅极时，由于导通电压Von大于漏极选择晶体管的阈值电压，因此漏极选择晶体管导通。
图7是示出由漏极选择晶体管的阈值电压分布的变化产生的效果的示图。参照图7，示出了由于重复使用漏极选择晶体管，阈值电压分布从分布P0变为分布P1。随着漏极选择晶体管的阈值电压变为分布P1，可能存在即使施加关断电压Voff时也保持导通的漏极选择晶体管。此外，随着漏极选择晶体管的阈值电压变为分布P1，可能存在即使施加导通电压Von时也保持关断的漏极选择晶体管。漏极选择晶体管的失真分布P1可能导致将数据存储到对应的单元串或者从单元串读取数据或者从单元串擦除数据的操作中的错误。为了防止前述故障，重要的是感测漏极选择晶体管的可能导致故障或错误的失真阈值电压分布。
图8A是示出漏极选择晶体管的阈值电压分布的右测试操作的示图。
参照图8A，示出了以下示例：第一参考电压Vref1被施加到漏极选择晶体管的栅极，以便检测即使施加导通电压Von时也保持关断的漏极选择晶体管。在实施例中，第一参考电压Vref1可以是水平与图6和图7中所示的导通电压Von的水平相同的电压。在实施例中，为了确保导通操作的余量，第一参考电压Vref1可以是水平比图6和图7中所示的导通电压Von的水平大预定水平的电压。
同时参照图3和图8A，第一参考电压Vref1被施加到与设置在选择的行上的漏极选择晶体管联接的漏极选择线，以用于检测漏极选择晶体管是否具有高于第一参考电压Vref1的阈值电压(在图8A中用“A”表示)。例如，为了对图3的包括在第一行中的漏极选择晶体管执行右测试，第一参考电压Vref1被施加到第一漏极选择线DSL1。关断电压Voff或低于关断电压Voff的电压被施加到第二漏极选择线DSL2，以防止电流被供给到包括在第二行中的单元串。
由于第一参考电压Vref1被用于对漏极选择晶体管执行右测试，因此第一参考电压Vref1可以被称为“右参考电压”。
当第一参考电压Vref1，即右参考电压被施加到第一漏极选择线DSL1时，第一参考电压Vref1被施加到包括在单元串CS11到CS1m中的每个漏极选择晶体管的栅极。
另一方面，通过电压被施加到第一字线WL1至第n字线WLn。因此，包括在单元串CS11至CS1m中的所有存储器单元可以被导通。为了导通包括在单元串CS11至CS1m中的源极选择晶体管SST，高于源极选择晶体管SST的阈值电压的电压被施加到源极选择线SSL。
在前述进程期间，具有高于第一参考电压Vref1的阈值电压(在图8A中用“A”表示)的漏极选择晶体管被关断。因此，由于页面缓冲器中的感测操作，可以检测到缺陷漏极选择晶体管。
在已经通过前述进程对包括在第一行中的漏极选择晶体管执行右测试之后，通过类似的进程对包括在第二行中的漏极选择晶体管执行右测试。在该进程期间，关断电压Voff或低于关断电压Voff的电压被施加到第一漏极选择线DSL1，并且第一参考电压Vref1被施加到第二漏极选择线DSL2。
总之，对包括在第一行中的漏极选择晶体管执行右测试，并且然后对包括在第二行中的漏极选择晶体管执行右测试。在图5B所示的实施例中，关于第一行至第四行，可以对包括在各个行中的漏极选择晶体管顺序地执行右测试。
图8B是示出漏极选择晶体管的阈值电压分布的左测试操作的示图。
参照图8B，示出了以下示例：第二参考电压Vref2被施加到漏极选择晶体管的栅极，以便检测即使施加关断电压Voff时也保持导通的漏极选择晶体管。在实施例中，第二参考电压Vref2可以是水平与图6和图7中所示的关断电压Voff的水平相同的电压。在实施例中，为了确保关断操作的余量，第二参考电压Vref2可以是水平比图6和图7中所示的关断电压Voff的水平小预定水平的电压。
同时参照图3和图8B，为了检测具有低于第二参考电压Vref2的阈值电压(在图8B中用“B”表示)的漏极选择晶体管，第二参考电压Vref2被施加到与设置在选择的行上的漏极选择晶体管联接的漏极选择线。例如，为了对图3的包括在第一行中的漏极选择晶体管执行左测试，第二参考电压Vref2被施加到第一漏极选择线DSL1。关断电压Voff或低于关断电压Voff的电压被施加到第二漏极选择线DSL2，以防止电流被供给到包括在第二行中的单元串。
当第二参考电压Vref2被施加到第一漏极选择线DSL1时，第二参考电压Vref2被施加到包括在单元串CS11到CS1m中的每个漏极选择晶体管的栅极。
另一方面，通过电压被施加到第一字线WL1至第n字线WLn。因此，包括在单元串CS11至CS1m中的所有存储器单元可以被导通。为了导通包括在单元串CS11至CS1m中的源极选择晶体管SST，高于源极选择晶体管SST的阈值电压的电压被施加到源极选择线SSL。
在前述进程期间，具有低于第二参考电压Vref2的阈值电压(在图8B中用“B”表示)的漏极选择晶体管被导通。因此，由于页面缓冲器中的感测操作，可以检测到缺陷漏极选择晶体管。
在已经通过前述进程对包括在第一行中的漏极选择晶体管执行左测试之后，通过类似的进程对包括在第二行中的漏极选择晶体管执行左测试。在该进程期间，关断电压Voff或低于关断电压Voff的电压被施加到第一漏极选择线DSL1，并且第二参考电压Vref2被施加到第二漏极选择线DSL2。
总之，对包括在第一行中的漏极选择晶体管执行左测试，并且然后对包括在第二行中的漏极选择晶体管执行左测试。在图5B所示的实施例中，关于第一行至第四行，可以对包括在各个行中的漏极选择晶体管顺序地执行左测试。
图9是选择晶体管的测试方法的流程图。
参照图9，在步骤S10处，对选择晶体管执行右测试操作，并且在步骤S20处，对选择晶体管执行左测试操作。如图9所示，对选择晶体管执行右测试操作作为第一测试，并且此后执行第二测试操作作为第二测试。此处，第一测试不限于右测试操作，并且第二测试不限于左测试操作。如将参照图17所述的，可以执行左测试操作作为第一测试，并且此后可以执行右测试操作作为第二测试。
如参照图8A所述的，对包括在存储块中的漏极选择晶体管执行右测试。如参照图8B所述的，对包括在存储块中的漏极选择晶体管执行左测试。步骤S10可以对应于对包括在存储块中的漏极选择晶体管执行右测试的进程。步骤S20可以对应于对包括在存储块中的漏极选择晶体管执行左测试的进程。
将参照图10和图11描述步骤S10和步骤S20的详细配置。
图10是图9的右测试操作的详细流程图。
参照图10，右测试操作包括对对应的存储块执行修复列屏蔽操作的步骤S110、将右参考电压施加到对应的选择线的步骤S130、以及执行电流感测电路(CSC)检查操作的步骤S150。右参考电压可以是图8A中所示的第一参考电压Vref1。电流感测电路(CSC)检查操作可以表示使用CSC的电流感测操作。在步骤S170处，确定是否已完成对所有选择晶体管的测试。如果已完成测试，则终止右测试操作。如果尚未完成测试，则在步骤S190处改变目标选择线，并且重复步骤S110至步骤S170。
在步骤S110处，执行修复列屏蔽操作。通常，在存储块中设置对应于在正常区域中可能出现的缺陷存储器单元的修复区域。当实际出现缺陷存储器单元时，修复区域中为存储器单元的修复单元代替缺陷存储器单元。修复列屏蔽操作可以表示基于关于修复单元和缺陷存储器单元的地址的信息而输出存储在修复单元中的数据的进程。修复列屏蔽操作对于本领域普通技术人员来说是公知的；因此，将省略其详细描述。
在包括在正常区域中的存储器单元有缺陷的情况下，当对漏极选择晶体管执行右测试操作时可能发生错误。为了防止这种错误，可以在执行右测试之前，在对应的存储块上形成修复列屏蔽操作。
在步骤S130处，将右参考电压施加到选择线。在该情况下，参照图5A，可以将右参考电压施加到第一漏极选择线DSL1。
在步骤S150处，执行CSC检查操作。如上所述，在将通过电压施加到字线并且源极选择晶体管导通之后，可以通过电流感测操作来检测处于关断状态的漏极选择晶体管。关断的漏极选择晶体管可以对应于具有高于第一参考电压Vref1的阈值电压(在图8A中用“A”表示)的漏极选择晶体管。
在步骤S170处，确定是否已完成对所有选择晶体管的测试。在上述示例中，仅对第一行执行右测试，而尚未对第二行执行右测试。因此，此后，执行步骤S190。
在步骤S190处，目标选择线从第一漏极选择线DSL1变为第二漏极选择线DSL2，并且随后，重复步骤S110至步骤S170。根据图5A的实施例，当完成对联接到第二漏极选择线DSL2的漏极选择晶体管的右测试时，完成对所有漏极选择晶体管的右测试。
在图5B的存储块包括四行的示例中，步骤S110至步骤S170重复四次。
图11是图9的左测试操作的详细流程图。
参照图11，左测试操作包括对对应的存储块执行修复列屏蔽操作的步骤S210、将左参考电压施加到对应的选择线的步骤S230、以及执行CSC检查操作的步骤S250。在图11中，左参考电压可以是图8B中所示的第二参考电压Vref2。在步骤S270处，确定是否已完成对所有选择晶体管的测试。如果已完成测试，则终止左测试操作。如果尚未完成测试，则在步骤S290处改变目标选择线，并且重复步骤S210至步骤S270。
图11的步骤类似于图10中所示的右测试的步骤；因此，将省略其重复说明。
根据图9至图11的方法，每当改变目标选择线时，重复执行步骤S110和步骤S210的修复列屏蔽操作，从而增加执行整个测试操作所花费的时间。然而，在根据本公开的半导体存储器装置的操作方法中，在执行修复列屏蔽操作之后，保留对应的数据并且改变目标选择线以执行测试操作。因此，省略了重复的修复列屏蔽操作，从而可以显著提高半导体存储器装置的操作速度。
图12是根据本公开的实施例的右测试操作的详细流程图。
参照图12，右测试操作包括对对应的存储块执行修复列屏蔽操作的步骤S111、将右参考电压施加到对应的选择线的步骤S131、以及执行CSC检查操作的步骤S151。右参考电压可以是图8A中所示的第一参考电压Vref1。在步骤S171处，确定是否已完成对所有选择晶体管的测试。如果已完成测试，则终止右测试操作。如果尚未完成测试，则在步骤S191处改变目标选择线，并且重复步骤S131至步骤S171。
在步骤S111处，执行修复列屏蔽操作。步骤S111与图10所示的步骤S110基本相同。因此，将省略重复的说明。
在步骤S131处，将右参考电压施加到选择线。在该情况下，参照图5A，可以将右参考电压，即第一参考电压Vref1施加到第一漏极选择线DSL1。
在步骤S151处，执行CSC检查操作。如上所述，在将通过电压施加到字线并且源极选择晶体管导通之后，可以通过电流感测操作来确定处于关断状态的漏极选择晶体管。关断的漏极选择晶体管可以对应于具有高于第一参考电压Vref1的阈值电压(在图8A中用“A”表示)的漏极选择晶体管。
在步骤S171处，确定是否已完成对所有选择晶体管的测试。在上述示例中，仅对第一行执行右测试，而尚未对第二行执行右测试。因此，此后，执行步骤S191。
在步骤S191处，目标选择线从第一漏极选择线DSL1变为第二漏极选择线DSL2，并且重复步骤S131至步骤S171(除步骤S111之外)。
与图10所示的右测试操作不同，在根据本公开的实施例的右测试操作中，仅在开始时执行一次修复列屏蔽操作S111。在改变目标漏极选择线之后，不执行修复列屏蔽操作S111。因此，可以显著提高整个第一测试，即整个右测试操作的速度。
图13是根据本公开的实施例的左测试操作的详细流程图。
参照图13，左测试操作包括将左参考电压施加到对应的选择线的步骤S231、以及执行CSC检查操作的步骤S251。在图13中，左参考电压可以是图8B中所示的第二参考电压Vref2。在步骤S271处，确定是否已完成对所有选择晶体管的测试。如果已完成测试，则终止左测试操作。如果尚未完成测试，则在步骤S291处改变目标选择线，并且重复步骤S231至步骤S271。
与图11所示的左测试操作不同，在根据本公开的实施例的左测试操作中，不执行修复列屏蔽操作，并且使用在图12的步骤S111处执行的修复列屏蔽操作的结果。因此，整个左测试操作的速度提高。
图14是根据本公开的实施例的左测试操作的示例的详细流程图。
参照图14，左测试操作包括将左参考电压施加到所有选择线的步骤S233、以及执行CSC检查操作的步骤S253。将参照图15以及图14详细描述图14中所示的左测试操作。
图15是示出图14的左测试操作的示图。在步骤S233处，将左参考电压，即第二参考电压Vref2施加到所有漏极选择线DSL1、DSL2、DSL3和DSL4。将通过电压施加到所有字线WL1至WLn，并且还将导通电压施加到源极选择线SSL1至SSL4。
在正常的漏极选择晶体管的情况下，由于第二参考电压Vref2被施加到该正常的漏极选择晶体管的栅极，所以该正常的漏极选择晶体管保持关断。
然而，如图15所示，在漏极选择晶体管B具有过低阈值电压的情况下，漏极选择晶体管B可以保持导通，并且当施加第二参考电压Vref2时允许电流流动。因此，如图15所示，在存在具有过低阈值电压的漏极选择晶体管B的情况下，第一行上的漏极选择晶体管中的至少一个的阈值电压过低。另一方面，在不存在具有过低阈值电压的漏极选择晶体管的情况下，可以通过仅执行单个左测试操作来完成对存储块中的所有漏极选择晶体管的左测试。
图16是根据本公开的实施例的左测试操作的示例的详细流程图。
参照图16，左测试操作包括将左参考电压施加到所有选择线的步骤S235、以及执行CSC检查操作的步骤S255。步骤S235和步骤S255与图14的步骤S233和步骤S253基本相同；因此，将省略其重复说明。
根据本公开的该实施例的左测试操作进一步包括确定漏极选择晶体管是否已经通过左测试的步骤S265、以及如果漏极选择晶体管尚未通过左测试，则对单个选择晶体管执行测试操作的步骤S275。
如上所述，在不存在具有过低阈值电压的漏极选择晶体管的情况下，存储块中的所有漏极选择晶体管可以仅通过单次左测试操作而通过左测试，并且左测试操作可以完成。
然而，在左测试中，通过步骤S235和步骤255，当检测到具有过低阈值电压的漏极选择晶体管时，可以检测到包括对应的漏极选择晶体管的列，但是不可以检测到包括对应的漏极选择晶体管的行。因此，可以通过对每行执行左测试来检测包括检测到的漏极选择晶体管的行。因此，通过参照步骤S230描述的左测试操作执行步骤S275。
图17是根据本公开的实施例的选择晶体管的测试方法的流程图。
参照图17，根据本公开的该实施例的选择晶体管的测试方法包括对选择晶体管执行左测试操作的步骤S30、以及对选择晶体管执行右测试操作的步骤S40。
与图9的在步骤S10处对选择晶体管执行右测试操作作为第一测试并且此后在步骤S20处执行左测试操作作为第二测试的实施例不同，在图17的实施例中，在步骤S30处对选择晶体管执行左测试操作作为第一测试，并且此后在步骤S40处执行右测试操作作为第二测试。
将理解的是，对选择晶体管执行左测试操作的步骤S30和执行右测试操作的步骤S40的细节与参照图12至图16描述的那些细节类似。
在步骤S30处，可以类似地执行图12中所示的步骤。然而，与图12的在步骤S131处将右参考电压施加到选择线的实施例不同，图17的实施例可以被配置成使得在步骤S30处将左参考电压施加到选择线。
在步骤S40处，可以类似地执行图13中所示的步骤。然而，与图13的在步骤S231处将左参考电压施加到选择线的实施例不同，图17的实施例可以被配置成使得在步骤S40处将右参考电压施加到选择线。
也可以在图17的步骤S30处执行图14和图16中所示的步骤。换言之，在图17的步骤S30处，可以通过将左参考电压施加到所有选择线来确定漏极选择晶体管是否已经通过左测试。如图16所示，如果所有漏极选择晶体管已经通过左测试，则终止图17的步骤S30。如果所有漏极选择晶体管尚未通过左测试，则可以在步骤S275处对单个晶体管执行左测试操作。
图18是示出包括图1的半导体存储器装置100的存储器***1000的框图。
参照图18，存储器***1000可以包括半导体存储器装置100和控制器1100。半导体存储器装置100可以具有与参照图1描述的半导体存储器装置100的配置和操作相同的配置和操作。在下文中，将省略重复的说明。
控制器1100可以联接到主机Host和半导体存储器装置100。控制器1100被配置成响应于来自主机Host的请求来访问半导体存储器装置100。例如，控制器1100可以控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100可以提供主机Host与半导体存储器装置100之间的接口。控制器1100被配置成驱动用于控制半导体存储器装置100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110被用作处理单元1120的操作存储器、半导体存储器装置100与主机Host之间的高速缓冲存储器以及半导体存储器装置100与主机Host之间的缓冲存储器中的至少一个。处理单元1120控制控制器1100的整体操作。另外，在写入操作期间，控制器1100可临时存储主机Host提供的编程数据。
主机接口1130可以包括用于在主机Host与控制器1100之间执行数据交换的协议。在实施例中，控制器1100可以通过诸如以下的各种接口协议中的至少一种与主机Host通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议以及专用协议。
存储器接口1140可以与半导体存储器装置100接口连接。例如，存储器接口可以包括NAND接口或NOR接口。
错误校正块1150可以使用错误校正码(ECC)来检测并校正从半导体存储器装置100接收的数据中的错误。处理单元1120可以根据来自错误校正块1150的错误检测结果来调整读取电压，并且控制半导体存储器装置100执行重新读取。在示例性实施例中，错误校正块可以被设置为控制器1100的元件。
控制器1100和半导体存储器装置100可以被集成到单个半导体装置中。在实施例中，控制器1100和半导体存储器装置100可以被集成到单个半导体装置中以可以形成存储卡。例如，控制器1100和半导体存储器装置100可以被集成到单个半导体装置中并且可以形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)以及通用闪存(UFS)。
控制器1100和半导体存储器装置100可以被集成到单个半导体装置中以可以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储到半导体存储器的存储装置。当存储器***1000用作SSD时，可以显著提高联接到存储器***1000的主机Host的操作速度。
在实施例中，存储器***1000可以被设置为诸如以下的电子装置的各种元件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航***、黑盒、数码相机、3维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下传输/接收信息的装置、形成家庭网络的各种电子装置中的一种、形成计算机网络的各种电子装置中的一种、形成远程信息处理网络的各种电子装置中的一种、RFID装置、形成计算***的各种元件中的一种等。
在实施例中，半导体存储器装置100或存储器***1000可以嵌入在各种类型的封装中。例如，半导体存储器装置100或存储器***1000可以以诸如以下的类型封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(Die in Waffle Pack)、晶圆形式管芯(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄型小外形(TSOP)、薄四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图19是示出图18的存储器***2000的应用示例的框图。
参照图19，存储器***2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。半导体存储器芯片被划分成多个组。
在图19中，示出各个组通过第一信道CH1至第k信道CHk与控制器2200通信。每个半导体存储器芯片可以具有与参照图1描述的半导体存储器装置100的实施例的配置和操作相同的配置和操作。
每个组可以通过一个公共信道与控制器2200通信。控制器2200具有与参照图18描述的控制器1100的配置相同的配置，并且被配置为通过多个信道CH1至CHK来控制半导体存储器装置2100的多个存储器芯片。
图20是示出包括参照图19所示的存储器***2000的计算***3000的框图。
计算***3000可以包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400、***总线3500和存储器***2000。
存储器***2000可以通过***总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由CPU 3100处理的数据可以被存储在存储器***2000中。
在图20中，半导体存储器装置2100已经被示为通过控制器2200联接到***总线3500。此外，半导体存储器装置2100可以直接联接到***总线3500。控制器2200的功能可以由CPU 3100和RAM 3200执行。
在图20中，示出使用参照图19描述的存储器***2000。在实施例中，可以使用参照图18描述的存储器***1000来代替存储器***2000。在实施例中，计算***3000可以包括参照图18和图19描述的所有存储器***1000和2000。
本公开的各个实施例可以提供一种操作速度提高的半导体存储器装置。
本公开的各个实施例可以提供一种以提高的速度操作半导体存储器装置的方法。
详细地，根据本公开的实施例，可以利用修复列屏蔽操作的结果来连续地执行选择晶体管的测试，使得可以防止重复执行修复列屏蔽操作，从而可以提高半导体存储器装置的操作速度。此外，当对选择晶体管执行左测试操作时，可以仅通过单个左测试操作来确定是否存在缺陷选择晶体管。因此，可以显著提高半导体存储器装置的测试操作速度。
本文已经公开本发明的实施例的示例，并且虽然采用特定术语，但是这些术语仅以通用和描述性的含义使用和解释，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如权利要求中阐述的本公开的精神和范围的情况下，可以进行可能的形式和细节上的各种改变。

Claims (20)

1.一种操作半导体存储器装置的方法，包括：
执行选择的存储器区域的修复列屏蔽操作；
测试所述选择的存储器区域的第一漏极选择晶体管的阈值电压分布；以及
测试包括在所述选择的存储器区域中的第二漏极选择晶体管的阈值电压分布，
其中保留所述修复列屏蔽操作的结果，并且
所述修复列屏蔽操作表示基于关于修复单元和缺陷存储器单元的地址的信息而输出存储在所述修复单元中的数据的进程，所述修复单元为当实际出现所述缺陷存储器单元时代替所述缺陷存储器单元的存储器单元。
2.根据权利要求1所述的方法，其中所述第一漏极选择晶体管与第一漏极选择线联接以形成第一行，并且所述第二漏极选择晶体管与第二漏极选择线联接以形成第二行。
3.根据权利要求2所述的方法，其中测试所述第一漏极选择晶体管的阈值电压分布包括对所述第一漏极选择晶体管执行第一测试操作，对所述第一漏极选择晶体管执行所述第一测试操作包括：
将右参考电压施加到所述第一漏极选择线；以及
通过执行电流感测电路检查操作，即CSC检查操作，确定所述第一漏极选择晶体管中具有高于所述右参考电压的阈值电压的漏极选择晶体管，
其中所述CSC检查操作表示使用CSC的电流感测操作。
4.根据权利要求3所述的方法，其中测试所述第二漏极选择晶体管的阈值电压分布包括对所述第二漏极选择晶体管执行所述第一测试操作，对所述第二漏极选择晶体管执行所述第一测试操作包括：
将所述右参考电压施加到所述第二漏极选择线；以及
通过执行所述CSC检查操作，确定所述第二漏极选择晶体管中具有高于所述右参考电压的阈值电压的漏极选择晶体管。
5.根据权利要求4所述的方法，进一步包括：
在保留所述修复列屏蔽操作的结果的同时，对所述第一漏极选择晶体管执行第二测试操作并对所述第二漏极选择晶体管执行所述第二测试操作。
6.根据权利要求5所述的方法，其中对所述第一漏极选择晶体管执行所述第二测试操作包括：
将左参考电压施加到所述第一漏极选择线；以及
通过执行所述CSC检查操作，确定所述第一漏极选择晶体管中具有低于所述左参考电压的阈值电压的漏极选择晶体管。
7.根据权利要求6所述的方法，其中对所述第二漏极选择晶体管执行所述第二测试操作包括：
将所述左参考电压施加到所述第二漏极选择线；以及
通过执行所述CSC检查操作，确定所述第二漏极选择晶体管中具有低于所述左参考电压的阈值电压的漏极选择晶体管。
8.根据权利要求4所述的方法，进一步包括在保留所述修复列屏蔽操作的结果的同时，对所述第一漏极选择晶体管和所述第二漏极选择晶体管执行第二测试操作。
9.根据权利要求8所述的方法，其中对所述第一漏极选择晶体管和所述第二漏极选择晶体管执行所述第二测试操作包括：
将左参考电压施加到所述第一漏极选择线和所述第二漏极选择线；以及
通过执行所述CSC检查操作，确定所述第一漏极选择晶体管和所述第二漏极选择晶体管中是否存在具有低于所述左参考电压的阈值电压的漏极选择晶体管。
10.根据权利要求9所述的方法，进一步包括，当所述第一漏极选择晶体管和所述第二漏极选择晶体管中存在具有低于所述左参考电压的阈值电压的漏极选择晶体管时：
将所述左参考电压施加到所述第一漏极选择线；
通过执行所述CSC检查操作，确定所述第一漏极选择晶体管中具有低于所述左参考电压的阈值电压的漏极选择晶体管；
将所述左参考电压施加到所述第二漏极选择线；以及
通过执行所述CSC检查操作，确定所述第二漏极选择晶体管中具有低于所述左参考电压的阈值电压的漏极选择晶体管。
11.一种操作半导体存储器装置的方法，包括：
执行选择的存储块的修复列屏蔽操作；
对包括在所述选择的存储块中的多个漏极选择晶体管执行第一测试操作；以及
在保留所述修复列屏蔽操作的结果的同时，对所述多个漏极选择晶体管执行第二测试操作，
其中所述修复列屏蔽操作表示基于关于修复单元和缺陷存储器单元的地址的信息而输出存储在所述修复单元中的数据的进程，所述修复单元为当实际出现所述缺陷存储器单元时代替所述缺陷存储器单元的存储器单元。
12.根据权利要求11所述的方法，其中对包括在所述选择的存储块中的所述多个漏极选择晶体管执行所述第一测试操作包括：
对所述多个漏极选择晶体管中的第一漏极选择晶体管执行所述第一测试操作；以及
在保留所述修复列屏蔽操作的结果的同时，对所述多个漏极选择晶体管中的第二漏极选择晶体管执行所述第一测试操作。
13.根据权利要求11所述的方法，其中对包括在所述选择的存储块中的所述多个漏极选择晶体管执行所述第一测试操作包括：
将左参考电压施加到与所述多个漏极选择晶体管联接的漏极选择线；以及
通过执行电流感测电路检查操作，即CSC检查操作，确定所述多个漏极选择晶体管中是否存在具有低于所述左参考电压的阈值电压的漏极选择晶体管，
其中所述CSC检查操作表示使用CSC的电流感测操作。
14.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储块；
***电路，对所述存储器单元阵列执行读取操作；以及
控制逻辑，控制所述***电路的操作，
其中所述控制逻辑控制所述***电路对所述多个存储块中的选择的存储块执行修复列屏蔽操作，对包括在所述选择的存储块中的第一漏极选择晶体管执行第一测试操作，并且在保留所述修复列屏蔽操作的结果的同时，对与所述第一漏极选择晶体管不同的第二漏极选择晶体管执行所述第一测试操作，并且
所述修复列屏蔽操作表示基于关于修复单元和缺陷存储器单元的地址的信息而输出存储在所述修复单元中的数据的进程，所述修复单元为当实际出现所述缺陷存储器单元时代替所述缺陷存储器单元的存储器单元。
15.根据权利要求14所述的半导体存储器装置，其中所述第一漏极选择晶体管与第一漏极选择线联接以形成第一行，并且所述第二漏极选择晶体管与第二漏极选择线联接以形成第二行。
16.根据权利要求15所述的半导体存储器装置，其中所述控制逻辑控制所述***电路将右参考电压施加到所述第一漏极选择线，并且通过执行电流感测电路检查操作，即CSC检查操作，确定所述第一漏极选择晶体管中具有高于所述右参考电压的阈值电压的漏极选择晶体管，来对所述第一漏极选择晶体管执行所述第一测试操作，其中所述CSC检查操作表示使用CSC的电流感测操作。
17.根据权利要求16所述的半导体存储器装置，其中所述控制逻辑控制所述***电路将所述右参考电压施加到所述第二漏极选择线，并且通过执行所述CSC检查操作确定所述第二漏极选择晶体管中具有高于所述右参考电压的阈值电压的漏极选择晶体管，来对所述第二漏极选择晶体管执行所述第一测试操作。
18.根据权利要求17所述的半导体存储器装置，其中所述控制逻辑控制所述***电路在保留所述修复列屏蔽操作的结果的同时，对所述第一漏极选择晶体管执行第二测试操作，并且在保留所述修复列屏蔽操作的结果的同时，对所述第二漏极选择晶体管执行所述第二测试操作。
19.根据权利要求18所述的半导体存储器装置，其中所述控制逻辑控制所述***电路将左参考电压施加到所述第一漏极选择线，并且通过执行所述CSC检查操作确定所述第一漏极选择晶体管中具有低于所述左参考电压的阈值电压的漏极选择晶体管，来对所述第一漏极选择晶体管执行所述第二测试操作。
20.根据权利要求19所述的半导体存储器装置，其中所述控制逻辑控制所述***电路将所述左参考电压施加到所述第二漏极选择线，并且通过执行所述CSC检查操作确定所述第二漏极选择晶体管中具有低于所述左参考电压的阈值电压的漏极选择晶体管，来对所述第二漏极选择晶体管执行所述第二测试操作。
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