KR20210118284A - 표시 장치 - Google Patents

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이주현
한지혜
백경민
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하는 제1 보상층, 상기 제1 보상층에 위치하는 버퍼층, 상기 버퍼층에 위치하는 반도체층, 상기 반도체층과 연결된 소스 전극 및 드레인 전극을 포함하는 데이터 배선, 상기 드레인 전극과 연결된 발광 소자를 포함하며, 상기 제1 보상층은 SiNx를 포함하고, 상기 제1 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것으로서, 보다 구체적으로 보상층을 도입하여 표시 장치의 휘어짐을 방지한 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 발광 소자를 포함하며, 발광 소자는 예를 들어 유기 발광 소자일 수 있다.
　배선의 저항을 감소시키기 위하여 배선의 두께는 두꺼워질 수 있다. 그러나 배선의 두께가 두꺼워지는 경우, 배선에 포함된 금속의 특성에 의해 표시 장치가 휘어질 수 있다.
실시예들은 표시 장치의 휘어짐을 방지한 표시 장치에 대한 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하는 제1 보상층, 상기 제1 보상층에 위치하는 버퍼층, 상기 버퍼층에 위치하는 반도체층, 상기 반도체층과 연결된 소스 전극 및 드레인 전극을 포함하는 데이터 배선, 상기 드레인 전극과 연결된 발광 소자를 포함하며, 상기 제1 보상층은 SiNx를 포함하고, 상기 제1 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이다.
상기 제1 보상층의 스트레스는 -400 MPa 내지 -1600 MPa일 수 있다.
상기 제1 보상층의 두께는 1000Å 내지 4000Å일 수 있다.
상기 제1 보상층의 수소 함량은 15 at% 이하일 수 있다.
상기 반도체층은 산화물 반도체를 포함하고, 상기 데이터 배선은 구리를 포함할 수 있다.
상기 데이터 배선의 두께는 10000 Å이상일 수 있다.
상기 버퍼층과 상기 반도체층 사이에 위치하는 제2 보상층을 더 포함하고, 상기 제2 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa일 수 있다.
상기 제2 보상층은 SiNx를 포함하고, 상기 제2 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이고, 상기 제2 보상층의 수소 함량은 15 at% 이하일 수 있다.
상기 반도체층과 상기 데이터 배선 사이에 위치하는 층간 절연막, 상기 층간 절연막과 상기 데이터 배선 사이에 위치하는 제3 보상층을 더 포함하고, 상기 제3 보상층은 SiNx를 포함하고, 상기 제3 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60일 수 있다.
상기 제3 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa이고, 상기 제3 보상층의 수소 함량은 15 at% 이하일 수 있다.
상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막, 상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고, 상기 제4 보상층은 SiNx를 포함하고, 상기 제4 보상층의 수소 함량은 15 at% 이하일 수 있다.
상기 반도체층과 상기 데이터 배선 사이에 위치하는 층간 절연막, 상기 층간 절연막과 상기 데이터 배선 사이에 위치하는 제3 보상층을 더 포함하고, 상기 제3 보상층은 SiNx를 포함하고, 상기 제3 보상층의 스트레스는 - 400 MPa 내지 -1600 Mpa이고, 상기 제3 보상층의 수소 함량은 15 at% 이하일 수 있다.
상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막, 상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고, 상기 제4 보상층은 SiNx를 포함하고, 상기 제4 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60일 수 있다.
상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막, 상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고, 상기 제4 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa일 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하는 버퍼층, 상기 버퍼층에 위치하는 제2 보상층, 상기 제2 보상층에 위치하는 반도체층, 상기 반도체층과 연결된 소스 전극 및 드레인 전극;을 포함하는 데이터 배선, 상기 드레인 전극과 연결된 발광 소자를 포함하며, 상기 제2 보상층은 SiNx를 포함하고, 상기 제2 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa이고, 상기 제2 보상층의 수소 함량은 15 at% 이하이다.
상기 제2 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이고, 상기 제2 보상층의 두께는 1000Å 내지 3000Å일 수 있다.
상기 반도체층과 상기 데이터 배선 사이에 위치하는 층간 절연막, 상기 층간 절연막과 상기 데이터 배선 사이에 위치하는 제3 보상층을 더 포함하고, 상기 제3 보상층은 SiNx를 포함하고, 상기 제2 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이고, 상기 제3 보상층의 수소 함량은 15 at% 이하일 수 있다.
상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막, 상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고, 상기 제4 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60일 수 있다.
상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막, 상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고, 상기 제4 보상층은 SiNx를 포함하고, 상기 제4 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa이고, 상기 제4 보상층의 수소 함량은 15 at% 이하일 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하는 버퍼층, 상기 버퍼층에 위치하는 반도체층, 상기 반도체층에 위치하는 층간 절연막, 상기 층간 절연막에 위치하는 제3 보상층, 상기 제3 보상층에 위치하며 상기 반도체층과 연결된 소스 전극 및 드레인 전극;을 포함하는 데이터 배선, 상기 드레인 전극과 연결된 발광 소자를 포함하며, 상기 제3 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이고, 상기 제3 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa이다.
상기 제3 보상층은 SiNx를 포함하고, 상기 제3 보상층의 수소 함량은 15 at% 이하일 수 있다.
상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막, 상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고, 상기 제4 보상층은 SiNx를 포함하고, 상기 제4 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60일 수 있다.
실시예들에 따르면, 보상층을 도입하여 표시 장치의 휘어짐을 방지한 표시 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면을 도시한 것이다.
도 2는 두꺼운 소스 드레인 배선에 의해 표시 장치가 휘어지는 구성을 개략적으로 도시한 것이다.
도 3은 배선의 두께를 다르게 하면서, 제1 보상층을 포함하는 경우와 포함하지 않는 경우에 대하여 평균 휨을 측정한 결과이다.
도 4는 제1 보상층의 두께를 다양하게 하면서, 배선의 두께에 따른 평균 휨을 측정한 결과이다.
도 5는 SiNx막의 N:H/Si:H의 비율에 따른 스트레스 값을 측정한 결과이다.
도 6은 N-H 결합과 Si-H 결합의 열 안정성을 측정한 결과이다.
도 7은 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 8은 다른 일 실시예에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 9는 도 7 및 도 8의 실시예에 대하여 데이터 배선의 두께를 11000Å으로 하면서, 보상층의 위치에 따른 휨 정도를 측정한 결과를 도시한 것이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다.
도 13은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 10과 동일한 단면을 도시한 것이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 11과 동일한 단면을 도시한 것이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 13과 동일한 단면을 도시한 것이다.
도 16은 발명의 일 실시예에 따른 표시 장치에 대하여 도 7과 동일한 단면을 도시한 것이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 7과 동일한 단면을 도시한 것이다.
도 18은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 16과 동일한 단면을 도시한 것이다.
도 19는 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 8과 동일한 단면을 도시한 것이다.
도 20은 일 실시예에 따른 표시 장치의 한 화소에 대한 회로도이다.
도 21은 한 실시예에 따른 표시 장치의 복수의 화소(PX1, PX2, PX3)에 대한 평면 배치도이다.
도 22는 도 21에 도시한 표시 장치를 XX-XX'선을 따라 잘라 도시한 단면도이다.
도 23은 도 21에 도시한 표시 장치를 XXI-XXI'. XXII-XXII'선을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 이하에서 본 발명의 일 실시예에 따른 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면을 도시한 것이다. 도 1은 설명의 편의를 위하여 단면 일부를 간략하게 도시한 것으로, 본 발명이 이에 제한되는 것은 아니다. 즉 본 발명은 이하에서 설명하는 보상층을 포함하는 구성이라면, 구체적인 구조에 한정되지 않고 적용될 수 있다.
도 1을 참고로 하면, 기판(SUB)이 위치한다. 기판(SUB)은 플라스틱 또는 유리를 포함할 수 있다.
기판(SUB)에 제1 보상층(CL1)이 위치할 수 있다. 제1 보상층(CL1)은 SiNx를 포함할 수 있으며, x는 1 내지 4일 수 있다. 이때 제1 보상층(CL1) 내의 N-H 결합과 Si-H 결합의 비율(이하 N:H/ Si:H)은 10 이상일 수 있다. 바람직하게는 10 내지 60일 수 있다. 이러한 N:H/ Si:H의 비율은 제1 보상층(CL1)이 음의 스트레스 값을 갖도록 하는 범위이다. 이후 별도로 설명하겠으나 음의 스트레스 값을 갖는 제1 보상층(CL1)에 의해, 배선을 두껍게 형성하더라도 표시 장치가 휘어지는 현상을 방지할 수 있다. N:H/ Si:H 값이 10 미만인 경우 제1 보상층(CL1)층이 표시 장치의 휘어짐을 방지하기에 충분하지 않을 수 있으며, 60 초과인 경우 스트레스 값이 지나치게 커지는바, 반대 방향으로의 휨을 유발할 수 있다.
본 실시예예서, 보상층이 소자에 미치는 영향을 최소화 하기 위하여, 제1 보상층(CL1)의 수소 함량은 15 at% 이하일 수 있다. 제1 보상층(CL1)의 수소 함량이 15 at% 초과인 경우 수소가 트랜지스터의 성능에 영향을 미칠 수 있다.
또한, 제1 보상층(CL1)의 스트레스는 - 400 MPa 내지 -1600 MPa일 수 있다. 제1 보상층(CL1)의 스트레스가 -400 MPa 미만인 경우 표시 장치의 휘어짐을 방지하기에 충분하지 않을 수 있고, 제1 보상층(CL1)의 스트레스가 -1600 MPa 초과인 경우 음의 스트레스 값이 지나치게 커서 반대 방향으로의 휨을 유발할 수 있다.
이렇게 제1 보상층(CL1)이 N:H/Si:H의 비율이 10 이상인 SiNx를 포함하는 경우 제1 보상층(CL1) 음의 스트레스를 갖게 되고, 따라서 표시 장치 내에서 데이터선과 같은 배선의 두께가 두꺼워지는 경우 표시 장치가 휘어지는 현상을 방지할 수 있다. 구체적인 효과에 대하여는 별도로 후술한다.
제1 보상층(CL1)의 두께는 1000Å 내지 4000Å일 수 있다. 제1 보상층(CL1)의 두께가 1000Å 미만이면 표시 장치의 휨을 억제하기에 충분하지 않을 수 있고, 제1 보상층(CL1)의 두께가 4000Å 초과인 경우 제1 보상층(CL1) 내에 포함된 수소에 의해 트랜지스터가 영향을 받을 수 있다.
다시 도 1을 참고로 하면 제1 보상층(CL1) 위에 광차단층(BML)이 위치한다. 광차단층(BML)은 외부 광이 반도체층(ACT)의 채널 영역(CA)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 광차단층(BML)은 드레인 전극(DE)과 전기적으로 연결될 수 있다.
광차단층(BML) 위에 버퍼층(BF)이 위치한다. 버퍼층(BF)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 상기 x는 1 내지 4이다.
버퍼층(BF)위에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 소스 영역(SA), 채널 영역(CA) 및 드레인 영역(DA)을 포함한다. 반도체층(ACT)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 일 실시예에서, 반도체층(ACT)은 산화물 반도체를 포함할 수 있다.
반도체층의 소스 영역(SA)은 소스 전극(SE)과 연결되어 있고, 드레인 영역(DA)은 드레인 전극(DE)과 연결되어 있을 수 있다. 소소 전극(SE) 및 드레인 전극(DE)은 구리를 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)의 두께는 10000Å 이상일 수 있다. 이후 별도로 설명하겠으나, 소스 전극(SE) 및 드레인 전극(DE)의 두께가 10000Å 이상인바 배선의 저항을 감소시킬 수 있다.
반도체층 위에 층간 절연막(ILD)이 위치할 수 있다. 층간 절연막(ILD)은 질화규소(SiNx), 산화규소(SiOx), 또는 질산화규소(SiON)를 포함할 수 있다. 층간 절연막(ILD)은 질화규소(SiNx), 산화규소(SiOx), 또는 질산화규소(SiON)를 포함하는 다중층일 수 있다
반도체층의 채널 영역(CA)과 중첩하여 게이트 절연 패턴(GI)이 위치할 수 있다. 게이트 절연 패턴(GI)은 실질적으로 반도체층의 도전 영역과는 중첩하지 않을 수 있다.
게이트 절연 패턴(GI) 상에 게이트 전극(GE)이 위치할 수 있다. 게이트 전극(GE)은 반도체층(ACT)의 채널 영역(CA)과 기판(SUB)에 수직한 방향으로 중첩할 수 있다. 게이트 전극(GE), 반도체층(ACT), 소스 전극(SE) 및 드레인 전극(DE)은 트랜지스터를 구성한다.
다음, 도 1을 참고로 하면 소스 전극(SE) 및 드레인 전극(DE) 위에 중간막(PVX)이 위치할 수 있다. 중간막(PVX)은 개구(OP)를 포함하고, 개구(OP)에서 연결 전극(CE)과 드레인 전극(DE)이 서로 접할 수 있다. 연결 전극(CE) 위에 유기막(VIA)이 위치할 수 있다. 유기막(VIA)은 유기물을 포함할 수 있다. 유기막(VIA)은 개구(OP)를 포함하고, 개구(OP)에서 제1 전극(PXE)과 연결 전극(CE)이 서로 연결될 수 있다.
즉 도 1은 연결 전극(CE)을 통해 드레인 전극(DE)과 제1 전극(PXE)이 연결되는 실시예이다. 그러나 이는 일 예시일 뿐이며, 연결 전극이 생략되고 드레인 전극(DE)과 제1 전극(PXE)이 직접 연결되는 실시예 또한 본 발명에 포함된다.
제1 전극(PXE) 위에는 격벽(PDL)이 위치할 수 있다. 격벽(PDL)의 개구(OP)에는 발광층(EML)이 위치할 수 있다. 발광층(EML) 위에는 제2 전극(CME)이 위치할 수 있다. 제1 전극(PXE), 발광층(EML) 및 제2 전극(CME)은 발광 소자(ED)를 구성한다.
도 1을 참고로 하면 본 발명의 일 실시예에 따른 표시 장치는 소스 전극(SE) 및 드레인 전극(DE)이 한 층에만 위치한다. 즉, 소스 전극(SE) 및 드레인 전극(DE)은 단일 층에 위치한다. 이 때 단일층에 위치한다는 의미는 소스 전극 및 드레인 전극이 하나의 물질로 이루어졌다는 것을 의미하는 것이 아니라, 소스 전극(또는 드레인 전극) 사이에 절연막이 위치하지 않는다는 의미이다. 즉 이는 소스 전극(또는 드레인 전극)이 절연막을 사이에 두고 양쪽에 위치하며 서로 연결된 구조가 아니라는 것을 의미한다.
저항 감소를 위하여 소스 전극(SE)과 드레인 전극(DE)의 두께는 두꺼울 수 있다. 일례로, 소스 전극(SE) 및 드레인 전극(DE)이 다층에 위치하며 층간의 개구를 통해 다른 층의 소스 전극(SE) 및 드레인 전극(DE)과 각각 연결된 구조에서는 소스 전극(SE) 및 드레인 전극(DE)의 두께가 4000Å 내지 7000Å일 수 있다.
그러나 도 1에서와 같이 소스 전극(SE) 및 드레인 전극(DE)이 한 층에 위치하는 경우에는 각 전극의 두께가 10000Å 이상일 수 있다. 이는 다층에 위치하는 소스 전극(또는 드레인 전극)이 개구로 연결된 구조에서는 각 층에 위치하는 소스 전극(또는 드레인 전극)의 두께의 총합이 저항에 영향을 미치지만, 소스 전극이 단일층에 위치하는 구조에서는 한 층의 소스 전극의 두께가 저항에 영향을 미치기 때문이다. 따라서 소스 전극이 다층에 위치하는 구조보다 단일층에 위치하는 구조에서의 소스 전극의 두께가 더 두꺼워야 한다.
즉 도 1의 실시예에 따른 표시 장치는 소스 전극(SE) 및 드레인 전극(DE)이 단일층에 위치하는 대신 전극의 두께를 10000Å 이상으로 하여 배선의 저항을 감소시킬 수 있다. 이렇게 소스 전극(SE) 및 드레인 전극(DE)이 단일층에 위치하는 구조는, 서로 다른 층에 위치하는 소스 전극(SE) (또는 드레인 전극(DE))이 서로 연결된 구조에 비하여 공정 과정을 단순화시킬 수 있다.
그러나 이 경우 단일 전극의 두께가 10000Å 이상으로 두꺼워지는바 표시 장치가 휘어지는 현상이 발생할 수 있다. 특히 데이터 배선이 구리를 포함하는 경우, 구리의 수축 특성에 의해 표시 장치가 휘어질 수 있다.
도 2는 두꺼운 소스 드레인 배선에 의해 표시 장치(1000)가 휘어지는 구성을 개략적으로 도시한 것이다. 도 2에서의 표시 장치는 기판(SUB), 소스 전극 및 드레인 전극을 포함하는 데이터 배선(DATA), 제1 보상층(CL1)의 구성만으로 간소화하여 도시하였다.
도 2에 도시된 바와 같이 10000Å 이상의 두께를 갖는 데이터 배선(DATA)의 수축 특성에 의해 표시 장치(1000)는 바닥으로부터 가장자리가 들리는 방향으로 휘어질 수 있다. 이때, 표시 장치(1000)가 휘어지는 방향을 화살표(실선)로 도시하였다. 즉 데이터 배선(DATA)의 두께가 10000Å인 경우 금속의 수축 특성에 의해 표시 장치(1000)가 도 2에 도시된 바와 같이 휘어질 수 있다.
그러나 본 실시예예 따른 표시 장치는 제1 보상층(CL1)을 포함하는바, 두꺼운 데이터 배선(DATA)을 포함하는 표시 장치(1000)가 휘어지는 현상을 방지할 수 있다.
본 실시예에 따른 제1 보상층(CL1)은 음의 스트레스 값을 갖는다. 음의 스트레스 값을 갖는다는 것은 도 2에서 점선 화살표 방향으로 도시된 방향으로 휘어진다는 것을 의미한다. 따라서 데이터 배선(DATA)에 의해 표시 장치(1000)가 휘어지려는 방향(실선 화살표)과 반대 방향(점선 화살표)으로 힘이 작용하는바 양 힘이 서로 상쇄되어 표시 장치(1000)가 휘어지는 것을 방지할 수 있다.
그러면 이하에서, 구체적인 실험예를 통해 본 발명의 효과에 대하여 설명한다.
도 3은 배선의 두께를 다르게 하면서, 제1 보상층을 포함하는 경우와 포함하지 않는 경우에 대하여 평균 휨을 측정한 결과이다. 이때 제1 보상층의 두께는 4000Å으로 하여 실험하였다.
도 3의 왼쪽을 참고로 하면, 보상층이 없는 실험예의 경우 배선의 두께가 7000 Å일때는 0.13 mm, 두께가 11000 Å일 때는 0.46 mm의 휨이 나타났다. 그러나 도 3의 오른쪽을 참고로 하면, 보상층을 포함하는 실험예의 경우 배선의 두께가 15000 Å 까지 두꺼워지더라도 평균 휨이 0.04 mm 수준으로 매우 경미함을 확인할 수 있었다.
도 4는 제1 보상층의 두께를 1000 Å, 2000 Å, 3000 Å 및 4000 Å으로 다양하게 하면서, 배선의 두께(가로축)에 따른 평균 휨(세로축)을 측정한 결과이다. 도 4에서 점선으로 도시된 영역은 표시 장치의 제조 과정에서 휨이 허용되는 한계 값이다. 도 4를 참고로 하면 제1 보상층의 두께를 4000 Å 보다 얇게 하더라도 휨 제어 효과가 있는 것을 확인할 수 있었다.
도 4에서 점선 A로 표시된 수치가 표시 장치에서 허용되는 휨 수치라고 할 때, 제1 보상층의 두께를 1000 Å으로 하는 경우 배선의 두께는 최대 14000 Å까지 두껍게 형성할 수 있다. 또한 제2 보상층의 두께를 2000 Å으로 하는 경우 배선의 두께는 최대 15000 Å까지 두껍게 형성할 수 있고, 제3 보상층의 두께를 3000 Å으로 하는 경우 배선의 두께는 최대 16000 Å까지 두껍게 형성할 수 있고, 제4 보상층의 두께를 4000 Å으로 하는 경우 배선의 두께는 최대 18000 Å까지 두껍게 형성할 수 있음을 확인할 수 있었다.
본 발명의 제1 보상층(CL1)의 N:H/Si:H의 비율은 10 이상일 수 있다. 바람직하게는 10 내지 60일 수 있다. 이러한 N:H/Si:H의 비율은 제1 보상층(CL1)이 음의 스트레스 값을 갖도록 하는 조성 범위이다. 음의 스트레스 값을 갖는 제1 보상층(CL1)에 의해 표시 장치가 휘어지는 현상을 예방할 수 있다.
도 5는 SiNx막의 N:H/Si:H의 비율에 따른 스트레스 값을 측정한 결과이다. 도 5를 참고로 하면 본 실시예에 따른 표시 장치에서 N:H/ Si:H의 비율이 10 이상인 경우 -400 MPa 이하의 스트레스 값을 갖는다. 이 스트레스 값은 표시 장치의 휨을 방지할 수 있는 수치이다.
또한, 제1 보상층(CL1)의 수소 함량은 15 at% 이하일 수 있다. 따라서, 제1 보상층(CL1)이 트랜지스터의 성능에 영향을 미치지 않을 수 있다.
도 6은 N-H 결합과 Si-H 결합의 열 안정성을 측정한 결과이다. 도 6을 통해 확인할 수 있는 바와 같이 N-H의 결합의 열 안정성이 Si-H 결합의 열 안정성보다 높다. 따라서 N:H/ Si:H의 비율이 10 이상인 본 실시예의 경우, 열 안정성이 뛰어난 N-H 결합이 다수인바, 수소가 쉽게 분리되지 않고 따라서 수소가 트랜지스터에 영향을 미치는 것을 방지할 수 있다.
이상과 같이 본 발명의 일 실시예에 따른 표시 장치의 경우, 기판(SUB)에 제1 보상층(CL1)이 위치하며 제1 보상층(CL1)은 SiNx를 포함하고 N:H/ Si:H의 비율이 10 이상이며, 음의 스트레스 값을 갖는다. 따라서 소스, 드레인을 포함하는 데이터 배선을 10000Å 이상으로 두껍게 형성하더라도 표시 장치가 휘어지지 않을 수 있으며, 단순한 공정으로 데이터 배선의 저항을 낮출 수 있고 표시 장치의 휘어짐을 방지할 수 있다. 이상에서는 데이터 배선을 예시로 하여 설명하였으나, 다른 배선이 두껍게 형성되는 경우에도 제1 보상층(CL1)의 휨 방지 효과는 동일하다.
그러면 이하에서 도면을 참고로 하여 본 발명의 다른 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 1에서는 제1 보상층(CL1)이 기판(SUB)과 광차단층(BML) 사이에 위치하는 실시예를 설명하였으나 본 발명의 다양한 실시예에서 보상층은 다른 영역에 위치할 수도 있다.
도 7은 다른 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 7을 참고로 하면 본 실시예에 따른 표시 장치는 도 1의 제1 보상층(CL1) 대신 버퍼층(BF)과 반도체층(ACT) 사이에 위치하는 제2 보상층(CL2)을 포함할 수 있다.
제2 보상층(CL2)의 두께는 3000Å이하일 수 있다. 이는 제1 보상층(CL1)과 다르게 제2 보상층(CL2)은 SiOx 등을 포함하는 버퍼층(BF)과 접하고 있는바, SiNx를 포함하는 제2 보상층(CL2)의 두께가 두꺼워지는 경우 반도체층(ACT) 내부로 수소가 유입될 가능성이 높아지기 때문이다.
제2 보상층(CL2)의 물질에 대한 설명은 제1 보상층(CL1)에서와 동일하다. 즉 제2 보상층(CL2)은 SiNx를 포함하고 N:H/ Si:H의 비율이 10 이상이며, 음의 스트레스 값을 갖는다. 구체적으로, 제2 보상층(CL2)의 스트레스는 - 400 MPa 내지 -1600 MPa일 수 있다. 또한, 제2 보상층(CL2)의 수소 함량은 15 at% 이하일 수 있다. 따라서 제2 보상층(CL2)은 데이터 배선의 두께가 10000 Å 이상으로 두껍게 형성되더라도 표시 장치가 휘어지는 것을 방지할 수 있으며, 막 내 수소 함량이 15 at% 이하인 바 트랜지스터의 특성에 영향을 미치지 않을 수 있다.
도 7에서, 버퍼층(BF)은 SiNx를 포함할 수 있다. 이 경우, 제2 보상층(CL2)은 버퍼층(BF)의 일부로서 버퍼층(BF)의 역할을 할 수 있다. 버퍼층(BF)과 제2 보상층(CL2)이 모두 SiNx를 포함한다 하더라도 버퍼층(BF)에 포함된 SiNx의 막질과 제2 보상층(CL2)에 포함된 SiNx 막질은 상이할 수 있다. 즉 제2 보상층(CL2)에 포함된 SiNx는 앞서 설명한 바와 같이 N:H/ Si:H의 비율이 10 이상일 수 있다.
도 8은 다른 일 실시예에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 8을 참고로 하면 본 실시예에 따른 표시 장치는 도 1의 제1 보상층(CL1) 대신 층간 절연막(ILD)과 중간막(PVX) 사이에 위치하는 제3 보상층(CL3)을 포함할 수 있다.
제3 보상층(CL3)의 두께는 3000Å이하일 수 있다. 이는 제1 보상층(CL1)과 다르게 제3 보상층(CL3)은 SiOx등을 포함하는 층간 절연막(ILD)과 접하고 있는바, SiNx을 포함하는 제3 보상층(CL3)의 두께가 두꺼워지는 경우 반도체층(ACT) 내부로 수소가 유입될 가능성이 높아지기 때문이다.
제3 보상층(CL3)의 물질에 대한 설명은 제1 보상층(CL1)에서와 동일하다. 즉 제3 보상층(CL3)은 SiNx를 포함하고 N:H/ Si:H의 비율이 10 이상이며, 음의 스트레스 값을 갖는다. 구체적으로, 제2 보상층(CL2)의 스트레스는 - 400 MPa 내지 -1600 MPa일 수 있다. 또한, 제3 보상층(CL3)의 수소 함량은 15 at% 이하일 수 있다. 따라서 제3 보상층(CL3)은 데이터 배선의 두께가 10000 Å 이상으로 두껍게 형성되더라도 표시 장치가 휘어지는 것을 방지할 수 있으며, 막 내 수소 함량이 15 at% 이하인 바 트랜지스터의 특성에 영향을 미치지 않을 수 있다.
도 9는 도 7 및 도 8의 실시예에 대하여 데이터 배선의 두께를 11000Å으로 하면서, 보상층의 위치에 따른 휨 정도를 측정한 결과를 도시한 것이다. 도 9를 참고로 하면, 보상층을 포함하지 않는 경우 휨이 크게 나타났다. 그러나, 제2 보상층(CL2)을 포함하는 실험예(도 9의 Buffer (1300Å))이나, 제3 보상층(CL3)을 포함하는 실험예 (도 9의 ILD (2600 Å))의 경우 휨이 감소하는 것을 확인할 수 있었다.
즉, 제1 보상층(CL1) 뿐만 아니라, 제2 보상층(CL2) 또는 제3 보상층(CL3)을 포함하는 경우에도 표시 장치가 휘어지는 것을 방지할 수 있음을 확인할 수 있었다.
이상에서는 제1 보상층(CL1), 제2 보상층(CL2) 및 제3 보상층(CL3) 중 하나를 포함하는 실시예에 대하여 설명하였으나 보상층은 복수개로 위치할 수도 있다
도 10은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 10을 참고로 하면 본 실시예에 따른 표시 장치는 제1 보상층(CL1) 및 제2 보상층(CL2)을 모두 포함한다는 점을 제외하고는 도 1의 실시예와 동일하다. 제1 보상층(CL1) 및 제2 보상층(CL2)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 11은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 11을 참고로 하면 본 실시예에 따른 표시 장치는 제1 보상층(CL1) 및 제3 보상층(CL3)을 모두 포함한다는 점을 제외하고는 도 1의 실시예와 동일하다. 제1 보상층(CL1) 및 제3 보상층(CL3)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 12는 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 1과 동일한 단면을 도시한 것이다. 도 12를 참고로 하면 본 실시예에 따른 표시 장치는 제1 보상층(CL1) 및 제4 보상층(CL4)을 모두 포함한다는 점을 제외하고는 도 1의 실시예와 동일하다. 제1 보상층(CL1)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
제4 보상층(CL4)은 중간막(PVX)과 유기막(VIA) 사이에 위치할 수 있다. 제4 보상층(CL4)에 대한 설명은 제1 보상층(CL1)에서와 동일하다. 즉 제4 보상층(CL4)은 SiNx를 포함하고 N:H/Si:H의 비율이 10 이상이며, 음의 스트레스 값을 갖는다. 구체적으로, 제4 보상층(CL4)의 스트레스는 - 400 MPa 내지 -1600 MPa일 수 있다. 또한, 제4 보상층(CL4)의 수소 함량은 15 at% 이하일 수 있다. 제4 보상층(CL4)의 두께는 1000Å 내지 4000Å일 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 10과 동일한 단면을 도시한 것이다. 도 13을 참고로 하면 본 실시예에 따른 표시 장치는 제1 보상층(CL1), 제2 보상층(CL2)에 추가로 제3 보상층(CL3)을 더 포함한다는 점을 제외하고는 도 10의 실시예와 동일하다. 제1 보상층(CL1), 제2 보상층(CL2) 및 제3 보상층(CL3)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 14는 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 11과 동일한 단면을 도시한 것이다. 도 14를 참고로 하면 본 실시예에 따른 표시 장치는 제1 보상층(CL1), 제3 보상층(CL3)에 추가로 제4 보상층(CL4)을 더 포함한다는 점을 제외하고는 도 11의 실시예와 동일하다. 제1 보상층(CL1), 제3 보상층(CL3) 및 제4 보상층(CL4)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 15는 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 13과 동일한 단면을 도시한 것이다. 도 15를 참고로 하면 본 실시예에 따른 표시 장치는 제1 보상층(CL1), 제2 보상층(CL2), 제3 보상층(CL3)에 추가로 제4 보상층(CL4)을 더 포함한다는 점을 제외하고는 도 13의 실시예와 동일하다. 제1 보상층(CL1), 제2 보상층(CL2), 제3 보상층(CL3) 및 제4 보상층(CL4)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 16은 발명의 일 실시예에 따른 표시 장치에 대하여 도 7과 동일한 단면을 도시한 것이다. 도 16을 참고로 하면 본 실시예에 따른 표시 장치는 제2 보상층(CL2)에 추가로 제3 보상층(CL3)을 더 포함한다는 점을 제외하고는 도 7의 실시예와 동일하다. 제2 보상층(CL2) 및 제3 보상층(CL3)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 17은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 7과 동일한 단면을 도시한 것이다. 도 17을 참고로 하면 본 실시예에 따른 표시 장치는 제2 보상층(CL2)에 제4 보상층(CL4)을 더 포함한다는 점을 제외하고는 도 7의 실시예와 동일하다. 제2 보상층(CL2) 및 제4 보상층(CL4)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 18은 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 16과 동일한 단면을 도시한 것이다. 도 18을 참고로 하면 본 실시예에 따른 표시 장치는 제2 보상층(CL2), 제3 보상층(CL3)에 추가로 제4 보상층(CL4)을 더 포함한다는 점을 제외하고는 도 16의 실시예와 동일하다. 제2 보상층(CL2), 제3 보상층(CL3) 및 제4 보상층(CL4)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
도 19는 본 발명의 일 실시예에 따른 표시 장치에 대하여 도 8과 동일한 단면을 도시한 것이다. 도 19를 참고로 하면 본 실시예에 따른 표시 장치는 제3 보상층(CL3)에 추가로 제4 보상층(CL4)을 더 포함한다는 점을 제외하고는 도 8의 실시예와 동일하다. 제3 보상층(CL3) 및 제4 보상층(CL4)의 물질, 두께에 대한 설명 또한 앞서 설명한 바와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다.
이상과 같이 본 발명의 일 실시예에 따른 표시 장치는 표시 장치 내에 보상층을 더 포함하여, 데이터 배선을 두껍게 형성하더라도 표시 장치가 휘어지는 것을 방지할 수 있다. 보상층은 SiNx를 포함하고 N:H/ Si:H의 비율이 10 이상이며, - 400 MPa 내지 -1600 MPa인 음의 스트레스 값을 가지며, 수소 함량은 15 at% 이하일 수 있다. 따라서 표시 장치 내의 배선이 10000Å 이상으로 두껍게 형성되더라도 표시 장치의 휘어짐을 방지할 수 있고, 보상층 내의 수소 함량이 적은바 트랜지스터의 성능에 영향을 미치지 않을 수 있다.
이상에서는 표시 장치의 단면을 기준으로 본 발명의 실시예에 대하여 설명하였다. 상기 단면들은 설명의 편의를 위한 것으로, 본 발명은 보상층이 표시 장치 내에 위치하는 구조라면 제한 없이 적용 가능하다.
그러면 이하에서, 일 구조를 예시로 하여 본 발명의 실시예에 따른 표시 장치에 대하여 설명한다. 그러나 이하에서 설명하는 구조는 예시일 뿐이며, 본 발명이 이에 제한되는 것은 아니다.
도 20은 일 실시예에 따른 표시 장치의 한 화소에 대한 회로도이다.
도 20을 참조하면, 일 실시예에 따른 표시 장치는 복수의 화소를 포함하고, 한 화소는 복수의 트랜지스터들(T1, T2, T3), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 하나의 화소가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
복수의 트랜지스터들(T1, T2, T3)은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다. 아래에서 설명할 소스 전극과 드레인 전극은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극을 구분하기 위한 것으로 두 용어가 서로 바뀔 수도 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극(S1)은 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있고, 제1 트랜지스터(T1)의 드레인 전극(D1)은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DAT)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔 신호(SC)를 전달하는 제1 스캔선과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터 전압(DAT) 또는 기준 전압을 전달할 수 있는 데이터선과 연결되어 있고, 제2 트랜지스터(T2)의 드레인 전극(D2)은 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DAT)을 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제2 스캔 신호(SS)를 전달하는 제2 스캔선과 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극(S3)은 커패시터(Cst)의 타단, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드와 연결되어 있고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 초기화 전압(INIT)을 전달하는 초기화 전압선과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(INIT)을 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단에 전달하여 발광 다이오드(ED)의 애노드의 전압을 초기화시킬 수 있다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있고, 타단은 제3 트랜지스터(T3)의 소스 전극(S3) 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다.
발광 다이오드(ED)는 제1 트랜지스터(T1)에 의해 형성된 구동 전류에 따라 빛을 발광할 수 있다.
도 20에 도시한 회로의 동작의 한 예, 특히 한 프레임 동안의 동작의 한 예에 대하여 설명한다. 여기서는 트랜지스터들(T1, T2, T3)이 N형 채널 트랜지스터인 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
한 프레임이 시작되면, 초기화 구간에서 하이 레벨의 제1 스캔 신호(SC) 및 하이 레벨의 제2 스캔 신호(SS)가 공급되어 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 기준 전압이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단에 공급되고, 턴온된 제3 트랜지스터(T3)를 통해 초기화 전압(INIT)이 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드에 공급된다. 이에 따라, 초기화 구간 동안 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로 초기화된다. 이때, 커패시터(Cst)에는 기준 전압과 초기화 전압(INIT)의 차전압이 저장된다.
다음, 센싱 구간에서 하이 레벨의 제1 스캔 신호(SC)가 유지된 상태에서 제2 스캔 신호(SS)가 로우 레벨이 되면, 제2 트랜지스터(T2)는 턴온 상태를 유지하고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단은 기준 전압을 유지하고, 턴오프된 제3 트랜지스터(T3)를 통해 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 초기화 전압(INIT)으로부터 끊어진다. 이에 따라, 제1 트랜지스터(T1)는 소스 전극(S1)으로부터 드레인 전극(D1)으로 전류가 흐르다가 드레인 전극(D1)의 전압이 "기준 전압-Vth"이 되면 턴오프된다. Vth는 제1 트랜지스터(T1)의 문턱 전압을 나타낸다. 이때, 제1 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)의 전압 차는 커패시터(Cst)에 저장되며, 제1 트랜지스터(T1)의 문턱 전압(Vth)의 센싱이 완료된다. 센싱 구간 동안 센싱한 특성 정보를 반영하여 보상된 데이터 신호를 생성함으로써, 화소마다 다를 수 있는 제1 트랜지스터(T1)의 특성 편차를 외부적으로 보상할 수 있다.
다음, 데이터 입력 구간에서 하이 레벨의 제1 스캔 신호(SC)가 공급되고 로우 레벨의 제2 스캔 신호(SS)가 공급되면, 제2 트랜지스터(T2)는 턴온되고 제3 트랜지스터(T3)는 턴오프된다. 턴온된 제2 트랜지스터(T2)를 통해 데이터선으로부터의 데이터 전압(DAT)이 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단에 공급된다. 이 때, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드는 턴오프 상태인 제1 트랜지스터(T1)에 의해 센싱 구간에서의 전위를 거의 그대로 유지할 수 있다.
다음, 발광 구간에서 게이트 전극(G1)에 전달된 데이터 전압(DAT)에 의해 턴온된 제1 트랜지스터(T1)는 데이터 전압(DAT)에 따른 구동 전류를 발생시키고, 그 구동 전류에 의해 발광 다이오드(ED)가 발광할 수 있다.
도 21은 한 실시예에 따른 표시 장치의 복수의 화소(PX1, PX2, PX3)에 대한 평면 배치도이고, 도 22는 도 21에 도시한 표시 장치를 XX-XX'선을 따라 잘라 도시한 단면도이고, 도 23은 도 21에 도시한 표시 장치를 XXI-XXI'. XXII-XXII'선을 따라 잘라 도시한 단면도이다.
도 21 내지 도 23을 참고로 하면 본 실시예에 따른 표시 장치는 제1 기판(110)을 포함할 수 있다. 제1 기판(110)은 유리, 플라스틱 등의 절연 물질을 포함할 수 있고, 유연성(flexibility)을 가질 수 있다. 제1 기판(110)은 앞서 설명한 도 1 내지 도 19의 실시예의 기판(SUB)과 대응하는 구성일 수 있다.
제1 기판(110) 위에 제1 보상층(CL1)이 위치할 수 있다. 제1 보상층(CL1)에 대한 설명은 앞서 설명한 바와 동일한바, 생략한다.
제1 보상층(CL1) 위에 제1 도전층으로서 복수의 하부 패턴들(111a, 111b, 111c)을 포함하는 하부층이 위치할 수 있다. 하부층은 도전성이며, 다양한 도전성 금속 또는 이에 준하는 도전 특성을 가지는 반도체 물질을 포함할 수 있다. 하부층은 앞서 설명한 도 1 내지 도 19의 광차단층(BML)에 대응하는 구성일 수 있다.
하부층 위에는 절연층인 버퍼층(120)이 위치한다. 즉, 하부층은 제1 기판(110)과 버퍼층(120) 사이에 위치할 수 있다. 도 21 내지 도 23에서의 버퍼층(120)은 앞서 설명한 도 1 내지 도 19의 버퍼층(BF)에 대응하는 구성일 수 있다.
버퍼층(120) 위에는 복수의 액티브 패턴들(130a, 130b, 130c)을 포함하는 액티브층이 위치한다. 즉, 하부층은 제1 기판(110)과 액티브층 사이에 위치할 수 있다. 각 화소(PX1, PX2, PX3)에 위치하는 액티브 패턴들(130a, 130b, 130c)은 앞에서 설명한 복수의 트랜지스터들(T1, T2, T3) 각각의 채널을 형성하는 채널 영역(134a, 134b, 134c) 및 이에 연결된 도전 영역을 포함할 수 있다. 액티브 패턴들(130a, 130b, 130c)의 도전 영역은 각 트랜지스터(T1, T2, T3)의 소스 영역(133a, 133b, 133c) 및 드레인 영역(135a, 135b, 135c)을 포함한다. 각 화소(PX1, PX2, PX3)에서 액티브 패턴(130a)과 액티브 패턴(130c)은 서로 연결되어 있을 수 있다.
도 21 내지 도 23에서의 액티브층은 앞서 설명한 도 1 내지 도 19의 반도체층(ACTIVE)에 대응하는 구성일 수 있다. 또한, 도 21 내지 도 23에서의 소스 영역(133a, 133b, 133c)은 앞서 설명한 도 1 내지 도 19의 소스 영역(SA)에, 도 21 내지 도 23에서의 드레인 영역(135a, 135b, 135c)은 앞서 설명한 도 1 내지 도 19의 드레인 영역(DA)에 대응하고, 도 21 내지 도 23에서의 채널 영역(134a, 134b, 134c)은 도 1 내지 도 19의 채널 영역(CA)에 대응할 수 있다.
액티브층은 비정질 규소, 다결정 규소, 또는 산화물 반도체 등의 반도체 물질을 포함할 수 있다.
액티브층 위에는 제1 절연층인 절연 패턴(144)이 위치한다. 특히, 절연 패턴(144)은 액티브 패턴들(130a, 130b, 130c)의 채널 영역(134a, 134b, 134c)과 중첩하며 채널 영역(134a, 134b, 134c) 위에 위치할 수 있다. 절연 패턴(144)은 실질적으로 액티브 패턴들(130a, 130b, 130c)의 도전 영역과는 중첩하지 않을 수 있다. 절연 패턴(144)은 도 1 내지 도 19에서의 게이트 절연 패턴(GI)에 대응할 수 있다.
절연 패턴(144) 위에는 제2 도전층이 위치할 수 있다. 제2 도전층은, 앞에서 설명한 제1 스캔 신호(SC)를 전달할 수 있는 제1 스캔선(151), 제2 스캔 신호(SS)를 전달할 수 있는 제2 스캔선(152), 초기화 전압(INIT)을 전달할 수 있는 가로 초기화 전압선(153), 구동 전압(ELVDD)을 전달할 수 있는 가로 구동 전압선(172b), 구동 게이트 전극(155), 제2 게이트 전극(154b), 그리고 제3 게이트 전극(154c) 등을 포함할 수 있다. 앞에서 설명한 회로도에서의 게이트 전극(G1), 게이트 전극(G2) 및 게이트 전극(G3)은 여기서 각각 제1 게이트 전극(154a), 제2 게이트 전극(154b) 및 제3 게이트 전극(154c)에 대응된다.
제1 게이트 전극(154a), 제2 게이트 전극(154b) 및 제3 게이트 전극(154c)은 도 1 내지 도 19에서의 게이트 전극(GE)에 대응할 수 있다.
제1 및 제2 스캔선(151, 152), 가로 초기화 전압선(153), 가로 구동 전압선(172b)은 각각 제1방향(DR1)으로 연장되어 있을 수 있다. 구동 게이트 전극(155)은 제1 스캔선(151)과 제2 스캔선(152) 사이에 위치할 수 있다. 제2 게이트 전극(154b)은 제1 스캔선(151)에 연결되어 있으며 제1 스캔선(151)의 아래로 돌출된 형태를 가질 수 있다. 제3 게이트 전극(154c)은 제2 스캔선(152)에 연결되어 있으며 제2 스캔선(152)의 위로 돌출된 형태를 가질 수 있다.
각 화소(PX1, PX2, PX3)에 위치하는 구동 게이트 전극(155)은 위로 돌출되어 대략 제2방향(DR2)으로 연장된 연장부(155a) 및 아래로 돌출되어 대체로 제2방향(DR2)으로 연장된 제1 게이트 전극(154a)을 포함할 수 있다. 화소(PX3)에 위치하는 제1 게이트 전극(154a)은 구동 게이트 전극(155)과 연결된 부분에서 적어도 두 번 꺾여 있을 수 있다.
제1 게이트 전극(154a)은 액티브 패턴(130a)과 교차하며 액티브 패턴(130a)의 채널 영역(134a)과 중첩한다. 제2 게이트 전극(154b)은 액티브 패턴(130b)과 교차하며 액티브 패턴(130b)의 채널 영역(134b)과 중첩한다. 제3 게이트 전극(154c)은 액티브 패턴(130c)과 교차하며 액티브 패턴(130c)의 채널 영역(134c)과 중첩한다.
제2 도전층 위에는 제2 절연층(160)이 위치할 수 있다. 버퍼층(120) 및/또는 제2 절연층(160)은 복수의 접촉 구멍들(24, 26, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69)을 포함할 수 있다. 제2 절연층(160)은 도 1 내지 도 19에서의 층간 절연막(ILD)에 대응할 수 있다.
제2 절연층(160) 위에는 제3 도전층이 위치할 수 있다. 제3 도전층은, 복수의 데이터선들(171a, 171b, 171c), 구동 전압선(172a), 공통 전압선(170), 초기화 전압선(173), 커패시터 전극(175), 복수의 연결 부재들(174, 176, 177, 178), 그리고 복수의 구동 전압 패턴(172c, 172d)을 포함할 수 있다.
제3 도전층은 도 1 내지 도 19에서의 소스 전극(SE) 및 드레인 전극(DE), 이를 포함하는 데이터 배선(DATA)과 대응할 수 있다. 즉 제3 도전층은 두께가 10000 Å 이상이며, 구리를 포함할 수 있다.
데이터선(171a, 171b, 171c), 구동 전압선(172a), 공통 전압선(170), 초기화 전압선(173), 그리고 구동 전압 패턴(172c, 172d) 각각은 대략 제2방향(DR2)으로 길게 연장되어 제1 스캔선(151) 및/또는 제2 스캔선(152)과 교차할 수 있다.
도 21에 도시한 반복되는 한 그룹의 복수의 화소들(PX1, PX2, PX3)은 제1방향(DR1)으로 배열되어 서로 인접하고 있을 수 있다. 한 그룹의 복수의 화소(PX1, PX2, PX3)의 좌측 및 우측 양쪽에 공통 전압선(170)이 위치할 수 있다. 즉, 반복되는 한 그룹의 복수의 화소(PX1, PX2, PX3) 마다 하나씩의 공통 전압선(170)이 위치할 수 있다. 반복되는 한 그룹의 복수의 화소(PX1, PX2, PX3)가 세 화소(PX1, PX2, PX3)를 포함하는 경우 이웃한 두 공통 전압선(170) 사이에는 세 개의 데이터선들(171a, 171b, 171c), 적어도 하나의 구동 전압선(172a), 그리고 적어도 하나의 초기화 전압선(173)이 위치할 수 있다.
각 데이터선(171a, 171b, 171c)은 제2 절연층(160)의 적어도 하나의 접촉 구멍(64)(도 19에는 한 화소(PX1, PX2, PX3)에 두 개의 접촉 구멍(64)이 도시됨)을 통해 액티브 패턴(130b)의 소스 영역(133b)과 전기적으로 연결되어 있다.
도 21에서는 한 데이터선(171a)에 대해서만 도시하였으나 각 데이터선(171a, 171b, 171c)은 끝 부분(179)을 포함할 수 있다. 끝 부분(179)은 표시 장치의 가장자리에 위치하는 패드 영역에 위치할 수 있다.
구동 전압선(172a)은 한 화소, 예를 들어 화소(PX1)에 위치하고, 나머지 화소(PX2, PX3) 각각에는 구동 전압 패턴(172c, 172d)이 위치할 수 있다. 각 구동 전압선(172a)은 제2방향(DR2)으로 길게 연장되어 복수의 화소에 인접하여 연장될 수 있다. 데이터선(171a)과 마찬가지로 구동 전압선(172a)은 패드 영역에 위치하는 끝 부분(172e)을 포함할 수 있다.
구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)은 제2 절연층(160)의 적어도 하나의 접촉 구멍(61)(도 19에는 화소(PX1, PX2)에 두 개의 접촉 구멍(61)이 도시되고 화소(PX3)에는 하나의 접촉 구멍(61)이 도시됨)을 통해 액티브 패턴(130a)의 소스 영역(133a)과 전기적으로 연결되어 있다. 또한, 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)은 제2 절연층(160)의 적어도 하나의 접촉 구멍(60)(도 19에는 한 화소(PX1, PX2, PX3)에 두 개의 접촉 구멍(60)이 도시됨)을 통해 가로 구동 전압선(172b)과 전기적으로 연결되어 있다. 따라서 가로 구동 전압선(172b) 및 구동 전압 패턴(172c, 172d)은 구동 전압선(172a)과 함께 구동 전압(ELVDD)을 전달할 수 있고, 표시 장치 전체에서 구동 전압(ELVDD)이 제1방향(DR1) 및 제2방향(DR2) 모든 방향에 메시(mesh) 형태로 전달될 수 있다.
초기화 전압선(173)은 제2 절연층(160)의 접촉 구멍(69)을 통해 가로 초기화 전압선(153)과 전기적으로 연결되어 있다. 따라서 가로 초기화 전압선(153)은 초기화 전압선(173)과 함께 초기화 전압(INIT)을 전달할 수 있고, 초기화 전압선(173)이 세 화소(PX1, PX2, PX3)마다 하나씩 형성되어 있어도 가로 초기화 전압선(153)을 통해 세 화소(PX1, PX2, PX3) 모두에 초기화 전압(INIT)을 전달할 수 있다.
커패시터 전극(175)은 각 화소(PX1, PX2, PX3)에 하나씩 위치할 수 있다. 커패시터 전극(175)은 제2 절연층(160)을 사이에 두고 대응하는 구동 게이트 전극(155)의 대부분과 중첩하여 커패시터(Cst)를 형성할 수 있다.
커패시터 전극(175)은 아래쪽으로 돌출한 연결부(175a)를 포함할 수 있다. 연결부(175a)는 제2 절연층(160)의 적어도 하나의 접촉 구멍(62)(도 19에는 한 화소(PX1, PX2, PX3)에 세 개의 접촉 구멍(62)이 도시됨)을 통해 액티브 패턴(130a)의 드레인 영역(135a) 및 이에 연결된 액티브 패턴(130c)의 소스 영역(133c)과 전기적으로 연결되어 있다. 또한, 커패시터 전극(175)은 제2 절연층(160) 및 버퍼층(120)의 접촉 구멍(68)을 통해 하부 패턴(111a)과 전기적으로 연결되어 있다.
연결 부재(174)는 버퍼층(120) 및 제2 절연층(160) 또는 제2 절연층(160)의 두 접촉 구멍(24)을 통해 제2 스캔선(152) 및 하부 패턴(111c)과 전기적으로 연결되어 결국, 제2 스캔선(152)과 하부 패턴(111c)을 서로 전기적으로 연결시킬 수 있다.
연결 부재(176)는 버퍼층(120) 및 제2 절연층(160) 또는 제2 절연층(160)의 두 접촉 구멍(26)을 통해 제1 스캔선(151) 및 하부 패턴(111b)과 전기적으로 연결되어 결국, 제1 스캔선(151)과 하부 패턴(111b)을 서로 전기적으로 연결시킬 수 있다.
연결 부재(177)는 각 화소(PX1, PX2, PX3)에서 제2 절연층(160)의 적어도 하나의 접촉 구멍(63)(도 21에는 한 화소(PX1, PX2, PX3)에 두 개의 접촉 구멍(63)이 도시됨)을 통해 액티브 패턴(130c)의 드레인 영역(135c)과 전기적으로 연결되고, 제2 절연층(160)의 접촉 구멍(67)을 통해 가로 초기화 전압선(153)과 전기적으로 연결되어, 결국, 액티브 패턴(130c)의 드레인 영역(135c)은 가로 초기화 전압선(153)과 전기적으로 연결될 수 있다.
가로 초기화 전압선(153)은 인접한 세 화소(PX1, PX2, PX3)에 걸쳐 제1방향(DR1)으로 연장되어 있으나 인접한 두 공통 전압선(170) 사이에 위치하며 두 공통 전압선(170)과 교차하지 않을 수 있다. 가로 초기화 전압선(153)은 이웃한 세 데이터선들(171a, 171b, 171c)과 교차하며 초기화 전압선(173)까지만 연장되어 있을 수 있다.
연결 부재(178)는 각 화소(PX1, PX2, PX3)에서 제2 절연층(160)의 적어도 하나의 접촉 구멍(65)(도 21에는 한 화소(PX1, PX2, PX3)에 두 개의 접촉 구멍(65)이 도시됨)을 통해 액티브 패턴(130b)의 드레인 영역(135b)과 전기적으로 연결되고, 제2 절연층(160)의 접촉 구멍(66)을 통해 구동 게이트 전극(155)의 연장부(155a)와 전기적으로 연결되어 결국, 액티브 패턴(130b)의 드레인 영역(135b)과 구동 게이트 전극(155)의 연장부(155a)가 서로 전기적으로 연결될 수 있다.
제1 도전층, 제2 도전층 및 제3 도전층 중 적어도 하나는 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다. 제1 도전층, 제2 도전층 및 제3 도전층 각각은 단일층 또는 다중층을 포함할 수 있다.
예를 들어, 제3 도전층은 티타늄을 포함하는 하부층과 구리를 포함하는 상부층을 포함하는 다중층 구조를 가질 수 있다.
제1 트랜지스터(T1)는 채널 영역(134a), 소스 영역(133a) 및 드레인 영역(135a), 그리고 제1 게이트 전극(154a)을 포함한다. 제1 트랜지스터(T1)의 소스 영역(133a)은 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 전기적으로 연결되어 있으므로 구동 전압(ELVDD)을 인가받을 수 있다.
제1 트랜지스터(T1)에 대응하는 하부 패턴(111a)은 제1 트랜지스터(T1)의 채널 영역(134a)과 제1 기판(110) 사이에서 채널 영역(134a)과 중첩하여 외부광이 채널 영역(134a)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 하부 패턴(111a)은 커패시터 전극(175)을 통해 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 있다.
제2 트랜지스터(T2)는 채널 영역(134b), 소스 영역(133b), 드레인 영역(135b), 그리고 제2 게이트 전극(154b)을 포함한다. 제2 트랜지스터(T2)의 소스 영역(133b)은 데이터선(171a, 171b, 171c)과 전기적으로 연결되어 데이터 전압(DAT) 또는 기준 전압을 인가받을 수 있다. 제2 트랜지스터(T2)의 드레인 영역(135b)은 구동 게이트 전극(155)을 통해 제1 게이트 전극(154a)과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)에 대응하는 하부 패턴(111b)은 제2 트랜지스터(T2)의 채널 영역(134b)과 제1 기판(110) 사이에서 채널 영역(134b)과 중첩하여 외부광이 채널 영역(134b)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 하부 패턴(111b)은 제1 스캔선(151)과 전기적으로 연결되어 있으므로 제2 게이트 전극(154b)과 같이 제2 트랜지스터(T2)의 듀얼 게이트 전극을 형성할 수 있다.
제3 트랜지스터(T3)는 채널 영역(134c), 소스 영역(133c) 및 드레인 영역(135c), 그리고 제3 게이트 전극(154c)을 포함한다. 제3 트랜지스터(T3)의 드레인 영역(135c)은 가로 초기화 전압선(153)으로부터 초기화 전압(INIT)을 인가받을 수 있다.
제3 트랜지스터(T3)에 대응하는 하부 패턴(111c)은 제3 트랜지스터(T3)의 채널 영역(134c)과 제1 기판(110) 사이에서 채널 영역(134c)과 중첩하여 외부광이 채널 영역(134c)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 하부 패턴(111c)은 제2 스캔선(152)과 전기적으로 연결되어 있으므로 제3 게이트 전극(154c)과 같이 제3 트랜지스터(T3)의 듀얼 게이트 전극을 형성할 수 있다.
제2 절연층(160)과 제3 도전층 위에는 제3 절연층(181)이 위치할 수 있다. 제3 절연층(181)은 커패시터 전극(175) 위에 위치하는 접촉 구멍(83a), 데이터선(171a, 171b, 171c)의 끝 부분(179) 위에 위치하는 접촉 구멍(89a), 그리고 공통 전압선(170) 위에 위치하는 접촉 구멍(81)을 포함할 수 있다.
제3 절연층(181)은 도 1 내지 도 19의 중간막(PVX)과 대응할 수 있다.
제3 절연층(181) 위에는 복수의 접촉 부재(190a, 190b, 190c, 190d, 190e)를 포함하는 제4 도전층이 위치할 수 있다.
제4 도전층은 도 1 내지 도 19의 연결 전극(CE)과 대응할 수 있다.
각 접촉 부재(190a, 190b, 190c)는 각 화소(PX1, PX2, PX3)에 위치하며 접촉 구멍(83a)을 통해 커패시터 전극(175)과 접촉하며 전기적으로 연결되어 있을 수 있다. 접촉 부재(190d)는 접촉 구멍(81)을 통해 공통 전압선(170)과 접촉하며 전기적으로 연결되어 있을 수 있다. 접촉 부재(190e)는 접촉 구멍(89a)을 통해 데이터선(171a, 171b, 171c)의 끝 부분(179)과 접촉하며 전기적으로 연결되어 있을 수 있다.
접촉 부재(190a, 190b, 190c, 190d, 190e)는 각각이 접촉하는 제3 도전층의 커패시터 전극(175), 공통 전압선(170), 그리고 데이터선(171a, 171b, 171c)의 끝 부분(179)과 다른 도전층과의 접착력을 향상시키며 제3 도전층의 산화를 막을 수 있다. 특히, 제3 도전층의 상부층이 구리를 포함하는 경우 구리의 산화를 막을 수 있다. 이를 위해, 제4 도전층은 제3 도전층의 상부층의 부식을 방지할 수 있는 도전성 재료, 예를 들면 제3 도전층의 상부층이 구리를 포함하는 경우 제3 도전층의 상부층을 캐핑하여 구리의 부식을 방지할 수 있는 도전성 재료를 포함할 수 있다. 예를 들어 제4 도전층은, ITO, IZO 등의 금속 산화물 등의 도전성 물질을 포함할 수 있다.
제3 절연층(181)과 제4 도전층 위에는 제4 절연층(182)이 위치할 수 있다. 제4 절연층(182)은, 각 접촉 부재(190a, 190b, 190c) 위에 위치하며 접촉 구멍(83a)과 중첩하는 접촉 구멍(83b), 그리고 접촉 부재(190e) 위에 위치하며 접촉 구멍(89a)과 중첩하는 접촉 구멍(89b)을 포함할 수 있다. 제4 절연층(182) 위의 제5 절연층(350)은 접촉 구멍(89b)에 대응하는 개구부(356)를 포함할 수 있다.
제4 절연층(182)은 도 1 내지 도 19의 유기막(VIA)과 대응할 수 있다.
접촉 부재(190e)는 접촉 구멍(89b)에 의해 밖으로 드러나, 별도의 구동 회로 칩이나 회로막 또는 회로판과 전기적으로 접속될 수 있다.
버퍼층(120), 제1 절연층, 제2 절연층(160), 제3 절연층(181) 및 제4 절연층(182) 중 적어도 하나는 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 특히, 제4 절연층(182)은 무기 절연 물질 및/또는 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있고, 실질적으로 평탄한 윗면을 가질 수 있다.
제4 절연층(182) 위에는 제5 도전층으로서 복수의 화소 전극(191a, 191b, 191c)을 포함하는 화소 전극층이 위치할 수 있다. 각 화소 전극은 제1 화소 전극(191a), 제2 화소 전극(191b) 및 제3 화소 전극(191c)을 포함할 수 있다. 각 화소 전극(191a, 191b, 191c)은 도 21에 도시한 바와 같이 각 화소(PX1, PX2, PX3)에 대응하여 위치할 수 있다. 각 화소는 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함한다.
각 화소 전극(191a, 191b, 191c)은 접촉 구멍(83b)을 통해 각 접촉 부재(190a, 190b, 190c)와 접촉하고 접촉 부재(190a, 190b, 190c)를 통해 커패시터 전극(175)과 전기적으로 연결될 수 있다. 따라서 각 화소 전극(191a, 191b, 191c)은 제1 트랜지스터(T1)의 드레인 영역(135a)과 전기적으로 연결되어 제1 트랜지스터(T1)로부터 전압을 전달받을 수 있다.
화소 전극층은 반투과성 도전 물질 또는 반사성 도전 물질을 포함할 수 있다.
화소 전극층은 도 1 내지 도 19의 제1 전극(PXE)과 대응할 수 있다.
제4 절연층(182) 위에는 제5 절연층(350)이 위치할 수 있다. 제5 절연층(350)은 화소 전극(191a, 191b, 191c) 위에 위치하는 개구부(355)를 가진다. 제5 절연층(350)은 폴리아크릴계 수지, 폴리이미드계 수지 등의 유기 절연 물질을 포함할 수 있다.
제5 절연층(355)은 도 1 내지 도 19의 격벽(PDL)과 대응할 수 있다.
제5 절연층(350)과 화소 전극층 위에는 발광층(370)이 위치한다. 발광층(370)은 제5 절연층(350)의 개구부(355) 안에 위치하는 부분을 포함할 수 있다. 발광층(370)은 유기 발광 물질 또는 무기 발광 물질을 포함할 수 있다. 도시한 바와 달리 제5 절연층(350)의 적어도 일부의 위는 발광층(370)으로 덮이지 않을 수도 있다.
제5 절연층(350)과 발광층(370)은 접촉 부재(190d) 위에 위치하는 접촉 구멍(82)을 포함할 수 있다.
발광층(370)은 도 1 내지 도 19의 발광층(EML)과 대응할 수 있다.
발광층(370) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 복수의 화소(PX1, PX2, PX3)들에 걸쳐 연속적으로 형성되어 있을 수 있다. 공통 전극(270)은 접촉 구멍(82)을 통해 접촉 부재(190d)와 접촉하여 공통 전압선(170)과 전기적으로 연결되어 공통 전압(ELVSS)을 전달받을 수 있다.
공통 전극(270)은 도전성 투명 물질을 포함할 수 있다.
공통 전극(270)은 도 1 내지 도 19의 제2 전극(CME)과 대응할 수 있다.
각 화소(PX1, PX2, PX3)의 화소 전극(191a, 191b, 191c), 발광층(370) 및 공통 전극(270)은 함께 발광 다이오드(ED)를 이루고, 화소 전극(191a, 191b, 191c) 및 공통 전극(270) 중 하나가 캐소드(cathode)가 되고 나머지 하나가 애노드(anode)가 된다. 앞에서는 화소 전극(191a, 191b, 191c) 애노드가 되는 예를 설명하였다.
도 21을 참조하면, 하부 패턴(111a)은 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 평면상 중첩하는 확장부(111aa)를 더 포함할 수 있다. 이에 따라, 하부 패턴(111a)의 평면상 사이즈는 하부 패턴(111b) 또는 하부 패턴(111c)의 평면상 사이즈보다 클 수 있다. 본 실시예에 따르면 하부 패턴(111a)은 커패시터 전극(175)을 통해 애노드인 화소 전극(191a, 191b, 191c)과 전기적으로 연결되어 있는데, 하부 패턴(111a)의 확장부(111aa)가 버퍼층(120) 및 제2 절연층(160)을 사이에 두고 일정한 전압을 전달하는 구동 전압선(172a) 및 구동 전압 패턴(172c, 172d)과 중첩함으로써 애노드의 전압을 유지하는 기능을 강화할 수 있는 커패시터(Ced)를 형성할 수 있다.
확장부(111aa)는 구동 전압선(172a)과 연결되어 있는 액티브 패턴(130a)의 소스 영역(133a)과도 중첩할 수 있다.
한편, 하부 패턴(111a)은 커패시터 전극(175)을 통해 화소 전극(191a, 191b, 191c)과 전기적으로 연결되어 있고 제1 트랜지스터(T1)의 채널 영역(134a)과 중첩함으로써 제1 트랜지스터(T1)의 전압-전류 특성 그래프 중 포화 영역에서 전류 변화율이 작아져 제1 트랜지스터(T1)의 출력 전류가 일정한 영역의 범위가 넓어질 수 있다. 따라서 제1 트랜지스터(T1)의 소스-드레인간 전압(Vds)에 변화가 생겨도 제1 트랜지스터(T1)의 출력 전류가 일정하여 출력 포화(output saturation) 특성을 향상시킬 수 있다. 이에 따라, 제1 트랜지스터(T1)의 출력 전류에 따른 화소간 휘도 편차가 작아져 영상의 품질을 높일 수 있다.
도 21 내지 도 23에서는, 본원의 도 1의 실시예인 제1 보상층(CL1)을 포함하는 구조를 예시적으로 설명하였다. 그러나 본 발명에 개시된 다양한 실시예가 도 21 내지 도 23의 구조에 적용될 수 있음은 자명하다. 즉 도 19 내지 도 21의 구조에 본원의 도 1 내지 도 19에 개시된 다양한 실시예가 적용 가능하다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (22)

  1. 기판;
    상기 기판에 위치하는 제1 보상층;
    상기 제1 보상층에 위치하는 버퍼층;
    상기 버퍼층에 위치하는 반도체층;
    상기 반도체층과 연결된 소스 전극 및 드레인 전극;을 포함하는 데이터 배선;
    상기 드레인 전극과 연결된 발광 소자를 포함하며,
    상기 제1 보상층은 SiNx를 포함하고,
    상기 제1 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60인 표시 장치.
  2. 제1항에서,
    상기 제1 보상층의 스트레스는 -400 MPa 내지 -1600 MPa인 표시 장치.
  3. 제1항에서,
    상기 제1 보상층의 두께는 1000Å 내지 4000Å인 표시 장치.
  4. 제1항에서,
    상기 제1 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  5. 제1항에서,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 데이터 배선은 구리를 포함하는 표시 장치.
  6. 제1항에서,
    상기 데이터 배선의 두께는 10000 Å이상인 표시 장치.
  7. 제1항에서,
    상기 버퍼층과 상기 반도체층 사이에 위치하는 제2 보상층을 더 포함하고,
    상기 제2 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa인 표시 장치.
  8. 제7항에서,
    상기 제2 보상층은 SiNx를 포함하고,
    상기 제2 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이고,
    상기 제2 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  9. 제7항에서,
    상기 반도체층과 상기 데이터 배선 사이에 위치하는 층간 절연막;
    상기 층간 절연막과 상기 데이터 배선 사이에 위치하는 제3 보상층을 더 포함하고,
    상기 제3 보상층은 SiNx를 포함하고,
    상기 제3 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60인 표시 장치.
  10. 제9항에서,
    상기 제3 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa이고,
    상기 제3 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  11. 제9항에서,
    상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막;
    상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고,
    상기 제4 보상층은 SiNx를 포함하고,
    상기 제4 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  12. 제1항에서,
    상기 반도체층과 상기 데이터 배선 사이에 위치하는 층간 절연막;
    상기 층간 절연막과 상기 데이터 배선 사이에 위치하는 제3 보상층을 더 포함하고,
    상기 제3 보상층은 SiNx를 포함하고,
    상기 제3 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa이고,
    상기 제3 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  13. 제12항에서,
    상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막;
    상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고,
    상기 제4 보상층은 SiNx를 포함하고,
    상기 제4 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60인 표시 장치.
  14. 제1항에서,
    상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막;
    상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고,
    상기 제4 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa인 표시 장치.
  15. 기판;
    상기 기판에 위치하는 버퍼층;
    상기 버퍼층에 위치하는 제2 보상층;
    상기 제2 보상층에 위치하는 반도체층;
    상기 반도체층과 연결된 소스 전극 및 드레인 전극;을 포함하는 데이터 배선;
    상기 드레인 전극과 연결된 발광 소자를 포함하며,
    상기 제2 보상층은 SiNx를 포함하고,
    상기 제2 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa이고,
    상기 제2 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  16. 제15항에서,
    상기 제2 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이고,
    상기 제2 보상층의 두께는 1000Å 내지 3000Å인 표시 장치.
  17. 제15항에서,
    상기 반도체층과 상기 데이터 배선 사이에 위치하는 층간 절연막;
    상기 층간 절연막과 상기 데이터 배선 사이에 위치하는 제3 보상층을 더 포함하고,
    상기 제3 보상층은 SiNx를 포함하고,
    상기 제2 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이고,
    상기 제3 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  18. 제17항에서,
    상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막;
    상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고,
    상기 제4 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60인 표시 장치.
  19. 제15항에서,
    상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막;
    상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고,
    상기 제4 보상층은 SiNx를 포함하고,
    상기 제4 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa이고,
    상기 제4 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  20. 기판;
    상기 기판에 위치하는 버퍼층;
    상기 버퍼층에 위치하는 반도체층;
    상기 반도체층에 위치하는 층간 절연막;
    상기 층간 절연막에 위치하는 제3 보상층;
    상기 제3 보상층에 위치하며 상기 반도체층과 연결된 소스 전극 및 드레인 전극;을 포함하는 데이터 배선;
    상기 드레인 전극과 연결된 발광 소자를 포함하며,
    상기 제3 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60이고,
    상기 제3 보상층의 스트레스는 -400 MPa 내지 -1600 Mpa인 표시 장치.
  21. 제20항에서,
    상기 제3 보상층은 SiNx를 포함하고,
    상기 제3 보상층의 수소 함량은 15 at% 이하인 표시 장치.
  22. 제20항에서,
    상기 데이터 배선과 상기 발광 소자 사이에 위치하는 유기막;
    상기 유기막과 상기 데이터 배선 사이에 위치하는 제4 보상층을 더 포함하고,
    상기 제4 보상층은 SiNx를 포함하고,
    상기 제4 보상층의 N-H 결합과 Si-H 결합의 비율은 10 내지 60인 표시 장치.
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