KR20230174803A - 표시 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000002093 peripheral effect Effects 0.000 claims abstract description 27
- 239000003990 capacitor Substances 0.000 claims description 36
- 239000003086 colorant Substances 0.000 claims description 10
- 230000007423 decrease Effects 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 297
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 15
- 239000010936 titanium Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000009977 dual effect Effects 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 9
- 239000002356 single layer Substances 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 239000011651 chromium Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 239000010931 gold Substances 0.000 description 8
- 239000011777 magnesium Substances 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 6
- 239000011575 calcium Substances 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 6
- 239000011733 molybdenum Substances 0.000 description 6
- 229910020286 SiOxNy Inorganic materials 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 4
- 229910052779 Neodymium Inorganic materials 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052741 iridium Inorganic materials 0.000 description 4
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 4
- 229910052749 magnesium Inorganic materials 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 3
- 229910052791 calcium Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000002096 quantum dot Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- -1 for example Inorganic materials 0.000 description 2
- UQEAIHBTYFGYIE-UHFFFAOYSA-N hexamethyldisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)C UQEAIHBTYFGYIE-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 229920000058 polyacrylate Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004793 Polystyrene Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 239000011258 core-shell material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 150000002843 nonmetals Chemical class 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/30—Devices specially adapted for multicolour light emission
- H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
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- Engineering & Computer Science (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
한 실시예에 따른 표시 장치는 복수의 화소 및 복수의 신호선을 포함하는 표시 영역, 그리고 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층과 상기 기판 사이에 위치하는 제1 도전층, 상기 제1 도전층과 상기 반도체층 사이에 위치하는 제2 도전층, 상기 반도체층 위에 위치하는 게이트 도전층, 그리고 상기 게이트 도전층 위에 위치하는 제3 도전층을 포함하고, 상기 주변 영역은 상기 복수의 신호선과 연결된 복수의 팬아웃 배선이 위치하는 팬아웃부를 포함하고, 상기 복수의 팬아웃 배선은 상기 제1 도전층, 상기 제2 도전층, 그리고 상기 게이트 도전층 중 서로 다른 도전층에 교대로 위치하는 제1 팬아웃 배선, 제2 팬아웃 배선, 그리고 제3 팬아웃 배선을 포함한다.
Description
본 개시는 표시 장치에 관한 것이다.
표시 장치는 영상을 표시할 수 있는 표시 영역, 그리고 표시 영역에 인접한 주변 영역을 포함할 수 있다. 표시 영역에는 영상을 표시하는 단위인 복수의 화소, 그리고 화소와 전기적으로 연결된 스캔선, 데이터선 등의 신호선이 위치한다.
각 화소는 적어도 하나의 발광 다이오드를 포함할 수 있다. 발광 다이오드가 포함하는 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
각 화소에는 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 하나 이상의 커패시터가 형성되어 있다. 트랜지스터는 산화물 반도체, 다결정 실리콘, 비정질 실리콘 등의 반도체 물질을 포함하는 반도체층을 포함한다. 반도체층은 채널 영역 및 불순물이 도핑된 도전 영역을 포함할 수 있다.
주변 영역에는 표시 영역의 신호선과 연결된 배선 영역이 위치한다.
실시예들은 표시 장치의 주변 영역에 위치하는 배선 영역에 의한 데드 스페이스를 줄이기 위한 것이며, 또한 데이터선의 충전율을 개선하기 위한 것이다.
한 실시예에 따른 표시 장치는 복수의 화소 및 복수의 신호선을 포함하는 표시 영역, 그리고 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층과 상기 기판 사이에 위치하는 제1 도전층, 상기 제1 도전층과 상기 반도체층 사이에 위치하는 제2 도전층, 상기 반도체층 위에 위치하는 게이트 도전층, 그리고 상기 게이트 도전층 위에 위치하는 제3 도전층을 포함하고, 상기 주변 영역은 상기 복수의 신호선과 연결된 복수의 팬아웃 배선이 위치하는 팬아웃부를 포함하고, 상기 복수의 팬아웃 배선은 상기 제1 도전층, 상기 제2 도전층, 그리고 상기 게이트 도전층 중 서로 다른 도전층에 교대로 위치하는 제1 팬아웃 배선, 제2 팬아웃 배선, 그리고 제3 팬아웃 배선을 포함한다.
상기 제1 팬아웃 배선이 전달하는 신호의 제1 전압 범위, 상기 제2 팬아웃 배선이 전달하는 신호의 제2 전압 범위, 그리고 상기 제3 팬아웃 배선이 전달하는 신호의 제3 전압 범위는 서로 다를 수 있다.
상기 제1 도전층, 상기 제2 도전층, 그리고 상기 게이트 도전층은 서로 다른 시트 저항 또는 비저항을 가질 수 있다.
상기 제1 전압 범위, 상기 제2 전압 범위, 그리고 상기 제3 전압 범위의 순서로 전압 범위가 커질수록, 상기 제1 팬아웃 배선, 상기 제2 팬아웃 배선, 그리고 상기 제3 팬아웃 배선의 시트 저항 또는 비저항은 작아질 수 있다.
상기 제1 도전층, 상기 게이트 도전층, 그리고 상기 제2 도전층의 순서로 시트 저항 또는 비저항이 작아질 수 있다.
상기 제1 팬아웃 배선이 연결된 제1 신호선과 연결된 제1 화소가 표시하는 색, 상기 제2 팬아웃 배선이 연결된 제2 신호선과 연결된 제2 화소가 표시하는 색, 그리고 상기 제3 팬아웃 배선이 연결된 제3 신호선과 연결된 제3 화소가 표시하는 색은 서로 다를 수 있다.
상기 제1 화소는 녹색을 표시하고, 상기 제2 화소는 적색을 표시하고, 상기 제3 화소는 청색을 표시할 수 있다.
상기 제3 도전층은, 상기 팬아웃부에 위치하며 상기 표시 영역으로 구동 전압을 전달하는 전압선을 포함할 수 있다.
상기 기판과 상기 제3 도전층 사이에는 상기 제1 도전층, 상기 제2 도전층, 그리고 상기 게이트 도전층 외의 도전층은 위치하지 않을 수 있다.
상기 제3 도전층 위에 위치하는 발광 다이오드를 더 포함할 수 있다.
상기 제1 도전층 및 상기 제2 도전층 중 적어도 일부는 상기 반도체층과 평면상 중첩하고, 상기 제1 도전층과 상기 제2 도전층은 서로 적어도 일부 중첩할 수 있다.
상기 제1 도전층은 서로 연결되어 있는 제1 부분 및 제2 부분을 포함하고, 상기 제2 도전층은, 상기 제1 부분과 중첩하여 제1 커패시터를 형성하는 제1 도전 패턴, 그리고 상기 제2 부분과 중첩하여 제2 커패시터를 형성하는 제2 도전 패턴을 포함할 수 있다.
상기 게이트 도전층은 상기 반도체층과 중첩하는 게이트 전극을 포함하고, 상기 게이트 전극은 상기 제1 도전층과 전기적으로 연결될 수 있다.
한 실시예에 따른 표시 장치는 복수의 화소 및 복수의 신호선을 포함하는 표시 영역, 그리고 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 기판, 상기 기판 위에 위치하는 서로 다른 제1 도전층, 제2 도전층, 그리고 제3 도전층을 포함하고, 상기 복수의 화소는 서로 다른 색을 나타내는 제1 화소열, 제2 화소열, 그리고 제3 화소열을 포함하고, 상기 복수의 신호선은 상기 제1 화소열과 연결된 제1 신호선, 상기 제2 화소열과 연결된 제2 신호선, 그리고 상기 제3 화소열과 연결된 제3 신호선을 포함하고, 상기 주변 영역은, 상기 제1 신호선과 연결된 제1 팬아웃 배선, 상기 제2 신호선과 연결된 제2 팬아웃 배선, 그리고 상기 제3 신호선과 연결된 제3 팬아웃 배선이 위치하는 팬아웃부를 포함하고, 상기 제1 팬아웃 배선, 상기 제2 팬아웃 배선, 그리고 상기 제3 팬아웃 배선은 상기 제1 도전층, 상기 제2 도전층, 그리고 제3 도전층 중 서로 다른 도전층에 교대로 위치한다.
상기 제1 팬아웃 배선이 전달하는 신호의 제1 전압 범위, 상기 제2 팬아웃 배선이 전달하는 신호의 제2 전압 범위, 그리고 상기 제3 팬아웃 배선이 전달하는 신호의 제3 전압 범위는 서로 다를 수 있다.
상기 제1 도전층, 상기 제2 도전층, 그리고 상기 제3 도전층은 서로 다른 시트 저항 또는 비저항을 가질 수 있다.
상기 제1 전압 범위, 상기 제2 전압 범위, 그리고 상기 제3 전압 범위의 순서로 전압 범위가 커질 때, 상기 제1 팬아웃 배선, 상기 제2 팬아웃 배선, 그리고 상기 제3 팬아웃 배선의 시트 저항 또는 비저항은 작아질 수 있다.
상기 제1 화소열은 녹색을 표시하고, 상기 제2 화소열은 적색을 표시하고, 상기 제3 화소열은 청색을 표시할 수 있다.
한 실시예에 따른 표시 장치는 복수의 화소 및 복수의 신호선을 포함하는 표시 영역, 그리고 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 기판, 상기 기판 위에 위치하며 서로 다른 시트 저항 또는 비저항을 가지는 제1 도전층, 제2 도전층, 그리고 제3 도전층을 포함하고, 상기 주변 영역은, 상기 복수의 신호선과 연결되어 있으며 서로 다른 전압 범위의 신호를 전달하는 복수의 팬아웃 배선이 위치하는 팬아웃부를 포함하고, 상기 복수의 팬아웃 배선은 상기 복수의 팬아웃 배선이 전달하는 상기 신호의 전압 범위의 크기에 따라 상기 제1 도전층, 상기 제2 도전층, 그리고 제3 도전층 중 서로 다른 도전층에 교대로 위치한다.
상기 팬아웃 배선이 전달하는 상기 신호의 전압 범위가 커질수록 상기 팬아웃 배선의 시트 저항 또는 비저항은 작아질 수 있다.
실시예들에 따르면, 표시 장치의 주변 영역에 위치하는 배선 영역에 의한 데드 스페이스를 줄일 수 있고, 데이터선의 충전율을 개선할 수 있다.
도 1은 한 실시예에 따른 표시 장치의 평면도이고,
도 2는 한 실시예에 따른 표시 장치의 한 화소의 회로도이고,
도 3은 한 실시예에 따른 표시 장치의 표시 영역에 대한 단면도이고,
도 4는 한 실시예에 따른 표시 장치의 주변 영역에 대한 단면도로서 도 1의 A1-A2 선을 따라 잘라 도시한 단면도이고,
도 5는 한 실시예에 따른 표시 장치의 복수의 화소에 입력된 데이터 전압의 범위를 나타낸다.
도 2는 한 실시예에 따른 표시 장치의 한 화소의 회로도이고,
도 3은 한 실시예에 따른 표시 장치의 표시 영역에 대한 단면도이고,
도 4는 한 실시예에 따른 표시 장치의 주변 영역에 대한 단면도로서 도 1의 A1-A2 선을 따라 잘라 도시한 단면도이고,
도 5는 한 실시예에 따른 표시 장치의 복수의 화소에 입력된 데이터 전압의 범위를 나타낸다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1을 참조하여 한 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 한 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 한 실시예에 따른 표시 장치(1000)는 기판(110)을 포함하고, 표시 장치(1000) 및 기판(110)은 표시 영역(DA) 및 표시 영역(DA)의 주위에 위치하는 주변 영역(PA)을 포함한다. 표시 영역(DA) 및 주변 영역(PA)은 하나의 기판(110)에 위치할 수 있다.
표시 영역(DA)은 영상을 표시할 수 있는 영역으로 복수의 화소(PX) 및 복수의 신호선을 포함한다.
복수의 화소(PX)는 행렬 형태와 같이 규칙을 가지고 배열되어 있을 수 있다. 복수의 화소(PX)는 서로 다른 색을 표시할 수 있는 서로 다른 화소(P1, P2, P3)를 포함한다. 예를 들어 제1 화소(P1)는 적색을 나타내고, 제2 화소(P2)는 녹색을 나타내고, 제3 화소(P3)는 청색을 나타낼 수 있으나, 각 화소(P1, P2, P3)가 나타내는 색이 이에 한정되는 것은 아니다. 복수의 화소(PX)는 복수의 화소열에 배치될 수 있다. 복수의 화소열은 제1 화소(P1)가 배열된 제1 화소열, 제2 화소(P2)가 배열된 제2 화소열, 그리고 제3 화소(P3)가 배열된 제3 화소열을 포함할 수 있다. 제1 화소(P1)가 배열된 제1 화소열, 제2 화소(P2)가 배열된 제2 화소열, 그리고 제3 화소(P3)가 배열된 제3 화소열은 X 방향을 따라 교대로 배열되어 있을 수 있다.
본 실시예에서는 서로 다른 색을 나타내는 세 화소(P1, P2, P3)를 예로 들어 설명하였으나 서로 다른 색을 나타내는 화소의 개수가 이에 한정되는 것은 아니다.
한 화소(PX)는 신호선에 연결되어 있는 복수의 트랜지스터, 적어도 하나의 커패시터, 그리고 발광 다이오드를 포함하는 화소 회로를 포함할 수 있다. 신호선, 트랜지스터, 커패시터, 발광 다이오드 등의 화소 회로는 기판(110) 위에 위치할 수 있다.
표시 영역(DA)에 위치하는 복수의 신호선은 각 화소(PX)에 데이터 신호를 전달하는 복수의 데이터선(171)을 포함할 수 있다. 복수의 데이터선(171)은 제1 화소(P1)가 배열된 화소열을 따라 연장된 제1 데이터선(171a), 제2 화소(P2)가 배열된 화소열을 따라 연장된 제2 데이터선(171b), 제3 화소(P3)가 배열된 화소열을 따라 연장된 제3 데이터선(171c)을 포함할 수 있다. 각 데이터선(171a, 171b, 171c)은 X 방향과 다른 Y 방향을 따라 연장될 수 있다.
주변 영역(PA)은 제1 전압선(310), 제2 전압선(320), 패드부(PAD), 그리고 팬아웃부(FOP)를 포함할 수 있다.
제1 전압선(310)은 예를 들어 구동 전압을 전달하는 구동 전압 배선일 수 있다. 제1 전압선(310)은 표시 영역(DA)의 화소(PX)에 연결되어 구동 전압을 전달할 수 있다. 제1 전압선(310)은 도 1에서 표시 영역(DA)의 일측에 인접한 주변 영역(PA)에 위치할 수 있고, X 방향으로 연장될 수 있다.
제2 전압선(320)은 예를 들어 공통 전압을 전달하는 공통 전압 배선일 수 있다. 제2 전압선(320)은 표시 영역(DA)의 화소(PX)의 발광 다이오드에 공통 전압을 전달할 수 있다. 제2 전압선(320)은 도 1에서 표시 영역(DA)의 일측에 인접한 주변 영역(PA)에 위치할 수 있다. 제2 전압선(320)은 표시 영역(DA)을 주위를 따라 연장될 수 있다. 예를 들어 제2 전압선(320)은 표시 영역(DA)의 주위를 따라 연장되어 표시 영역(DA)의 적어도 일부의 주위를 둘러싸는 루프 형태를 이룰 수 있다. 제2 전압선(320)은 제1 전압선(310)과 Y 방향으로 이웃하며 X 방향으로 연장된 부분을 포함할 수 있다. 도 1을 참조하면, 제1 전압선(310)은 제2 전압선(320) 중 제1 전압선(310)과 Y 방향으로 이웃하며 X 방향으로 연장된 부분과 표시 영역(DA) 사이에 위치할 수 있으나 이에 한정되는 것은 아니다.
패드부(PAD)는 기판(110)의 일측에 위치될 수 있다. 패드부(PAD) 위에는 적어도 하나의 구동부(500) 또는 구동부(500)가 장착되어 있는 회로 보드가 위치하여 패드부(PAD)의 복수의 패드와 전기적으로 연결될 수 있다. 도 1은 한 실시예로서 두 개의 구동부(500)가 패드부(PAD)에 연결된 표시 장치(1000)를 도시한다.
복수의 패드는 복수의 데이터선(171)과 연결된 패드(375), 제1 전압선(310)과 연결된 패드(315), 그리고 제2 전압선(320)과 연결된 패드(325)를 포함할 수 있다. 복수의 패드는 X 방향으로 배열되어 있을 수 있으나 이에 한정되는 것은 아니다. 실시예에 따라, 복수의 패드는 복수의 행에 배치되어 있을 수도 있고 X 방향을 따라 지그재그로 배치될 수도 있다.
한 실시예에 따른 표시 장치는 신호 제어부(600) 및 처리부(700)를 더 포함할 수 있다. 신호 제어부(600)는 처리부(700)로부터 공급되는 신호 및 데이터를 제어하여 구동부(500)에 전달할 수 있다.
구동부(500)는 제어 신호, 구동 전압, 공통 전압, 데이터 전압 등을 생성하여 주변 영역(PA)에 위치하는 제어 신호선, 제1 전압선(310), 제2 전압선(320), 그리고 데이터선(171)에 전달할 수 있다.
구동부(500), 신호 제어부(600) 및 처리부(700)는 도 1에 도시한 바와 같이 별개의 IC로 형성되어 있을 수도 있고, 이들 중 적어도 일부는 하나의 IC 형태로 통합되어 있을 수도 있다.
팬아웃부(FOP)는 복수의 팬아웃 배선(371, 372, 373)을 포함한다. 팬아웃 배선(371, 372, 373)은 패드부(PAD)의 패드(375)를 통해 전달받은 데이터 신호를 표시 영역(DA)의 데이터선(171)에 전달할 수 있다. 복수의 팬아웃 배선(371, 372, 373)은 X 방향 및 Y 방향과 다른 방향으로 연장될 수 있다. 복수의 팬아웃 배선(371, 372, 373)은 X 방향의 위치에 따라 서로 다른 방향으로 연장될 수 있으나 이에 한정되는 것은 아니다. 팬아웃 배선(371, 372, 373)은 X 방향을 따라 교대로 배열되어 있는 제1 팬아웃 배선(371), 제2 팬아웃 배선(372). 그리고 제3 팬아웃 배선(373)을 포함할 수 있다.
팬아웃 배선(371, 372, 373)은 서로 다른 색을 나타내는 화소(P1, P2, P3)의 열에 연결된 데이터선(171a, 171b, 171c)에 각각 연결되어 있을 수 있다. 예를 들어 제1 팬아웃 배선(371)은 제1 데이터선(171a)에 연결되고 제2 팬아웃 배선(372)은 제2 데이터선(171b)에 연결되고 제3 팬아웃 배선(373)은 제3 데이터선(171c)에 연결될 수 있다. 서로 다른 색의 화소(P1, P2, P3)의 개수에 따라 반복되는 팬아웃 배선(371, 372, 373) 구성 및 개수는 달라질 수 있다.
팬아웃부(FOP)의 팬아웃 배선(371, 372, 373)의 아래쪽 끝단은 각 패드(375)에 연결되거나 패드(375)를 형성할 수 있다. 팬아웃부(FOP)는 패드부(PAD)와 표시 영역(DA) 사이에 위치할 수 있다.
팬아웃부(FOP)의 복수의 팬아웃 배선(371, 372, 373)은 기판(110) 상에 다른 도전층에 배치될 수 있다. 이에 대해서는 이후에 자세히 설명한다.
도 1과 함께 도 2를 참조하여 한 실시예에 따른 화소(PX)의 구조의 예에 대하여 설명한다.
도 2는 한 실시예에 따른 표시 장치의 한 화소의 회로도이다.
한 화소(PX)의 화소 회로는 여러 신호선(171, 172, 173, 174, 175)에 연결된 복수의 트랜지스터(T1, T2, T3, T4, T5), 제1 커패시터(Cst), 제2 커패시터(Chold), 그리고 발광 다이오드(LD)를 포함할 수 있다. 복수의 트랜지스터(T1, T2, T3, T4, T5)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 그리고 제5 트랜지스터(T5)를 포함할 수 있다. 각 트랜지스터(T1, T2, T3, T4, T5) 중 적어도 일부는 듀얼 게이트 구조를 가질 수 있다. 도 2는 모든 트랜지스터(T1, T2, T3, T4, T5)가 듀얼 게이트 구조를 가지는 예를 도시하나 이에 한정되는 것은 아니다.
여러 신호선(171, 172, 173, 174, 175)은 데이터 신호(DATA)를 전달하는 데이터선(171), 구동 전압(ELVDD)을 전달하는 구동 전압선(172), 발광 다이오드(LD)의 캐소드에 공통 전압(ELVSS)을 전달하는 공통 전압선(173), 기준 전압(VREF)을 전달하는 기준 전압선(174), 그리고 초기화 전압(VINT)을 전달하는 초기화 전압선(175)을 포함할 수 있다. 데이터선(171)을 통해 전달되는 데이터 신호에 따라 발광 다이오드(LD)가 발광하는 휘도가 변할 수 있다.
제1 트랜지스터(T1)는 데이터 신호(DATA)에 대응하는 구동 전류를 발광 다이오드(LD)에 공급하는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 산화물 반도체를 포함할 수 있다. 제1 트랜지스터(T1)의 제1 단자는 제5 트랜지스터(T5)를 경유해 구동 전압선(172)과 연결될 수 있다. 제1 트랜지스터(T1)의 제2 단자는 발광 다이오드(LD)의 애노드와 연결되어 있다. 본 명세서의 기재에서 트랜지스터의 제1 단자 및 제2 단자라 하면 소스 영역(또는 소스 전극) 또는 드레인 영역(또는 드레인 전극)을 의미하며 반도체층의 도전 영역 또는 도전 영역에 연결된 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 듀얼 게이트 단자를 포함할 수 있다. 제1 트랜지스터(T1)의 제1 게이트 단자는 제1 커패시터(Cst)의 일단, 그리고 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 연결될 수 있다. 제1 트랜지스터(T1)의 제2 게이트 단자는 제1 트랜지스터(T1)의 제2 단자, 발광 다이오드(LD)의 애노드, 제1 커패시터(Cst)의 타단, 그리고 제2 커패시터(Chold)의 일단에 연결될 수 있다.
제1 트랜지스터(T1)는 제1 커패시터(Cst)에 저장된 전압에 따라 제1 트랜지스터(T1)의 제1 게이트 단자의 전압이 변하고 그에 따라 제1 트랜지스터(T1)가 출력하여 발광 다이오드(LD)로 흐르는 구동 전류를 제어할 수 있다.
제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 응답하여 데이터 신호(DATA)를 제1 트랜지스터(T1)에 전달하는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 산화물 반도체를 포함할 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터선(171)과 연결되어 있고, 제2 단자는 제1 트랜지스터(T1)의 제1 게이트 단자, 제1 커패시터(Cst)의 일단, 그리고 제3 트랜지스터(T3)에 연결될 수 있다. 제2 트랜지스터(T2)는 듀얼 게이트 단자를 포함할 수 있다. 제2 트랜지스터(T2)의 제1 게이트 단자 및 제2 게이트 단자는 서로 연결되어 제1 스캔 신호(GW)를 인가받을 수 있다. 제1 스캔 신호(GW)에 따라 제2 트랜지스터(T2)가 턴온되면, 데이터선(171)을 통해 전달되는 데이터 신호(DATA)가 제1 트랜지스터(T1)의 제1 게이트 단자 및 제1 커패시터(Cst)의 일단으로 전달될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 신호(GR)에 응답하여 기준 전압(VREF)을 제1 트랜지스터(T1)에 제공하는 기준 전압 트랜지스터일 수 있다. 제3 트랜지스터(T3)는 산화물 반도체를 포함할 수 있다. 제3 트랜지스터(T3)의 제1 단자는 기준 전압(VREF)을 전달하는 기준 전압선(174)에 연결되고, 제2 단자는 제1 트랜지스터(T1)의 제1 게이트 단자 및 제1 커패시터(Cst)의 일단에 연결될 수 있다. 제3 트랜지스터(T3)는 듀얼 게이트 단자를 포함할 수 있다. 제3 트랜지스터(T3)의 제1 게이트 단자 및 제2 게이트 단자는 서로 연결되어 제2 스캔 신호(GR)를 인가받을 수 있다. 제2 스캔 신호(GR)에 따라 제3 트랜지스터(T3)가 턴온되면, 기준 전압(VREF)이 제1 트랜지스터(T1)의 제1 게이트 단자 및 제1 커패시터(Cst)의 일단으로 전달될 수 있다.
제4 트랜지스터(T4)는 제3 스캔 신호(GI)에 응답하여 초기화 전압(VINT)을 발광 다이오드(LD)의 애노드에 제공하는 초기화 트랜지스터일 수 있다. 제4 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다. 제4 트랜지스터(T4)의 제1 단자는 초기화 전압(VINT)을 전달하는 초기화 전압선(175)에 연결되고, 제2 단자는 제1 커패시터(Cst)의 타단 및 발광 다이오드(LD)의 애노드에 연결될 수 있다. 제4 트랜지스터(T4)는 듀얼 게이트 단자를 포함할 수 있다. 제4 트랜지스터(T4)의 제1 게이트 단자 및 제2 게이트 단자는 서로 연결되어 제3 스캔 신호(GI)를 인가받을 수 있다. 제3 스캔 신호(GI)에 따라 제4 트랜지스터(T4)가 턴온되면, 초기화 전압(VINT)이 제1 커패시터(Cst)의 타단 및 발광 다이오드(LD)의 애노드에 전달되어 초기화될 수 있다.
제5 트랜지스터(T5)는 발광 제어 신호(EM)에 응답하여 구동 전압(ELVDD)을 발광 다이오드(LD)에 제공하는 발광 제어 트랜지스터일 수 있다. 제5 트랜지스터(T5)는 산화물 반도체를 포함할 수 있다. 제5 트랜지스터(T5)의 제1 단자는 구동 전압(ELVDD)을 전달하는 구동 전압선(172)에 연결되고, 제2 단자는 제1 트랜지스터(T1)의 제1 트랜지스터(T1)와 연결될 수 있다. 제5 트랜지스터(T5)는 듀얼 게이트 단자를 포함할 수 있다. 제5 트랜지스터(T5)의 제1 게이트 단자 및 제2 게이트 단자는 서로 연결되어 발광 제어 신호(EM)를 인가받을 수 있다. 발광 제어 신호(EM)에 따라 제5 트랜지스터(T5)가 턴온되면, 구동 전압(ELVDD)이 제1 트랜지스터의 제1 단자에 전달될 수 있다.
제1 커패시터(Cst)는 데이터 신호(DATA) 및 제1 트랜지스터(T1)의 문턱 전압에 대응되는 전압을 저장할 수 있다. 제2 커패시터(Chold)의 일단은 제1 트랜지스터(T1)의 제2 게이트 단자 및 발광 다이오드(LD)의 애노드에 연결되고, 타단은 구동 전압선(172)에 연결될 수 있다. 제1 커패시터(Cst)는 제1 트랜지스터(T1)의 제2 게이트 단자 및 발광 다이오드(LD)의 애노드의 전압을 유지할 수 있다.
발광 다이오드(LD)는 애노드와 캐소드 사이에 위치하는 발광층을 포함할 수 있다.
도 2는 한 화소(PX)가 5개의 트랜지스터 및 2개의 커패시터를 포함하는 경우를 예로 들어 설명하였으나 실시예가 이에 한정되지 않는다. 예를 들어 한 화소(PX)는 6개 이상의 트랜지스터 및 1개 또는 3개 이상의 커패시터를 포함할 수도 있다.
앞에서 설명한 도 1 및 도 2와 함께 도 3을 참조하여 한 실시예에 따른 표시 장치의 표시 영역의 단면 구조에 대하여 설명한다.
도 3은 한 실시예에 따른 표시 장치의 표시 영역에 대한 단면도이다.
기판(110) 위에 배리어층(112)이 위치할 수 있다. 기판(110)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 배리어층(112)은 절연층으로서 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 기판(110) 및 배리어층(112)은 각각 단일층 또는 다층으로 형성될 수 있다.
배리어층(112) 위에는 제1 도전층(120)이 위치한다. 제1 도전층(120)은 금속을 포함할 수 있으며, 예를 들어 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 제1 도전층(120)은 단일층 또는 다층으로 이루어질 수 있다. 일례로 제1 도전층(120)은 몰리브덴(Mo)을 포함하는 단일층일 수 있다. 예를 들어 제1 도전층(120)의 두께는 대략 2000 옹스트롬일 수 있으나 이에 한정되지 않는다.
제1 도전층(120)은 배리어층(112) 위에 바로 위치하여 배리어층(112)의 윗면과 접촉할 수 있다.
제1 도전층(120)은 차광 특성 또는 반투과성을 가질 수 있다. 제1 도전층(120)은 제1 부분(120a) 및 제2 부분(120b)을 포함할 수 있고, 제1 부분(120a) 및 제2 부분(120b)은 서로 연결되어 일체로 형성될 수 있으나 이에 한정되는 것은 아니다.
제1 도전층(120) 위에는 제1 절연층(114)이 위치할 수 있다. 제1 절연층(114)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
제1 절연층(114) 위에는 제2 도전층(130)이 위치한다. 제2 도전층(130)은 금속을 포함할 수 있으며, 예를 들어 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 제2 도전층(130)은 단일층 또는 다층으로 이루어질 수 있다. 제2 도전층(130)은 제1 도전층(120)이 포함하는 물질과 다른 물질을 포함할 수 있다. 일례로 제2 도전층(130)은 티타늄(Ti)을 포함하는 제1층과 알루미늄(Al)을 포함하는 제2층을 포함하는 다층일 수 있다. 예를 들어 제1층의 Z 방향의 두께는 300 옹스트롬이고, 제2층의 Z 방향의 두께는 3500 옹스트롬일 수 있으나 이에 한정되지 않는다. 제2 도전층(130)은 차광 특성 또는 반투과성을 가질 수 있다.
제2 도전층(130)은 제1 도전층(120)과 다른 시트 저항 또는 비저항을 가질 수 있다. 일례로 제2 도전층(130)의 시트 저항 또는 비저항은 제1 도전층(120)의 시트 저항 또는 비저항보다 작을 수 있다.
제2 도전층(130)은 제1 절연층(114) 위에 바로 위치하여 제1 절연층(114)의 윗면과 접촉할 수 있다.
제2 도전층(130)은 제1 도전층(120)과 동일한 물질을 포함할 수도 있고 서로 다른 물질을 포함할 수도 있다.
제1 도전층(120)과 제2 도전층(130)은 적어도 일부가 서로 중첩할 수 있다. 제1 도전층(120)과 제2 도전층(130) 중 적어도 하나는 기판(110) 쪽에서 입사되거나 위로부터 입사되어 아래에서 반사되어 돌아오는 빛을 차단하여 후술할 적어도 하나의 박막 트랜지스터의 반도체층에 빛이 도달하여 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
제2 도전층(130)은 서로 이격되어 절연되어 있는 제1 도전 패턴(131), 제2 도전 패턴(132), 그리고 제3 도전 패턴(133)을 포함할 수 있다. 제1 도전 패턴(131)은 제2 트랜지스터(T2)의 반도체층(140)과 중첩할 수 있다. 제2 도전 패턴(132)은 제1 트랜지스터(T1)의 반도체층(140)과 중첩할 수 있다.
제3 도전 패턴(133)은 하부의 제1 도전층(120)의 제2 부분(120b)과 중첩하여 제2 커패시터(Chold)를 형성할 수 있다. 이때 제1 도전층(120)의 제2 부분(120b)은 제2 커패시터(Chold)의 일단을 이루고, 제3 도전 패턴(133)은 제2 커패시터(Chold)의 타단을 이룰 수 있다.
제2 도전 패턴(132)은 하부의 제1 도전층(120)의 제1 부분(120a)과 중첩하여 제1 커패시터(Cst)를 형성할 수 있다. 이때 제1 도전층(120)의 제1 부분(120a)은 제1 커패시터(Cst)의 일단을 이루고 제2 도전 패턴(132)은 제1 커패시터(Cst)의 타단을 이룰 수 있다.
제2 도전층(130) 위에는 버퍼층(116)이 위치할 수 있다. 버퍼층(116)은 절연층으로서 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
버퍼층(116) 위에는 반도체층(140)이 위치할 수 있다. 반도체층(140)은 다결정 규소, 비정질 규소, 산화물 반도체 등의 다양한 반도체 물질을 포함할 수 있으나, 본 실시예에서는 산화물 반도체를 포함하는 경우를 예로 들어 설명한다. 반도체층(140)은 앞에서 설명한 트랜지스터의 채널 영역, 그리고 채널 영역의 양쪽에 위치하며 불순물이 도핑된 도전 영역(소스 영역 또는 드레인 영역)을 포함한다. 도 3을 참조하면, 반도체층(140)은 제1 트랜지스터(T1)의 채널 영역(142a) 및 채널 영역(142a) 양쪽의 도전 영역(141a, 143a), 그리고 제2 트랜지스터(T2)의 채널 영역(142b) 및 채널 영역(142b) 양쪽의 도전 영역(141b, 143b)을 포함할 수 있다. 제1 트랜지스터(T1)의 도전 영역(141a)은 앞에서 설명한 제1 단자를 이루고 도전 영역(143a)은 제2 단자를 이룰 수 있다. 제2 트랜지스터(T2)의 도전 영역(141b)은 앞에서 설명한 제1 단자를 이루고 도전 영역(143b)은 제2 단자를 이룰 수 있다. 제2
반도체층(140) 위에는 게이트 절연층(151, 152)이 위치할 수 있다. 게이트 절연층(151, 152)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 게이트 절연층(151, 152)은 다층 또는 단일층으로 형성될 수 있다. 게이트 절연층(151, 152)은 도 3에 도시한 바와 같이 각 트랜지스터(T1, T2)의 반도체층(140)의 채널 영역(142a, 142b) 위에 각 위치할 수 있다. 각 채널 영역(142a, 142b)에 대응하여 위치하는 각 게이트 절연층(151, 152)은 해당 채널 영역(142a, 142b)의 양 옆에 위치하는 도전 영역(141a, 143a)(141b, 143b)의 대부분과는 중첩하지 않을 수 있다. 이 경우 각 게이트 절연층(151, 152)은 게이트 절연 패턴이라 할 수 있다. 그러나 실시예는 이에 한정되지 않고 게이트 절연층(151, 152)은 버퍼층(116) 등의 절연층과 같이 기판(110)의 전면 위에 형성되어 있을 수도 있다.
게이트 절연층(151, 152) 위에는 각 트랜지스터(T1, T2)의 게이트 전극(161, 162)을 포함하는 게이트 도전층이 위치할 수 있다. 게이트 도전층은 단층 또는 다층 구조를 가질 수 있다. 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 게이트 도전층은 제1 도전층(120) 및 제2 도전층(130)이 포함하는 물질과 다른 물질을 포함할 수 있다. 예를 들어 게이트 도전층은 몰리브덴(Mo)을 포함하는 제1층과 티타늄(Ti)을 포함하는 제2층을 포함하는 다층일 수 있다. 예를 들어 제1층의 Z 방향의 두께는 2500 옹스트롬이고, 제2층의 Z 방향의 두께는 300 옹스트롬일 수 있으나 이에 한정되지 않는다.
게이트 도전층은 제1 도전층(120) 및 제2 도전층(130)과 다른 시트 저항 또는 비저항을 가질 수 있다. 일례로 게이트 도전층의 시트 저항 또는 비저항은 제1 도전층(120)의 시트 저항 또는 비저항보다 크고, 제2 도전층(130)의 시트 저항 또는 비저항보다 작을 수 있다.
제1 트랜지스터(T1)의 게이트 전극(161)은 앞에서 설명한 제2 게이트 단자로서 제1 트랜지스터(T1)의 채널 영역(142a)과 중첩하고, 제2 트랜지스터(T2)의 게이트 전극(162)은 제2 트랜지스터(T2)의 채널 영역(142b)과 중첩할 수 있다. 제1 트랜지스터(T1)의 반도체층(140)의 채널 영역(142a)과 중첩하는 제2 도전층(130)의 제2 도전 패턴(132)은 제1 트랜지스터(T1)의 제1 게이트 단자를 이룰 수 있다. 제2 트랜지스터(T2)의 반도체층(140)의 채널 영역(142b)과 중첩하는 제2 도전층(130)의 제1 도전 패턴(131)은 게이트 전극(162)과 함께 제2 트랜지스터(T2)의 듀얼 게이트 단자를 이룰 수 있다.
게이트 절연층(151, 152)은 각 게이트 전극(161, 162)의 가장자리에 정렬된 가장자리를 가지고 게이트 전극(161, 162)과 반도체층(140) 사이에 주로 위치할 수 있으나 이에 한정되는 것은 아니다.
버퍼층(116)과 게이트 도전층 위에는 제2 절연층(118)이 위치할 수 있다. 제2 절연층(118)은 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(118)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
한 실시예에 따르면, 제2 절연층(118)과 기판(110) 사이에는 제1 도전층(120), 제2 도전층(130), 그리고 게이트 도전층 외의 도전층은 위치하지 않을 수 있다.
제2 절연층(118) 위에는 제3 도전층이 위치할 수 있다. 제3 도전층은 데이터선(171), 구동 전압선(172), 그리고 복수의 연결 전극(170, 176, 177, 178, 179)을 포함할 수 있다. 제3 도전층은 단층 또는 다층 구조를 가질 수 있다. 제3 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Ni), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있다. 예를 들어 제3 도전층은 티타늄을 포함하는 제1층, 알루미늄을 포함하는 제2층, 그리고 티타늄을 포함하는 제3층을 포함할 수 있다. 예를 들어 제3 도전층의 제1층의 Z 방향의 두께는 300 옹스트롬, 제2층의 Z 방향의 두께는 6000 옹스트롬, 그리고 제3층의 Z 방향의 두께는 700 옹스트롬일 수 있으나 이에 한정되지 않는다.
데이터선(171)은 제2 절연층(118)의 접촉 구멍을 통해 제2 트랜지스터(T2)의 반도체층(140)의 도전 영역(141a)과 접촉하며 전기적으로 연결될 수 있다.
구동 전압선(172)은 제2 절연층(118) 및 버퍼층(116)의 접촉 구멍을 통해 제2 도전층(130)의 제3 도전 패턴(133)과 접촉하며 전기적으로 연결될 수 있다. 제1 도전층(120)의 제2 부분(120b)은 앞에서 설명한 도 2의 제2 커패시터(Chold)의 일단을 이루고, 제3 도전 패턴(133)은 제2 커패시터(Chold)의 타단을 이룰 수 있다.
연결 전극(170)은 제2 절연층(118)의 복수의 접촉 구멍을 통해 제1 트랜지스터(T1)의 게이트 전극(161), 반도체층(140)의 도전 영역(143b)과 각각 접촉하며 전기적으로 연결될 수 있고, 제2 절연층(118), 버퍼층(116), 그리고 제1 절연층(114)에 형성된 접촉 구멍을 통해 제1 도전층(120)과 접촉하며 전기적으로 연결될 수 있다. 이로써 앞에서 설명한 도 2에 도시한 바와 같이 제1 트랜지스터(T1)의 제2 게이트 단자인 게이트 전극(161)이 제1 트랜지스터(T1)의 제2 단자인 도전 영역(143b), 그리고 제1 커패시터(Cst)의 일단을 이루는 제1 도전층(120)의 제1 부분(120a)과 전기적으로 연결될 수 있다.
연결 전극(176)은 제2 절연층(118) 및 버퍼층(116)의 접촉 구멍을 통해 제2 도전층(130)의 제1 도전 패턴(131)과 접촉하며 전기적으로 연결될 수 있다. 연결 전극(177)은 제2 절연층(118)의 접촉 구멍을 통해 제2 트랜지스터(T2)의 게이트 전극(162)과 접촉하며 전기적으로 연결될 수 있다. 연결 전극(176)과 연결 전극(177)은 서로 전기적으로 연결되어 제2 트랜지스터(T2)의 듀얼 게이트 구조를 이룰 수 있다.
연결 전극(178)은 제2 절연층(118)의 접촉 구멍을 통해 제2 트랜지스터(T2)의 반도체층(140)의 도전 영역(143a)과 접촉하며 전기적으로 연결되고, 제2 절연층(118) 및 버퍼층(116)의 접촉 구멍을 통해 제1 트랜지스터(T1)의 제1 게이트 단자를 이루는 제2 도전층(130)의 제2 도전 패턴(132)과 접촉하며 전기적으로 연결될 수 있다.
연결 전극(179)은 제2 절연층(118)의 접촉 구멍을 통해 제1 트랜지스터(T1)의 반도체층(140)의 도전 영역(141a)과 접촉하며 전기적으로 연결될 수 있다. 연결 전극(179)은 제5 트랜지스터(T5)의 도전 영역과 전기적으로 연결될 수 있다.
제3 도전층은 제2 절연층(118) 위에 바로 위치하여 제2 절연층(118)의 윗면과 접촉할 수 있다.
제3 도전층 위에는 제3 절연층(180)이 위치할 수 있다. 제3 절연층(180)은 단층 또는 다층 구조를 가질 수 있다. 제3 절연층(180)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제3 절연층(180) 위에는 복수의 화소 전극(190)이 위치할 수 있다. 화소 전극(190)은 도 2에 도시한 발광 다이오드(LD)의 애노드로서 기능할 수 있다. 화소 전극(190)은 제3 절연층(180)의 접촉 구멍을 통해 연결 전극(170)과 접촉하며 전기적으로 연결될 수 있다. 이로써 화소 전극(190)은 제1 트랜지스터(T1)의 게이트 전극(161) 및 제1 커패시터(Cst)와 연결되어 출력 전압을 전달받을 수 있다. 화소 전극(190)은 ITO, IZO, ZnO, IGO, AZO 등의 도전성 산화물, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물 중 적어도 하나를 포함할 수 있다.
화소 전극(190)은 제3 절연층(180) 위에 바로 위치하여 제3 절연층(180)의 윗면과 접촉할 수 있다.
화소 전극(190)과 제3 절연층(180) 위에는 제4 절연층(200)이 위치할 수 있다. 제4 절연층(200)은 화소 전극(190) 위에 위치하는 개구를 가지며 격벽이라고도 한다.
제4 절연층(200)의 위이는 Z 방향으로 돌출한 스페이서(202)가 위치할 수 있다. 스페이서(202)는 제4 절연층(200)과 일체로 형성될 수 있다. 스페이서(202)는 마스크에 의한 찍힘을 방지할 수 있다.
제4 절연층(200)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
제4 절연층(200)의 개구 안에는 발광층(210)이 위치할 수 있다. 발광층은 유기 발광 물질 및 양자점 중 적어도 하나를 포함할 수 있다. 실시예에 따르면 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 실시예에 따르면 양자점은 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 쉘은 예를 들어 금속 또는 비금속의 산화물, 반도체 화합물 및 이들의 조합을 포함할 수 있다.
제4 절연층(200)과 발광층(210) 위에는 공통 전극(220)이 위치할 수 있다. 공통 전극(220)은 앞에서 설명한 발광 다이오드(LD)의 캐소드로서 기능할 수 있다.
화소 전극(190), 발광층(210), 그리고 공통 전극(220)은 함께 발광 다이오드(LD)를 구성한다.
앞에서 설명한 도면들과 함께 도 4 및 도 5를 참조하여 한 실시예에 따른 표시 장치의 주변 영역(PA) 중 팬아웃부(FOP)의 단면 구조에 대하여 설명한다.
도 4는 한 실시예에 따른 표시 장치의 주변 영역에 대한 단면도로서 도 1의 A1-A2 선을 따라 잘라 도시한 단면도이고, 도 5는 한 실시예에 따른 표시 장치의 복수의 화소에 입력된 데이터 전압의 범위를 나타낸다.
도 4를 참조하면, 팬아웃부(FOP)는 표시 영역(DA)에서와 같은 기판(110) 위에 배리어층(112), 제1 도전층, 제1 절연층(114), 제2 도전층, 버퍼층(116), 게이트 절연층(153), 게이트 도전층, 제2 절연층(118), 제3 도전층, 그리고 제3 절연층(180)이 차례대로 위치할 수 있다.
팬아웃부(FOP)에 위치하는 복수의 팬아웃 배선(371, 372, 373)이 포함하는 제1 팬아웃 배선(371), 제2 팬아웃 배선(372). 그리고 제3 팬아웃 배선(373)은 기판(110) 상 서로 다른 도전층에 위치한다. 특히 복수의 팬아웃 배선(371, 372, 373)은 제2 절연층(118)과 배리어층(112) 사이에 위치하는 서로 다른 도전층에 나뉘어 배치될 수 있다. 예를 들어 제1 팬아웃 배선(371)은 게이트 절연층(153)과 제2 절연층(118) 사이에 위치하는 게이트 도전층에 위치하고, 제2 팬아웃 배선(372)은 배리어층(112)과 제1 절연층(114) 사이에 위치하는 제1 도전층에 위치하고, 제3 팬아웃 배선(373)은 제1 절연층(114)과 버퍼층(116) 사이에 위치하는 제2 도전층에 위치할 수 있다.
다른 실시예에 따르면, 제1 내지 제3 팬아웃 배선(371, 372, 373)은 제1 도전층, 제2 도전층, 그리고 게이트 도전층 중 서로 다른 도전층에 위치할 수 있고, 그 순서도 다양하게 바뀔 수 있다.
제1 도전층은 도 3에 도시한 제1 도전층(120)과 동일한 층에 위치하며 동일한 공정에서 동일한 물질로 형성된 층이고, 제2 도전층은 도 3에 도시한 제2 도전층(130)과 동일한 층에 위치하며 동일한 공정에서 동일한 물질로 형성된 층이고, 게이트 도전층은 도 3에 도시한 게이트 전극(161, 162)과 동일한 층에 위치하며 동일한 공정에서 동일한 물질로 형성된 층일 수 있다. 게이트 절연층(153)은 도 3에 도시한 게이트 절연층(151, 152)과 동일한 층에 위치하며 동일한 공정에서 동일한 물질로 형성된 층일 수 있다.
도 4를 참조하면, 이웃한 팬아웃 배선(371, 372, 373) 사이의 평면상 간격(S)은 0보다 클 수 있다. 각 팬아웃 배선(371, 372, 373)의 폭(L)은 이웃한 팬아웃 배선(371, 372, 373) 사이의 평면상 간격(S)보다 클 수 있으나 이에 한정되는 것은 아니다. 실시예에 따라서는 평면상 이웃한 팬아웃 배선(371, 372, 373)은 적어도 일부 중첩할 수도 있다. 이 경우 이웃한 팬아웃 배선(371, 372, 373) 사이의 평면상 간격(S)은 0일 수 있다. 각 팬아웃 배선(371, 372, 373)의 폭(L)은 서로 같을 수도 있고 다를 수도 있다.
본 실시예에 따르면 팬아웃부에 위치하는 이웃한 복수의 팬아웃 배선(371, 372, 373)이 서로 다른 도전층에 위치하므로 이웃한 팬아웃 배선(371, 372, 373) 사이의 간격(S)을 더욱 줄일 수 있으므로 팬아웃 배선(371, 372, 373)의 연장 방향을 X 방향에 더욱 가깝게 기울일 수 있고 도 1에서 표시 영역(DA)의 아래쪽에 위치하는 팬아웃부(FOP)의 면적을 줄일 수 있다. 이에 따라 표시 영역(DA)의 하단에 영상을 표시하지 않는 영역인 데드 스페이스의 면적을 줄일 수 있다.
도 1 및 도 5를 참조하면, 제1 내지 제3 팬아웃 배선(371, 372, 373)이 각각 연결된 데이터선(171a, 171b, 171c)이 전달하는 데이터 신호의 전압 범위는 서로 다를 수 있다. 즉, 제1 데이터선(171a)을 통해 제1 화소(P1)에 전달되는 데이터 신호의 데이터 전압 범위(V1), 제2 데이터선(171b)을 통해 제2 화소(P2)에 전달되는 데이터 신호의 데이터 전압 범위(V2), 그리고 제3 데이터선(171c)을 통해 제3 화소(P3)에 전달되는 데이터 신호의 데이터 전압 범위(V3)는 서로 다를 수 있다. 여기서 데이터 전압 범위(V1, V2, V3)는 각 화소(P1, P2, P3)가 블랙을 나타내는 전압과 화이트를 나타내는 전압 사이의 차이일 수 있다. 예를 들어 제1 화소(P1)가 적색을 나타내고, 제2 화소(P2)가 녹색을 나타내고, 제3 화소(P3)가 청색을 나타내는 경우, 데이터 전압 범위(V2), 데이터 전압 범위(V1), 데이터 전압 범위(V3)의 순서로 점차 커질 수 있으나 이에 한정되는 것은 아니다. 데이터 전압 범위(V1, V2, V3)는 대응하는 각 화소(P1, P2, P3)의 화소 회로 및 발광 다이오드의 조건에 따라 달라질 수 있다.
실시예에 따르면 서로 다른 팬아웃 배선(371, 372, 373)이 연결된 각 데이터선(171a, 171b, 171c)이 전달하는 데이터 신호의 데이터 전압 범위의 크기에 따라 각 팬아웃 배선(371, 372, 373)이 위치하는 도전층이 달라질 수 있다. 즉, 팬아웃 배선(371, 372, 373)이 전달하는 데이터 전압 범위가 커질수록 팬아웃 배선(371, 372, 373)이 위치하는 도전층의 저항이 작아질 수 있다. 이에 따르면 데이터선(171a, 171b, 171c)의 충전율을 고르게 하고 데이터 충전율을 개선할 수 있다.
예를 들어, 앞에서 설명한 바와 같이 제1 도전층, 게이트 도전층, 제2 도전층의 순서로 시트 저항 또는 비저항이 작아지는 경우, 데이터 전압 범위가 가장 큰 데이터 신호를 전달하는 제3 팬아웃 배선(373)이 제2 도전층에 위치하고, 그 다음 데이터 전압 범위가 큰 데이터 신호를 전달하는 제1 팬아웃 배선(371)이 게이트 도전층에 위치하고, 데이터 전압 범위가 가장 작은 데이터 신호를 전달하는 제2 팬아웃 배선(372)이 제1 도전층에 위치할 수 있다. 제1 내지 제3 팬아웃 배선(371, 372, 373)의 배열 순서는 도 4에 도시한 바에 한정되지 않고 바뀔 수도 있다.
도 4를 참조하면, 제2 절연층(118) 위에 위치하는 제3 도전층은 제1 전압선(310)을 포함할 수 있다. 즉, 제1 전압선(310)은 제2 절연층(118) 위에 위치할 수 있다. 마찬가지로 도 1에 도시한 제2 전압선(320)도 제2 절연층(118) 위의 도전층에 위치할 수 있다.
도 1, 도 3 및 도 4를 참조하면, 표시 영역(DA)과 팬아웃부(FOP) 사이에서 데이터선(171a, 171b, 171c)은 제1 절연층(114), 버퍼층(116), 제2 절연층(118) 접촉 구멍을 통해 서로 다른 도전층에 위치하는 팬아웃 배선(371, 372, 373) 각각과 전기적으로 연결될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
112: 배리어층
114, 118, 180, 200: 절연층 116: 버퍼층
120, 130: 도전층 120a: 제1 부분
120b: 제2 부분 131, 132, 133: 도전 패턴
140: 반도체층
141a, 141b, 143a, 143b: 도전 영역
142a, 142b: 채널 영역 151, 152, 153: 게이트 절연층
161, 162: 게이트 전극
170, 176, 177, 178, 179: 연결 전극
171, 171a, 171b, 171c: 데이터선
172: 구동 전압선 173: 공통 전압선
174: 기준 전압선 175: 초기화 전압선
190: 화소 전극 202: 스페이서
210: 발광층 220: 공통 전극
310, 320: 전압선 315, 325, 375: 패드
371, 372, 373: 팬아웃 배선 500: 구동부
600: 신호 제어부 700: 처리부
1000: 표시 장치
Cst: 제1 커패시터 Chold: 제2 커패시터
DA: 표시 영역 FOP: 팬아웃부
P1, P2, P3, PX: 화소 PA: 주변 영역
PAD: 패드부
114, 118, 180, 200: 절연층 116: 버퍼층
120, 130: 도전층 120a: 제1 부분
120b: 제2 부분 131, 132, 133: 도전 패턴
140: 반도체층
141a, 141b, 143a, 143b: 도전 영역
142a, 142b: 채널 영역 151, 152, 153: 게이트 절연층
161, 162: 게이트 전극
170, 176, 177, 178, 179: 연결 전극
171, 171a, 171b, 171c: 데이터선
172: 구동 전압선 173: 공통 전압선
174: 기준 전압선 175: 초기화 전압선
190: 화소 전극 202: 스페이서
210: 발광층 220: 공통 전극
310, 320: 전압선 315, 325, 375: 패드
371, 372, 373: 팬아웃 배선 500: 구동부
600: 신호 제어부 700: 처리부
1000: 표시 장치
Cst: 제1 커패시터 Chold: 제2 커패시터
DA: 표시 영역 FOP: 팬아웃부
P1, P2, P3, PX: 화소 PA: 주변 영역
PAD: 패드부
Claims (20)
- 복수의 화소 및 복수의 신호선을 포함하는 표시 영역, 그리고 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 기판,
상기 기판 위에 위치하는 반도체층,
상기 반도체층과 상기 기판 사이에 위치하는 제1 도전층,
상기 제1 도전층과 상기 반도체층 사이에 위치하는 제2 도전층,
상기 반도체층 위에 위치하는 게이트 도전층, 그리고
상기 게이트 도전층 위에 위치하는 제3 도전층을 포함하고,
상기 주변 영역은, 상기 복수의 신호선과 연결된 복수의 팬아웃 배선이 위치하는 팬아웃부를 포함하고,
상기 복수의 팬아웃 배선은 상기 제1 도전층, 상기 제2 도전층, 그리고 상기 게이트 도전층 중 서로 다른 도전층에 교대로 위치하는 제1 팬아웃 배선, 제2 팬아웃 배선, 그리고 제3 팬아웃 배선을 포함하는
표시 장치. - 제1항에서,
상기 제1 팬아웃 배선이 전달하는 신호의 제1 전압 범위, 상기 제2 팬아웃 배선이 전달하는 신호의 제2 전압 범위, 그리고 상기 제3 팬아웃 배선이 전달하는 신호의 제3 전압 범위는 서로 다른 표시 장치. - 제2항에서,
상기 제1 도전층, 상기 제2 도전층, 그리고 상기 게이트 도전층은 서로 다른 시트 저항 또는 비저항을 가지는 표시 장치. - 제3항에서,
상기 제1 전압 범위, 상기 제2 전압 범위, 그리고 상기 제3 전압 범위의 순서로 전압 범위가 커질수록, 상기 제1 팬아웃 배선, 상기 제2 팬아웃 배선, 그리고 상기 제3 팬아웃 배선의 시트 저항 또는 비저항은 작아지는 표시 장치. - 제4항에서,
상기 제1 도전층, 상기 게이트 도전층, 그리고 상기 제2 도전층의 순서로 시트 저항 또는 비저항이 작아지는 표시 장치. - 제4항에서,
상기 제1 팬아웃 배선이 연결된 제1 신호선과 연결된 제1 화소가 표시하는 색, 상기 제2 팬아웃 배선이 연결된 제2 신호선과 연결된 제2 화소가 표시하는 색, 그리고 상기 제3 팬아웃 배선이 연결된 제3 신호선과 연결된 제3 화소가 표시하는 색은 서로 다른 표시 장치. - 제6항에서,
상기 제1 화소는 녹색을 표시하고, 상기 제2 화소는 적색을 표시하고, 상기 제3 화소는 청색을 표시하는 표시 장치. - 제1항에서,
상기 제3 도전층은, 상기 팬아웃부에 위치하며 상기 표시 영역으로 구동 전압을 전달하는 전압선을 포함하는 표시 장치. - 제1항에서,
상기 기판과 상기 제3 도전층 사이에는 상기 제1 도전층, 상기 제2 도전층, 그리고 상기 게이트 도전층 외의 도전층은 위치하지 않는 표시 장치. - 제1항에서,
상기 제3 도전층 위에 위치하는 발광 다이오드를 더 포함하는 표시 장치. - 제1항에서,
상기 제1 도전층 및 상기 제2 도전층 중 적어도 일부는 상기 반도체층과 평면상 중첩하고,
상기 제1 도전층과 상기 제2 도전층은 서로 적어도 일부 중첩하는
표시 장치. - 제11항에서,
상기 제1 도전층은 서로 연결되어 있는 제1 부분 및 제2 부분을 포함하고,
상기 제2 도전층은, 상기 제1 부분과 중첩하여 제1 커패시터를 형성하는 제1 도전 패턴, 그리고 상기 제2 부분과 중첩하여 제2 커패시터를 형성하는 제2 도전 패턴을 포함하는
표시 장치. - 제12항에서,
상기 게이트 도전층은 상기 반도체층과 중첩하는 게이트 전극을 포함하고,
상기 게이트 전극은 상기 제1 도전층과 전기적으로 연결된
표시 장치.
- 복수의 화소 및 복수의 신호선을 포함하는 표시 영역, 그리고 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 기판,
상기 기판 위에 위치하는 서로 다른 제1 도전층, 제2 도전층, 그리고 제3 도전층을 포함하고,
상기 복수의 화소는 서로 다른 색을 나타내는 제1 화소열, 제2 화소열, 그리고 제3 화소열을 포함하고,
상기 복수의 신호선은 상기 제1 화소열과 연결된 제1 신호선, 상기 제2 화소열과 연결된 제2 신호선, 그리고 상기 제3 화소열과 연결된 제3 신호선을 포함하고,
상기 주변 영역은, 상기 제1 신호선과 연결된 제1 팬아웃 배선, 상기 제2 신호선과 연결된 제2 팬아웃 배선, 그리고 상기 제3 신호선과 연결된 제3 팬아웃 배선이 위치하는 팬아웃부를 포함하고,
상기 제1 팬아웃 배선, 상기 제2 팬아웃 배선, 그리고 상기 제3 팬아웃 배선은 상기 제1 도전층, 상기 제2 도전층, 그리고 제3 도전층 중 서로 다른 도전층에 교대로 위치하는
표시 장치. - 제14항에서,
상기 제1 팬아웃 배선이 전달하는 신호의 제1 전압 범위, 상기 제2 팬아웃 배선이 전달하는 신호의 제2 전압 범위, 그리고 상기 제3 팬아웃 배선이 전달하는 신호의 제3 전압 범위는 서로 다른 표시 장치. - 제15항에서,
상기 제1 도전층, 상기 제2 도전층, 그리고 상기 제3 도전층은 서로 다른 시트 저항 또는 비저항을 가지는 표시 장치. - 제16항에서,
상기 제1 전압 범위, 상기 제2 전압 범위, 그리고 상기 제3 전압 범위의 순서로 전압 범위가 커질 때, 상기 제1 팬아웃 배선, 상기 제2 팬아웃 배선, 그리고 상기 제3 팬아웃 배선의 시트 저항 또는 비저항은 작아지는 표시 장치. - 제17항에서,
상기 제1 화소열은 녹색을 표시하고, 상기 제2 화소열은 적색을 표시하고, 상기 제3 화소열은 청색을 표시하는 표시 장치.
- 복수의 화소 및 복수의 신호선을 포함하는 표시 영역, 그리고 상기 표시 영역의 주변에 위치하는 주변 영역을 포함하는 기판,
상기 기판 위에 위치하며 서로 다른 시트 저항 또는 비저항을 가지는 제1 도전층, 제2 도전층, 그리고 제3 도전층을 포함하고,
상기 주변 영역은, 상기 복수의 신호선과 연결되어 있으며 서로 다른 전압 범위의 신호를 전달하는 복수의 팬아웃 배선이 위치하는 팬아웃부를 포함하고,
상기 복수의 팬아웃 배선은 상기 복수의 팬아웃 배선이 전달하는 상기 신호의 전압 범위의 크기에 따라 상기 제1 도전층, 상기 제2 도전층, 그리고 제3 도전층 중 서로 다른 도전층에 교대로 위치하는
표시 장치. - 제19항에서,
상기 팬아웃 배선이 전달하는 상기 신호의 전압 범위가 커질수록 상기 팬아웃 배선의 시트 저항 또는 비저항은 작아지는 표시 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220075832A KR20230174803A (ko) | 2022-06-21 | 2022-06-21 | 표시 장치 |
| US18/313,805 US20230413625A1 (en) | 2022-06-21 | 2023-05-08 | Display device |
| CN202310693153.8A CN117279435A (zh) | 2022-06-21 | 2023-06-13 | 显示装置 |
| CN202321491577.8U CN220402271U (zh) | 2022-06-21 | 2023-06-13 | 显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220075832A KR20230174803A (ko) | 2022-06-21 | 2022-06-21 | 표시 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230174803A true KR20230174803A (ko) | 2023-12-29 |
Family
ID=89168807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220075832A KR20230174803A (ko) | 2022-06-21 | 2022-06-21 | 표시 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230413625A1 (ko) |
| KR (1) | KR20230174803A (ko) |
| CN (2) | CN117279435A (ko) |
-
2022
- 2022-06-21 KR KR1020220075832A patent/KR20230174803A/ko unknown
-
2023
- 2023-05-08 US US18/313,805 patent/US20230413625A1/en active Pending
- 2023-06-13 CN CN202310693153.8A patent/CN117279435A/zh active Pending
- 2023-06-13 CN CN202321491577.8U patent/CN220402271U/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN117279435A (zh) | 2023-12-22 |
| US20230413625A1 (en) | 2023-12-21 |
| CN220402271U (zh) | 2024-01-26 |
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