KR20230159746A - 표시 장치 - Google Patents

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KR20230159746A
KR20230159746A KR1020220058543A KR20220058543A KR20230159746A KR 20230159746 A KR20230159746 A KR 20230159746A KR 1020220058543 A KR1020220058543 A KR 1020220058543A KR 20220058543 A KR20220058543 A KR 20220058543A KR 20230159746 A KR20230159746 A KR 20230159746A
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KR
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conductive layer
connection member
line
transistor
gate electrode
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KR1020220058543A
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박현애
박경진
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 게이트 도전층, 상기 게이트 도전층 위에 위치하는 제1 데이터 도전층을 포함하고, 상기 게이트 도전층은 제1 방향을 따라 위치하는 제1 스캔선, 발광 제어선 및 평면상 상기 제1 스캔선 및 상기 발광 제어선 사이에 위치하는 제1 게이트 전극을 포함하고, 상기 제1 데이터 도전층은 상기 제1 게이트 전극과 중첩하는 제1 연결 부재를 포함하고, 상기 제1 연결 부재는 함몰부 및 상기 제1 연결 부재가 제거된 고리 영역을 포함하고, 상기 고리 영역의 일부는 평면상 상기 제1 게이트 전극와 상기 발광 제어선 사이에 위치한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 자발광 표시 장치로서 발광 표시 장치(light emitting diode display)가 주목 받고 있다.
발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 발광 소자를 포함하며, 발광 소자는 예를 들어 유기 발광 소자일 수 있다.
표시 장치를 구성하는 복수의 배선들 사이에서 의도하지 않은 정전 용량이 발생할 수 있고 이는 화질 특성을 저하시키거나, 공정 산포에 따라 휘도 편차를 증가시킬 수 있다.
실시예들은 발광 제어선과 구동 트랜지스터의 게이트 전극 사이의 정전용량을 감소시키고 공정 산포에 의한 휘도 편차를 감소시킨 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 게이트 도전층, 상기 게이트 도전층 위에 위치하는 제1 데이터 도전층을 포함하고, 상기 게이트 도전층은 제1 방향을 따라 위치하는 제1 스캔선, 발광 제어선 및 평면상 상기 제1 스캔선 및 상기 발광 제어선 사이에 위치하는 제1 게이트 전극을 포함하고, 상기 제1 데이터 도전층은 상기 제1 게이트 전극과 중첩하는 제1 연결 부재를 포함하고, 상기 제1 연결 부재는 함몰부 및 상기 제1 연결 부재가 제거된 고리 영역을 포함하고, 상기 고리 영역의 일부는 평면상 상기 제1 게이트 전극와 상기 발광 제어선 사이에 위치한다.
상기 함몰부와 상기 고리 영역은 상기 제1 방향과 수직한 제2 방향으로 동일 선상에 위치할 수 있다.
상기 고리 영역의 상기 제1 방향으로의 폭은 상기 함몰부의 상기 제1 방향으로의 폭과 동일할 수 있다.
상기 제1 데이터 도전층은 제2 연결 부재를 더 포함하고, 상기 제2 연결 부재는 상기 제1 연결 부재의 함몰부에서 상기 제1 게이트 전극과 접촉할 수 있다.
상기 제2 연결 부재의 일부는 상기 반도체층과 접촉하며, 상기 제2 연결 부재는 상기 제1 게이트 전극과 상기 반도체층을 전기적으로 연결할 수 있다.
상기 제1 연결 부재는 상기 제2 방향으로 돌출된 돌출부를 포함하고, 상기 돌출부에서 상기 제1 연결 부재가 상기 반도체층과 접촉할 수 있다.
상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 더 포함하고, 상기 제2 데이터 도전층은 상기 제1 방향과 수직한 상기 제2 방향을 따라 위치하는 구동 전압선을 포함할 수 있다.
상기 구동 전압선은 상기 제1 연결 부재의 함몰부 및 고리 영역과 중첩할 수 있다.
상기 구동 전압선의 일부는 상기 제1 연결 전극과 접촉할 수 있다.
상기 제1 데이터 도전층은 상기 제1 방향을 따라 위치하는 제1 스캔 보조선을 더 포함하고, 상기 제1 스캔 보조선은 상기 제1 스캔선과 전기적으로 연결될 수 있다.
다른 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 게이트 도전층, 상기 게이트 도전층 위에 위치하는 제1 데이터 도전층을 포함하고, 상기 게이트 도전층은 제1 방향을 따라 위치하는 제1 스캔선, 발광 제어선, 차폐 패턴 및 평면상 상기 제1 스캔선 및 상기 발광 제어선 사이에 위치하는 제1 게이트 전극을 포함하고, 상기 제1 데이터 도전층은 상기 제1 게이트 전극과 중첩하는 제1 연결 부재를 포함하고, 상기 제1 연결 부재는 상기 제1 연결 부재의 일부가 제거된 제1 함몰부 및 제2 함몰부를 포함하고, 상기 차폐 패턴은 상기 제2 함몰부를 상기 제1 방향으로 가로질러 위치한다.
상기 제1 함몰부 및 상기 제2 함몰부는 서로 대칭으로 위치할 수 있다.
상기 차폐 패턴의 상기 제1 방향으로의 양 가장자리는 각각 상기 제1 연결 부재와 접촉하고 있을 수 있다.
상기 차폐 패턴은 평면상 상기 제1 게이트 전극과 상기 발광 제어선 사이에 위치할 수 있다.
상기 제1 데이터 도전층은 제2 연결 부재를 더 포함하고, 상기 제2 연결 부재는 상기 제1 연결 부재의 제1 함몰부에서 상기 제1 게이트 전극과 접촉하고, 상기 제2 연결 부재의 일부는 상기 반도체층과 접촉할 수 있다.
상기 제1 연결 부재는 상기 제1 방향과 수직한 제2 방향으로 돌출된 돌출부를 포함하고, 상기 돌출부에서 상기 제1 연결 부재가 상기 반도체층과 접촉할 수 있다.
상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 더 포함하고, 상기 제2 데이터 도전층은 상기 제1 방향과 수직한 상기 제2 방향을 따라 위치하는 구동 전압선을 포함할 수 있다.
상기 구동 전압선은 상기 제1 연결 부재의 제1 함몰부 및 제2 함몰부와 중첩할 수 있다.
상기 제1 함몰부의 전 영역은 상기 구동 전압선과 중첩하고, 상기 제2 함몰부의 일부 영역은 상기 구동 전압선과 중첩하지 않을 수 있다.
상기 구동 전압선의 일부는 상기 제1 연결 전극과 접촉할 수 있다.
실시예들에 따르면, 발광 제어선과 구동 트랜지스터의 게이트 전극 사이의 정전 용량을 감소시키고 공정 산포에 의한 휘도 편차를 감소시킨 표시 장치를 제공한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 회로도이다.
도 2는 일 실시예에 따른 표시 장치의 화소의 배치도이다.
도 3은 도 2를 III-III'선을 따라 잘라 도시한 단면도이다.
도 4는 다른 실시예에 따른 표시 장치에 대하여 도 2와 동일한 영역을 도시한 것이다.
도 5는 도 4의 V-V'선을 따라 잘라 도시한 단면도이다.
도 6은 다른 실시예에 따른 표시 장치에 대하여 도 2와 동일한 영역을 도시한 것이다.
도 7은 도 6의 VII-VII'선을 따라 잘라 도시한 단면도이
도 8은 다른 실시예에 대하여 도 2와 동일한 영역을 도시한 것이다.
도 9는 도 8의 IX-IX'선을 따라 잘라 도시한 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 이하에서 본 발명의 일 실시예에 따른 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 장치의 회로도이다. 도 1을 참고하면, 발광 표시 장치의 화소(PX)는 여러 신호선들(127, 128, 151, 152, 153, 158, 171, 172, 741)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 축전기(Cst), 그리고 발광 소자(LED)를 포함한다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 구동 트랜지스터(T1)를 포함하며, 제1 스캔선(151)에 연결되어 있는 스위칭 트랜지스터, 즉, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함하고, 그 외의 트랜지스터는 발광 소자(LED)를 동작시키는데 필요한 동작을 하기 위한 트랜지스터(이하 보상 트랜지스터라 함)다. 이러한 보상 트랜지스터(T4, T5, T6, T7)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
복수의 신호선(127, 151, 152, 153, 158, 171, 172, 741)은 제1 스캔선(151), 제2 스캔선(152), 발광 제어선(153), 바이패스 제어선(158), 데이터선(171), 구동 전압선(172), 제1 초기화 전압선(127), 제2 초기화 전압선(128) 및 공통 전압선(741)을 포함할 수 있다. 실시예에 따라 제1 초기화 전압선(127) 및 제2 초기화 전압선(128)은 하나로 이루어져 있을 수 있으며 동일한 초기화 전압을 전달할 수 있다.
제1 스캔선(151)은 게이트 구동부에 연결되어 스캔 신호(Sn)를 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 전달한다. 제2 스캔선(152)은 게이트 구동부에 연결되어 전단에 위치하는 화소(PX)에 인가되는 전단 스캔 신호(Sn-1)를 제4 트랜지스터(T4)에 전달한다. 발광 제어선(153)은 발광 제어부에 연결되어 있으며, 발광 소자(LED)가 발광하는 시간을 제어하는 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다. 바이패스 제어선(158)은 바이패스 신호(GB)를 제7 트랜지스터(T7)에 전달한다.
데이터선(171)은 데이터 구동부에서 생성되는 데이터 전압(Dm)을 전달하는 배선으로 데이터 전압(Dm)에 따라서 발광 소자(LED)가 발광하는 휘도가 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가한다. 제1 초기화 전압선(127)은 발광 소자(LED)의 애노드를 초기화하는 제1 초기화 전압(AVint)을 전달한다 제2 초기화 전압선(128)은 구동 트랜지스터(T1)를 초기화하는 제2 초기화 전압(Vint)을 전달한다
공통 전압선(741)은 공통 전압(ELVSS)을 인가한다. 구동 전압선(172), 제1 초기화 전압선(127), 제2 초기화 전압선(128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압이 인가될 수 있다.
이하에서는 복수의 트랜지스터에 대하여 살펴본다.
구동 트랜지스터(T1)는 인가되는 데이터 전압(Dm)에 따라서 출력되는 전류의 크기를 조절하는 트랜지스터이다. 출력되는 구동 전류(Id)가 발광 소자(LED)에 인가되어 발광 소자(LED)의 밝기를 데이터 전압(Dm)에 따라서 조절한다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극(S1)은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치된다. 제1 전극(S1)은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극(S1)은 제2 트랜지스터(T2)의 제2 전극(D2)과도 연결되어 데이터 전압(Dm)도 인가 받는다. 구동 트랜지스터(T1)의 제2 전극(D1, 출력 전극)은 발광 소자(LED)를 향하여 전류를 출력할 수 있도록 배치된다. 구동 트랜지스터(T1)의 제2 전극(D1)은 제6 트랜지스터(T6)를 경유하여 발광 소자(LED)의 애노드와 연결되어 있다. 한편, 게이트 전극(G1)은 유지 축전기(Cst)의 일 전극(제2 유지 전극(E2)과 연결되어 있다. 이에 유지 축전기(Cst)에 저장된 전압에 따라서 게이트 전극(G1)의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 구동 전류(Id)가 변경된다.
제2 트랜지스터(T2)는 데이터 전압(Dm)을 화소(PX) 내로 받아들이는 트랜지스터이다. 게이트 전극(G2)은 제1 스캔선(151)과 연결되어 있고, 제1 전극(S2)은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극(D2)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 스캔 신호(Sn)에 따라 제2 트랜지스터(T2)가 켜지면, 데이터선(171)을 통해 전달되는 데이터 전압(Dm)이 구동 트랜지스터(T1)의 제1 전극(S1)으로 전달된다.
제3 트랜지스터(T3)는 데이터 전압(Dm)이 구동 트랜지스터(T1)를 거쳐 변화된 보상 전압(Dm + Vth의 전압)이 유지 축전기(Cst)의 제2 유지 전극(E2)에 전달되도록 하는 트랜지스터이다. 게이트 전극(G3)이 제1 스캔선(151)과 연결되어 있고, 제1 전극(S3)이 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극(D3)은 유지 축전기(Cst)의 제2 유지 전극(E2) 및 구동 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제3 트랜지스터(T3)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(Sn)에 따라 켜져서 구동 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(D1)을 연결시키고, 구동 트랜지스터(T1)의 제2 전극(D1)과 유지 축전기(Cst)의 제2 유지 전극(E2)도 연결시킨다.
제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)을 초기화시키는 역할을 한다. 게이트 전극(G4)은 제2 스캔선(152)과 연결되어 있고, 제1 전극(S4)은 제2 초기화 전압선(128)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극(D4)은 제3 트랜지스터(T3)의 제2 전극(D3)을 경유하여 유지 축전기(Cst)의 제2 유지 전극(E2) 및 구동 트랜지스터(T1)의 게이트 전극(G1)에 연결되어 있다. 제4 트랜지스터(T4)는 제2 스캔선(152)을 통해 전달받은 전단 스캔 신호(Sn-1)에 따라 제2 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트 전극(G1) 및 유지 축전기(Cst)의 제2 유지 전극(E2)에 전달한다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극(G1)의 게이트 전압 및 유지 축전기(Cst)가 초기화된다. 제2 초기화 전압(Vint)은 저전압값을 가져 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 전압일 수 있다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달시키는 역할을 한다. 게이트 전극(G5)은 발광 제어선(153)과 연결되어 있고, 제1 전극(S5)은 구동 전압선(172)과 연결되어 있다. 제5 트랜지스터(T5)의 제2 전극(D5)은 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 구동 전류(Id)를 발광 소자(LED)로 전달하는 역할을 한다. 게이트 전극(G6)은 발광 제어선(153)과 연결되어 있고, 제1 전극(S6)은 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제6 트랜지스터(T6)의 제2 전극(D6)은 발광 소자(LED)의 애노드와 연결되어 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(153)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 켜지며, 제5 트랜지스터(T5)를 통하여 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 제1 전극(S1)에 인가되면, 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압(즉, 유지 축전기(Cst)의 제2 유지 전극(E2)의 전압)에 따라서 구동 트랜지스터(T1)가 구동 전류(Id)를 출력한다. 출력된 구동 전류(Id)는 제6 트랜지스터(T6)를 통하여 발광 소자(LED)에 전달된다. 발광 소자(LED)에 전류(Iled)가 흐르게 되면서 발광 소자(LED)가 빛을 방출한다.
제7 트랜지스터(T7)는 발광 소자(LED)의 애노드를 초기화시키는 역할을 한다. 게이트 전극(G7)은 바이패스 제어선(158)과 연결되어 있고, 제1 전극(S7)은 발광 소자(LED)의 애노드와 연결되어 있고, 제2 전극(D7)은 제1 초기화 전압선(127)과 연결되어 있다. 바이패스 제어선(158)은 제2 스캔선(152)에 연결되어 있을 수 있으며, 바이패스 신호(GB)는 전단 스캔 신호(Sn-1)와 동일한 타이밍의 신호가 인가된다. 바이패스 제어선(158)은 제2 스캔선(152)에 연결되지 않고 전단 스캔 신호(Sn-1)와 별개의 신호를 전달할 수도 있다. 바이패스 신호(GB)에 따라 제7 트랜지스터(T7)가 턴 온 되면 제1 초기화 전압(AVint)이 발광 소자(LED)의 애노드로 인가되어 초기화된다.
유지 축전기(Cst)의 제1 유지 전극(E1)은 구동 전압선(172)과 연결되어 있으며, 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(G1), 제3 트랜지스터(T3)의 제2 전극(D3) 및 제4 트랜지스터(T4)의 제2 전극(D4)과 연결되어 있다. 그 결과 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압을 결정하며, 제3 트랜지스터(T3)의 제2 전극(D3)을 통하여 데이터 전압(Dm)을 인가 받거나, 제4 트랜지스터(T4)의 제2 전극(D4)을 통하여 제2 초기화 전압(Vint)을 인가 받는다.
한편, 발광 소자(LED)의 애노드는 제6 트랜지스터(T6)의 제2 전극(D6) 및 제7 트랜지스터(T7)의 제1 전극(S7)과 연결되어 있으며, 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선(741)과 연결되어 있다.
도 1의 실시예에서 화소 회로는 7개의 트랜지스터(T1 내지 T7)와 1개의 축전기(Cst)를 포함하지만 이에 제한되지 않으며, 트랜지스터의 수와 축전기의 수, 그리고 이들의 연결은 다양하게 변경 가능하다.
도 2는 일 실시예에 따른 표시 장치의 화소의 배치도이다. 도 3은 도 2를 III-III'선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 동시에 참고로 하면, 일 실시예에 따른 발광 표시 장치는 제1 방향(DR1)을 따라 연장되고 스캔 신호(Sn)를 전달하는 제1 스캔선(151), 전단 스캔 신호(Sn-1)를 전달하는 제2 스캔선(152), 발광 제어 신호(EM)를 전달하는 발광 제어선(153) 및 바이패스 신호(GB)를 전달하는 바이패스 제어선(158)을 포함한다.
또한 발광 표시 장치는 제1 방향(DR1)과 직교하는 제2 방향(DR2)을 따라 연장되며 데이터 전압(Dm)을 전달하는 데이터선(171), 구동 전압(ELVDD)을 전달하는 구동 전압선(172) 및 제1 초기화 전압(AVint)을 전달하는 제1 초기화 전압선(127)을 포함한다.
발광 표시 장치는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 유지 축전기(Cst) 및 발광 소자(LED)를 포함한다.
구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 각각의 채널(channel)은 길게 연장되어 있는 반도체층(130) 내에 위치한다. 뿐만 아니라 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극 중 적어도 일부도 반도체층(130)에 위치한다. 반도체층(130; 도 2에서 음영이 추가된 부분)은 다양한 형상으로 굴곡되어 형성될 수 있다. 반도체층(130)은 폴리 실리콘 같은 다결정 반도체 또는 산화물 반도체를 포함할 수 있다.
반도체층(130)은 n형 불순물 또는 p형 불순물로 채널 도핑이 되어 있는 채널과, 채널의 양측에 위치하며 채널에 도핑된 불순물보다 도핑 농도가 높은 제1 도핑 영역 및 제2 도핑 영역을 포함한다. 제1 도핑 영역 및 제2 도핑 영역은 각각 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극에 대응한다. 제1 도핑 영역 및 제2 도핑 영역 중 하나가 소스 영역이면, 나머지 하나는 드레인 영역일 수 있다. 또한, 반도체층(130)에서 서로 다른 트랜지스터의 제1 전극과 제2 전극의 사이 영역도 도핑되어 두 트랜지스터가 서로 전기적으로 연결될 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 채널 각각은 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 게이트 전극과 중첩하고, 각 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극과 제2 전극 사이에 위치한다. 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 실질적으로 동일한 적층 구조를 가질 수 있다. 이하에서는 구동 트랜지스터(T1)를 위주로 상세하게 설명하고, 나머지 트랜지스터(T2, T3, T4, T5, T6, T7)는 간략하게 설명한다.
구동 트랜지스터(T1)는 채널, 제1 게이트 전극(GE1), 제1 전극(S1) 및 제2 전극(D1)을 포함한다. 구동 트랜지스터(T1)의 채널은 제1 전극(S1)과 제2 전극(D1) 사이이며, 제1 게이트 전극(GE1)과 평면상 중첩한다. 이후 설명하겠으나 제1 게이트 전극(GE1)과 중첩하여 데이터 도전층인 제1 연결 부재(CN1)가 위치한다. 제1 게이트 전극(GE1)과 제1 연결 부재(CN1)는 제2 절연막(ILD2)을 사이에 두고 중첩하여 유지 축전기(Cst)를 구성한다. 제1 연결 부재(CN1)는 유지 축전기(Cst)의 제1 유지 전극(도 1의 E1)이며, 제1 게이트 전극(GE1)은 제2 유지 전극(도 1의 E2)을 이룬다.
제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)의 일부일 수 있다. 제2 트랜지스터(T2)의 제1 전극(S2)에는 데이터선(171)이 오프닝을 통해 연결되어 있다. 제1 전극(S2) 및 제2 전극(D2)은 반도체층(130) 상에 위치할 수 있다.
제3 트랜지스터(T3)는 서로 인접하는 두 개의 트랜지스터로 구성될 수 있다. 도 2에는 T3 표시가 반도체층(130)이 꺾이는 부분을 기준으로 좌측 및 아래측에 도시되어 있다. 이 두 부분이 각각 제3 트랜지스터(T3)의 역할을 수행하며, 하나의 제3 트랜지스터(T3)의 제1 전극(S3)이 다른 하나의 제3 트랜지스터(T3)의 제2 전극(D3)과 연결되는 구조를 가진다. 두 트랜지스터(T3)의 게이트 전극은 제1 스캔선(151)의 일부 또는 제1 스캔선(151)에서 상측으로 돌출된 부분일 수 있다. 이와 같은 구조를 듀얼 게이트(dual gate) 구조라 할 수 있으며, 누설 전류가 흐르는 것을 차단하는 역할을 수행할 수 있다. 제3 트랜지스터(T3)의 제1 전극(S3)은 제6 트랜지스터(T6)의 제1 전극(S6) 및 구동 트랜지스터(T1)의 제2 전극(D1)과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극(D3)은 오프닝을 통해 제2 연결 부재(CN2)와 연결되어 있다.
제4 트랜지스터(T4)도 두 개의 제4 트랜지스터(T4)로 이루어져 있으며, 두 개의 제4 트랜지스터(T4)는 제2 스캔선(152)과 반도체층(130)이 만나는 부분에 형성되어 있다. 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔선(152)의 일부일 수 있다. 하나의 제4 트랜지스터(T4)의 제1 전극(S4)이 다른 하나의 제4 트랜지스터(T4)의 제2 전극(D4)과 연결되는 구조를 가진다. 이와 같은 구조를 듀얼 게이트(dual gate) 구조라 할 수 있으며, 누설 전류를 차단하는 역할을 수행할 수 있다. 제4 트랜지스터(T4)의 제2 전극(D4)은 오프닝을 통해 제2 연결 부재(CN2)와 연결되어 있다. 도시하지는 않았으나 제4 트랜지스터는 제2 초기화 전압선(미도시)과 연결되어 제2 초기화 전압을 전달받을 수 있다.
이와 같이, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)로 듀얼 게이트 구조를 사용함으로써, 오프 상태에서 채널의 전자 이동 경로를 차단하여 누설 전류가 발생하는 것을 효과적으로 방지할 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(153)의 일부일 수 있다. 제5 트랜지스터(T5)의 제1 전극(S5)에는 제1 연결 부재(CN1)가 오프닝을 통해 연결되어 있으며, 제1 연결 부재(CN1)는 오프닝을 통해 구동 전압선(172)과 연결되어 있다. 제5 트랜지스터(T5)의 제2 전극(D5)은 반도체층(130)을 통하여 구동 트랜지스터(T1)의 제1 전극(S1)과 연결되어 있다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(153)의 일부일 수 있다. 제6 트랜지스터(T6)의 제2 전극(D6)에는 제4 연결 부재(CN4)가 오프닝을 통해 연결되어 있으며, 제1 전극(S6)은 반도체층(130)을 통하여 구동 트랜지스터의 제2 전극(D1)과 연결되어 있다.
제7 트랜지스터(T7)의 게이트 전극은 바이패스 제어선(158)의 일부일 수 있다. 제7 트랜지스터(T7)의 제1 전극(S7)은 제6 트랜지스터(T6)의 제2 전극(D6)과 연결되어 있다.
유지 축전기(Cst)는 제2 절연막(ILD2)을 사이에 두고 중첩하는 제1 유지 전극(E1)과 제2 유지 전극(E2)을 포함한다. 제2 유지 전극(E2)은 구동 트랜지스터(T1)의 제1 게이트 전극(GE1)에 해당하고, 제1 유지 전극(E1)은 제1 연결 부재(CN1)일 수 있다. 여기서, 제2 절연막(ILD2)은 유전체가 되며, 유지 축전기(Cst)에서 축전된 전하와 제1 및 제2 유지 전극들(E1, E2) 사이의 전압에 의해 정전 용량(capacitance)이 결정된다.
제1 연결 부재(CN1)에는 구동 전압선(172)이 오프닝을 통해 연결되어 있다. 따라서 유지 축전기(Cst)는 구동 전압선(172)을 통해 제1 연결 부재(CN1)에 전달된 구동 전압(ELVDD)과 제1 게이트 전극(GE1)의 게이트 전압 간의 차에 대응하는 전하를 저장한다.
이하에서는 도 2에서 도 3을 추가적으로 참고하여, 일 실시예에 따른 발광 표시 장치의 단면상 구조에 대해 적층 순서에 따라 설명한다.
도 2 및 도 3을 동시에 참고로 하면, 기판(110) 위에 반도체층(130)이 위치한다. 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 각각의 채널(channel)은 길게 연장되어 있는 반도체층(130) 내에 위치한다. 뿐만 아니라 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극 중 적어도 일부도 반도체층(130)에 위치한다.
반도체층(130)은 n형 불순물 또는 p형 불순물로 채널 도핑이 되어 있는 채널과, 채널의 양측에 위치하며 채널에 도핑된 불순물보다 도핑 농도가 높은 제1 도핑 영역 및 제2 도핑 영역을 포함한다. 제1 도핑 영역 및 제2 도핑 영역은 각각 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 전극 및 제2 전극에 대응한다.
반도체층(130) 위에 제1 절연막(ILD1)이 위치할 수 있다. 제1 절연막(ILD1)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
제1 절연막(ILD1) 위에 게이트 도전층(GE)이 위치할 수 있다. 게이트 도전층(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 은(Ag), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
게이트 도전층(GE)은 제1 방향(DR1)을 따라 위치하는 제1 스캔선(151), 제2 스캔선(152), 발광 제어선(153), 바이패스 제어선(158) 및 제1 게이트 전극(GE1), 더미 패턴(GDP)을 포함한다. 제1 스캔선(151) 및 제2 스캔선(152)은 제2 방향(DR2)으로 돌출된 부분을 포함할 수 있다.
평면상 제1 스캔선(151)과 발광 제어선(153) 사이에 제1 게이트 전극(GE1)이 위치할 수 있다. 제1 게이트 전극(GE1)은 구동 트랜지스터(T1)와 중첩하여 구동 트랜지스터(T1)의 게이트 전극을 구성할 수 있다.
또한 평면상 발광 제어선(153)과 바이패스 제어선(158)사이에 더미 패턴(GDP)이 위치할 수 있다. 더미 패턴(GDP)은 공통 전압선(741)과 중첩하여 위치할 수 있으며 공통 전압선(741)과 오프닝을 통해 접촉하고 있을 수 있다.
게이트 도전층(GE) 위에는 제2 절연막(ILD2)이 위치한다. 제2 절연막(ILD2)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
제2 절연막(ILD2) 위에 제1 데이터 도전층(DE1)이 위치한다. 제1 데이터 도전층(DE1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다
제1 데이터 도전층(DE1)은 제2 방향(DR2)을 따라 위치하는 제1 스캔 보조선(1517), 제2 스캔 보조선(1527), 바이패스 보조선(1587) 및 공통 전압선(741)을 포함한다.
제1 스캔 보조선(1517)은 오프닝을 통해 제1 스캔선(151)과 연결되어 있을 수 있다. 마찬가지로, 제2 스캔 보조선(1527)은 오프닝을 통해 제2 스캔선(152)과 연결되어 있을 수 있다. 바이패스 보조선(1587) 또한 오프닝을 통해 바이패스 제어선(158)과 연결되어 있을 수 있다. 이렇게 각각의 제1 스캔선(151), 제2 스캔선(152) 및 바이패스 제어선(158)은 각각 데이터 도전층과 연결된 2층 구조를 가질 수 있으며, 전압이 이중층으로 전달되기 때문에 배선 저항이 감소되는 장점이 있다
또한 제1 데이터 도전층(DE1)은 복수개의 연결 부재(CN1, CN2, CN3, CN4, CN5)를 포함한다. 제1 연결 부재(CN1)는 제1 게이트 전극(GE1)과 중첩하여 위치하며, 유지 축전기(Cst)를 구성할 수 있다. 즉 앞서 설명한 바와 같이 제1 연결 부재(CN1)는 제1 게이트 전극(GE1)과 함께 유지 축전기(Cst)를 구성한다.
제1 연결 부재(CN1)는 제2 방향(DR2)으로 돌출된 돌출부를 포함할 수 있다. 이때 돌출부와 중첩하는 오프닝을 통해 반도체층(130)과 제1 연결 부재(CN1)가 접촉할 수 있다. 도 2를 참고로 하면, 반도체층(130) 중 제5 트랜지스터(T5)와 제1 연결 부재(CN1)가 연결될 수 있다.
도 2를 참고로 하면, 제1 연결 부재(CN1)의 일부는 제1 게이트 전극(GE1)과 중첩하지 않는다. 즉 도 2에 도시된 바와 같이 제1 연결 부재(CN1)는 함몰부(GR) 및 고리 영역(RA)을 포함한다. 함몰부(GR) 및 고리 영역(RA)은 제1 연결 부재(CN1)가 제거되어 제1 연결 부재(CN1)와 제1 게이트 전극(GE1)이 중첩하지 않는 부분이다. 함몰부(GR)에서 제2 연결 부재(CN2)와 제1 게이트 전극(GE1)이 오프닝을 통해 접촉할 수 있다. 제2 연결 부재(CN2)는 다른 오프닝을 통해 반도체층(130)과 접촉할 수 있다. 즉 제2 연결 부재(CN2)는 제1 게이트 전극(GE1)과 반도체층(130)을 연결할 수 있다.
도 2에 도시된 바와 같이 함몰부(GR) 및 고리 영역(RA)은 대칭으로 위치할 수 있다. 즉, 함몰부(GR) 및 고리 영역(RA)은 제2 방향(DR2)으로 동일 선상에 위치할 수 있다. 또한, 도 2에서 함몰부(GR)의 제1 방향(DR1)으로의 폭은 고리 영역(RA)의 제1 방향(DR1)으로의 폭과 동일할 수 있다. 본 명세서에서 동일하다의 의미는 차이가 5% 미만인 경우까지 포함한다. 이렇게 함몰부(GR) 및 고리 영역(RA)이 대칭으로 위치함에 따라, 공정 과정에서 제1 게이트 전극(GE1) 및 제1 연결 부재(CN1)의 위치가 틀어지더라도 유지 축전기의 정전 용량 변화율을 감소시킬 수 있다.
고리 영역(RA)은 제1 연결 부재(CN1)가 제거된 영역으로, 고리 영역(RA)은 제1 게이트 전극(GE1)의 가장자리와 중첩하도록 위치할 수 있다. 도 3의 단면을 참고로 하면, 이렇게 제1 연결 부재(CN1)가 고리 영역(RA)을 포함함에 따라, 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 제1 연결 부재(CN1)가 위치하게 된다. 즉, 도 2에서 확인할 수 있는 바와 같이, 제1 연결 부재(CN1)의 일부가 평면상 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 위치한다. 이는 이후 별도로 설명하겠으나, 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 형성되는 정전 용량을 감소시킬 수 있다. 즉, 평면상 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 위치하는 제1 연결 부재(CN1)가 차폐 전극으로 기능함으로써, 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 의도하지 않은 정전 용량이 생기는 것을 방지할 수 있다 구체적인 효과에 대하여는 후술한다.
제3 연결 부재(CN3)는 오프닝을 통해 반도체층(130)의 제2 트랜지스터(T2)와 연결되어 있을 수 있다. 제4 연결 부재(CN4)는 오프닝을 통해 반도체층(130)의 제6 트랜지스터(T6)와 연결되어 있을 수 있다. 제5 연결 부재(CN5)는 오프닝을 통해 반도체층(130)의 제7 트랜지스터(T7)와 연결되어 있을 수 있다.
제1 데이터 도전층(DE1)위에 제3 절연막(ILD3)이 위치할 수 있다. 제3 절연막(ILD3)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 실리콘질산화물(SiOxNy)을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다.
제3 절연막(ILD3) 위에 제2 데이터 도전층(DE2)이 위치할 수 있다. 제2 데이터 도전층(DE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있고, 이를 포함하는 단일층 또는 다층 구조일 수 있다. 제2 데이터 도전층(DE2)은 제2 방향(DR2)을 따라 위치하는 데이터선(171), 구동 전압선(172), 제1 초기화 전압선(127) 및 소자 연결 부재(DCN)를 포함할 수 있다.
데이터선(171)은 제3 절연막(ILD3)에 위치하는 오프닝을 통해 제3 연결 부재(CN3)와 접촉하고 있다. 제3 연결 부재(CN3)는 제2 절연막(ILD2)에 위치하는 오프닝을 통해 제2 트랜지스터(T2)와 연결되어 있는바, 데이터선(171)의 데이터 전압이 제2 트랜지스터(T2)로 전달될 수 있다.
구동 전압선(172)은 제3 절연막(ILD3)에 위치하는 오프닝을 통해 제1 연결 부재(CN1)와 접촉하고 있다. 제1 연결 부재(CN1)는 제2 절연막(ILD2)에 위치하는 오프닝을 통해 제5 트랜지스터(T5)와 연결되어 있는바 구동 전압이 제5 트랜지스터(T5)로 전달될 수 있다. 도 2 및 도 3을 참고로 하면 구동 전압선(172)은 함몰부(GR)와 중첩하여 위치할 수 있다. 또한 구동 전압선(172)은 고리 영역(RA)의 일부와 중첩하여 위치할 수 있다.
제1 초기화 전압선(127)은 제3 절연막(ILD3)에 위치하는 오프닝을 통해 제5 연결 부재(CN5)와 접촉하고 있다. 제5 연결 부재(CN5)는 제2 절연막(ILD2)에 위치하는 오프닝을 통해 제7 트랜지스터(T7)와 연결되어 있는바 초기화 전압이 제7 트랜지스터(T7)로 전달될 수 있다.
소자 연결 부재(DCN)는 제3 절연막(ILD3)에 위치하는 오프닝을 통해 제4 연결 부재(CN4)와 접촉하고 있다. 제4 연결 부재(CN5)는 제2 절연막(ILD2)에 위치하는 오프닝을 통해 제6 트랜지스터(T6)와 연결되어 있다.
도시하지 않았으나 소자 연결 부재(DCN)는 발광 소자와 연결되어 있을 수 있다. 따라서 제6 트랜지스터(T6)로 전달된 구동 전류가 발광 소자로 전달될 수 있다.
도 2 및 도 3을 참고로 하면 본 실시예에 따른 표시 장치는 제1 연결 부재(CN1)가 평면상 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 위치한다. 이러한 제1 연결 부재(CN1)에 의해 제1 게이트 전극(GE1)과 발광 제어선(153)사이의 정전 용량이 기존 구조 대비 감소할 수 있다.
도 4는 다른 실시예에 따른 표시 장치에 대하여 도 2와 동일한 영역을 도시한 것이다. 도 4의 실시예에 경우 제1 연결 부재(CN1)가 고리 영역(RA)을 포함하지 않는다는 점을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 설명은 생략한다. 도 4의 실시예에서, 도 1과 상이한 부분은 A 영역으로 표시되었다. 도 4의 실시예는 고리 영역(RA)을 포함하지 않는 대신에 제1 함몰부(GR1) 및 제2 함몰부(GR2)를 포함한다.
도 5는 도 4의 V-V'선을 따라 잘라 도시한 단면도이다. 도 5를 참고로 하면 본 실시예의 경우, 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 제1 연결 부재(CN1)가 위치하지 않는다.
도 6은 다른 실시예에 따른 표시 장치에 대하여 도 2와 동일한 영역을 도시한 것이다. 도 6의 실시예에 경우 제1 연결 부재(CN1)가 고리 영역(RA)을 포함하지 않는다는 점을 제외하고는 도 1의 실시예와 동일하다. 동일한 구성요소에 대한 설명은 생략한다. 도 6의 실시예에서, 도 1과 상이한 부분은 B 영역으로 표시되었다. 도 6의 실시예는 고리 영역(RA)을 포함하지 않는 대신에 제1 함몰부(GR1) 및 제2 함몰부(GR2)를 포함한다. 도 4와 도 6을 비교하면 도 6의 실시예에서 제1 게이트 전극(GE1)과 발광 제어선(153)사이의 거리(H2)가 도 4보다 더 넓다. 도 7은 도 6의 VII-VII' 선을 따라 잘라 도시한 단면도이다. 도 7을 참고로 하면 본 실시예의 경우, 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 제1 연결 부재(CN1)가 위치하지 않는다. 도 5와 도 7을 비교하면 도 5에서의 제1 게이트 전극(GE1)과 발광 제어선(153) 사이의 거리(H1)보다 도 7의 제1 게이트 전극(GE1)과 발광 제어선(153) 사이의 거리(H2)가 더 길다.
도 4 및 도 6의 실시예와 같이 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 제1 연결 부재(CN1)가 위치하지 않는다. 이 경우 발광 제어선(153)과 제1 게이트 전극(GE1) 사이에 정전 용량이 형성될 수 있다.
도 2, 도 4, 도 6의 실시예에 대하여 각각 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 형성되는 정전 용량 및 휘도 편차를 측정하여 그 결과를 하기 표 1에 기재하였다. 이때, 각각의 정전 용량 및 휘도 편차는 정렬 상태(Original), 제1 데이터 도전층(DE1)의 공정 편차가 발생한 상태(SD CD -0.1. SD CD +0.1), 게이트 도전층(GE)의 공정 편차가 발생한 상태(GAT1 CD -0.1, GAT1 CD +0.1)에 대하여 각각 측정하였다. 또한 공정 편차에 의한 휘도 편차의 평균치(CD에 의한 휘도편차 Avg)를 측정하였다.
　 실시예 1 (도2) 실시예 2 (도4) 실시예 3 (도6)
EM~GATE cap 휘도 편차 EM~GATE cap 휘도 편차 EM~GATE cap 휘도 편차
original 2.08E-16 - 4.73E-16 - 2.51E-16 -
SD CD -0.1 2.15E-16 +13.8% 4.89E-16 +16.1% 2.57E-16 +15.4%
SD CD +0.1 2.03E-16 -6.7% 4.54E-16 -27.5% 2.47E-16 -10.5%
GAT1 CD -0.1 1.72E-16 -1.1% 3.81E-16 -33.7% 2.10E-16 -1.6%
GAT1 CD +0.1 2.30E-16 +0.5% 5.18E-16 +3.8% 2.87E-16 +8.4%
CD 에 의한 휘도편차 Avg. 5.6% 20.3% 9.0%
상기 표 1을 참고로 하면, 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 제1 연결 부재(CN1)가 위치하는 실시예 1의 정전 용량이, 제1 연결 부재(CN1)가 위치하지 않는 실시예 2 및 실시예 3보다 낮게 나타나는 것을 확인할 수 있었다. 즉 본 실시예의 경우, 제1 연결 부재(CN1)가 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 위치하면서 차폐 전극으로 기능하는 것을 확인할 수 있었다. 공정 편차에 따른 휘도 편차 또한, 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 제1 연결 부재(CN1)가 위치하는 실시예 1이, 제1 연결 부재(CN1)가 위치하지 않는 실시예 2 및 실시예 3보다 낮게 나타나는 것을 확인할 수 있었다.
즉 이렇게 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 제1 연결 부재(CN1)가 위치하는 경우, 발광 제어선(153)과 제1 게이트 전극(GE1) 사이에 형성되는 정전 용량의 크기를 감소시킬 수 있다. 또한, 제조 과정에서 공정 산포에 의한 휘도 편차도 현저하게 감소시킬 수 있다.
도 2에서는 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 제1 데이터 도전층(DE1)인 제1 연결 부재(CN1)가 위치하는 실시예가 도시되었으나, 실시예에 따라 제1 게이트 전극(GE1)과 발광 제어선(153)은 게이트 도전층(GE)으로 차폐될 수도 있다.
도 8은 다른 실시예에 대하여 도 2와 동일한 영역을 도시한 것이다. 도 8을 참고로 하면 본 실시예에 따른 표시 장치는 제1 연결 부재(CN1)가 고리 영역(RA)을 포함하지 않고 대신 게이트 도전층(GE)과 동일 층에 위치하는 차폐 패턴(BP)을 포함한다는 점을 제외하고는 도 2와 동일하다. 동일한 구성요소에 대한 구체적인 설명은 생략한다. 도 8의 실시예에서, 도 2와 상이한 부분은 C 영역으로 표시되었다.
도 8을 참고로 하면, 제1 연결 부재(CN1)는 제2 방향(DR2)으로 각각 위치하는 제1 함몰부(GR1) 및 제2 함몰부(GR2)를 포함한다. 제2 함몰부(GR2)는 차폐 패턴(BP)으로 연결되어 있다. 즉 차폐 패턴(BP)과 제2 함몰부(GR2)는 오프닝을 통해 접촉하고 있다. 따라서, 도 2의 고리 영역(RA)이 제1 연결 부재(CN1)로 이루어져 있다면, 도 8의 경우 제1 연결 부재(CN1)와 차폐 패턴(BP)이 연결되어 고리 형상을 이룰 수 있다.
도 8을 참고로 하면 제1 함몰부(GR1) 및 제2 함몰부(GR2)는 서로 대칭으로 위치할 수 있다. 즉, 제1 함몰부(GR1) 및 제2 함몰부(GR2)는 제2 방향(DR2)으로 동일 선상에 위치할 수 있다. 또한, 제1 함몰부(GR1)의 제1 방향(DR1)으로의 폭은 제2 함몰부(GR2)의 제1 방향(DR1)으로의 폭과 동일할 수 있다. 본 명세서에서 동일하다의 의미는 차이가 5% 미만인 경우까지 포함한다. 이렇게 제1 함몰부(GR1) 및 제2 함몰부(GR2)가 대칭으로 위치함에 따라, 공정 과정에서 제1 게이트 전극(GE1)과 제1 연결 부재(CN1)의 위치가 틀어지더라도 유지 축전기의 정전 용량 변화율을 감소시킬 수 있다.
도 9는 도 8을 IX-IX'선을 따라 잘라 도시한 단면이다. 도 9를 참고로 하면 발광 제어선(153)과 제1 게이트 전극(GE1) 사이에 차폐 패턴(BP)이 위치한다. 따라서, 발광 제어선(153)과 제1 게이트 전극(GE1) 사이에 형성되는 정전 용량의 크기를 감소시킬 수 있다.
도 8 및 도 9를 참고로 하면 제2 데이터 도전층(DE2)인 구동 전압선(172)은 제1 함몰부(GR1)와 중첩하여 위치할 수 있다. 또한 구동 전압선(172)은 제2 함몰부(GR2)의 일부와 중첩하여 위치할 수 있다.
하기 표 2는 도 4, 도 6, 도 8의 실시예에 대하여 각각 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 형성되는 정전 용량 및 휘도 편차를 측정하여 그 결과를 나타낸 것이다. 이때, 각각의 정전 용량 및 휘도 편차는 정렬 상태(Original), 제1 데이터 도전층(DE1)의 공정 편차가 발생한 상태(SD CD -0.1. SD CD +0.1), 게이트 도전층(GE)의 공정 편차가 발생한 상태(GAT1 CD -0.1, GAT1 CD +0.1)에 대하여 각각 측정하였다. 또한 공정 편차에 의한 휘도 편차의 평균치를 측정하였다.
　 실시예 4 (도8) 실시예 2 (도4) 실시예 3 (도6)
EM~GATE cap 휘도 편차 EM~GATE cap 휘도 편차 EM~GATE cap 휘도 편차
original 1.28E-16 - 4.73E-16 - 2.51E-16 -
SD CD -0.1 1.30E-16 +13.0% 4.89E-16 +16.1% 2.57E-16 +15.4%
SD CD +0.1 1.25E-16 -6.1% 4.54E-16 -27.5% 2.47E-16 -10.5%
GAT1 CD -0.1 1.10E-16 -13.0% 3.81E-16 -33.7% 2.10E-16 -1.6%
GAT1 CD +0.1 1.41E-16 +0.6% 5.18E-16 +3.8% 2.87E-16 +8.4%
CD 에 의한 휘도편차 Avg. 8.2% 20.3% 9.0%
상기 표 2를 참고로 하면, 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 차폐 패턴(BP)이 위치하는 실시예 4의 정전 용량이, 차폐 패턴(BP)이 위치하지 않는 실시예 2 및 실시예 3보다 낮게 나타나는 것을 확인할 수 있었다. 즉 본 실시예의 경우, 차폐 패턴(BP)이 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 위치하면서 제1 게이트 전극(GE1)과 발광 제어선(153) 사이의 정전 용량을 감소시키는 것을 확인할 수 있었다.
공정 편차에 따른 휘도 편차 또한, 제1 게이트 전극(GE1)과 발광 제어선(153) 사이에 차폐 패턴(BP)이 위치하는 실시예 4가, 차폐 패턴(BP)이 위치하지 않는 실시예 2 및 실시예 3보다 낮게 나타나는 것을 확인할 수 있었다.
즉 이상과 같이 본 실시예에 따른 표시 장치는 인접한 제1 게이트 전극(GE1)과 발광 제어선(153)사이에 제1 데이터 도전층(DE1)인 제1 연결 부재(CN1) 또는 게이트 도전층(GE)인 차폐 패턴(BP)이 위치하면서, 제1 게이트 전극(GE1)과 발광 제어선(153) 사이의 정전 용량을 감소시킨다. 또한, 제조 과정에서 공정 산포에 의한 휘도 편차도 현저하게 감소시켰다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
130: 반도체층 GE: 게이트 도전층
GE1: 제1 게이트 전극 DE1: 제1 데이터 도전층
CN1: 제1 연결 부재

Claims (20)

  1. 기판;
    상기 기판 위에 위치하는 반도체층;
    상기 반도체층 위에 위치하는 게이트 도전층;
    상기 게이트 도전층 위에 위치하는 제1 데이터 도전층을 포함하고,
    상기 게이트 도전층은 제1 방향을 따라 위치하는 제1 스캔선, 발광 제어선 및 평면상 상기 제1 스캔선 및 상기 발광 제어선 사이에 위치하는 제1 게이트 전극을 포함하고,
    상기 제1 데이터 도전층은 상기 제1 게이트 전극과 중첩하는 제1 연결 부재를 포함하고,
    상기 제1 연결 부재는 함몰부 및 상기 제1 연결 부재가 제거된 고리 영역을 포함하고,
    상기 고리 영역의 일부는 평면상 상기 제1 게이트 전극와 상기 발광 제어선 사이에 위치하는 표시 장치.
  2. 제1항에서,
    상기 함몰부와 상기 고리 영역은 상기 제1 방향과 수직한 제2 방향으로 동일 선상에 위치하는 표시 장치.
  3. 제1항에서,
    상기 고리 영역의 상기 제1 방향으로의 폭은 상기 함몰부의 상기 제1 방향으로의 폭과 동일한 표시 장치.
  4. 제1항에서,
    상기 제1 데이터 도전층은 제2 연결 부재를 더 포함하고,
    상기 제2 연결 부재는 상기 제1 연결 부재의 함몰부에서 상기 제1 게이트 전극과 접촉하는 표시 장치.
  5. 제4항에서,
    상기 제2 연결 부재의 일부는 상기 반도체층과 접촉하며,
    상기 제2 연결 부재는 상기 제1 게이트 전극과 상기 반도체층을 전기적으로 연결하는 표시 장치.
  6. 제2항에서,
    상기 제1 연결 부재는 상기 제2 방향으로 돌출된 돌출부를 포함하고,
    상기 돌출부에서 상기 제1 연결 부재가 상기 반도체층과 접촉하는 표시 장치.
  7. 제1항에서,
    상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 더 포함하고,
    상기 제2 데이터 도전층은 상기 제1 방향과 수직한 상기 제2 방향을 따라 위치하는 구동 전압선을 포함하는 표시 장치.
  8. 제7항에서,
    상기 구동 전압선은 상기 제1 연결 부재의 함몰부 및 고리 영역과 중첩하는 표시 장치.
  9. 제7항에서,
    상기 구동 전압선의 일부는 상기 제1 연결 전극과 접촉하는 표시 장치.
  10. 제1항에서,
    상기 제1 데이터 도전층은 상기 제1 방향을 따라 위치하는 제1 스캔 보조선을 더 포함하고,
    상기 제1 스캔 보조선은 상기 제1 스캔선과 전기적으로 연결된 표시 장치.
  11. 기판;
    상기 기판 위에 위치하는 반도체층;
    상기 반도체층 위에 위치하는 게이트 도전층;
    상기 게이트 도전층 위에 위치하는 제1 데이터 도전층을 포함하고,
    상기 게이트 도전층은 제1 방향을 따라 위치하는 제1 스캔선, 발광 제어선, 차폐 패턴 및 평면상 상기 제1 스캔선 및 상기 발광 제어선 사이에 위치하는 제1 게이트 전극을 포함하고,
    상기 제1 데이터 도전층은 상기 제1 게이트 전극과 중첩하는 제1 연결 부재를 포함하고,
    상기 제1 연결 부재는 상기 제1 연결 부재의 일부가 제거된 제1 함몰부 및 제2 함몰부를 포함하고,
    상기 차폐 패턴은 상기 제2 함몰부를 상기 제1 방향으로 가로질러 위치하는 표시 장치.
  12. 제11항에서,
    상기 제1 함몰부 및 상기 제2 함몰부는 서로 대칭으로 위치하는 표시 장치.
  13. 제11항에서,
    상기 차폐 패턴의 상기 제1 방향으로의 양 가장자리는 각각 상기 제1 연결 부재와 접촉하고 있는 표시 장치.
  14. 제11항에서,
    상기 차폐 패턴은 평면상 상기 제1 게이트 전극과 상기 발광 제어선 사이에 위치하는 표시 장치.
  15. 제11항에서,
    상기 제1 데이터 도전층은 제2 연결 부재를 더 포함하고,
    상기 제2 연결 부재는 상기 제1 연결 부재의 제1 함몰부에서 상기 제1 게이트 전극과 접촉하고,
    상기 제2 연결 부재의 일부는 상기 반도체층과 접촉하는 표시 장치.
  16. 제11항에서,
    상기 제1 연결 부재는 상기 제1 방향과 수직한 제2 방향으로 돌출된 돌출부를 포함하고,
    상기 돌출부에서 상기 제1 연결 부재가 상기 반도체층과 접촉하는 표시 장치.
  17. 제11항에서,
    상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 더 포함하고,
    상기 제2 데이터 도전층은 상기 제1 방향과 수직한 상기 제2 방향을 따라 위치하는 구동 전압선을 포함하는 표시 장치.
  18. 제17항에서,
    상기 구동 전압선은 상기 제1 연결 부재의 제1 함몰부 및 제2 함몰부와 중첩하는 표시 장치.
  19. 제17항에서,
    상기 제1 함몰부의 전 영역은 상기 구동 전압선과 중첩하고,
    상기 제2 함몰부의 일부 영역은 상기 구동 전압선과 중첩하지 않는 표시 장치.
  20. 제17항에서,
    상기 구동 전압선의 일부는 상기 제1 연결 전극과 접촉하는 표시 장치.
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