KR20210112661A - 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 기술은 메모리 장치 및 이의 동작 방법에 관한 것으로, 메모리 장치는 메모리 블록; 및 상기 메모리 블록의 비트 라인들과 연결된 제1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹을 포함하며, 상기 제1 페이지 버퍼 그룹의 감지 노드 프리차지 동작과 상기 제2 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작은 서로 상이한 동작 구간을 가진다.

Description

메모리 장치 및 그것의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 전류 및 전압 드랍 현상을 개선할 수 있는 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 메모리 장치의 감지 노드 프리차지 동작 시 전류 및 전압의 드랍 현상을 개선할 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 블록; 및 상기 메모리 블록의 비트 라인들과 연결된 제1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹을 포함하며, 상기 제1 페이지 버퍼 그룹의 감지 노드 프리차지 동작과 상기 제2 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작은 서로 상이한 동작 구간을 가진다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 블록; 상기 메모리 블록의 비트 라인들과 연결된 적어도 두 개 이상의 페이지 버퍼 그룹들; 및 상기 두 개 이상의 페이지 버퍼 그룹들을 제어하여 상기 메모리 블록에 대한 리드 동작을 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 리드 동작 중 감지 노드 프리차지 동작 시 상기 두 개 이상의 페이지 버퍼 그룹들 각각의 활성화 타이밍을 서로 상이하도록 제어한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 메모리 블록의 비트 라인들을 설정 레벨로 프리차지하고, 상기 메모리 블록의 선택된 워드 라인에 리드 전압을 인가하는 단계; 상기 비트 라인들과 연결된 제1 페이지 버퍼들과 제2 페이지 버퍼들 각각의 감지 노드를 프리차지하되, 상기 제1 페이지 버퍼들의 상기 감지 노드를 프리차지하는 타이밍과 상기 제2 페이지 버퍼들의 상기 감지 노드를 프리차지하는 타이밍을 서로 상이하도록 조절하는 단계; 상기 비트 라인들의 전류량에 기초하여 상기 제1 페이지 버퍼들의 상기 감지 노드와 상기 제2 페이지 버퍼들의 상기 감지 노드의 전위 레벨을 조절하는 이벨류에이션 동작을 수행하는 단계; 및 상기 제1 페이지 버퍼들의 상기 감지 노드와 상기 제2 페이지 버퍼들의 상기 감지 노드의 전위 레벨을 센싱하는 단계를 포함한다.
본 기술은 메모리 장치의 페이지 버퍼들을 복수의 페이지 버퍼 그룹으로 구분하고, 복수의 페이지 버퍼 그룹의 감지 노드 프리차지 동작을 서로 이원화시켜 수행함으로써, 감지 노드 프리차지 동작 시 전류 및 전압의 드랍 현상을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 읽기 및 쓰기 회로에 포함된 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 읽기 및 쓰기 회로에 포함된 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 제1 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 제2 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 10은 도 2의 제어 로직을 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 12는 도 11의 감지 노드 프리차지 동작 시 페이지 버퍼의 동작을 설명하기 위한 신호들의 파형도이다.
도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시 예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLm; m은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLm)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 복수의 워드 라인들 중 선택된 워드 라인에 리드 전압을 인가하고, 나머지 워드 라인들에 패스 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터를 리드할 수 있다. 또한 주변 회로들(200)은 제어 로직(300)의 제어에 따라 복수의 워드 라인들 중 선택된 워드 라인에 검증 전압을 인가하고, 나머지 워드 라인들에 패스 전압을 인가하여 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 읽기 및 쓰기 회로(read/write circuit; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
읽기 및 쓰기 회로(230)는 비트 라인들(BL1~BLm)에 연결된 다수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 데이터 라인들(DL)을 통해 수신되는 데이터를 임시로 저장하고, 저장된 데이터에 기초하여 대응하는 비트 라인들(BL1~BLm)의 전위 레벨을 제어한다. 또한 페이지 버퍼들(PB1~PBm)은 리드 또는 검증 동작 시, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다. 페이지 버퍼들(PB1~PBm)은 리드 동작 및 검증 동작 시 페이지 버퍼들(PB1~PBm) 각각의 감지 노드를 설정된 전위 레벨로 프리차지하는 감지 노드 프리차지 동작을 수행한다. 또한 페이지 버퍼들(PB1~PBm)은 적어도 두 개의 페이지 버퍼 그룹으로 구분될 수 있으며, 각 페이지 버퍼 그룹은 개별적으로 감지 노드 프리차지 동작을 수행할 수 있다. 즉, 적어도 두 개의 페이지 버퍼 그룹들 각각의 감지 노드 프리차지 동작은 서로 이원화될 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 읽기 및 쓰기 회로(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작 또는 검증 동작 시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(230)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(100)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고 소스 노드(source node)의 전압을 제어할 수 있다. 예시적으로 소스 라인 드라이버(270)는 리드 또는 검증 동작 시 메모리 셀의 소스 노드를 접지 노드와 전기적으로 연결시킬 수 있다. 또한 소스 라인 드라이버(270)는 프로그램 동작 시 메모리 셀의 소스 노드에 접지 전압을 인가할 수 있다. 소스 라인 드라이버(270)는 소거 동작 시 메모리 셀의 소스 노드에 소거 전압을 인가시킬 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)를 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 노드의 전압을 제어할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
제어 로직(300)은 감지 노드 프리차지 동작을 제어하는 프리차지 신호들을 포함하는 페이지 버퍼 제어 신호들(PBSIGNALS)을 생성할 수 있다. 프리차지 신호들 각각은 페이지 버퍼들(PB1~PBm)의 각 페이지 버퍼 그룹에 대응되며, 프리차지 신호들은 활성화되는 타이밍이 서로 상이할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 4에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로써 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 4에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 3차원으로 구성된 메모리 블록의 실시 예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(110) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(110)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11'~ST1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21'~ST2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(110)은 도 4의 메모리 블록(110)과 유사한 등가 회로를 가질 수 있다.
도 6은 본 발명의 일 실시 예에 따른 읽기 및 쓰기 회로에 포함된 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 6을 참조하면, 다수의 페이지 버퍼들(PB1 내지 PBm)은 다수의 페이지 버퍼 그룹(GR1 및 GR2)으로 구분될 수 있다.
예를 들어 다수의 페이지 버퍼들(PB1 내지 PBm)은 순차적으로 배열될 수 있으며, 이들 중 홀수 번째에 배치된 페이지 버퍼들(예를 들어 PB1, PB3, ..., PBm-1)을 제1 페이지 버퍼 그룹(GR1)으로 정의하고, 짝수 번째에 배치된 페이지 버퍼들(예를 들어 PB2, PB4, ..., PBm)을 제2 페이지 버퍼 그룹(GR2)으로 정의할 수 있다. 제1 페이지 버퍼 그룹(GR1)에 포함된 페이지 버퍼들과 제2 페이지 버퍼 그룹(GR2)에 포함된 페이지 버퍼들은 서로 교차적으로 배열될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 읽기 및 쓰기 회로에 포함된 페이지 버퍼 그룹을 설명하기 위한 도면이다.
도 7을 참조하면, 다수의 페이지 버퍼들(PB1 내지 PBm)은 다수의 페이지 버퍼 그룹(GR1 및 GR2)으로 구분될 수 있다.
예를 들어 다수의 페이지 버퍼들(PB1 내지 PBm)은 순차적으로 배열될 수 있으며, 이들 중 첫 번째 페이지 버퍼(PB1) 부터 k번째 페이지 버퍼(PBk)는 제1 페이지 버퍼 그룹(GR1)으로 정의하고, k+1번째 페이지 버퍼(PBk+1) 부터 마지막 페이지 버퍼(PBm)는 제2 페이지 버퍼 그룹(GR2)으로 정의할 수 있다. 제1 페이지 버퍼 그룹(GR1)에 포함된 페이지 버퍼들의 게수와 제2 페이지 버퍼 그룹(GR2)에 포함된 페이지 버퍼들의 개수는 서로 동일할 수 있다.
본 발명의 실시 예에서는 다수의 페이지 버퍼들(PB1 내지 PBm)을 두 개의 페이지 버퍼 그룹으로 정의하는 것을 일예로 설명하였으나, 이에 한정되지 아니하고 다수의 페이지 버퍼들(PB1 내지 PBm)을 적어도 두 개 이상의 페이지 버퍼 그룹으로 정의할 수 있다.
상술한 도 6 및 도 7에서 설명된 제1 페이지 버퍼 그룹(GR1) 및 제2 페이지 버퍼 그룹(GR2)은 서로 상이한 프리차지 신호들에 응답하여 감지 노드 프리차지 동작을 수행할 수 있다. 예를 들어 제1 페이지 버퍼 그룹(GR1)에 포함된 페이지 버퍼들은 오드 프리차지 신호에 응답하여 감지 노드 프리차지 동작을 수행하고, 제2 페이지 버퍼 그룹(GR2)에 포함된 페이지 버퍼들은 이븐 프리차지 신호에 응답하여 감지 노드 프리차지 동작을 수행할 수 있다. 오드 프리차지 신호 및 이븐 프리차지 신호는 활성화되기 시작하는 타이밍이 서로 상이하며, 활성화가 종료되는 타이밍은 서로 동일할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
도 8은 본 발명의 실시 예에 따른 제1 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 8에서는 도 6 또는 도 7의 제1 페이지 버퍼 그룹(GR1)에 포함된 페이지 버퍼들 중 제1 페이지 버퍼(PB1)를 일예로 설명하도록 한다. 제1 페이지 버퍼 그룹(GR1)에 포함된 페이지 버퍼들은 서로 유사한 구조로 설계될 수 있다.
도 8을 참조하면, 제1 페이지 버퍼(PB1)는 비트 라인(BL1)을 통해 메모리 셀과 연결되고, 제1 내지 제5 트랜지스터들(M1~M5)을 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 비트 라인(BL1)에 차징(charging)하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 이때 제1 트랜지스터(M1)는 제1 센스 신호(PBSENSE)에 의해 제어되고, 제2 트랜지스터(M2)는 제1 프리차지 신호(SA_CSOC)에 의해 제어되고, 제3 트랜지스터(M3)는 저장부(LAT)에 의해 제어된다. 또한 제4 트랜지스터(M4)는 오드 프리차지 신호(SA_PRECH_N_ODD)에 의해 제어되고, 제5 트랜지스터(M5)는 제2 센스 신호(SA_SENSE)에 의해 제어된다. 저장부(LAT)는 래치(latch) 또는 퓨즈(fuse)로 구성될 수 있다.
또한 제1 페이지 버퍼(PB1)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 감지 노드(SO)에 차징(charging)하는 감지 노드 프리차지(SO precharge) 동작을 수행할 수 있다. 이때 제3 트랜지스터(M3)는 저장부(LAT)에 의해 제어되고, 제4 트랜지스터(M4)는 오드 프리차지 신호(SA_PRECH_N_ODD)에 의해 제어된다.
또한 제1 페이지 버퍼(PB1)는 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 통해 비트 라인(BL1)에 차징(charging)된 전하를 접지 전압(VSSI)으로 디스차지(discharge) 할 수 있다. 제6 트랜지스터(M6)는 제1 디스차지 신호(SA_DISCH)에 의해 제어되고, 제7 트랜지스터(M7)는 저장부(LAT)에 의해 제어된다.
제1 페이지 버퍼(PB1)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하는 저장부(LAT)를 포함할 수 있다. 저장부(LAT)는 제1 노드(Q)를 통해 제3 트랜지스터(M3)를 턴온(turn-on) 또는 턴오프(turn-off) 시켜 비트 라인 프리차지(Bit line precharge) 동작 및 감지 노드 프리차지(SO precharge) 동작을 제어할 수 있다. 제2 노드(Qb)와 제1 노드(Q)는 서로 반전된 값을 가진다. 비트 라인(BL1)에 연결된 메모리 셀에 대한 센싱 동작 시 감지 노드(SO)의 전압은 메모리 셀의 문턱 전압에 기초하여 결정된다. 예를 들면, 비트 라인(BL1)의 전압은 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다. 이때, 제1 및 제5 트랜지스터들(M1 및 M5)이 턴온되면 비트 라인(BL1)과 감지 노드(SO)는 공통 노드(CSO)를 통해 서로 연결되므로, 감지 노드(SO)의 전압은 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다. 저장부(LAT)는 제2 노드(Qb)와 접지 전원(VSSI) 사이에 연결된 제8 트랜지스터(M8) 및 제9 트랜지스터(M9)를 통해 메모리 셀의 문턱 전압을 센싱한 결과를 저장할 수 있다. 센싱 동작 시 하이 레벨로 인가되는 센싱 신호(SENSING)에 따라 제8 트랜지스터(M8)는 턴온되고, 감지 노드(SO)의 전위 레벨에 따라 턴온 또는 턴오프되는 제9 트랜지스터(M9)에 따라 제2 노드(Qb)는 초기 상태인 하이 레벨을 유지하거나 로우 레벨 상태로 변경되어 감지 노드(SO)의 전위 레벨에 대응하는 데이터를 래치할 수 있다. 메모리 셀의 문턱 전압이 낮은 경우, 센싱 동작 중 감지 노드(SO)는 로우 레벨이 될 수 있고 제9 트랜지스터(M9)는 턴오프 될 수 있다. 메모리 셀의 문턱 전압이 높은 경우, 센싱 동작 시 감지 노드(SO)는 하이 레벨이 될 수 있고 제9 트랜지스터(M9)는 턴온 될 수 있다. 제10 트랜지스터(M10)는 리셋 신호(RST)에 의해 제어되어 제1 노드(Q)를 접지 전압(VSSI) 레벨로 초기화시킬 수 있다.
도 9는 본 발명의 실시 예에 따른 제2 페이지 버퍼 그룹에 포함된 페이지 버퍼를 설명하기 위한 도면이다.
도 9에서는 도 6의 제2 페이지 버퍼 그룹(GR2)에 포함된 페이지 버퍼들 중 제2 페이지 버퍼(PB2)를 일예로 설명하도록 한다. 제2 페이지 버퍼 그룹(GR2)에 포함된 페이지 버퍼들은 서로 유사한 구조로 설계될 수 있다.
도 9를 참조하면, 제2 페이지 버퍼(PB2)는 비트 라인(BL2)을 통해 메모리 셀(MC)과 연결되고, 제1 내지 제5 트랜지스터들(M1~M5)을 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 비트 라인(BL2)에 차징(charging)하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 이때 제1 트랜지스터(M1)는 제1 센스 신호(PBSENSE)에 의해 제어되고, 제2 트랜지스터(M2)는 제1 프리차지 신호(SA_CSOC)에 의해 제어되고, 제3 트랜지스터(M3)는 저장부(LAT)에 의해 제어된다. 또한 제4 트랜지스터(M4)는 이븐 프리차지 신호(SA_PRECH_N_EVEN)에 의해 제어되고, 제5 트랜지스터(M5)는 제2 센스 신호(SA_SENSE)에 의해 제어된다. 저장부(LAT)는 래치(latch) 또는 퓨즈(fuse)로 구성될 수 있다.
또한 제2 페이지 버퍼(PB2)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 감지 노드(SO)에 차징(charging)하는 감지 노드 프리차지(SO precharge) 동작을 수행할 수 있다. 이때 제3 트랜지스터(M3)는 저장부(LAT)에 의해 제어되고, 제4 트랜지스터(M4)는 이븐 프리차지 신호(SA_PRECH_N_EVEN)에 의해 제어된다.
또한 제2 페이지 버퍼(PB2)는 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 통해 비트 라인(BL2)에 차징(charging)된 전하를 접지 전압(VSSI)으로 디스차지(discharge) 할 수 있다. 제6 트랜지스터(M6)는 제1 디스차지 신호(SA_DISCH)에 의해 제어되고, 제7 트랜지스터(M7)는 저장부(LAT)에 의해 제어된다.
제2 페이지 버퍼(PB2)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하는 저장부(LAT)를 포함할 수 있다. 저장부(LAT)는 제1 노드(Q)를 통해 제3 트랜지스터(M3)를 턴온(turn-on) 또는 턴오프(turn-off) 시켜 비트 라인 프리차지(Bit line precharge) 동작 및 감지 노드 프리차지(SO precharge) 동작을 제어할 수 있다. 제2 노드(Qb)와 제1 노드(Q)는 서로 반전된 값을 가진다. 비트 라인(BL2)에 연결된 메모리 셀에 대한 센싱 동작 시 감지 노드(SO)의 전압은 메모리 셀의 문턱 전압에 기초하여 결정된다. 예를 들면, 비트 라인(BL2)의 전압은 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다. 이때, 제1 및 제5 트랜지스터들(M1 및 M5)이 턴온되면 비트 라인(BL2)과 감지 노드(SO)는 공통 노드(CSO)를 통해 서로 연결되므로, 감지 노드(SO)의 전압은 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다. 저장부(LAT)는 제2 노드(Qb)와 접지 전원(VSSI) 사이에 연결된 제8 트랜지스터(M8) 및 제9 트랜지스터(M9)를 통해 메모리 셀(MC)의 문턱 전압을 센싱한 결과를 저장할 수 있다. 센싱 동작 시 하이 레벨로 인가되는 센싱 신호(SENSING)에 따라 제8 트랜지스터(M8)는 턴온되고, 감지 노드(SO)의 전위 레벨에 따라 턴온 또는 턴오프되는 제9 트랜지스터(M9)에 따라 제2 노드(Qb)는 초기 상태인 하이 레벨을 유지하거나 로우 레벨 상태로 변경되어 감지 노드(SO)의 전위 레벨에 대응하는 데이터를 래치할 수 있다. 메모리 셀의 문턱 전압이 낮은 경우, 센싱 동작 중 감지 노드(SO)는 로우 레벨이 될 수 있고 제9 트랜지스터(M9)는 턴오프 될 수 있다. 메모리 셀의 문턱 전압이 높은 경우, 센싱 동작 시 감지 노드(SO)는 하이 레벨이 될 수 있고 제9 트랜지스터(M9)는 턴온 될 수 있다. 제10 트랜지스터(M10)는 리셋 신호(RST)에 의해 제어되어 제1 노드(Q)를 접지 전압(VSSI) 레벨로 초기화시킬 수 있다.
상술한 바와 같이 제2 페이지 버퍼 그룹에 포함된 페이지 버퍼들은 도 7에서 도시된 제1 페이지 버퍼 그룹에 포함된 페이지 버퍼들과 제4 트랜지스터(M4)에 인가되는 프리차지 신호가 서로 상이하도록 설계될 수 있다. 즉, 제1 페이지 버퍼 그룹에 포함된 페이지 버퍼들은 오드 프리차지 신호(SA_PRECH_N_ODD)에 의해 제어되고, 제2 페이지 버퍼 그룹에 포함된 페이지 버퍼들은 이븐 프리차지 신호(SA_PRECH_N_EVEN)에 의해 제어될 수 있다. 이에 따라, 제1 페이지 버퍼 그룹과 제2 페이지 버퍼 그룹은 활성화 타이밍이 서로 상이한 오드 프리차지 신호(SA_PRECH_N_ODD)와 이븐 프리차지 신호(SA_PRECH_N_EVEN)에 따라 감지 노드 프리차지 동작이 수행되므로, 제1 페이지 버퍼 그룹의 감지 노드 프리차지 동작의 활성화 타이밍과 제2 페이지 버퍼 그룹의 감지 노드 프리차지 동작의 활성화 타이밍이 서로 상이하도록 이원화되어 동작할 수 있다.
도 10은 도 2의 제어 로직을 설명하기 위한 도면이다.
도 10을 참조하면, 제어 로직(300)은 프리차지 신호 생성부(310), 프리차지 신호 분할부(320), 레지스터(330), 및 페이지 버퍼 디스에이블 신호 생성부(340)를 포함할 수 있다.
프리차지 신호 생성부(310)는 비트 라인 프리차지 동작 및 감지 노드 프리차지 동작 시 프라치지 신호(SA_PRECH_N)를 생성한다. 프라치지 신호(SA_PRECH_N)는 로직 로우 레벨로 활성화되는 신호이다.
프리차지 신호 분할부(320)는 프리차지 신호 생성부(310)로부터 전송받은 프라치지 신호(SA_PRECH_N)를 오드 프리차지 신호(SA_PRECH_N_ODD) 및 이븐 프리차지 신호(SA_PRECH_N_EVEN)로 출력한다.
프리차지 신호 분할부(320)는 제1 패스 트랜지스터(PT1) 및 제2 패스 트랜지스터(PT2)를 포함하여 구성될 수 있다.
제1 패스 트랜지스터(PT1)는 프라치지 신호(SA_PRECH_N)를 수신하고, 수신된 프라치지 신호(SA_PRECH_N)를 오드 프리차지 신호(SA_PRECH_N_ODD)로하여 도 6 또는 도 7의 제1 페이지 버퍼 그룹(GR1)으로 출력할 수 있다. 또한, 감지 노드 프리차지 동작 시 제1 패스 트랜지스터(PT1)는 오드 디스에이블 신호들(PB_ODDDISABLE, PB_ODDDISABLE_N)에 응답하여 수신된 프라치지 신호(SA_PRECH_N)를 오드 프리차지 신호(SA_PRECH_N_ODD)로 출력하는 타이밍을 제어할 수 있다. 즉, 제1 패스 트랜지스터(PT1)는 오드 디스에이블 신호들(PB_ODDDISABLE, PB_ODDDISABLE_N)에 응답하여 오드 프리차지 신호(SA_PRECH_N_ODD)가 활성화되는 타이밍을 조절할 수 있다.
제2 패스 트랜지스터(PT2)는 프라치지 신호(SA_PRECH_N)를 수신하고, 수신된 프라치지 신호(SA_PRECH_N)를 이븐 프리차지 신호(SA_PRECH_N_EVEN)로하여 도 6 또는 도 7의 제2 페이지 버퍼 그룹(GR2)으로 출력할 수 있다. 또한, 감지 노드 프리차지 동작 시 제2 패스 트랜지스터(PT2)는 이븐 디스에이블 신호들(PB_EVENDISABLE, PB_EVENDISABLE_N)에 응답하여 수신된 프라치지 신호(SA_PRECH_N)를 이븐 프리차지 신호(SA_PRECH_N_EVEN)로 출력하는 타이밍을 제어할 수 있다. 즉, 제2 패스 트랜지스터(PT2)는 이븐 디스에이블 신호들(PB_EVENDISABLE, PB_EVENDISABLE_N)에 응답하여 이븐 프리차지 신호(SA_PRECH_N_EVEN)가 활성화되는 타이밍을 조절할 수 있다.
감지 노드 프리차지 동작 시 제1 패스 트랜지스터(PT1)와 제2 패스 트랜지스터(PT2)의 활성화 타이밍은 서로 상이할 수 있다. 예를 들어 제1 패스 트랜지스터(PT1)가 활성화되어 오드 프리차지 신호(SA_PRECH_N_ODD)를 제1 페이지 버퍼 그룹(GR1)으로 전송하기 시작하고, 이 후에 제2 패스 트랜지스터(PT2)가 활성화되어 이븐 프리차지 신호(SA_PRECH_N_EVEN)를 제2 페이지 버퍼 그룹(GR2)으로 전송할 수 있다.
레지스터(330)는 제1 페이지 버퍼 그룹의 감지 노드 프리차지 동작의 활성화 시작 타이밍과 제2 페이지 버퍼 그룹의 감지 노드 프리차지 동작의 활성화 시작 타이밍의 시간 차이 값에 대응하는 설정 시간(SET_TIME)이 저장될 수 있다. 레지스터(330)는 리드 동작 또는 검증 동작 중 감지 노드 프리차지 동작 시 저장된 설정 시간(SET_TIME)을 출력할 수 있다.
설정 시간(SET_TIME)은 사용자의 설정에 따라 변경될 수 있으며, 제1 페이지 버퍼 그룹과 제2 페이지 버퍼 그룹의 감지 노드 프리차지 동작 시 전류 소모가 분산되는 최적의 시간을 설정 시간(SET_TIME)으로 정의할 수 있다.
페이지 버퍼 디스에이블 신호 생성부(340)는 레지스터(330)로부터 수신된 설정 시간(SET_TIME)에 응답하여 오드 디스에이블 신호(PB_ODDDISABLE) 및 이븐 디스에이블 신호(PB_EVENDISABLE)를 생성하여 프리차지 신호 분할부(320)로 출력할 수 있다. 오드 디스에이블 신호(PB_ODDDISABLE_N)는 오드 디스에이블 신호(PB_ODDDISABLE)를 반전시킨 신호이며, 이븐 디스에이블 신호(PB_EVENDISABLE_N)는 이븐 디스에이블 신호(PB_EVENDISABLE)를 반전시킨 신호이다. 예를 들어 페이지 버퍼 디스에이블 신호 생성부(340)는 감지 노드 프리차지 동작 구간에서 설정 시간(SET_TIME)에 대응하는 시간 만큼 오드 디스에이블 신호(PB_ODDDISABLE) 또는 이븐 디스에이블 신호(PB_EVENDISABLE)를 활성화시켜 출력할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 12는 도 11의 감지 노드 프리차지 동작 시 페이지 버퍼의 동작을 설명하기 위한 신호들의 파형도이다.
도 2 내지 도 12를 참조하여 본 발명의 일 실시 예에 따른 메모리 장치의 리드 동작을 설명하면 다음과 같다.
단계 S11에서, 읽기 및 쓰기 회로(230)에 포함된 페이지 버퍼들(PB1 내지 PBm) 각각의 저장부(LAT)를 셋업한다. 셋업 동작 시 제1 페이지 버퍼 그룹(GR1) 및 제2 페이지 버퍼 그룹(GR2) 각각에 로직 하이 레벨의 리셋 신호(RST)가 인가된다. 페이지 버퍼들(PB1 내지 PBm) 각각의 제10 트랜지스터(M10)는 로직 하이 레벨의 리셋 신호(RST)에 응답하여 턴온되고, 이에 따라 페이지 버퍼들(PB1 내지 PBm) 각각의 제1 노드(Q)는 접지 전압(VSSI) 레벨로 초기화된다.
단계 S13에서, 주변 회로들(200)은 선택된 메모리 블록(예를 들어 MB1)의 워드 라인들의 전위 레벨을 리드 전압 및 패스 전압으로 프리차지하고, 선택된 메모리 블록(MB1)의 비트 라인들(BL1 내지 BLm)을 설정 레벨로 프리차지한다.
예를 들어, 리드 동작 시 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 리드 동작들에 사용되는 리드 전압 및 패스 전압을 생성한다. 로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 리드 전압 및 패스 전압을 선택된 메모리 블록(MB1)에 연결된 로컬 라인들(LL)에 전달한다. 예를 들어, 로우 디코더(220)는 로컬 라인들(LL) 중 선택된 워드 라인에 리드 전압을 인가하고, 비 선택된 워드 라인들에 패스 전압을 인가하여 워드 라인들의 전위 레벨을 프리차지한다.
읽기 및 쓰기 회로(230)에 포함된 다수의 페이지 버퍼들(PB1~PBm)은 대응하는 비트 라인들(BL1~BLm)을 프리차지한다. 비트 라인 프리차지 동작 시 다수의 페이지 버퍼들(PB1~PBm) 각각은 제1 내지 제5 트랜지스터들(M1~M5)을 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 비트 라인들(BL1~BLm) 중 대응하는 비트 라인에 차징할 수 있다. 예를 들어 제1 트랜지스터(M1)는 제1 센스 신호(PBSENSE)에 의해 턴온되고, 제2 트랜지스터(M2)는 제1 프리차지 신호(SA_CSOC)에 의해 턴온되고, 제3 트랜지스터(M3)는 로우 레벨로 초기 설정된 제1 노드(Q)의 전위 레벨에 따라 턴온되고, 제4 트랜지스터(M4)는 오드 프리차지 신호(SA_PRECH_N_ODD) 또는 이븐 프리차지 신호(SA_PRECH_N_EVEN)에 의해 턴온되고, 제5 트랜지스터(M5)는 제2 센스 신호(SA_SENSE)에 의해 턴온되어 비트 라인들(BL1 내지 BLm)을 프리차지한다.
단계 S15에서, 제1 페이지 버퍼 그룹(GR1)에 포함된 페이지 버퍼들(예를 들어 PB1, PB3, ..., PBm-1) 및 제2 페이지 버퍼 그룹(GR2)에 포함된 페이지 버퍼들(예를 들어 PB2, PB4, ..., PBm)을 이원화하여 감지 노드 프리차지 동작을 수행한다.
예를 들어, 프리차지 신호 분할부(320)의 제1 패스 트랜지스터(PT1)는 오드 디스에이블 신호들(PB_ODDDISABLE, PB_ODDDISABLE_N)에 응답하여 활성화되고, 제2 패스 트랜지스터(PT2)는 이븐 디스에이블 신호들(PB_EVENDISABLE, PB_EVENDISABLE_N)에 응답하여 비활성화된다. 프리차지 신호 생성부(310)는 감지 노드 프리차지 동작 시 로우 레벨의 프라치지 신호(SA_PRECH_N)를 생성하여 출력한다. 이로 인하여 프리차지 신호 분할부(320)는 로직 로우 레벨로 활성화되는 오드 프리차지 신호(SA_PRECH_N_ODD)를 먼저 출력한다.
제1 페이지 버퍼 그룹(GR1)에 포함된 페이지 버퍼들(PB1, PB3, ..., PBm-1)의 제3 트랜지스터(M3)는 로우 레벨로 초기 설정된 제1 노드(Q)의 전위 레벨에 따라 턴온되고, 제4 트랜지스터(M4)는 오드 프리차지 신호(SA_PRECH_N_ODD)에 의해 턴온되어 페이지 버퍼들(PB1, PB3, ..., PBm-1) 각각의 감지 노드(SO)를 프리차지한다.
설정 시간(A) 후에, 프리차지 신호 분할부(320)의 제2 패스 트랜지스터(PT2)는 이븐 디스에이블 신호들(PB_EVENDISABLE, PB_EVENDISABLE_N)에 응답하여 활성화된다. 이에 따라 프리차지 신호 분할부(320)는 로직 로우 레벨로 활성화되는 이븐 프리차지 신호(SA_PRECH_N_EVEN)를 출력한다.
제2 페이지 버퍼 그룹(GR2)에 포함된 페이지 버퍼들(PB2, PB4, ..., PBm)의 제3 트랜지스터(M3)는 로우 레벨로 초기 설정된 제1 노드(Q)의 전위 레벨에 따라 턴온되고, 제4 트랜지스터(M4)는 이븐 프리차지 신호(SA_PRECH_N_EVEN)에 의해 턴온되어 페이지 버퍼들(PB2, PB4, ..., PBm) 각각의 감지 노드(SO)를 프리차지한다.
상술한 바와 같이 제1 페이지 버퍼 그룹(GR1) 및 제2 페이지 버퍼 그룹(GR2)은 서로 상이한 타이밍에 감지 노드 프리차지 동작이 시작된다.
이 후, 프리차지 신호 생성부(310)는 로우 레벨의 프라치지 신호(SA_PRECH_N)를 로직 하이 레벨로 천이시킨다. 따라서, 제1 페이지 버퍼 그룹(GR1) 및 제2 페이지 버퍼 그룹(GR2)은 서로 동일한 타이밍에 감지 노드 프리차지 동작이 종료된다.
단계 S17에서, 감지 노드 프리차지 동작이 종료된 후부터 제1 페이지 버퍼 그룹(GR1) 및 제2 페이지 버퍼 그룹(GR2)은 일정 시간 동안(tEVAL) 이벨류에이션 동작을 수행한다.
선택된 워드 라인에 리드 전압이 인가되면 선택된 워드 라인에 연결된 메모리 셀들에 저장된 데이터에 따라 비트 라인들(BL1 내지 BLm)을 통해 흐르는 전류량이 변화되고, 이에 따라 페이지 버퍼들(PB1 내지 PBm) 각각의 감지 노드(SO)의 전위 레벨이 조절된다. 예를 들어, 선택된 워드 라인과 연결된 메모리 셀들이 리드 전압보다 높은 프로그램 상태인 오프 셀인지 또는 리드 전압보다 낮은 오프 셀인지에 따라 페이지 버퍼들(PB1 내지 PBm) 각각의 감지 노드(SO)의 전위 레벨이 변화된다. 선택된 워드 라인과 연결된 메모리 셀이 오프 셀일 경우, 하이 레벨로 프리차지된 비트 라인은 프리차지 레벨을 유지한다. 반면, 선택된 워드 라인과 연결된 메모리 셀이 온 셀일 경우, 비트 라인을 통해 계속적으로 전류가 흐르게 되어 하이 레벨로 프리차지된 비트 라인은 점차 로우 레벨로 디스차지된다. 이벨류에이션 동작은 페이지 버퍼들(PB1 내지 PBm)에 인가되는 제2 센스 신호(SA_SENSE)가 로우 레벨로 천이되면 종료된다.
상술한 바와 같이 제1 페이지 버퍼 그룹(GR1) 및 제2 페이지 버퍼 그룹(GR2)은 서로 동일한 타이밍에 감지 노드 프리차지 동작이 종료되고, 제2 센스 신호(SA_SENSE)에 따라 이벨류에이션 동작의 종료 시점이 동일하다. 즉, 제1 페이지 버퍼 그룹(GR1) 및 제2 페이지 버퍼 그룹(GR2)은 동일한 시간 동안 이벨류에이션 구간을 수행한다.
단계 S19에서, 제1 페이지 버퍼 그룹(GR1) 및 제2 페이지 버퍼 그룹(GR2)은 센싱 동작을 수행하여 데이터를 래치한다.
예를 들어 메모리 셀의 문턱 전압이 리드 전압보다 높은 상태로 프로그램된 경우, 감지 노드(SO)의 전위 레벨이 전원 전압(VCCI) 레벨의 프리차지 레벨을 유지한다. 이로 인하여 제9 트랜지스터(M9)는 턴온 상태가 된다. 이 후, 센싱 동작 시 하이 레벨로 인가되는 센싱 신호(SENSING)에 따라 제8 트랜지스터(M8)는 턴온되고, 이에 따라 제2 노드(Qb)는 초기 상태인 하이 레벨에서 로우 레벨로 변경된다. 또한 제1 노드(Q)는 초기 상태인 로우 레벨에서 하이 레벨로 변경된다.
메모리 셀의 문턱 전압이 리드 전압보다 낮은 상태인 경우, 감지 노드(SO)의 전위 레벨은 접지 전압 레벨로 디스차지되는 비트 라인의 전위 레벨에 따라 로우 레벨로 하강하게 된다. 이로 인하여 제9 트랜지스터(M9)는 턴오프 상태가 된다. 이에 따라 센싱 동작 시 하이 레벨로 인가되는 센싱 신호(SENSING)에 따라 제8 트랜지스터(M8)는 턴온되어도 제2 노드(Qb)는 초기 상태인 하이 레벨을 유지하고, 제1 노드(Q)는 초기 상태인 로우 레벨을 유지하게 된다.
상술한 바와 같이 본원 발명의 일 실시 예에 따르면, 저장부(LAT)의 제1 노드(Q)와 프리차지 신호에 응답하여 수행되는 감지 노드 프리차지 동작 시 복수의 페이지 버퍼들(PB1 내지 PBm)을 적어도 두 개의 페이지 버퍼 그룹으로 구분하고, 각 페이지 버퍼 그룹 별로 감지 노드 프리차지 동작을 이원화시켜 수행할 수 있다. 이로 인하여 감지 노드 프리차지 동작에 의한 메모리 장치의 전압 및 전류 드랍 현상을 개선할 수 있다.
본 발명의 실시 예에서는 리드 동작을 일 예로 설명하였으나, 프로그램 동작 중 수행되는 검증 동작에도 적용 가능하다. 예를 들어 검증 동작 중 저장부(LAT)의 제1 노드(Q)와 프리차지 신호에 응답하여 수행되는 감지 노드 프리차지 동작 시 복수의 페이지 버퍼들(PB1 내지 PBm)을 적어도 두 개의 페이지 버퍼 그룹으로 구분하고, 각 페이지 버퍼 그룹 별로 감지 노드 프리차지 동작을 이원화시켜 수행할 수 있다.
도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템
1100: 메모리 장치
1200: 메모리 컨트롤러
100: 메모리 셀 어레이
200: 주변 회로들
210: 전압 생성 회로
220: 로우 디코더
230: 읽기 및 쓰기 회로
240: 컬럼 디코더
250: 입출력 회로
260: 패스/페일 판단부
270: 소스 라인 드라이버
300: 제어 로직
310: 프리차지 신호 생성부
320: 프리차지 신호 분할부
330: 레지스터
340: 페이지 버퍼 디스에이블 신호 생성부

Claims (20)

  1. 메모리 블록; 및
    상기 메모리 블록의 비트 라인들과 연결된 제1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹을 포함하며,
    상기 제1 페이지 버퍼 그룹의 감지 노드 프리차지 동작과 상기 제2 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작은 서로 상이한 동작 구간을 가지는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작의 활성화 시작 타이밍과 상기 제2 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작의 상기 활성화 시작 타이밍은 서로 상이한 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작의 종료 타이밍과 상기 제2 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작의 상기 종료 타이밍은 서로 동일한 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제1 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작을 제어하기 위한 제1 프리차지 신호 및 상기 제2 페이지 버퍼 그룹의 상기 감지 노드 프리차지 동작을 제어하기 위한 제2 프리차지 신호를 생성하기 위한 제어 로직을 더 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 로직은 프리차지 신호를 생성하기 위한 프리차지 신호 생성부;
    상기 프리차지 신호를 수신하고, 상기 프리차지 신호를 상기 제1 프리차지 신호 및 상기 제2 프리차지 신호로 출력하며, 제1 디스에이블 신호 또는 제2 디스에이블 신호에 응답하여 설정 시간 동안 상기 제1 프리차지 신호 또는 제2 프리차지 신호의 출력을 차단하는 프리차지 신호 분할부;
    상기 설정 시간을 저장하는 레지스터; 및
    상기 레지스터에 저장된 상기 설정 시간에 기초하여 상기 제1 디스에이블 신호 및 상기 제2 디스에이블 신호를 생성하기 위한 페이지 버퍼 디스에이블 신호 생성부를 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프리차지 신호 분할부는 상기 프리차지 신호를 상기 제1 프리차지 신호로 하여 상기 제1 페이지 버퍼 그룹으로 전송하고, 일정 시간 후 상기 프리차지 신호를 상기 제2 프리차지 신호로 하여 상기 제2 페이지 버퍼 그룹으로 전송하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 프리차지 신호 분할부는 상기 프리차지 신호를 수신하고, 제1 페이지 버퍼 디스에이블 신호에 응답하여 상기 제1 프리차지 신호를 비활성화시키거나, 상기 프리차지 신호를 상기 제1 프리차지 신호로 전송하는 제1 패스 트랜지스터; 및
    상기 프리차지 신호를 수신하고, 제2 페이지 버퍼 디스에이블 신호에 응답하여 상기 제2 프리차지 신호를 비활성화시키거나, 상기 프리차지 신호를 상기 제2 프리차지 신호로 전송하는 제2 패스 트랜지스터를 포함하는 메모리 장치.
  8. 제 4 항에 있어서,
    상기 제1 페이지 버퍼 그룹은 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들 각각은 상기 감지 노드 프리차지 동작 시 상기 제1 프리차지 신호에 응답하여 상기 복수의 페이지 버퍼들 각각의 감지 노드를 전원 전압 레벨로 프리차지하는 메모리 장치.
  9. 제 4 항에 있어서,
    상기 제2 페이지 버퍼 그룹은 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들 각각은 상기 감지 노드 프리차지 동작 시 상기 제2 프리차지 신호에 응답하여 상기 복수의 페이지 버퍼들 각각의 감지 노드를 전원 전압 레벨로 프리차지하는 메모리 장치.
  10. 메모리 블록;
    상기 메모리 블록의 비트 라인들과 연결된 적어도 두 개 이상의 페이지 버퍼 그룹들; 및
    상기 두 개 이상의 페이지 버퍼 그룹들을 제어하여 상기 메모리 블록에 대한 리드 동작을 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 리드 동작 중 감지 노드 프리차지 동작 시 상기 두 개 이상의 페이지 버퍼 그룹들 각각의 활성화 타이밍을 서로 상이하도록 제어하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 두 개 이상의 페이지 버퍼 그룹들 각각의 상기 감지 노드 프리차지 동작의 활성화 시작 타이밍은 서로 상이한 메모리 장치.
  12. 제 11 항에 있어서,
    상기 두 개 이상의 페이지 버퍼 그룹들 각각의 상기 감지 노드 프리차지 동작의 종료 타이밍은 서로 동일한 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제어 로직은 프리차지 신호를 생성하기 위한 프리차지 신호 생성부; 및
    상기 프리차지 신호를 수신하여 상기 두 개 이상의 페이지 버퍼 그룹들 각각에 대응하는 두 개 이상의 분할 프리차지 신호들을 생성하는 프리차지 분할부를 포함하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 프리차지 분할부는 상기 두 개 이상의 분할 프리차지 신호들을 활성화시키는 시작 타이밍을 서로 상이하도록 조절하여 출력하는 포함하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 프리차지 분할부는 상기 두 개 이상의 페이지 버퍼 그룹들 각각에 대응하는 디스에이블 신호에 응답하여 상기 시작 타이밍을 서로 상이하도록 조절하는 메모리 장치.
  16. 메모리 블록의 비트 라인들을 설정 레벨로 프리차지하고, 상기 메모리 블록의 선택된 워드 라인에 리드 전압을 인가하는 단계;
    상기 비트 라인들과 연결된 제1 페이지 버퍼들과 제2 페이지 버퍼들 각각의 감지 노드를 프리차지하되, 상기 제1 페이지 버퍼들의 상기 감지 노드를 프리차지하는 타이밍과 상기 제2 페이지 버퍼들의 상기 감지 노드를 프리차지하는 타이밍을 서로 상이하도록 조절하는 단계;
    상기 비트 라인들의 전류량에 기초하여 상기 제1 페이지 버퍼들의 상기 감지 노드와 상기 제2 페이지 버퍼들의 상기 감지 노드의 전위 레벨을 조절하는 이벨류에이션 동작을 수행하는 단계; 및
    상기 제1 페이지 버퍼들의 상기 감지 노드와 상기 제2 페이지 버퍼들의 상기 감지 노드의 전위 레벨을 센싱하는 단계를 포함하는 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 제1 페이지 버퍼들과 상기 제2 페이지 버퍼들 각각의 상기 감지 노드를 프리차지하는 단계에서,
    상기 제1 페이지 버퍼들의 감지 노드 프리차지 동작의 활성화 시작 타이밍과 상기 제2 페이지 버퍼들의 상기 감지 노드 프리차지 동작의 상기 활성화 시작 타이밍이 서로 상이한 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 제1 페이지 버퍼들의 상기 감지 노드 프리차지 동작의 종료 타이밍과 상기 제2 페이지 버퍼들의 상기 감지 노드 프리차지 동작의 상기 종료 타이밍은 서로 동일한 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 제1 페이지 버퍼들과 제2 페이지 버퍼들 각각의 상기 감지 노드를 프리차지하는 단계에서,
    상기 제1 페이지 버퍼들은 제1 프리차지 신호에 응답하여 상기 감지 노드 프리차지 동작을 수행하고, 상기 제2 페이지 버퍼들은 제2 프리차지 신호에 응답하여 상기 감지 노드 프리차지 동작을 수행하며,
    상기 제1 프리차지 신호가 먼저 활성화된 후 상기 제2 프리차지 신호가 활성화되는 메모리 장치의 동작 방법.
  20. 제 16 항에 있어서,
    상기 이벨류에이션 동작을 수행하는 단계에서,
    상기 제1 페이지 버퍼들의 상기 이벨류에이션 동작과 상기 제2 페이지 버퍼들의 상기 이벨류에이션 동작은 동일한 구간에서 수행되는 메모리 장치의 동작 방법.
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