CN113362868A - 存储器装置及其操作方法 - Google Patents

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Abstract

本技术涉及一种存储器装置及其操作方法。该存储器装置包括：存储块；第一页缓冲器组和第二页缓冲器组，所述第一页缓冲器组和所述第二页缓冲器组连接到存储块的位线；以及控制逻辑，其被配置为控制所述第一页缓冲器组和所述第二页缓冲器组同时部分地执行感测节点预充电操作。

Description

存储器装置及其操作方法
技术领域
本公开涉及存储器装置及其操作方法，更具体地，涉及一种能够改进存储器装置的电流和电压下降现象的存储器装置及其操作方法。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储器装置。半导体存储器装置通常分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是当供电中断时丢失所存储的数据的存储器装置。易失性存储器装置包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使供电中断时也维持所存储的数据的存储器装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存大致分类为NOR型或NAND型。
发明内容
根据本公开的实施方式的存储器装置包括：存储块；第一页缓冲器组和第二页缓冲器组，其连接到存储块的位线；以及控制逻辑，其被配置为控制第一页缓冲器组和第二页缓冲器组同时部分地执行感测节点预充电操作。
根据本公开的实施方式的存储器装置包括：存储块；至少两个或更多个页缓冲器组，其连接到存储块的位线；以及控制逻辑，其被配置为通过控制所述两个或更多个页缓冲器组来控制对存储块的读操作。控制逻辑还被配置为在读操作的感测节点预充电操作期间将相应的所述两个或更多个页缓冲器组的启用定时控制为彼此不同。
根据本公开的实施方式的操作存储器装置的方法包括以下步骤：将存储块的位线预充电至设定电平，并且将读电压施加到存储块的所选字线；对连接到位线的第一页缓冲器和第二页缓冲器中的每一个的感测节点进行预充电，并且将对第一页缓冲器的感测节点进行预充电的定时和对第二页缓冲器的感测节点进行预充电的定时控制为彼此不同；执行评估操作以基于位线的电流量来控制第一页缓冲器的感测节点和第二页缓冲器的感测节点的电位电平；以及感测第一页缓冲器的感测节点和第二页缓冲器的感测节点的电位电平。
附图说明
图1是用于描述根据本公开的实施方式的存储器***的图。
图2是用于描述图1的存储器装置的图。
图3是用于描述图2的存储块的图。
图4是用于描述三维配置的存储块的实施方式的图。
图5是用于描述三维配置的存储块的另一实施方式的图。
图6是用于描述根据本公开的实施方式的读/写电路中包括的页缓冲器组的图。
图7是用于描述根据本公开的另一实施方式的读/写电路中包括的页缓冲器组的图。
图8是用于描述根据本公开的实施方式的第一页缓冲器组中包括的页缓冲器的图。
图9是用于描述根据本公开的实施方式的第二页缓冲器组中包括的页缓冲器的图。
图10是用于描述图2的控制逻辑的图。
图11是用于描述根据本公开的实施方式的存储器装置的读操作的流程图。
图12是用于描述在图11的感测节点预充电操作期间页缓冲器的操作的信号的波形图。
图13是用于描述包括图2所示的存储器装置的存储器***的另一实施方式的图。
图14是用于描述包括图2所示的存储器装置的存储器***的另一实施方式的图。
图15是用于描述包括图2所示的存储器装置的存储器***的另一实施方式的图。
图16是用于描述包括图2所示的存储器装置的存储器***的另一实施方式的图。
具体实施方式
将通过下面与附图一起详细描述的实施方式来描述本公开的优点和特征以及实现这些优点和特征的方法。然而，本公开不限于本文所描述的实施方式，而是可按其它形式具体实现。提供本实施方式以向本公开所属领域的技术人员详细描述本公开的技术精神，以使得本领域技术人员可实现本公开的技术精神。
贯穿说明书，在一部分“连接”到另一部分的情况下，该情况不仅包括该部分“直接连接”到另一部分的情况，而且包括该部分“间接连接”到另一部分且二者间插置有另一组件的情况。贯穿说明书，在一部分包括组件的情况下，除非另外具体地说明，否则该情况意味着该部分可包括其它组件，而不排除其它组件。
本公开的一些实施方式提供了一种存储器装置以及操作该存储器装置的方法，其能够改进在存储器装置的感测节点预充电操作期间电流和电压的下降现象。例如，本教导将存储器装置的页缓冲器划分为多个页缓冲器组，将多个页缓冲器组的感测节点预充电操作双重化(dualize)，并且执行感测节点预充电操作。因此，本教导可改进在感测节点预充电操作期间电流和电压的下降现象。
图1是用于描述根据本公开的实施方式的存储器***1000的图。
参照图1，存储器***1000包括存储数据的存储器装置1100以及在主机2000的控制下控制存储器装置1100的存储控制器1200。
主机2000可使用诸如高速***组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议来与存储器***1000通信。另外，主机2000与存储器***1000之间的接口协议不限于上述示例，可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的其它接口协议之一。
存储控制器1200可总体上控制存储器***1000的操作，并且可控制主机2000与存储器装置1100之间的数据交换。例如，存储控制器1200可根据主机2000的请求来控制存储器装置1100以编程或读取数据。另外，存储控制器1200可存储包括在存储器装置1100中的主存储块和子存储块的信息，并且可选择存储器装置1100以根据为编程操作加载的数据量来对主存储块或子存储块执行编程操作。根据实施方式，存储器装置1100可包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存。
存储器装置1100可在存储控制器1200的控制下执行编程操作、读操作或擦除操作。
图2是用于描述图1的存储器装置1100的图。
参照图2，存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可包括***电路200，***电路200被配置为执行将数据存储在存储器单元阵列100中的编程操作、输出所存储的数据的读操作以及擦除所存储的数据的擦除操作。存储器装置1100可包括控制逻辑300，控制逻辑300根据图1的存储控制器1200的控制来控制***电路200。
存储器单元阵列100可包括多个存储块MB1至MBk；110(k是正整数)。局部线LL和位线BL1至BLm(m是正整数)可连接到存储块MB1至MBk；110中的每一个。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，局部线LL可包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。这里，第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线和源极选择线以及源极线。例如，局部线LL还可包括虚设线。例如，局部线LL还可包括管线。局部线LL可分别连接到存储块MB1至MBk；110，并且位线BL1至BLm可共同连接到存储块MB1至MBk；110。存储块MB1至MBk；110可按二维或三维结构实现。例如，在二维结构的存储块110中，存储器单元可布置在平行于基板的方向上。例如，在三维结构的存储块110中，存储器单元可在与基板垂直的方向上层叠。
***电路200可被配置为在控制逻辑300的控制下执行所选存储块110的编程操作、读操作和擦除操作。例如，***电路200可在控制逻辑300的控制下将读电压施加到多条字线当中的所选字线并将通过电压施加到剩余字线以读取存储在连接到所选字线的存储器单元中的数据。另外，***电路200可在控制逻辑300的控制下将验证电压施加到多条字线当中的所选字线并将通过电压施加到剩余字线以验证连接到所选字线的存储器单元。例如，***电路200可包括电压发生电路210、行解码器220、读/写电路230、列解码器240、输入/输出电路250、通过/失败确定器(通过/失败检查电路)260和源极线驱动器270。
电压发生电路210可响应于操作信号OP_CMD来生成用于编程操作、读操作和擦除操作的各种操作电压Vop。另外，电压发生电路210可响应于操作信号OP_CMD来选择性对局部线LL进行放电。例如，电压发生电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压和读电压等。
行解码器220可响应于行地址RADD而将操作电压Vop传送到连接到所选存储块110的局部线LL。
读/写电路230可包括连接到位线BL1至BLm的多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可响应于页缓冲器控制信号PBSIGNALS而操作。例如，在编程操作期间，页缓冲器PB1至PBm暂时存储通过数据线DL接收的数据并基于所存储的数据来控制对应位线BL1至BLm的电位电平。另外，在读操作或验证操作期间，页缓冲器PB1至PBm可感测位线BL1至BLm的电压或电流。在读操作和验证操作期间，页缓冲器PB1至PBm执行将页缓冲器PB1至PBm的各个感测节点预充电至设定的电位电平的感测节点预充电操作。另外，页缓冲器PB1至PBm可被划分成至少两个页缓冲器组，并且各个页缓冲器组可单独地执行感测节点预充电操作。即，至少两个页缓冲器组中的每一个的感测节点预充电操作可彼此双重化。
列解码器240可响应于列地址CADD而在输入/输出电路250和读/写电路230之间传送数据。例如，列解码器240可通过数据线DL与页缓冲器PB1至PBm交换数据，或者可通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从图1的存储控制器1200接收的命令CMD和地址ADD传送到控制逻辑300，或者可与列解码器240交换数据DATA。
在读操作或验证操作期间，通过/失败确定器260可响应于允许比特VRY_BIT<#>而生成基准电流，将从读/写电路230接收的感测电压VPB与通过基准电流生成的基准电压进行比较，并输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL连接到包括在存储器单元阵列100中的存储器单元，并且可控制源极节点的电压。例如，在读操作或验证操作期间，源极线驱动器270可将存储器单元的源极节点电连接到接地节点。另外，在编程操作期间，源极线驱动器270可将接地电压施加到存储器单元的源极节点。在擦除操作期间，源极线驱动器270可将擦除电压施加到存储器单元的源极节点。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL并且可基于源极线控制信号CTRL_SL来控制源极节点的电压。
控制逻辑300可响应于命令CMD和地址ADD来输出操作信号OP_CMD、地址RADD、页缓冲器控制信号PBSIGNALS和允许比特VRY_BIT<#>以控制***电路200。另外，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。控制逻辑130可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
控制逻辑300可生成页缓冲器控制信号PBSIGNALS，页缓冲器控制信号PBSIGNALS包括用于控制感测节点预充电操作的预充电信号。各个预充电信号可对应于页缓冲器PB1至PBm的各个页缓冲器组，并且预充电信号被启用的定时可彼此不同。
图3是用于描述图2的存储块110的图。
参照图3，存储块110可连接到彼此平行布置在第一选择线和第二选择线之间的多条字线。这里，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。更具体地，存储块110可包括连接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可分别连接到串ST，并且源极线SL可共同连接到串ST。由于串ST可被配置为彼此相同，所以将作为示例具体地描述连接到第一位线BL1的串ST。
串ST可包括串联连接在源极线SL与第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。一个串ST可包括源极选择晶体管SST和漏极选择晶体管DST中的至少一个或更多个，并且可包括超过图中所示的数量的存储器单元F1至F16。
源极选择晶体管SST的源极可连接到源极线SL，并且漏极选择晶体管DST的漏极可连接到第一位线BL1。存储器单元F1至F16可串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。包括在不同串ST中的源极选择晶体管SST的栅极可连接到源极选择线SSL，漏极选择晶体管DST的栅极可连接到漏极选择线DSL，存储器单元F1至F16的栅极可连接到多条字线WL1至WL16。包括在不同串ST中的存储器单元当中的连接到同一字线的一组存储器单元可被称为页PPG。因此，存储块11可包括字线WL1至WL16的数量的页PPG。
一个存储器单元可存储1比特的数据。这通常被称为单级单元(SLC)。在这种情况下，一个物理页PPG可存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可包括与一个物理页PPG中所包括的单元相同数量的数据比特。另外，一个存储器单元可存储两比特或更多比特的数据。这通常被称为多级单元(MLC)。在这种情况下，一个物理页PPG可存储两个或更多个逻辑页(LPG)数据。
图4是用于描述按三维配置的存储块的实施方式的图。
参照图4，存储器单元阵列10可包括多个存储块MB1至MBk；110。存储块110可包括多个串ST11至ST1m和ST21至ST2m。作为实施方式，多个串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形状。在第一存储块MB1中，m个串可布置在行方向(X方向)上。在图4中，两个串布置在列方向(Y方向)上，但这是为了描述方便，三个或更多个串可布置在列方向(Y方向)上。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道膜、隧道绝缘膜、电荷捕获膜和阻挡绝缘膜。例如，可在各个串中设置用于提供沟道膜的柱。例如，可在各个串中设置用于提供沟道膜、隧道绝缘膜、电荷捕获膜和阻挡绝缘膜中的至少一个的柱。
各个串的源极选择晶体管SST可连接在源极线SL与存储器单元MC1至MCp之间。
作为实施方式，布置在同一行中的串的源极选择晶体管可连接到在行方向上延伸的源极选择线，布置在不同行中的串的源极选择晶体管可连接到不同的源极选择线。在图4中，第一行的串ST11至ST1m的源极选择晶体管可连接到第一源极选择线SSL1。第二行的串ST21至ST2m的源极选择晶体管可连接到第二源极选择线SSL2。
作为另一实施方式，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同连接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被划分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可在垂直方向(Z方向)上依次布置，并且可串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可在垂直方向(Z方向)上依次布置，并且可串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可通过管式晶体管PT彼此连接。各个串的第一存储器单元MC1至第n存储器单元MCn的栅极可分别连接到第一字线WL1至第n字线WLn。
作为实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。当提供虚设存储器单元时，可稳定地控制对应串的电压或电流。各个串的管式晶体管PT的栅极可连接到管线PL。
各个串的漏极选择晶体管DST可连接在位线与存储器单元MCp+1至MCn之间。布置在行方向上的串可连接到在行方向上延伸的漏极选择线。第一行的串ST11至ST1m的漏极选择晶体管可连接到第一漏极选择线DSL1。第二行的串ST21至ST2m的漏极选择晶体管可连接到第二漏极选择线DSL2。
布置在列方向上的串可连接到在列方向上延伸的位线。在图4中，第一列的串ST11和ST21可连接到第一位线BL1。第m列的串ST1m和ST2m可连接到第m位线BLm。
在布置在行方向上的串当中，连接到同一字线的存储器单元可配置一个页。例如，第一行的串ST11至ST1m当中的连接到第一字线WL1的存储器单元可配置一个页。
第二行的串ST21至ST2m当中的连接到第一字线WL1的存储器单元可配置另一页。将通过选择漏极选择线DSL1和DSL2中的任一条来选择布置在一行方向上的串。将通过选择字线WL1至WLn中的任一条来选择所选串的一页。
图5是用于描述三维配置的存储块的另一实施方式的图。
参照图5，存储器单元阵列100可包括多个存储块MB1至MBk；110。存储块110可包括多个串ST11’至ST1m’和ST21’至ST2m’。多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可沿着垂直方向(Z方向)延伸。在存储块110中，m个串可布置在行方向(X方向)上。在图5中，两个串布置在列方向(Y方向)上，但这是为了描述方便，三个或更多个串可布置在列方向(Y方向)上。
多个串ST11’至ST1m’和ST21’至ST2m’中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
各个串的源极选择晶体管SST可连接在源极线SL与存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可连接到同一源极选择线。布置在第一行中的串ST11’至ST1m’的源极选择晶体管可连接到第一源极选择线SSL1。布置在第二行中的串ST21’至ST2m’的源极选择晶体管可连接到第二源极选择线SSL2。作为另一实施方式，串ST11’至ST1m’和ST21’至ST2m’的源极选择晶体管可共同连接到一条源极选择线。
各个串的第一存储器单元MC1至第n存储器单元MCn可在源极选择晶体管SST与漏极选择晶体管DST之间彼此串联连接。第一存储器单元MC1至第n存储器单元MCn的栅极可分别连接到第一字线WL1至第n字线WLn。
作为实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚设存储器单元。当提供虚设存储器单元时，可稳定地控制对应串的电压或电流。因此，存储在存储块110中的数据的可靠性可改进。
各个串的漏极选择晶体管DST可连接在位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可连接到在行方向上延伸的漏极选择线。第一行的串ST11’至ST1m’的漏极选择晶体管DST可连接到第一漏极选择线DSL1。第二行的串ST21’至ST2m’的漏极选择晶体管DST可连接到第二漏极选择线DSL2。
即，除了从各个串排除管式晶体管PT之外，图5的存储块110可具有与图4的存储块110相似的等效电路。
图6是用于描述根据本公开的实施方式的读/写电路中包括的页缓冲器组的图。
参照图6，多个页缓冲器PB1至PBm可被划分为多个页缓冲器组GR1和GR2。
例如，多个页缓冲器PB1至PBm可依次布置。在多个页缓冲器PB1至PBm当中，奇数页缓冲器(例如，PB1、PB3、…和PBm-1)可被定义为第一页缓冲器组GR1，偶数页缓冲器(例如，PB2、PB4、...和PBm)可被定义为第二页缓冲器组GR2。包括在第一页缓冲器组GR1中的页缓冲器和包括在第二页缓冲器组GR2中的页缓冲器可被布置为彼此交叉。
图7是用于描述根据本公开的另一实施方式的读/写电路中包括的页缓冲器组的图。
参照图7，多个页缓冲器PB1至PBm可被划分为多个页缓冲器组GR1和GR2。
例如，多个页缓冲器PB1至PBm可依次布置。在多个页缓冲器PB1至PBm当中，第一页缓冲器PB1至第k页缓冲器PBk可被定义为第一页缓冲器组GR1，第(k+1)页缓冲器PBk+1至最后页缓冲器PBm可被定义为第二页缓冲器组GR2。包括在第一页缓冲器组GR1中的页缓冲器的数量和包括在第二页缓冲器组GR2中的页缓冲器的数量可相同。
在本公开的实施方式中，作为示例描述了多个页缓冲器PB1至PBm被定义为两个页缓冲器组，但不限于此，多个页缓冲器PB1至PBm可被定义为两个或更多个页缓冲器组。
上面参照图6和图7描述的第一页缓冲器组GR1和第二页缓冲器组GR2可响应于不同的预充电信号而执行感测节点预充电操作。例如，包括在第一页缓冲器组GR1中的页缓冲器可响应于奇数预充电信号而执行感测节点预充电操作，包括在第二页缓冲器组GR2中的页缓冲器可响应于偶数预充电信号而执行感测节点预充电操作。奇数预充电信号和偶数预充电信号的启用开始的定时可彼此不同，启用结束的定时可彼此相同。这将稍后详细描述。
图8是用于描述根据本公开的实施方式的第一页缓冲器组中包括的页缓冲器的图。
在图8中，作为示例将描述图6或图7的第一页缓冲器组GR1中包括的页缓冲器当中的第一页缓冲器PB1。包括在第一页缓冲器组GR1中的页缓冲器可按照彼此相似的结构设计。
参照图8，第一页缓冲器PB1可通过位线BL1连接到存储器单元，并且可执行通过第一晶体管M1至第五晶体管M5将从电源电压VCCI供应的电荷充电至位线BL1的位线预充电操作。此时，第一晶体管M1由第一感测信号PBSENSE控制，第二晶体管M2由第一预充电信号SA_CSOC控制，第三晶体管M3由存储部LAT控制。另外，第四晶体管M4由奇数预充电信号SA_PRECH_N_ODD控制，第五晶体管M5由第二感测信号SA_SENSE控制。存储部LAT可被配置为锁存器或熔断器。
另外，第一页缓冲器PB1可执行通过第三晶体管M3和第四晶体管M4将从电源电压VCCI供应的电荷充电至感测节点SO的感测节点预充电(SO预充电)操作。此时，第三晶体管M3由存储部LAT控制，第四晶体管M4由奇数预充电信号SA_PRECH_N_ODD控制。
另外，第一页缓冲器PB1可通过第一晶体管M1、第六晶体管M6和第七晶体管M7将充电在位线BL1中的电荷放电至接地电压VSSI。第六晶体管M6由第一放电信号SA_DISCH控制，第七晶体管M7由存储部LAT控制。
第一页缓冲器PB1可包括存储部LAT，存储部LAT包括第一反相器INV1和第二反相器INV2。存储部LAT可通过第一节点Q使第三晶体管M3导通或截止以控制位线预充电操作和感测节点预充电(SO预充电)操作。第二节点Qb和第一节点Q具有取反的值。在连接到位线BL1的存储器单元的感测操作期间，基于存储器单元的阈值电压来确定感测节点SO的电压。例如，可基于存储器单元的阈值电压来确定位线BL1的电压。此时，当第一晶体管M1和第五晶体管M5导通时，由于位线BL1和感测节点SO通过公共节点CSO彼此连接，所以可基于存储器单元的阈值电压来确定感测节点SO的电压。存储部LAT可存储通过连接在第二节点Qb和接地电压VSSI之间的第八晶体管M8和第九晶体管M9感测存储器单元的阈值电压的结果。在感测操作期间，第八晶体管M8根据以高电平施加的感测信号SENSING而导通。根据依据感测节点SO的电位电平而导通或截止的第九晶体管M9，第二节点Qb维持作为初始状态的高电平，或者改变为低电平状态以锁存与感测节点SO的电位电平对应的数据。当存储器单元的阈值电压低时，在感测操作期间，感测节点SO可变为低电平，并且第九晶体管M9可截止。当存储器单元的阈值电压高时，在感测操作期间，感测节点SO可变为高电平，并且第九晶体管M9可导通。第十晶体管M10可由重置信号RST控制以将第一节点Q初始化为接地电压VSSI的电平。
图9是用于描述根据本公开的实施方式的第二页缓冲器组中所包括的页缓冲器的图。
在图9中，作为示例将描述图6的第二页缓冲器组GR2中包括的页缓冲器当中的第二页缓冲器PB2。包括在第二页缓冲器组GR2中的页缓冲器可按照彼此相似的结构设计。
参照图9，第二页缓冲器PB2可通过位线BL2连接到存储器单元，并且可执行通过第一晶体管M1至第五晶体管M5将从电源电压VCCI供应的电荷充电至位线BL2的位线预充电操作。此时，第一晶体管M1由第一感测信号PBSENSE控制，第二晶体管M2由第一预充电信号SA_CSOC控制，第三晶体管M3由存储部LAT控制。另外，第四晶体管M4由偶数预充电信号SA_PRECH_N_EVEN控制，第五晶体管M5由第二感测信号SA_SENSE控制。存储部LAT可被配置为锁存器或熔断器。
另外，第二页缓冲器PB2可执行通过第三晶体管M3和第四晶体管M4将从电源电压VCCI供应的电荷充电至感测节点SO的感测节点预充电(SO预充电)操作。此时，第三晶体管M3由存储部LAT控制，第四晶体管M4由偶数预充电信号SA_PRECH_N_EVEN控制。
另外，第二页缓冲器PB2可通过第一晶体管M1、第六晶体管M6和第七晶体管M7将充电在位线BL2中的电荷放电至接地电压VSSI。第六晶体管M6由第一放电信号SA_DISCH控制，第七晶体管M7由存储部LAT控制。
第二页缓冲器PB2可包括存储部LAT，存储部LAT包括第一反相器INV1和第二反相器INV2。存储部LAT可通过第一节点Q将第三晶体管M3导通或截止，以控制位线预充电操作和感测节点预充电(SO预充电)操作。第二节点Qb和第一节点Q具有取反的值。在连接到位线BL2的存储器单元的感测操作期间，基于存储器单元的阈值电压来确定感测节点SO的电压。例如，可基于存储器单元的阈值电压来确定位线BL2的电压。此时，当第一晶体管M1和第五晶体管M5导通时，由于位线BL2和感测节点SO通过公共节点CSO彼此连接，所以可基于存储器单元的阈值电压来确定感测节点SO的电压。存储部LAT可存储通过连接在第二节点Qb与接地电压VSSI之间的第八晶体管M8和第九晶体管M9感测存储器单元的阈值电压的结果。在感测操作期间，第八晶体管M8根据以高电平施加的感测信号SENSING而导通。根据依据感测节点SO的电位电平而导通或截止的第九晶体管M9，第二节点Qb维持作为初始状态的高电平，或者改变为低电平状态以锁存与感测节点SO的电位电平对应的数据。当存储器单元的阈值电压低时，在感测操作期间，感测节点SO可变为低电平，并且第九晶体管M9可截止。当存储器单元的阈值电压高时，在感测操作期间，感测节点SO可变为高电平，并且第九晶体管M9可导通。第十晶体管M10可由重置信号RST控制以将第一节点Q初始化为接地电压VSSI的电平。
如上所述，包括在第二页缓冲器组中的页缓冲器可被设计为使得施加到第二页缓冲器组中包括的页缓冲器的第四晶体管M4的预充电信号不同于施加到第一页缓冲器组中包括的页缓冲器的第四晶体管M4的预充电信号。即，包括在第一页缓冲器组中的页缓冲器可由奇数预充电信号SA_PRECH_N_ODD控制，包括在第二页缓冲器组中的页缓冲器可由偶数预充电信号SA_PRECH_N_EVEN控制。因此，由于第一页缓冲器组和第二页缓冲器组根据启用定时彼此不同的奇数预充电信号SA_PRECH_N_ODD和偶数预充电信号SA_PRECH_N_EVEN来执行感测节点预充电操作，所以第一页缓冲器组和第二页缓冲器组可被双重化并且操作以使得第一页缓冲器组的感测节点预充电操作的启用定时和第二页缓冲器组的感测节点预充电操作的启用定时彼此不同。
图10是用于描述图2的控制逻辑300的图。
参照图10，控制逻辑300可包括预充电信号发生器310、预充电信号划分器320、寄存器330和页缓冲器禁用信号发生器340。
预充电信号发生器310在位线预充电操作和感测节点预充电操作期间生成预充电信号SA_PRECH_N。预充电信号SA_PRECH_N是以逻辑低电平启用的信号。
预充电信号划分器320将从预充电信号发生器310接收的预充电信号SA_PRECH_N作为奇数预充电信号SA_PRECH_N_ODD和偶数预充电信号SA_PRECH_N_EVEN输出。
预充电信号划分器320可包括第一传输晶体管PT1和第二传输晶体管PT2。
第一传输晶体管PT1可接收预充电信号SA_PRECH_N，并且可将所接收的预充电信号SA_PRECH_N作为奇数预充电信号SA_PRECH_N_ODD输出到图6或图7的第一页缓冲器组GR1。另外，在感测节点预充电操作期间，第一传输晶体管PT1可响应于奇数禁用信号PB_ODDDISABLE和PB_ODDDISABLE_N而控制所接收的预充电信号SA_PRECH_N作为奇数预充电信号SA_PRECH_N_ODD输出的定时。即，第一传输晶体管PT1可响应于奇数禁用信号PB_ODDDISABLE和PB_ODDDISABLE_N而控制奇数预充电信号SA_PRECH_N_ODD启用的定时。
第二传输晶体管PT2可接收预充电信号SA_PRECH_N，并且可将所接收的预充电信号SA_PRECH_N作为偶数预充电信号SA_PRECH_N_EVEN输出到图6或图7的第二页缓冲器组GR2。另外，在感测节点预充电操作期间，第二传输晶体管PT2可响应于偶数禁用信号PB_EVENDISABLE和PB_EVENDISABLE_N而控制所接收的预充电信号SA_PRECH_N作为偶数预充电信号SA_PRECH_N_EVEN输出的定时。即，第二传输晶体管PT2可响应于偶数禁用信号PB_EVENDISABLE和PB_EVENDISABLE_N而控制偶数预充电信号SA_PRECH_N_EVEN启用的定时。
在感测节点预充电操作期间，第一传输晶体管PT1和第二传输晶体管PT2的启用定时可彼此不同。例如，可启用第一传输晶体管PT1以开始将奇数预充电信号SA_PRECH_N_ODD发送到第一页缓冲器组GR1，然后可启用第二传输晶体管PT2以将偶数预充电信号SA_PRECH_N_EVEN发送到第二页缓冲器组GR2。
寄存器330可存储与第一页缓冲器组的感测节点预充电操作的启用开始定时与第二页缓冲器组的感测节点预充电操作的启用开始定时之间的时间差值对应的设定时间SET_TIME。在读操作或验证操作的感测节点预充电操作期间，寄存器330可输出所存储的设定时间SET_TIME。
设定时间SET_TIME可根据用户的设定而改变。在第一页缓冲器组和第二页缓冲器组的感测节点预充电操作期间分配电流消耗的最优时间可被定义为设定时间SET_TIME。
页缓冲器禁用信号发生器340可响应于从寄存器330接收的设定时间SET_TIME而生成奇数禁用信号PB_ODDDISABLE和偶数禁用信号PB_EVENDISABLE，并将奇数禁用信号PB_ODDDISABLE和偶数禁用信号PB_EVENDISABLE输出到信号划分器320。奇数禁用信号PB_ODDDISABLE_N是对奇数禁用信号PB_ODDDISABLE取反的信号，偶数禁用信号PB_EVENDISABLE_N是对偶数禁用信号PB_EVENDISABLE取反的信号。例如，页缓冲器禁用信号发生器340可在感测节点预充电操作时段中按与设定时间SET_TIME对应的时间启用奇数禁用信号PB_ODDDISABLE或偶数禁用信号PB_EVENDISABLE，并输出奇数禁用信号PB_ODDDISABLE或偶数禁用信号PB_EVENDISABLE。
图11是用于描述根据本公开的实施方式的存储器装置的读操作的流程图。
图12是用于描述在图11的感测节点预充电操作期间页缓冲器的操作的信号的波形图。
将参照图2至图12如下描述根据本公开的实施方式的存储器装置的读操作。
在步骤S11中，设置包括在读/写电路230中的页缓冲器PB1至PBm中的每一个的存储部LAT。在设置操作期间，逻辑高电平的重置信号RST被施加到第一页缓冲器组GR1和第二页缓冲器组GR2中的每一个。页缓冲器PB1至PBm中的每一个的第十晶体管M10响应于逻辑高电平的重置信号RST而导通，因此，页缓冲器PB1至PBm中的每一个的第一节点Q被初始化为接地电压VSSI的电平。
在步骤S13中，***电路200将所选存储块(例如，MB1)的字线的电位电平预充电至读电压和通过电压，并将所选存储块MB1的位线BL1至BLm预充电至设定的电平。
例如，在读操作期间，电压发生电路210响应于操作信号OP_CMD而生成用于读操作的读电压和通过电压。行解码器220响应于行地址RADD而将读电压和通过电压传送至连接到所选存储块MB1的局部线LL。例如，行解码器220通过将读电压施加到局部线LL当中的所选字线并将通过电压施加到未选字线来对字线的电位电平进行预充电。
包括在读/写电路230中的多个页缓冲器PB1至PBm对对应位线BL1至BLm进行预充电。在位线预充电操作期间，多个页缓冲器PB1至PBm中的每一个可将从电源电压VCCI供应的电荷通过第一晶体管M1至第五晶体管M5充电至对应位线。例如，第一晶体管M1通过第一感测信号PBSENSE而导通，第二晶体管M2通过第一预充电信号SA_CSOC而导通，第三晶体管M3根据初始设定为低电平的第一节点Q的电位电平而导通，第四晶体管M4通过奇数预充电信号SA_PRECH_N_ODD或偶数预充电信号SA_PRECH_N_EVEN而导通，第五晶体管M5通过第二感测信号SA_SENSE而导通，以对位线BL1至BLm进行预充电。
在步骤S15中，包括在第一页缓冲器组GR1中的页缓冲器(例如，PB1、PB3、...和PBm-1)和包括在第二页缓冲器组GR2中的页缓冲器(例如，PB2、PB4、...和PBm)可被双重化，并且执行感测节点预充电操作。
例如，预充电信号划分器320的第一传输晶体管PT1响应于奇数禁用信号PB_ODDDISABLE和PB_ODDDISABLE_N而被启用，第二传输晶体管PT2响应于偶数禁用信号PB_EVENDISABLE和PB_EVENDISABLE_N而被停用。在感测节点预充电操作期间，预充电信号发生器310生成并输出低电平的预充电信号SA_PRECH_N。因此，预充电信号划分器320首先输出以逻辑低电平启用的奇数预充电信号SA_PRECH_N_ODD。
包括在第一页缓冲器组GR1中的页缓冲器PB1、PB3、...和PBm-1的第三晶体管M3根据初始设定为低电平的第一节点Q1的电位电平而导通，第四晶体管M4通过奇数预充电信号SA_PRECH_N_ODD而导通，以对页缓冲器PB1、PB3、...和PBm-1中的每一个的感测节点SO进行预充电。
在设定时间A之后，预充电信号划分器320的第二传输晶体管PT2响应于偶数禁用信号PB_EVENDISABLE和PB_EVENDISABLE_N而被启用。因此，预充电信号划分器320输出以逻辑低电平启用的偶数预充电信号SA_PRECH_N_EVEN。
包括在第二页缓冲器组GR2中的页缓冲器PB2、PB4、...和PBm的第三晶体管M3根据初始设定为低电平的第一节点Q1的电位电平而导通，第四晶体管M4通过偶数预充电信号SA_PRECH_N_EVEN而导通，以对页缓冲器PB2、PB4、...和PBm中的每一个的感测节点SO进行预充电。
如上所述，第一页缓冲器组GR1和第二页缓冲器组GR2在彼此不同的定时开始感测节点预充电操作。
此后，预充电信号发生器310将低电平的预充电信号SA_PRECH_N转变为逻辑高电平。因此，第一页缓冲器组GR1和第二页缓冲器组GR2在相同的定时结束感测节点预充电操作。
在步骤S17中，第一页缓冲器组GR1和第二页缓冲器组GR2在感测节点预充电操作结束之后的预定时间tEVAL内执行评估操作。
当读电压被施加到所选字线时，流过位线BL1至BLm的电流量根据存储在连接到所选字线的存储器单元中的数据而改变，因此，控制页缓冲器PB1至PBm中的每一个的感测节点SO的电位电平。例如，页缓冲器PB1至PBm中的每一个的感测节点SO的电位电平根据连接到所选字线的存储器单元是处于高于读电压的编程状态的截止单元(off cell)还是低于读电压的导通单元(on cell)而改变。当连接到所选字线的存储器单元是截止单元时，预充电至高电平的位线维持预充电电平。另一方面，当连接到所选字线的存储器单元是导通单元时，电流连续地流过位线，并且预充电至高电平的位线逐渐放电至低电平。当施加到页缓冲器PB1至PBm的第二感测信号SA_SENSE转变为低电平时，评估操作结束。
如上所述，第一页缓冲器组GR1和第二页缓冲器组GR2在相同的定时结束感测节点预充电操作，并且评估操作的结束定时根据第二感测信号SA_SENSE而相同。即，第一页缓冲器组GR1和第二页缓冲器组GR2在相同的时间内执行评估时段。
在步骤S19中，第一页缓冲器组GR1和第二页缓冲器组GR2执行感测操作以锁存数据。
例如，当存储器单元的阈值电压被编程为高于读电压时，感测节点SO的电位电平维持电源电压VCCI电平的预充电电平。因此，第九晶体管M9导通。此后，第八晶体管M8根据在感测操作期间以高电平施加的感测信号SENSING而导通，因此，第二节点Qb从作为初始状态的高电平改变为低电平。另外，第一节点Q从作为初始状态的低电平改变为高电平。
当存储器单元的阈值电压低于读电压时，感测节点SO的电位电平根据放电至接地电压电平的位线的电位电平而落到低电平。因此，第九晶体管M9截止。因此，即使第八晶体管M8根据在感测操作期间以高电平施加的感测信号SENSING而导通，第二节点Qb维持作为初始状态的高电平，并且第一节点Q维持作为初始状态的低电平。
如上所述，根据本公开的实施方式，在响应于存储部LAT的第一节点Q和预充电信号而执行的感测节点预充电操作期间，多个页缓冲器PB1至PBm可被划分为至少两个页缓冲器组，并且感测节点预充电操作可被双重化并针对各个页缓冲器组执行。因此，由于感测节点预充电操作引起的存储器装置的电压和电流下降现象可改进。
在本公开的实施方式中，作为示例描述了读操作，但是本公开的实施方式可应用于在编程操作期间执行的验证操作。例如，在验证操作中，在响应于存储部LAT的第一节点Q和预充电信号而执行的感测节点预充电操作期间，多个页缓冲器PB1至PBm可被划分为至少两个页缓冲器组，并且感测节点预充电操作可被双重化并针对各个页缓冲器组执行。
图13是用于描述包括图2所示的存储器装置的存储器***的另一实施方式的图。
参照图13，存储器***30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器***30000可包括存储器装置1100以及能够控制存储器装置1100的操作的存储控制器1200。存储控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作(例如，编程操作、擦除操作或读操作)。
编程在存储器装置1100中的数据可在存储控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT来发送和接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号转换为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到存储控制器1200或显示器3200。存储控制器1200可将由处理器3100处理的信号编程到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号转换为无线电信号，并且通过天线ANT将经转换的无线电信号输出到外部装置。输入装置3400可以是能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置。输入装置3400可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。处理器3100可控制显示器3200的操作以使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据通过显示器3200输出。
根据实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器3100的一部分，或者也可被实现为与处理器3100分离的芯片。
图14是用于描述包括图2所示的存储器装置的存储器***的另一实施方式的图。
参照图14，存储器***40000可被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器***40000可包括存储器装置1100以及能够控制存储装置1100的数据处理操作的存储控制器1200。
处理器4100可根据通过输入装置4200输入的数据来通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实现为诸如触摸板或计算机鼠标的指点装置、键区或键盘。
处理器4100可控制存储器***40000的总体操作，并且控制存储控制器1200的操作。根据实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器4100的一部分，或者可被实现为与处理器4100分离的芯片。
图15是用于描述包括图2所示的存储器装置的存储器***的另一实施方式的图。
参照图15，存储器***50000可被实现为图像处理装置，例如数字相机、设置有数字相机的便携式电话、设置有数字相机的智能电话或设置有数字相机的平板PC。
存储器***50000包括存储器装置1100以及能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读操作)的存储控制器1200。
存储器***50000的图像传感器5200可将光学图像转换为数字信号。所转换的数字信号可被发送到处理器5100或存储控制器1200。在处理器5100的控制下，所转换的数字信号可通过存储控制器1200来通过显示器5300输出或存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可在处理器5100或存储控制器1200的控制下通过显示器5300输出。
根据实施方式，能够控制存储器装置1100的操作的存储控制器1200可被实现为处理器5100的一部分，或者可被实现为与处理器5100分离的芯片。
图16是用于描述包括图2所示的存储器装置的存储器***的另一实施方式的图。
参照图16，存储器***70000可被实现为存储卡或智能卡。存储器***70000可包括存储器装置1100、存储控制器1200和卡接口7100。
存储控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但不限于此。
卡接口7100可根据主机60000的协议对主机60000与存储控制器1200之间的数据交换进行接口。根据实施方式，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口可指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器***70000连接到主机60000(例如，PC、平板PC、数字相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，接口6200可在微处理器6100的控制下通过卡接口7100和存储控制器1200与存储器装置1100执行数据通信。
尽管本公开的详细描述描述了特定实施方式，但在不脱离本公开的范围和技术精神的情况下，可进行各种改变和修改。因此，本公开的范围不应限于上述实施方式，应该由本公开的权利要求的等同物以及以下权利要求确定。
相关申请的交叉引用
本申请要求2020年3月5日提交于韩国知识产权局的韩国专利申请号10-2020-0027941的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储块；
第一页缓冲器组和第二页缓冲器组，所述第一页缓冲器组和所述第二页缓冲器组连接到所述存储块的位线；以及
控制逻辑，该控制逻辑被配置为控制所述第一页缓冲器组和所述第二页缓冲器组同时部分地执行感测节点预充电操作。
2.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述第一页缓冲器组和所述第二页缓冲器组以彼此不同的启用开始定时执行所述感测节点预充电操作。
3.根据权利要求2所述的存储器装置，其中，所述控制逻辑控制所述第一页缓冲器组和所述第二页缓冲器组以彼此相同的结束定时执行所述感测节点预充电操作。
4.根据权利要求1所述的存储器装置，其中，所述控制逻辑生成：
第一预充电信号，该第一预充电信号用于控制所述第一页缓冲器组的感测节点预充电操作；以及
第二预充电信号，该第二预充电信号用于控制所述第二页缓冲器组的感测节点预充电操作。
5.根据权利要求4所述的存储器装置，其中，所述控制逻辑包括：
预充电信号发生器，该预充电信号发生器被配置为生成预充电信号；
预充电信号划分器，该预充电信号划分器被配置为接收所述预充电信号，将所述预充电信号作为所述第一预充电信号和所述第二预充电信号输出，并且响应于第一禁用信号或第二禁用信号而在设定时间期间切断所述第一预充电信号或所述第二预充电信号的输出；
寄存器，该寄存器被配置为存储所述设定时间；以及
页缓冲器禁用信号发生器，该页缓冲器禁用信号发生器被配置为基于存储在所述寄存器中的所述设定时间来生成所述第一禁用信号和所述第二禁用信号。
6.根据权利要求5所述的存储器装置，其中，所述预充电信号划分器将所述预充电信号作为所述第一预充电信号发送到所述第一页缓冲器组，并且在存储在所述寄存器中的所述设定时间之后将所述预充电信号作为所述第二预充电信号发送到所述第二页缓冲器组。
7.根据权利要求6所述的存储器装置，其中，所述预充电信号划分器包括：
第一传输晶体管，该第一传输晶体管被配置为接收所述预充电信号，并且响应于第一页缓冲器禁用信号而停用所述第一预充电信号或者将所述预充电信号作为所述第一预充电信号发送；以及
第二传输晶体管，该第二传输晶体管被配置为接收所述预充电信号，并且响应于第二页缓冲器禁用信号而停用所述第二预充电信号或者将所述预充电信号作为所述第二预充电信号发送。
8.根据权利要求4所述的存储器装置，其中，所述第一页缓冲器组包括多个页缓冲器，并且
所述多个页缓冲器中的每一个在所述感测节点预充电操作期间响应于所述第一预充电信号而将所述多个页缓冲器中的每一个的感测节点预充电至电源电压电平。
9.根据权利要求4所述的存储器装置，其中，所述第二页缓冲器组包括多个页缓冲器，并且
所述多个页缓冲器中的每一个在所述感测节点预充电操作期间响应于所述第二预充电信号而将所述多个页缓冲器中的每一个的感测节点预充电至电源电压电平。
10.一种存储器装置，该存储器装置包括：
存储块；
至少两个或更多个页缓冲器组，至少所述两个或更多个页缓冲器组连接到所述存储块的位线；以及
控制逻辑，该控制逻辑被配置为通过控制所述两个或更多个页缓冲器组来控制对所述存储块的读操作，
其中，所述控制逻辑在所述读操作的感测节点预充电操作期间将相应的所述两个或更多个页缓冲器组的启用定时控制为彼此不同。
11.根据权利要求10所述的存储器装置，其中，所述控制逻辑被配置为控制相应的所述两个或更多个页缓冲器组以彼此不同的启用开始定时执行所述感测节点预充电操作。
12.根据权利要求11所述的存储器装置，其中，所述控制逻辑被配置为控制相应的所述两个或更多个页缓冲器组以彼此相同的结束定时执行所述感测节点预充电操作。
13.根据权利要求10所述的存储器装置，其中，所述控制逻辑包括：
预充电信号发生器，该预充电信号发生器被配置为生成预充电信号；以及
预充电划分器，该预充电划分器被配置为接收所述预充电信号并生成与相应的所述两个或更多个页缓冲器组对应的两个或更多个划分预充电信号。
14.根据权利要求13所述的存储器装置，其中，所述预充电划分器将启用所述两个或更多个划分预充电信号的开始定时控制为彼此不同，并且输出所述两个或更多个划分预充电信号。
15.根据权利要求14所述的存储器装置，其中，所述预充电划分器响应于与所述两个或更多个页缓冲器组中的每一个对应的禁用信号而将所述开始定时控制为彼此不同。
16.一种操作存储器装置的方法，该方法包括以下步骤：
将存储块的位线预充电至设定电平，并且将读电压施加到所述存储块的所选字线；
对连接到所述位线的第一页缓冲器和第二页缓冲器中的每一个的感测节点进行预充电，并且将对所述第一页缓冲器的所述感测节点进行预充电的定时和对所述第二页缓冲器的所述感测节点进行预充电的定时控制为彼此不同；
执行评估操作以基于所述位线的电流量来控制所述第一页缓冲器的所述感测节点和所述第二页缓冲器的所述感测节点的电位电平；以及
感测所述第一页缓冲器的所述感测节点和所述第二页缓冲器的所述感测节点的电位电平。
17.根据权利要求16所述的方法，其中，在对所述第一页缓冲器和所述第二页缓冲器中的每一个的所述感测节点进行预充电的步骤中，所述第一页缓冲器的感测节点预充电操作的启用开始定时和所述第二页缓冲器的所述感测节点预充电操作的启用开始定时彼此不同。
18.根据权利要求17所述的方法，其中，所述第一页缓冲器的所述感测节点预充电操作的结束定时和所述第二页缓冲器的所述感测节点预充电操作的结束定时彼此相同。
19.根据权利要求16所述的方法，其中，在对所述第一页缓冲器和所述第二页缓冲器中的每一个的所述感测节点进行预充电的步骤中，
所述第一页缓冲器响应于第一预充电信号而执行所述感测节点预充电操作，并且所述第二页缓冲器响应于第二预充电信号而执行所述感测节点预充电操作，并且
首先所述第一预充电信号被启用，然后所述第二预充电信号被启用。
20.根据权利要求16所述的方法，其中，在执行所述评估操作的步骤中，所述第一页缓冲器的所述评估操作和所述第二页缓冲器的所述评估操作在相同的时段中执行。
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