KR20210096582A - 전도성 피처 형성 및 구조 - Google Patents

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Abstract

개괄적으로, 본 개시내용은 금속 컨택, 비아, 라인 등의 전도성 피처, 및 이 전도성 피처의 형성 방법에 관한 예시적인 실시형태를 제공한다. 방법의 실시형태에 있어서, 유전체층이 반도체 기판 상에 형성된다. 반도체 기판은 소스/드레인 영역을 갖는다. 개구부가 유전체층을 통과해 소스/드레인 영역까지 형성된다. 동일한 플라즈마 강화 화학적 기상 증착(PECVD) 공정에 의해, 규화물 영역이 소스/드레인 영역 상에 형성되고, 배리어층이 유전체층의 측벽을 따라 개구부 내에 형성된다.

Description

전도성 피처 형성 및 구조{CONDUCTIVE FEATURE FORMATION AND STRUCTURE}
<우선권 주장 및 교차 참조>
본원은 발명의 명칭이 "Conductive Feature Formation and Structure"인 2017년 11월 28일에 출원한 미국 가특허출원 일련번호 62/591,526에 대해 이익 및 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로 본 명세서에 포함된다.
<배경>
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능적 밀도(예컨대, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(예컨대, 제조 공정을 사용해서 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 그러나, 스케일 축소는 대형 기하구조의 이전 세대에는 존재하지 않았던 과제도 유발하고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 6은 일부 예시적인 실시형태에 따른 전도성 피처를 형성하는 예시적인 방법 중의 각각의 중간 구조의 단면도이다.
도 7은 일부 실시형태에 따른 전도성 피처를 형성하는 예시적인 방법의 흐름도이다.
도 8a 내지 도 8f는 일부 실시형태에 따른 예시적인 전도성 피처의 단면의 에너지 분산 X선(EDX, energy-dispersive X-ray)에 따른 분석이다.
도 9는 일부 실시형태에 따른 예시적인 배리어층 내의 질소 농도의 2차 이온 질량 분석법(SIMS, secondary ion mass spectrometry)에 따른 분석이다.
도 10은 일부 실시형태에 따른 예시적인 배리어층 내의 염소 농도의 SIMS 분석이다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
개괄적으로, 본 개시내용은 금속 컨택, 비아, 라인 등의 전도성 피처, 및 이 전도성 피처의 형성 방법에 관한 예시적인 실시형태를 제공한다. 보다 구체적으로, 일부 예에 있어서, 플라즈마 강화 화학적 기상 증착(PECVD) 공정 등의 단일 공정을 사용하여 배리어층, 및 경우에 따라, 전도성 피처를 위한 규화물층이 형성될 수 있다. 일부 실시형태에서 배리어층을 형성하는데 사용되는 PECVD 공정은 배리어층을 형성하기 위한 금속층에의 원소 주입 및 어닐링 등의 보다 복잡한 공정을 피할 수 있게 한다. 또한, 일부 예에서, PECVD 공정은 높은 등각성(conformality)과 높은 커버리지 백분율을 갖는 고 종횡비 개구부에 장벽층을 형성한다.
여기에 기술하는 예시적인 실시형태는 트랜지스터에 대한 FEOL(Front End Of The Line) 처리로 전도성 피처를 형성하는 상황에서 설명된다. 본 개시내용의 일부 양태의 구현예는 다른 공정 및/또는 다른 디바이스에서 사용될 수도 있다. 예를 들어, 전도성 피처는 다른 디바이스에 대한 FEOL 처리에서 형성될 수도 있고, 그리고/또는 BEOL(Back End Of The Line) 처리에서 IMD(intermetallization dielectric)로 형성될 수도 있다. 예시적인 방법 및 구조의 일부 변형에 대해서도 설명한다. 당업자라면 이루어질 수 있는 다른 변경예들이 다른 실시형태의 범주 내에서 고려되는 것을 쉽게 이해할 것이다. 방법의 실시형태들에 대해 특정 순서로 설명할 수도 있지만, 다양한 다른 방법의 실시형태들은 임의의 논리적 순서로 수행될 수도 있고 본 명세서에서 설명한 것보다 더 적거나 더 많은 단계를 포함할 수도 있다. 일부 도면에서, 도시하는 구성요소 또는 피처의 일부 참조 번호는 다른 구성요소 또는 피처를 모호하게 하는 것을 피하기 위해 생략될 수도 있는데, 이것은 도면 작성의 편의를 위해서이다.
도 1 내지 도 6은 일부 예시적인 실시형태에 따른 전도성 피처를 형성하는 예시적인 방법 중의 각각의 중간 구조의 단면도를 도시한다. 도 7은 일부 실시형태에 따른 전도성 피처를 형성하는 예시적인 방법의 흐름도이다. 도 1은 디바이스의 적어도 일부가 형성되어 있는 반도체 기판(30)을 도시하고 있다. 반도체 기판(30)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등이거나 이들을 포함할 수 있으며, 이들은 도핑되거나(예, p타입 또는 n타입 도펀트로) 도핑되지 않을 수도 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층을 포함한다. 절연체층은 예컨대 실리콘 산화물층 등의 매립 산화물(buried oxide, BOX)층일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판이거나 이들 위에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에 있어서, 반도체 기판의 반도체 재료는 실리콘(Si), 게르마늄(Ge) 등의 원소 반도체와, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체와, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 이들의 조합을 포함할 수 있다.
도면에 도시하고 여기에 설명하는 바와 같이, 디바이스는 평면형 FET(Field Effect Transistor), 핀 FET(FinFET)일 수 있는 전계효과트랜지스터(FET)이다. 다른 구현예에 있어서, 디바이스는 VGAA(Vertical Gate All Around) FET, HGAA(Horizontal Gate All Around) FET, 나노와이어 채널 FET, BJT(bipolar junction transistor), 다이오드, 커패시터, 인덕터, 레지스터 등을 포함할 수 있다. 평면형 FET 및/또는 FinFET에 따르면, 게이트 스택(32)이 반도체 기판(30)의 활성 영역 상에 형성된다. 평면형 FET의 경우, 활성 영역은 격리 영역에 의해 획정되는 반도체 기판(30)의 상단 표면의 일부일 수 있거나 또는 그 일부를 포함할 수 있다. FinFET의 경우, 활성 영역은 반도체 기판(30) 상의 격리 영역 사이에 돌출한 3차원 핀일 수 있거나 그 3차원 핀을 포함할 수 있다.
게이트 스택(32)은 게이트 퍼스트 공정에서와 같이 작동 게이트 스택일 수도 있고 대체 게이트 공정에서와 같이 더미 게이트 스택일 수도 있다. 각 게이트 스택(32)은 활성 영역 위의 유전체층, 유전체층 위의 게이트층, 및 일부 경우에는 게이트층 위의 마스크층을 포함할 수 있다. 게이트 스택(32)을 위한 유전체층, 게이트층 및 마스크층은 각각의 층들을 순차적으로 형성 또는 퇴적한 다음, 이들 층을 게이트 스택(32)에 패터닝함으로써 형성될 수 있다. 예를 들어, 게이트 퍼스트 공정 또는 대체 게이트 공정에서, 유전체층은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다층이거나 이들을 포함할 수 있고, 게이트층은 실리콘(예컨대, 폴리실리콘) 또는 다른 재료이거나 이들을 포함할 수 있으며, 마스크층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합이거나 이들을 포함할 수 있다. 게이트 퍼스트 공정의 경우, 예를 들어, 유전체층(예컨대, 게이트 유전체)은 약 7.0보다 큰 k 값을 갖는 하이k 유전체 재료이거나 이들을 더 또는 대신에 포함할 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트, 이들의 다층막, 또는 이들의 조합을 포함할 수도 있고, 게이트층(예컨대, 게이트 전극)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 다층, 또는 이들의 조합 등의 금속 함유 재료이거나 이들을 더 또는 대신에 포함할 수도 있다. 유전체층, 게이트층, 및 마스크층을 형성 또는 퇴적하는 공정은 열적 및/또는 화학적 성장, CVD(Chemical Vapor Deposition), PECVD, MBD(Molecular-Beam Deposition), ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition), 및 다른 퇴적 방법을 포함한다.
그런 다음 게이트 스택(32)을 위한 층은 예컨대 포토리소그래피 및 하나 이상의 에칭 공정을 사용하여 게이트 스택(32)이 되도록 패터닝될 수 있다. 예를 들어, 스핀온 코팅을 사용하거나 해서 포토 레지스트가 마스크층(또는 마스크층이 구현되지 않는 경우라면 게이트층) 상에 형성될 수 있고, 적절한 포토마스크를 사용하여 포토 레지스트를 노광시킴으로써 패터닝될 수 있다. 그런 다음 사용되는 레지스트가 네거티브인지 또는 포지티브인지에 따라 포토 레지스트의 노광부 또는 미노광부가 제거될 수 있다. 이어서 예컨대 하나 이상의 적절한 에칭 공정을 사용해서, 포토 레지스트의 패턴이 게이트 스택(32)의 층에 전사될 수 있다. 하나 이상의 에칭 공정은 RIE(reactive ion etching), NBE(neutral beam etching) 등, 또는 이들의 조합을 포함할 수 있다. 에칭 공정은 이방성일 수 있다. 후속하여, 예컨대 애싱 또는 습식 스트립 공정에서 포토 레지스트가 제거된다.
일부 실시형태에서는, 게이트 스택(32)을 형성한 후에, 저농도 도핑 드레인(LDD, lightly doped drain) 영역(도면에 상세하게는 도시하지 않음)이 활성 영역에 형성될 수 있다. 예컨대, 도펀트는 게이트 스택(32)을 마스크로서 사용하여 활성 영역에 주입될 수 있다. 다른 도펀트도 사용할 수 있지만, 예시적인 도펀트는 예컨대 p타입 디바이스를 위한 붕소, n타입 디바이스를 위한 인 또는 비소를 포함하거나 이들일 수 있다. LDD 영역은 약 1015 cm-3 내지 약 1017 cm-3 범위의 도펀트 농도를 가질 수 있다.
게이트 스페이서(34)가 게이트 스택(32)의 측벽(예컨대, 유전체층, 게이트층, 및 마스크층의 측벽)을 따라 그리고 반도체 기판(30) 상의 활성 영역 위에 형성된다. 게이트 스페이서(34)는 게이트 스페이서(34)를 위한 하나 이상의 층을 등각으로 퇴적하고 예컨대 그 하나 이상의 층을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(34)를 위한 하나 이상의 층은 CVD, ALD, 또는 또 다른 퇴적 기술에 의해 퇴적된, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 이들의 다층, 또는 이들의 조합을 포함하거나 이들일 수 있다. 에칭 공정은 RIE, NBE, 또는 또 다른 에칭 공정을 포함할 수 있다.
소스/드레인 영역(36)은 게이트 스택(32)의 양측 상의 활성 영역에 형성된다. 일부 예에 있어서, 소스/드레인 영역(36)은 게이트 스택(32)과 게이트 스페이서(34)를 마스크로서 사용하여 활성 영역에 도펀트를 주입함으로써 형성된다. 그러므로, 소스/드레인 영역(36)은 각각의 에칭 게이트 스택(32)의 양측 상에서 주입에 의해 형성될 수 있다.
다른 예에서는, 도시하는 바와 같이, 활성 영역은 게이트 스택(32)과 게이트 스페이서(34)를 마스크로서 사용하여 리세싱될 수 있으며, 그렇게 형성된 오목부에 에피택셜 소스/드레인 영역(36)이 에피택셜 성장할 수 있다. 리세싱은 에칭 공정에 의해 이루어질 수 있다. 에칭 공정은 등방성 또는 이방성일 수 있으며, 더 나아가 반도체 기판(30)의 하나 이상의 결정 평면에 대해 선택적일 수도 있다. 이에, 오목부는 구현되는 에칭 공정에 기초하여 다양한 횡단면 프로파일을 가질 수 있다. 에칭 공정은 RIE, NBE 등의 건식 에칭, 또는 테트라메틸암모늄 하이드록사이드(TMAH), 수산화암모늄(NH4OH), 또는 또 다른 에칭제를 사용하는 것과 같은 습식 에칭일 수 있다. 에피택시 소스/드레인 영역(36)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 100일 수 있음), 실리콘 탄화물, 실리콘 인화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등이거나 이들을 포함할 수 있다. 예컨대, III-V 화합물 반도체를 형성하기 위한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함한다. 에피택시 소스/드레인 영역(36)은 금속-유기 CDV(MOCVD), 분자빔 에피택시(MBE), 액상 에피택시(liquid phase epitaxy, LPE), 기상 에피택시(vapor phase epitaxy, VPE), 선택적 에피택셜 성장(SEG) 등, 또는 이들의 조합 등에 의해, 재료를 오목부에 에피택셜 성장시킴으로써 형성될 수 있다. 에피택셜 소스/드레인 영역(36)은 활성 영역에 대해 융기될 수도 있다. 에피택셜 소스/드레인 영역(36)은 에피택셜 성장 중에 인시추 도핑(in situ doping)에 의해 그리고/또는 에피택셜 성장 후에 주입(implantation)에 의해 도핑될 수 있다. 그러므로, 소스/드레인 영역(36)은 각각의 에칭 게이트 스택(32)의 양 측 상에서 에피택셜 성장에 의해, 그리고 가능하다면 주입에 의해 형성될 수 있다.
다른 도펀트도 사용할 수 있지만, (예컨대, 인시추 도핑 또는 주입에 의한) 소스/드레인 영역(36)을 위한 예시적인 도펀트는 예컨대 p타입 디바이스를 위한 붕소, n타입 디바이스를 위한 인 또는 비소이거나 이들을 포함할 수 있다. 소스/드레인 영역(36)은 약 1019 cm-3 내지 약 1021 cm-3 범위의 도펀트 농도를 가질 수 있다.
도 2는 도 7의 단계 102에서와 같이, 하나 이상의 유전체층, 예컨대 제1 층간 유전체(ILD)(38)와 제2 ILD(40)의 형성을 도시하고 있다. 제1 ILD(38)과 제2 ILD(40)은 에칭 정지층(ESL)과, 예컨대 로우k 유전체층 등의 주(principal) 유전체층을 각각 포함할 수 있다. 일반적으로, 에칭 정지층은 예컨대 컨택 또는 비아 형성 시에 에칭 공정을 정지시키는 메커니즘을 제공할 수 있다. 에칭 정지층은 인접한 층들, 예컨대 ILD의 주 유전체층들로부터 상이한 에칭 선택성을 가진 유전체 재료로 형성될 수 있다.
제1 ILD(38)은 활성 영역, 게이트 스택(32), 및 게이트 스페이서(34) 위에 퇴적된다. 예를 들어, 에칭 정지층은 활성 영역, 게이트 스택(32), 및 게이트 스페이서(34) 위에 등각으로 퇴적될 수 있다. 에칭 정지층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등, 또는 이들의 조합을 포함하거나 이들일 수 있고, CVD, PECVD, ALD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 그런 다음, 예를 들어 주 유전체층이 에칭 정지층 위에 퇴적된다. 주 유전체층은 실리콘 이산화물, 실리콘 산질화물과 같은 로우k 유전체 재료(예컨대, 실리콘 이산화물보다 유전 상수가 더 낮은 재료), PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FGS(fluorinated silicate glass), OSG(organosilicate glasse), SiOxCy, 스핀온글래스, 스핀온폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물 등, 또는 이들의 조합을 포함하거나 이들일 수 있다. 주 유전체층은 스핀온, CVD, FCVD(Flowable CVD), PECVD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
제1 ILD(38)은 퇴적 후에 평탄화될 수 있다. 화학적 기계 연마(CMP) 등의 평탄화 공정이 제1 ILD(38)를 평탄화하기 위해 수행될 수 있다. 게이트 퍼스트 공정 등의 일부 공정에서는, 제1 ILD(38)의 상면이 게이트 스택(32)의 상면 위에 있을 수 있다. 대체 게이트 공정 등의 다른 공정에서는, 제1 ILD(38)의 상면이 게이트 스택(32)의 상면과 동일 평면 상에 있도록 평탄화되어 제1 ILD(38)를 통해 게이트 스택(32)을 노출시킨다. 이러한 공정에서는, 평탄화가 게이트 스택(32)의 마스크층 (및 경우에 따라, 게이트 스페이서(34)의 상측 부분)을 제거할 수 있으며, 따라서 게이트 스택(32)의 게이트층의 상면은 제1 ILD(38)를 통해 노출된다.
대체 게이트 공정의 경우, 제1 ILD(38)를 통해 노출된 게이트 스택(32)이 제거되어 다른 게이트 스택(32)으로 대체될 수 있다. 일단 제1 ILD(38)를 통해 노출되면, 게이트 스택(32)의 게이트층과 유전체층은 하나 이상의 에칭 공정 등에 의해 제거된다. 게이트층은 게이트층에 대해 선택적인 에칭 공정에 의해 제거될 수 있는데, 유전체층은 에칭 정지층으로서 작용할 수 있고, 이어서 유전체층은 유전체층에 대해 선택적인 상이한 에칭 공정에 의해 제거될 수 있다. 에칭 공정은 예컨대 RIE, NBE, 습식 에칭, 또는 또 다른 에칭 공정일 수 있다. 대체 게이트 스택은 게이트 스택(32)이 제거된 자리에 게이트 스택(32)으로서 형성될 수 있다. 대체 게이트 스택(32)은 하나 이상의 등각층과, 하나 이상의 등각층 위의 게이트 전극을 각각 포함할 수 있다. 하나 이상의 등각층은 게이트 유전체층을 포함하고 하나 이상의 일함수 조정층을 포함할 수도 있다.
게이트 유전체층(32)은 게이트 스택(32)이 제거된 자리에(예컨대, 게이트 스페이서(34)의 측벽 및 활성 영역의 표면 상에) 그리고 제1 ILD(38) 및 게이트 스페이서(34)의 상면 상에 등각으로 퇴적될 수 있다. 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 하이k 유전체 재료, 이들의 다층 등, 또는 다른 유전체 재료를 포함하거나 이들일 수 있다. 하이k 유전체층은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 또는이들의 조합의 금속 실리케이트 또는 금속 산화물을 포함할 수 있다. 게이트 유전체층은 ALD, PECVD, MBD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
그런 다음, 구현된다면, 일함수 조정층이 게이트 유전체층 상에 등각으로 퇴적될 수 있다. 일함수 조정층은 탄탈, 탄탈 질화물, 티탄, 티탄 질화물 등, 또는 이들의 조합을 포함하거나 이들일 수 있고, ALD, PECVD, MBD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다. 임의의 추가 일함수 조정층이 후속하여 제1 일함수 조정층과 마찬가지로 퇴적될 수도 있다.
게이트 전극을 위한 층이 하나 이상의 등각층 위에 형성된다. 게이트 전극을 위한 층은 게이트 스택(32)이 제거된 잔여 영역을 충전할 수 있다. 게이트 전극을 위한 층은 Co, Ru, Al, W, Cu, 이들의 금속층, 또는 이들의 조합과 같은 금속 함유 재료를 포함하거나 그 재료일 수 있다. 게이트 전극을 위한 층은 ALD, PECVD, MBD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
제1 ILD(38)의 상면 위의 하나 이상의 등각층 및 게이트 전극을 위한 층의 일부가 제거된다. 예를 들어, CMP 등의 평탄화 공정이 제1 ILD(38)의 상면 위의 하나 이상의 등각층 및 게이트 전극을 위한 층의 일부를 제거할 수 있다. 그에 따라, 게이트 전극 및 하나 이상의 등각층을 포함하는 대체 게이트 스택(32)이 형성될 수 있다.
제2 ILD(40)이 제1 ILD(38) 위에 퇴적된다. 예를 들어, 에칭 정지층이 제1 ILD(38) 위에 퇴적될 수 있다. 그런 다음, 예를 들어 주 유전체층이 에칭 정지층 위에 퇴적된다. 제2 ILD(40)의 에칭 정지층 및 주 유전체층은 제1 ILD(38)의 에칭 정지층 및 주 유전체층에 대해 각각 전술한 바와 동일하거나 또는 유사한 재료를 포함하거나 그 재료일 수 있으며, 그 동일하거나 또는 유사한 기술을 사용하여 퇴적될 수 있다. 제2 ILD(40)은 퇴적 후에 CMP 등에 의해 평탄화될 수 있다.
도 3은 도 7의 단계 104에서와 같이, 제2 ILD(40)과 제1 ILD(38)를 통과해 각각의 소스/드레인 영역(36)에 이르는 개구부(42 및 44)의 형성을 도시하고 있다. 개구부(42 및 44) 각각은 각각의 소스/드레인 영역(36)을 노출시킨다. 이에 개구부(42 및 44)는 소스/드레인 영역(36)에 대해 각각의 전도성 피처를 형성하기 위한 것이다. 개구부(42 및 44)는 예컨대 적절한 포토리소그래피 및 에칭 공정을 사용하여 형성될 수 있다. 일부 예에 있어서, 개구부(42 및 44)는 각각 약 10 nm 내지 약 120 nm 범위 내의, 예컨대 약 65 nm의 깊이(D)와, 약 3 nm 내지 약 80 nm 범위 내의, 예컨대 약 14 nm의 폭(W)을 가질 수 있다. 개구부(42 및 44)의 종횡비(예컨대, 폭(W)에 대한 깊이(D)의 비)는 약 5 내지 약 25 범위 내일 수 있다.
도 4는 도 7의 단계 106에서와 같이, 개구부(42 및 44) 내에 배리어층(50)을 등각으로 형성하는 것과, 소스/드레인 영역(36) 상에 규화물 영역(52)을 형성하는 것을 도시하고 있다. 배리어층(50)과 규화물 영역(52)은 단일 퇴적 공정에 의해 형성될 수 있다. 예를 들어, 배리어층(50)과 규화물 영역(52)은 단일 PECVD 공정에 의해 형성될 수 있다. 일부 예에서는, 배리어층(50)이 잔류 염소를 포함한 티탄 질화물층이고, 규화물 영역(52)은 티탄 규화물이다.
일부 예에서는, 잔류 염소를 갖는 티탄 질화물의 배리어층(50) 및 티탄 규화물의 규화물 영역(52)이 단일 PECVD 공정을 사용하여 형성된다. 이들 예에서는, PECVD 공정이 티탄 사염화물(TiCl4), 수소(H2), 암모니아(NH3), 및 아르곤(Ar)의 가스의 조합을 사용하는 것을 포함하며, 가스 반응 및 기판 표면 반응을 포함한다. 가스 반응은 하기 화학식 (1)에 나타낸 바와 같은 반응을 포함할 수 있다.
TiCl4 + H2 + Ar* → TiClx + 2HCl + Ar (여기서 x는 일반적으로 2 또는 3) (화학식 1)
보는 바와 같이, 가스상의 TiCl4, H2, 및 Ar*가 반응하여 다른 부산물 중에서도 표면 반응의 반응물인 티탄 염화물(TiClx)을 생성한다.
기판 표면 반응은 하기 화학식 (2)에 나타내는 바와 같이 소스/드레인 영역(36) 상의 규화물화 반응을 포함할 수 있다.
TiClx + 2Si + H2 → TiSi2 + Clx-residual + 2HCl (화학식 2)
가스 반응의 티탄 염화물(TiClx) 부산물은 소스/드레인 영역(36) 내의 실리콘(Si) 및 수소(H2) 가스와 반응하여 잔류 염소와 함께 티탄 규화물(TiSi2)을 형성한다. 염산(HCl)은 PECVD 공정에서 가스의 흐름에 의해 제거되는 반응의 부산물이다.
기판 표면 반응은 또한 하기의 화학식 (3) 및 (4)에 각각 나타내는 바와 같은 유전체(예컨대, SiO2) 승화 및 질화에 대한 반응을 포함할 수 있다.
TiClx + H2 → Ti + 2HCl + Clx-residual (화학식 3)
2Ti + 2NH3 + Ar* → 2TiN + 3H2 + Ar (화학식 4)
가스 반응의 티탄 염화물(TiClx) 부산물은 수소(H2) 가스와 반응하여 표면 상에 잔류 염소와 함께 티탄(Ti)을 퇴적하는데, 여기서 티탄 염화물은 개구부(42 및 44)의 측벽, 및 제2 ILD(40)의 상면과 같은 유전체(예컨대, SiO2)의 표면 등, 그리고 예컨대 규화물 영역(52)의 상면 상의 표면과는 반응하지 않는다. 이어서, 티탄(Ti)은 암모니아(NH3) 가스와 반응하여 티탄 질화물(TiN)을 형성한다. 따라서, 잔류 염소가 티탄 질화물(TiN)에 형성된다. 수소(H2) 및 염산(HCl)은 PECVD 공정에서 가스의 흐름에 의해 제거되는 반응의 부산물이다.
일부 예에서, 다양한 표면(예컨대, 개구부(42 및 44)의 측벽) 상에 퇴적된 잔류 염소를 갖는 티탄(Ti)은 암모니아(NH3)와 완전히 반응하여, 티탄 막이 표면과 티탄 질화물(TiN) 사이에 배치되는 일 없이 티탄 질화물(TiN)을 형성한다. 다른 예에서, 잔류 염소를 갖는 티탄(Ti) 막은 질소와 반응하지 않고 잔류하며, 티탄이 퇴적되는 표면(예컨대, 개구부(42 및 44)의 측벽)과 티탄 질화물(TiN) 사이에 존재한다. 이것은 PECVD 공정에서 암모니아 가스가 제공되는 시간 및/또는 제공되는 유량을 제어함으로써 일어날 수 있다.
전술한 바와 같은 PECVD 공정을 사용하여, 티탄 질화물의 배리어층(50)이 높은 커버리지 백분율로 등각으로 형성될 수 있다. 예를 들어, 배리어층(50)은 개구부(42 및 44)가 예컨대 약 5 내지 약 25 범위 내의 높은 종횡비를 갖더라도, 개구부(42 및 44)의 측벽 및 바닥면의 약 90 퍼센트 내지 100 퍼센트 범위로 덮을 수 있다. 또한, 배리어층(50)은 개구부(42 및 44)의 하나 이상의 측벽을 따라 약 20 Å 내지 약 80 Å 범위 내의 두께를 가질 수 있고, 개구부(42 및 44)의 바닥면을 따라 약 20 Å 내지 약 80 Å 범위 내의 두께를 가질 수 있다. 규화물 영역(52)은 소스/드레인 영역(36)에 약 3 Å 내지 약 825 Å 범위 내의 깊이로 연장될 수 있다.
전술한 PECVD 공정을 사용하여 형성된 배리어층(50)은 또한 제1 ILD(38) 및 제2 ILD(40)과의 양호한 어드히젼(adhesion)을 가질 수 있다. 예를 들어, 화학식 (3)에 따라, 개구부(42 및 44) 내의 제1 ILD(38) 및 제2 ILD(40)의 측벽 상에, 티탄(Ti)이 초기 퇴적됨으로써, 제1 ILD(38) 및 제2 ILD(40)의 측벽과의 양호한 본딩이 이루어질 수 있다. 티탄은 화학식 (4)에 나타낸 바와 같이 질화 처리 전에 측벽의 재료와 반응할 수 있다.
배리어층(50) 및 규화물 영역(52)은 전술한 PECVD 공정을 사용하여 임의 개의 상이한 재료 상에 형성될 수 있다. 예를 들어, 배리어층(50)은 실리콘 산화물, 실리콘 산질화물, PSG, BSG, BPSG, USG 등등, 그리고 실리콘 질화물과 같은 질화물 등의 임의의 유전체 상에 형성될 수 있다. 규화물 영역(52)은 실리콘(무도핑형 또는 p타입이나 n타입 도핑형), 실리콘 게르마늄(SiGe), 실리콘 인화물(SiP), 실리콘 비화물(SiAs), 실리콘 탄화물(SiC), 실리콘 게르마늄 붕소화물(SiGeB) 등의 임의의 실리콘 함유 반도체 재료 상에 형성될 수 있다.
PECVD 공정을 사용하여, 배리어층(50)과 규화물 영역(52) 내의 상이한 원소들의 농도가 제어될 수 있다. 예를 들어, 배리어층(50) 및/또는 규화물 영역(52) 내의 티탄의 농도는, 예컨대 PECVD 공정에서 다른 가스에 대한 티탄 사염화물(TiCl4)의 유량을 제어함으로써, 제어될 수 있다. 일부 예에서는, 배리어층(50) 내의 티탄 농도가 균일하고 약 1017 cm-3 내지 약 1021 cm-3 범위 내이며, 배리어층(50) 내의 티탄이 TixN을 형성할 수 있는데, 여기서 x는 약 0.6 내지 약 3 범위 내이다. 규화물 영역(52)은 또한 예컨대 TixSi의 복합물을 포함하는 것과 같은 티탄 풍부 규화물일 수 있으며, 여기서 x는 약 1 내지 약 2 범위 내이다. 규화물 영역(52) 내의 티탄 농도를 제어함으로써, 규화물 영역(52)의 저항성, 및 그래서 후술하는 바와 같이 형성되는 전도성 피처의 저항성이 예컨대 0 내지 약 200 μΩ-cm까지 조정될 수 있다. 실리콘은 티탄 1 nm 당 약 1.0 nm 내지 약 3.0 nm 범위의 비율로 규화물 영역(52)을 형성하도록 소비된다. 마찬가지로, 배리어층(50) 내의 질소 농도는, 예컨대 PECVD 공정에서 다른 가스에 대한 암모니아(NH3)의 유량을 제어함으로써, 제어될 수 있다. 일부 예에서는, 배리어층(50) 내의 질소 농도가 균일하고 약 1017 cm-3 내지 약 1021 cm-3 범위 내이며, 배리어층(50) 내의 질소가 TiNx을 형성할 수 있는데, 여기서 x는 약 0.4 내지 약 3 범위 내이다. 또한, 배리어층(50) 내의 염소 농도는, 예컨대 PECVD 공정에서 다른 가스에 대한 티탄 사염화물(TiCl4)의 유량을 제어함으로써, 제어될 수 있다. 일부 예에서는, 배리어층(50) 내의 염소 농도가 약 1016 cm-3 내지 약 1021 cm-3 범위 내이다.
배리어층(50)은 또한 도펀트로 도핑될 수도 있다. 도핑은 예컨대 PECVD 공정 중에 추가 가스를 도입함으로써 PECVD 공정 중에 인시추로 이루어질 수도 그리고/또는 주입 등의 후속 처리에 의해 이루어질 수도 있다. 예시적인 도펀트는 불소(F), 산소(O), 질소(N), 염소(Cl), 실리콘(Si), 탄소(C), 비소(As), 게르마늄(Ge), 코발트(Co), 및 다른 도펀트를 포함할 수 있다. 도펀트는 예컨대, 저항성, 어드히젼, 확산 방지 등과 같은 배리어층(50)의 원하는 특성을 달성하도록 구현될 수 있다.
계속해서 배리어층(50)에 질소 및/또는 염소가 주입될 수도 있지만, 일부 실시형태에 따르면, 배리어층(50)은 티탄 질화물을 형성하기 위한 후속의 이온 주입 및/또는 어닐링(급속 열 어닐(RTA) 등)의 단계 없이, 전술한 바와 같이 잔류 염소를 갖는 티탄 질화물로서 PECVD 공정에 의해 형성된다. 따라서, 전술한 PECVD 공정이 티탄 질화물 배리어층의 형성을 단순화할 수 있다.
배리어층(50)과 규화물 영역(52)이 형성된 후에, 배리어층(50)은 풀백(pulled back)될 수도 있다(예컨대, 박막화될 수도 있다). 배리어층(50)을 풀백하기 위해 에칭 공정이 수행될 수 있다. 에칭 공정은 배리어층(50)의 재료에 대해 선택적일 수 있고 등방성일 수 있다. 에칭 공정 후에, 배리어층(50)은 개구부(42 및 44)의 측벽을 따라 약 0.3 Å 내지 약 30 Å 범위 내의 두께를 가질 수 있고, 개구부(42 및 44)의 바닥면을 따라 약 0.3 Å 내지 약 30 Å 범위 내의 두께를 가질 수 있다. 배리어층(50)을 풀백시킴으로써, 다른 도전성 피처가 접촉할 수 있는 전도성 재료(60)(예컨대, 전도성 피처 형성 시에 후속하여 퇴적됨)의 면적을 늘릴 수 있다.
도 5는 도 7의 단계 108에서와 같이, 개구부(42 및 44) 내에 그리고 배리어층(50)과 규화물층(60) 상에 전도성 재료(60)를 형성하는 것을 도시하고 있다. 전도성 재료(50)는 코발트, 텅스텐, 구리, 루테늄, 이들의 합금 등, 또는 이들의 조합과 같은 금속을 포함하거나 그 금속일 수 있으며, CVD, ALD, PVD, 또는 또 다른 퇴적 기술에 의해 퇴적될 수 있다.
도 6은 제2 ILD(40)의 상면 위에 있는 과량의 전도성 재료(60) 및 배리어층(50)을 제거하는 것을 도시하고 있다. 전도성 재료(60)가 퇴적된 후에, 제2 ILD(40)의 상면 위의 과량의 전도성 재료(60) 및 배리어층(50)은 예컨대 CMP 등의 평탄화 공정을 사용해서 제거될 수 있다. 이것은 개구부(42 및 44) 내에 전도성 재료(60), 배리어층(50), 및 규화물 영역(52)을 포함하는 전도성 피처를 형성한다. 전도성 피처 및 제2 ILD(40)의 상면은 동일 평면일 수 있다. 따라서, 전도성 재료(60), 배리어층(50), 및 규화물 영역(52)을 포함하는 전도성 피처가 대응하는 소스/드레인 영역(36)에 형성될 수 있다.
전술한 바와 같이, 일부 실시형태의 양태들은 FEOL(Front End Of the Line) 공정에 적용될 수 있다. 전도성 피처를 형성하는 공정을 포함하여 전도성 피처는 FEOL에서 다양한 실시형태의 양태를 구현할 수 있다. FEOL 또는 MEOL(Middle End Of the Line) 공정에서 형성되는 다른 전도성 피처도 마찬가지로 일부 실시형태에 따른 양태를 포함할 수 있다. 마찬가지로, 비아 및 전도성 라인 등의, BEOL(Back End Of the Line) 공정에서 형성되는 전도성 피처도 일부 실시형태에 따른 양태를 구현할 수 있다. 예를 들어, 규화물 영역을 형성하는 일 없이 배리어층이 BEOL 공정에서 비아 및/또는 전도성 라인을 위해 형성될 수도 있다. 일부 실시형태는 예컨대 RRAM(resistive random-access memory), MRAM(magnetoresistive random-access memory), 또는 기타 CMOS(complementary metal-oxide-semiconductor) 설계로 구현될 수 있다. 또한, 일부 실시형태는 다양한 기술 노드, 예컨대 5 nm, 3 nm, 및 다른 노드에서 구현될 수도 있다.
도 8a 내지 도 8f는 일부 실시형태에 따른 예시적인 전도성 피처의 단면의 에너지 분산 X선(EDX, energy-dispersive X-ray)에 따른 분석이다. 전도성 피처는 전술한 PECVD 공정에 의해 형성되는 배리어층(50)을 포함하고, 여기서 배리어층(50)은 잔류 염소를 갖는 티탄 질화물을 포함한다. 도 8a 내지 도 8f의 EDX 분석은 단면에서의 제1 ILD(38), 배리어층(50), 및 전도성 재료(60)의 존재를 나타내고 있다. EDX 분석은 실리콘(200), 산소(202), 티탄(204), 질소(206), 염소(208), 및 탄소(210) 각각의 농도를 보여준다. 이 EDX 분석에서 보는 바와 같이, 잔류 염소(208)가 배리어층(50)에 존재한다.
도 9와 도 10은 일부 실시형태에 따른 예시적인 배리어층(50)의 2차 이온 질량 분석법(SIMS)에 따른 분석이다. 도 9와 도 10은 배리어층(50)이 형성되어 있는 개구부에서의 깊이의 함수에 따른, 질소와 염소 각각의 농도를 보여준다. 일부 예에서는, 전도성 피처의 저항(예컨대, 접촉 저항)을 조정하기 위해 염소 농도가 변화 및/또는 제어될 수 있다. 도 9와 도 10에서의 길이 범위는 예컨대 20 nm 내지 45 nm일 수 있다. 도 9에서 보는 바와 같이, 배리어층(50) 내의 질소 농도는 실질적으로 균일한데, 이것은 다른 배리어층을 형성하는 이전의 기술보다도 더 균일할 수 있다.
일부 실시형태는 이하의 효과를 달성할 수 있다. 일반적으로, 배리어층은 전도성 재료가 ILD 등의 주변 구성요소로 확산하는 것을 방지하기 위해 전도성 피처에 사용된다. 전도성 피처로부터의 전도성 재료의 확산이 전도성 피처의 저항을 높일 수 있고, 그에 따라 배리어층은 저항 증가 등을 방지할 수 있다. 이에, 배리어층과 함께 전도성 피처를 사용하여 형성된 집적 회로 내의 저항-커패시턴스(RC) 지연이 저감될 수 있다. 또한, 배리어층은 전도성 피처의 형성 시에 배리어층 상에 전도성 재료(예컨대, 코발트)를 후속 퇴적하기 위한 버퍼층으로서 사용될 수 있다. 전술한 바와 같이 PECVD 공정 등의 단일 공정에 의해 배리어층을 형성하게 되면, 배리어층을 형성하는데 사용될 수 있는 보다 복잡한 공정을 사용하는 것, 예컨대 금속층을 퇴적하고, 금속층에 원소를 주입하며, 주입된 금속층을 어닐링하여 배리어층을 형성하는 것을 피할 수 있다. 또한, 전술한 바와 같이 그리고 일부 실시형태에서 PECVD 공정을 사용하면, 높은 종횡비의 개구부에서도 우수한 스텝 커버리지를 갖는 고도의 등각 배리어층을 달성할 수 있고, 높은 커버리지 백분율을 달성할 수 있다. 더욱이, 일부 적용예에서는, 일부 실시형태에 따라 형성된 전도성 피처가 설계 사양에 따라 조정될 수 있는데, 예컨대, 형성되는 배리어층 및/또는 규화물 영역 내의 티탄, 질소, 및/또는 염소의 농도를 제어함으로써 소스/드레인 영역에 대한 접촉 저항을 조정할 수 있다.
일 실시형태는 전도성 구조를 제조하는 방법이다. 유전체층이 반도체 기판 상에 형성된다. 반도체 기판은 소스/드레인 영역을 갖는다. 개구부가 유전체층을 통과해 소스/드레인 영역까지 형성된다. 동일한 플라즈마 강화 화학적 기상 증착(PECVD) 공정에 의해, 규화물 영역이 소스/드레인 영역 상에 형성되고, 배리어층이 유전체층의 측벽을 따라 개구부 내에 형성된다.
다른 실시형태는 전도성 구조를 제조하는 방법이다. 플라즈마 강화 화학적 기상 증착(PECVD) 공정에 의해, 반도체 기판 위에 전도성 피처의 배리어층이 형성된다. PECVD 공정은, 가스 반응으로, 티탄 사염화물(TiCl4)과 수소(H2)를 반응시켜 티탄 염화물(TiClx)을 생성하는 것과, 제1 표면 반응으로, 티탄 염화물(TiClx)의 적어도 일부를 수소(H2)와 반응시켜 티탄(Ti)을 생성하는 것과, 제2 표면 반응으로, 티탄(Ti)의 적어도 일부를 암모니아(NH3)와 반응시켜 티탄 질화물(TixNy)을 생성하는 것을 포함한다. 배리어층은 티탄 질화물(TixNy)을 포함한다.
다른 실시형태는 구조이다. 구조는 기판, 유전체층, 및 전도성 피처를 포함한다. 기판은 활성 영역을 포함하고, 활성 영역은 소스/드레인 영역을 포함한다. 유전체층은 기판 위에 있다. 유전체층은 유전체층의 상면으로부터 소스/드레인 영역까지 연장되는 측벽을 갖는다. 전도성 피처는 소스/드레인 영역과 접촉한다. 전도성 피처는 규화물 영역, 배리어 영역, 및 전도성 재료를 포함한다. 규화물 영역은 유전체층의 측벽에서 소스/드레인 영역 상에 있다. 배리어층은 유전체층의 측벽을 따라 존재한다. 배리어층은 염소를 포함한다. 전도성 재료는 배리어층 상에 있고 규화물 위에 있다. 배리어층은 전도성 재료와 유전체층의 측벽 사이에 배치된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 전도성 구조를 제조하는 방법에 있어서,
반도체 기판 상에 유전체 재료를 형성하는 단계로서, 상기 반도체 기판은 소스/드레인 영역을 갖는 것인, 상기 유전체 재료 형성 단계와,
상기 유전체층을 통과해 상기 소스/드레인 영역까지 개구부를 형성하는 단계와,
동일한 플라즈마 강화 화학적 기상 증착(PECVD) 공정에 의해, 상기 소스/드레인 영역 상에 규화물 영역을 형성하고, 상기 유전체층의 측벽을 따라 상기 개구부 내에 배리어층을 형성하는 단계를 포함하는 전도성 구조 제조 방법.
2. 제1항에 있어서, 상기 PECVD 공정은 티탄 사염화물(TiCl4), 수소(H2), 및 암모니아(NH3)를 포함한 가스의 혼합물을 포함하는 것인 전도성 구조 제조 방법.
3. 제2항에 있어서, 상기 배리어층은 잔류 염소를 포함한 티탄 질화물을 포함하고, 상기 규화물 영역은 티탄 규화물을 포함하는 것인 전도성 구조 제조 방법.
4. 제2항에 있어서,
상기 PECVD 공정은 가스 반응과 표면 반응을 포함하고,
상기 가스 반응은 티탄 염화물(TiClx)을 포함하며,
상기 표면 반응은, 상기 티탄 염화물(TiClx)의 적어도 일부를 상기 소스/드레인 영역의 실리콘의 적어도 일부와 반응시켜 상기 규화물 영역을 형성하는 제1 반응을 포함하고,
상기 표면 반응은, 상기 티탄 염화물(TiClx)의 적어도 일부를 상기 수소(H2)의 적어도 일부와 반응시켜 티탄(Ti)을 생성하는 제2 반응을 포함하고, 상기 티탄(Ti)의 적어도 일부를 상기 암모니아(NH3)의 적어도 일부와 반응시켜 상기 배리어층을 형성하는 제3 반응을 포함하는 것인 전도성 구조 제조 방법.
5. 제1항에 있어서, 상기 규화물 영역과 상기 배리어 영역을 형성하는 단계는, 상기 동일한 PECVD 공정에 의해, 상기 유전체층의 측벽을 따라 상기 개구부 내에 금속층을 형성하는 단계를 더 포함하고, 상기 금속층은 상기 유전체층의 측벽과 상기 배리어층 사이에 배치되는 것인 전도성 구조 제조 방법.
6. 제1항에 있어서, 상기 개구부에서 상기 배리어층 상에 전도성 재료를 형성하는 단계를 더 포함하는 전도성 구조 제조 방법.
7. 전도성 구조를 제조하는 방법에 있어서,
플라즈마 강화 화학적 기상 증착(PECVD) 공정에 의해, 반도체 기판 위에 전도성 피처의 배리어층을 형성하는 단계를 포함하고,
상기 PECVD 공정은,
가스 반응으로, 티탄 사염화물(TiCl4)과 수소(H2)를 반응시켜 티탄 염화물(TiClx)을 생성하는 것과,
제1 표면 반응으로, 상기 티탄 염화물(TiClx)의 적어도 일부를 수소(H2)와 반응시켜 티탄(Ti)을 생성하는 것과,
제2 표면 반응으로, 상기 티탄(Ti)의 적어도 일부를 암모니아(NH3)와 반응시켜 티탄 질화물(TixNy)을 생성하는 것을 포함하며, 상기 배리어층은 티탄 질화물(TixNy)을 포함하는 것인 전도성 구조 제조 방법.
8. 제7항에 있어서, 상기 전도성 피처의 배리어층을 형성하는 단계는, 상기 PECVD 공정에 의해, 상기 전도성 피처의 규화물 영역을 형성하는 단계를 더 포함하고, 상기 규화물 영역은 상기 반도체 기판의 소스/드레인 영역 상에 형성되며, 상기 PECVD 공정은, 제3 표면 반응으로, 상기 티탄 염화물(TiClx)의 적어도 일부를 상기 소스/드레인 영역의 실리콘(Si)과 반응시켜 티탄 규화물을 형성하는 것을 더 포함하며, 상기 규화물 영역은 상기 티탄 규화물을 포함하는 것인 전도성 구조 제조 방법.
9. 제7항에 있어서, 상기 전도성 피처의 배리어층을 형성하는 단계는, 상기 PECVD 공정에 의해, 상기 전도성 피처의 금속층을 형성하는 단계를 더 포함하고, 상기 금속층은 유전체층의 측벽 상에 형성되며, 상기 금속층은 상기 유전체층의 측벽과 상기 배리어층 사이에 배치되고, 상기 금속층은 상기 티탄(Ti)의 적어도 일부를 포함하는 것인 전도성 구조 제조 방법.
10. 제7항에 있어서, 상기 배리어층은 이온 주입 공정을 사용하지 않고서 또 어닐 공정을 사용하지 않고서 형성되는 것인 전도성 구조 제조 방법.
11. 구조에 있어서,
소스/드레인 영역을 포함한 활성 영역을 포함하는 기판과,
상기 기판 위의 유전체층으로서, 상기 유전체층의 상면으로부터 상기 소스/드레인 영역까지 연장되는 측벽을 갖는 유전체층과,
상기 소스/드레인 영역과 접촉하는 전도성 피처를 포함하고, 상기 전도성 피처는,
상기 유전체층의 측벽에서 상기 소스/드레인 영역 상에 있는 규화물 영역과,
염소를 포함하고, 상기 유전체층의 측벽을 따라 있는 배리어층과,
상기 배리어층 상에 그리고 상기 규화물 영역 위에 있는 전도성 재료를 포함하며, 상기 배리어층은 상기 전도성 재료와 상기 유전체층의 측벽 사이에 배치되는 것인 구조.
12. 제1항에 있어서, 상기 배리어층 내의 염소 농도가 1016 cm-3 내지 1021 cm-3 범위 내인 것인 구조.
13. 제1항에 있어서, 상기 배리어층은 염소를 포함한 티탄 질화물인 것인 구조.
14. 제13항에 있어서, 상기 티탄 질화물은 1017 cm-3 내지 1021 cm-3 범위 내의 티틴 농도를 갖고, 1017 cm-3 내지 1021 cm-3 범위 내의 질소 농도를 갖는 것인 구조.
15. 제13항에 있어서, 상기 티탄 질화물은 TixN이고, x는 0.6 내지 3 범위 내인 것인 구조.
16. 제13항에 있어서, 상기 티탄 질화물은 TiNx이고, x는 0.4 내지 3 범위 내인 것인 구조.
17. 제11항에 있어서, 상기 전도성 피처는, 상기 유전체층의 측벽을 따라 상기 유전체층의 측벽과 상기 배리어층 사이에 배치되는 금속층을 더 포함하는 것인 구조.
18. 제17항에 있어서, 상기 금속층은 염소를 포함하는 것인 구조.
19. 제17항에 있어서, 상기 금속층은 염소를 포함한 티탄인 것인 구조.
20. 제11항에 있어서, 상기 배리어층은 상기 규화물 영역의 상면을 따라 존재하고, 상기 배리어층은 또한 상기 전도성 재료와 상기 규화물 영역 사이에 배치되는 것인 구조.

Claims (10)

  1. 전도성 구조를 제조하는 방법에 있어서,
    반도체 기판 상에 유전체층을 형성하는 단계로서, 상기 반도체 기판은 소스/드레인 영역을 갖는 것인, 상기 유전체층 형성 단계;
    상기 유전체층을 통과해 상기 소스/드레인 영역까지 개구부를 형성하는 단계;
    단일의 전구체 혼합물로 동일한 플라즈마 강화 화학적 기상 증착(PECVD) 공정에 의해, 상기 소스/드레인 영역 상에 규화물 영역을 형성하고, 상기 유전체층의 측벽을 따라 상기 개구부 내에 배리어층을 형성하는 단계 - 상기 동일한 PECVD 공정에서 사용되는 각 전구체는 상기 유전체층으로 동시에 도입(introduce)됨 - ; 및
    상기 배리어층을 풀백하기 위해 에칭 공정을 수행하는 단계
    를 포함하는 전도성 구조 제조 방법.
  2. 제1항에 있어서, 상기 PECVD 공정은 티탄 사염화물(TiCl4), 수소(H2), 및 암모니아(NH3)를 포함한 가스의 혼합물을 포함하는 것인 전도성 구조 제조 방법.
  3. 제2항에 있어서, 상기 배리어층은 잔류 염소를 포함한 티탄 질화물을 포함하고, 상기 규화물 영역은 티탄 규화물을 포함하는 것인 전도성 구조 제조 방법.
  4. 제2항에 있어서,
    상기 PECVD 공정은 가스 반응과 표면 반응을 포함하고,
    상기 가스 반응은 티탄 염화물(TiClx)을 생성하며,
    상기 표면 반응은, 상기 티탄 염화물(TiClx)의 적어도 일부를 상기 소스/드레인 영역의 실리콘의 적어도 일부와 반응시켜 상기 규화물 영역을 형성하는 제1 반응을 포함하고,
    상기 표면 반응은, 상기 티탄 염화물(TiClx)의 적어도 일부를 상기 수소(H2)의 적어도 일부와 반응시켜 티탄(Ti)을 생성하는 제2 반응을 포함하고, 상기 티탄(Ti)의 적어도 일부를 상기 암모니아(NH3)의 적어도 일부와 반응시켜 상기 배리어층을 형성하는 제3 반응을 포함하는 것인 전도성 구조 제조 방법.
  5. 제1항에 있어서, 상기 규화물 영역과 상기 배리어층을 형성하는 단계는, 상기 동일한 PECVD 공정에 의해, 상기 유전체층의 측벽을 따라 상기 개구부 내에 금속층을 형성하는 단계를 더 포함하고, 상기 금속층은 상기 유전체층의 측벽과 상기 배리어층 사이에 배치되는 것인 전도성 구조 제조 방법.
  6. 제1항에 있어서, 상기 개구부 내에서 상기 배리어층 상에 전도성 재료를 형성하는 단계를 더 포함하는 전도성 구조 제조 방법.
  7. 전도성 구조를 제조하는 방법에 있어서,
    단일의 전구체 혼합물로 플라즈마 강화 화학적 기상 증착(PECVD) 공정에 의해, 반도체 기판 위에 전도성 피처의 배리어층을 형성하는 단계; 및
    상기 배리어층을 풀백하기 위해 에칭 공정을 수행하는 단계
    를 포함하고,
    상기 PECVD 공정은,
    성막 챔버로 가스상의 티탄 사염화물과 가스상의 수소를 동시에 도입하는 것;
    가스 반응으로, 티탄 사염화물(TiCl4)과 수소(H2)를 반응시켜 티탄 염화물(TiClx)을 생성하는 것;
    제1 표면 반응으로, 상기 티탄 염화물(TiClx)의 적어도 일부를 수소(H2)와 반응시켜 티탄(Ti)을 생성하는 것; 및
    제2 표면 반응으로, 상기 티탄(Ti)의 적어도 일부를 암모니아(NH3)와 반응시켜 티탄 질화물(TixNy)을 생성하는 것을 포함하며, 상기 배리어층은 상기 티탄 질화물(TixNy)을 포함하는 것인 전도성 구조 제조 방법.
  8. 제7항에 있어서, 상기 전도성 피처의 배리어층을 형성하는 단계는, 상기 PECVD 공정에 의해, 상기 전도성 피처의 규화물 영역을 형성하는 단계를 더 포함하고, 상기 규화물 영역은 상기 반도체 기판의 소스/드레인 영역 상에 형성되며, 상기 PECVD 공정은, 제3 표면 반응으로, 상기 티탄 염화물(TiClx)의 적어도 일부를 상기 소스/드레인 영역의 실리콘(Si)과 반응시켜 티탄 규화물을 형성하는 것을 더 포함하며, 상기 규화물 영역은 상기 티탄 규화물을 포함하는 것인 전도성 구조 제조 방법.
  9. 제7항에 있어서, 상기 전도성 피처의 배리어층을 형성하는 단계는, 상기 PECVD 공정에 의해, 상기 전도성 피처의 금속층을 형성하는 단계를 더 포함하고, 상기 금속층은 유전체층의 측벽 상에 형성되며, 상기 금속층은 상기 유전체층의 측벽과 상기 배리어층 사이에 배치되고, 상기 금속층은 상기 티탄(Ti)의 적어도 일부를 포함하는 것인 전도성 구조 제조 방법.
  10. 전도성 구조를 제조하는 방법에 있어서,
    반도체 기판 상에 유전체층을 형성하는 단계로서, 상기 반도체 기판은 소스/드레인 영역을 갖는 것인, 상기 유전체층 형성 단계;
    상기 유전체층을 통과해 상기 소스/드레인 영역까지 개구부를 형성하는 단계;
    플라즈마 강화 화학적 기상 증착(PECVD) 공정에서 단일의 전구체 혼합물을 사용하여 상기 개구부의 측벽 상에 배리어층을 형성하고 상기 소스/드레인 영역 상에 규화물 영역을 형성하는 단계; 및
    상기 배리어층을 풀백하기 위해 에칭 공정을 수행하는 단계
    를 포함하고,
    상기 PECVD 공정은 티탄 염화물을 생성하는 것을 포함하고,
    상기 티탄 염화물은 실리콘 및 수소와 반응하여 티탄 규화물층을 형성하고,
    상기 티탄 염화물은 수소와 반응하여 상기 개구부의 측벽을 따라 티탄 층을 성막하고, 상기 티탄 층은 암모니아와 반응하여 상기 개구부의 측벽을 따라 티탄 질화물층을 형성하는 것인, 전도성 구조 제조 방법.
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