TWI707388B - 鰭式場效電晶體裝置的製造方法 - Google Patents

鰭式場效電晶體裝置的製造方法 Download PDF

Info

Publication number
TWI707388B
TWI707388B TW107129972A TW107129972A TWI707388B TW I707388 B TWI707388 B TW I707388B TW 107129972 A TW107129972 A TW 107129972A TW 107129972 A TW107129972 A TW 107129972A TW I707388 B TWI707388 B TW I707388B
Authority
TW
Taiwan
Prior art keywords
fin
dielectric material
sidewalls
patterned mask
effect transistor
Prior art date
Application number
TW107129972A
Other languages
English (en)
Other versions
TW201916120A (zh
Inventor
柯忠廷
盧柏全
李志鴻
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201916120A publication Critical patent/TW201916120A/zh
Application granted granted Critical
Publication of TWI707388B publication Critical patent/TWI707388B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供鰭式場效電晶體裝置的製造方法。鰭式場效電晶體裝置的製造方法包含形成鰭片，此鰭片延伸至高於隔離區。在鰭片上方形成犧牲閘極。在犧牲閘極的多個側壁上選擇性地沉積第一介電材料，以形成在犧牲閘極的這些側壁上的多個間隔物。使用犧牲閘極和這些間隔物作為結合的遮罩將鰭片圖案化，以在鰭片中形成凹槽。在凹槽中形成磊晶源極/汲極區。

Description

鰭式場效電晶體裝置的製造方法
本發明實施例是關於半導體製造技術，特別是有關於鰭式場效電晶體裝置及其製造方法。
半導體裝置用於多種電子應用中，舉例來說像是個人電腦、行動電話、數位相機及其他電子設備。通常藉由在半導體基底上方按順序地沉積絕緣或介電層、導電層和半導體層的材料，並且使用微影(lithography)將各種材料層圖案化，以形成電路組件及元件在半導體基底上而製造出半導體裝置。
半導體產業藉由不斷地縮減最小部件(feature)的尺寸，而持續改善了各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度，這使得更多組件可以被整合至指定的面積內。然而，隨著最小部件的尺寸縮減，其所衍生出的額外問題需要解決。
根據本發明的一些實施例，提供鰭式場效電晶體裝置的製造方法。此方法包含形成鰭片，此鰭片延伸至高於隔離區；在鰭片上方形成犧牲閘極；在犧牲閘極的多個側壁上選擇性地沉積第一介電材料，以形成在犧牲閘極的這些側 壁上的多個間隔物，其中第一介電材料未沉積於犧牲閘極的頂表面上方；使用犧牲閘極和這些間隔物作為結合的遮罩將鰭片圖案化，以在鰭片中形成凹槽；以及在凹槽中形成磊晶源極/汲極區。
根據本發明的另一些實施例，提供鰭式場效電晶體裝置的製造方法。此方法包含將隔離區凹蝕，以露出半導體鰭片的多個側壁；在半導體鰭片上方形成閘極電極層；在閘極電極層上方形成圖案化遮罩；移除藉由圖案化遮罩露出的閘極電極層的多個部分，以在半導體鰭片上方形成犧牲閘極；對圖案化遮罩執行氟化製程，以形成氟化的圖案化遮罩；在犧牲閘極的多個側壁上選擇性地沉積第一介電材料，以在犧牲閘極的這些側壁上形成多個間隔物；使用氟化的圖案化遮罩、犧牲閘極和這些間隔物作為結合的遮罩來蝕刻半導體鰭片，以在半導體鰭片中形成凹槽；以及在凹槽中沉積半導體材料。
根據本發明的又另一些實施例，提供鰭式場效電晶體裝置的製造方法。此方法包含蝕刻隔離區，以露出半導體鰭片的多個側壁；在半導體鰭片的這些側壁和頂表面上形成第一氧化物材料；在第一氧化物材料上方形成導電材料；在導電材料上方形成第二氧化物材料；蝕刻第二氧化物材料，以形成圖案化第二氧化物材料；使用圖案化第二氧化物材料作為遮罩蝕刻導電材料，以在半導體鰭片上方形成犧牲閘極；在圖案化第二氧化物材料的多個側壁和頂表面上，以及在第一氧化物材料的多個露出部分上方形成第一介電材 料；對圖案化第二氧化物材料和第一氧化物材料的這些露出部分執行氟化製程，此氟化製程形成氟化的圖案化第二氧化物材料；移除第一介電材料；在犧牲閘極的多個側壁上選擇性地沉積第二介電材料；使用氟化的圖案化第二氧化物材料、犧牲閘極和第二介電材料作為結合的遮罩蝕刻半導體鰭片，以在半導體鰭片中形成凹槽；以及在凹槽中磊晶成長半導體材料。
10‧‧‧鰭式場效電晶體裝置
12、50‧‧‧基底
14、54‧‧‧隔離區
16、56‧‧‧鰭片
18‧‧‧閘極介電質
20‧‧‧閘極電極
22、24‧‧‧源極/汲極區
52‧‧‧半導體條
53、62‧‧‧遮罩
53A‧‧‧第一遮罩層
53B‧‧‧第二遮罩層
55‧‧‧溝槽
58、80‧‧‧介電層
59‧‧‧氟化區
60、94‧‧‧閘極電極層
70‧‧‧閘極
72‧‧‧圖案化遮罩
73‧‧‧氟化的圖案化遮罩
75‧‧‧輕摻雜源極/汲極區
76、90‧‧‧凹槽
82‧‧‧間隔物
84‧‧‧磊晶源極/汲極區
87‧‧‧蝕刻停止層
88、102‧‧‧層間介電質
92‧‧‧閘極介電層
96‧‧‧取代閘極
104、108‧‧‧接觸件
230‧‧‧方法
231、232、233、234、235、236‧‧‧步驟
H1‧‧‧高度
W1、W2‧‧‧寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖是根據一些實施例之鰭式場效電晶體裝置(fin field-effect transistor，FinFET)的透視示意圖。
第2A-5A圖是根據一些實施例之在鰭式場效電晶體裝置的製造中的中間階段的剖面示意圖。
第6A和6B圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第7A、7B和7C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第8A、8B和8C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第9A、9B和9C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第10A、10B和10C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第11A、11B和11C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第12A、12B和12C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第13A、13B和13C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第14A、14B和14C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第15A、15B和15C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第16A、16B和16C圖是根據一些實施例之在鰭式場效電晶體裝置製造中的中間階段的剖面示意圖。
第17A、17B和17C圖是根據一些實施例之鰭式場效電晶體裝置的剖面示意圖。
第18A、18B和18C圖是根據一些實施例之鰭式場效電晶體裝置的剖面示意圖。
第19A、19B和19C圖是根據一些實施例之鰭式場效電晶體裝置的剖面示意圖。
第20A、20B和20C圖是根據一些實施例之鰭式場效電晶體裝置的剖面示意圖。
第21A、21B和21C圖是根據一些實施例之鰭式場效電晶體裝置的剖面示意圖。
第22A、22B和22C圖是根據一些實施例之鰭式場效電晶體裝置的剖面示意圖。
第23圖是根據一些實施例之說明形成鰭式場效電晶體裝置的方法的流程圖。
以下內容提供了許多不同的實施例或範例，用於實施所提供之標的之不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上或上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本揭露實施例在不同範例中可重複使用參考數字及/或字母，此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述圖示中一個(些)元件或部件與另一個(些)元件或部件之間的關係，這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
實施例係描述關於特定背景，亦即，鰭式場效電 晶體裝置及其製造方法。在此呈現的各種實施例係在使用閘極後製(gate-last)製程形成鰭式場效電晶體的背景下討論。在其他實施例中，可以使用閘極先製(gate-first)製程。而且，一些實施例考慮的面向可用於平面裝置中，例如平面場效電晶體(planar FET)裝置。在此討論的各種實施例允許在閘極的側壁上選擇性地形成閘極間隔物、形成用於磊晶源極/汲極區的明確界定的成核區、形成均勻的磊晶源極/汲極區、擴大操作寬裕度(process window)、精確的製程控制以及簡易的製程整合。
第1圖係繪示鰭式場效電晶體(fin field-effect transistor，FinFET)10之三維示意圖的一個範例。鰭式場效電晶體10包含在基底12上的鰭片16。基底12包含隔離區14，以及鰭片16從相鄰的隔離區14之間突出並且突出於隔離區14之上。閘極介電質18沿著鰭片16的側壁且在鰭片16的頂表面上方，以及閘極電極20位於閘極介電質18上方。源極/汲極區22和24相對於閘極介電質18和閘極電極20設置於鰭片16的兩側內。提供如第1圖所示的鰭式場效電晶體10僅用於說明的目的，並非用於限制本揭露的範圍。因此，許多變化是可能的，例如磊晶源極/汲極區、多個鰭片、多層鰭片等。
第2A至22A-22C圖是根據一些實施例之鰭式場效電晶體裝置的製造中的中間階段的剖面示意圖。在第2A至22A-22C圖中，結尾以「A」標示的圖說明沿著第1圖繪示的參考剖面A-A，除了多個鰭式場效電晶體和每個鰭式場效電晶體的多個鰭片之外；結尾以「B」標示的圖說明沿著第1圖繪 示的參考剖面B-B；以及結尾以「C」標示的圖說明沿著第1圖繪示的剖面C-C。
第2A圖繪示基底50。基底50可以是半導體基底，例如整個(bulk)半導體基底、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底或類似的材料基底，可以將半導體基底摻雜(例如使用p型或n型摻雜物)或不摻雜。基底50可以是晶圓，例如矽晶圓。一般來說，絕緣體上覆半導體基底包含在絕緣層上形成的一層半導體材料。絕緣層可以是，舉例來說，埋藏氧化(buried oxide，BOX)層、氧化矽(silicon oxide)層或類似的絕緣層。在通常是矽或玻璃基底之基底上提供絕緣層。也可以使用其他基底，例如多層的(multi-layered)或梯度變化的(gradient)基底。在一些實施例中，基底50的半導體材料可以包含矽(silicon)；鍺(germanium)；化合物半導體，包含碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；前述之組合；或類似的材料。
基底50可進一步包含積體電路裝置(未繪示)。本發明所屬技術領域中具有通常知識者將可理解，可以在基底50內及/或上形成各式各樣的積體電路裝置，例如電晶體、二極體、電容器、電阻器、類似的裝置或前述之組合，以產生用於所形成的鰭式場效電晶體之設計上的結構和功能需求。 可以使用任何合適的方法形成積體電路裝置。
在一些實施例中，可以在基底50中形成多個適當的井(未繪示)。在一些形成的鰭式場效電晶體裝置是n型裝置的實施例中，這些井是p型井。在一些形成的鰭式場效電晶體裝置是p型裝置的實施例中，這些井是n型井。在其他的實施例中，p型井和n型井兩者都形成於基底50中。在一些實施例中，將p型雜質佈植至基底50中以形成p型井。這些p型雜質可以是硼、BF2或類似的材料，並且可以將其摻雜至等於或小於1018cm-3的濃度，例如在約1017cm-3至約1018cm-3的範圍。在一些實施例中，將n型雜質佈植至基底50中以形成n型井。這些n型雜質可以是磷、砷或類似的材料，並且可以將其摻雜至等於或小於1018cm-3的濃度，例如在約1017cm-3至約1018cm-3的範圍。在植入適當的雜質之後，可以對基底執行退火，以活化這些佈植的p型和n型雜質。
第2A圖進一步繪示在基底50上方形成遮罩53。在一些實施例中，可以在後續蝕刻步驟中使用遮罩53，以將基底50圖案化(見第3A圖)。在一些實施例中，遮罩53可以包含一或多層遮罩層。如第2A圖所示，在一些實施例中，遮罩53可以包含第一遮罩層53A和在第一遮罩層53A上方的第二遮罩層53B。第一遮罩層53A可以是硬遮罩層，可以包含氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、前述之組合或類似的材料，並且可以使用任何合適的製程形成，例如熱氧化(thermal oxidation)、熱氮化(thermal nitridation)、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、前述之組合或類似的製程。可以在後續的蝕刻步驟中使用第一遮罩層53A，以避免或將第一遮罩層53A底下的基底50蝕刻減至最低程度(見第3A圖)。第二遮罩層53B可以包含光阻，並且在一些實施例中，第二遮罩層53B可用於將第一遮罩層53A圖案化，以在上述的後續蝕刻步驟中使用。可以藉由使用旋塗(spin-on)技術形成第二遮罩層53B，以及可以使用合適的光微影(photolithography)技術將第二遮罩層53B圖案化。在一些實施例中，遮罩53可以包含三層或更多層遮罩層。
第3A圖繪示在基底50中形成多個半導體條52。首先，可以將遮罩層53A和53B(又可稱為第一遮罩層53A和第二遮罩層53B)圖案化，第一遮罩層53A和第二遮罩層53B中的開口所暴露出來的基底50的區域將會形成溝槽55。接著，可以執行蝕刻製程，其中蝕刻製程經由遮罩53中的開口在基底50中產生溝槽55。在圖案化遮罩53底下的基底50之剩餘部分形成複數個半導體條52。此蝕刻可以是任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、前述之組合或類似的製程。此蝕刻製程可以是異向性的(anisotropic)。在一些實施例中，在形成半導體條52之後，可以藉由任何合適的製程移除遮罩53的任何剩餘部分。在其他的實施例中，部分的遮罩53，例如第一遮罩層53A，可以留在半導體條52的上方。在一些實施例中，半導體條52可以具有在約70奈米(nanometer，nm)和約95 奈米之間的高度H1，以及在約10奈米和約25奈米之間的寬度W1。
第4A圖繪示在相鄰的半導體條52之間的溝槽55(見第3A圖)中形成絕緣材料，以形成隔離區54。絕緣材料可以是例如氧化矽之氧化物、例如氮化矽之氮化物、類似的材料或前述之組合，並且絕緣材料的形成可以藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動式化學氣相沉積(flowable CVD，FCVD)(例如，在遠距電漿系統(remote plasma system)中沉積以化學氣相沉積為主的(CVD-based)材料，並且在沉積之後固化(curing)，以使沉積材料轉換成另一種材料，例如氧化物)、前述之組合或類似的沉積製程。也可以使用藉由任何合適的製程所形成的其他絕緣材料。
此外，在一些實施例中，隔離區54可以包含在以隔離區54的絕緣材料填充溝槽55(見第3A圖)之前，在溝槽55的側壁和底面上形成保形的襯層(conformal liner)(未繪示)。在一些實施例中，襯層可以包含半導體(例如矽)的氮化物、半導體(例如矽)的氧化物、半導體(例如矽)的熱氧化物(thermal semiconductor oxide)、半導體(例如矽)的氮氧化物、高分子、前述之組合或類似的材料。襯層的形成可以包含任何合適的方法，例如原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDP-CVD)、物理氣相沉積(PVD)、前述之組合或類似的製程。在此類實施例中，在隔離區54的後續退火期間，襯層可以避免(或至少降低)來自半導體條52的半導體 材料(例如矽及/或鍺)擴散進入周圍的隔離區54。在一些實施例中，在沉積隔離區54的絕緣材料之後，可以對隔離區54的絕緣材料執行退火製程。
再參照第4A圖，平坦化製程，例如化學機械研磨(chemical mechanical polishing，CMP)，可以移除隔離區54的任何多餘絕緣材料，使得隔離區54的頂表面和半導體條52的頂表面共平面。在一些實施例中，其中在形成半導體條52之後，部分的遮罩53留在半導體條52上方，平坦化製程也可以移除遮罩53的剩餘部分。
第5A圖繪示將隔離區54凹蝕以形成淺溝槽隔離(Shallow Trench Isolation，STI)區。將隔離區54凹蝕，使得鰭片56從相鄰的隔離區54之間突出。此外，隔離區54的頂表面可以具有如圖所示的平坦表面、外凸(convex)表面、內凹(concave)表面(例如碟狀(dishing))或前述之組合。可以藉由適當的蝕刻將隔離區54的頂表面形成為平的、凸的及/或凹的。可以使用合適的蝕刻製程將隔離區54凹蝕，例如對隔離區54的材料具有選擇性的製程。舉例來說，可以使用利用CERTAS®蝕刻之化學氧化物移除(chemical oxide removal)、應用材料公司(Applied Materials)的SICONI設備、或稀釋的氫氟酸(dilute hydrofluoric acid，dHF)。
本發明所屬技術領域中具有通常知識者將可輕易理解，關於第2A至5A圖所描述的製程僅是可以如何形成鰭片56的一個範例。在其他的實施例中，可以在基底50的頂表面上方形成介電層；可以將溝槽蝕刻穿過介電層；可以在溝槽 內磊晶成長同質磊晶(homoepitaxial)結構；以及可以將介電層凹蝕，使得同質磊晶結構從介電層突出以形成鰭片。在另一些實施例中，可以將異質磊晶(heteroepitaxial)結構用於鰭片。舉例來說，可以將第4A圖中的半導體條52凹蝕，並且可以在凹蝕的位置內磊晶成長與半導體條52不同的一或多種材料。在又另一些實施例中，可以在基底50的頂表面上方形成介電層；可以將溝槽蝕刻穿過介電層；可以使用與基底50不同的一或多種材料，在溝槽內磊晶成長異質磊晶結構；以及可以將介電層凹蝕，使得異質磊晶結構從介電層突出以形成鰭片56。
在磊晶成長同質磊晶或異質磊晶結構的一些實施例中，可以在成長期間對成長的材料進行原位(in situ)摻雜。在其他的實施例中，在磊晶成長同質磊晶或異質磊晶結構之後，可以使用例如離子植入摻雜同質磊晶或異質磊晶結構。在各種實施例中，鰭片56可以包含矽鍺(SixGe1-x，其中x可以介於約0和1之間)、碳化矽、純或大致上純的鍺、第III-V族化合物半導體、第II-VI族化合物半導體或類似的材料。舉例來說，對於形成第III-V族化合物半導體的可用材料包含，但不限於，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似的材料。
參照第6A和6B圖，在鰭片56的側壁和頂表面上形成介電層58。在一些實施例中，介電層58也可以形成於隔離區54上方。在其他的實施例中，隔離區54的頂表面可以脫離介電層58。介電層58可以包含例如氧化矽的氧化物或類似的 材料，並且可以根據合適的技術沉積(舉例來說，使用原子層沉積、化學氣相沉積、物理氣相沉積、前述之組合或類似的技術)或熱成長(舉例來說，使用熱氧化或類似的技術)介電層58。在一些實施例中，介電層58可以包含具有合適的崩潰電壓(breakdown voltage)和漏電(leakage)效能的介電材料。在介電層58上方形成閘極電極層60，以及在閘極電極層60上方形成遮罩62。在一些實施例中，可以在介電層58上方沉積閘極電極層60，然後使用例如化學機械研磨製程將閘極電極層60平坦化。可以在閘極電極層60上方沉積遮罩62。閘極電極層60可以由例如多晶矽形成，但也可以使用相對於隔離區54的材料具有高蝕刻選擇性的其他材料。遮罩62可以包含例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、前述之組合或類似的材料的一或多層膜層，並且遮罩62的形成可以使用任何合適的製程，例如熱氧化、熱氮化、原子層沉積、物理氣相沉積、化學氣相沉積、前述之組合或類似的製程。在繪示的實施例中，遮罩62包含例如氧化矽的氧化物材料。在一些實施例中，遮罩62可以具有在約20奈米和約70奈米之間的厚度。
參照第7A、7B和7C圖，可以使用合適的光微影和蝕刻技術將遮罩62(見第6A和6B圖)圖案化，以形成圖案化遮罩72。藉由合適的蝕刻技術將圖案化遮罩72的圖案轉移至閘極電極層60，以形成閘極70。閘極70的圖案覆蓋鰭片56的各自的通道區，同時露出鰭片56的源極/汲極區。在製程變異(process variations)內，閘極70的縱長方向也可以大致上垂直 於各自的鰭片56的縱長方向。閘極70的尺寸和閘極70之間的節距(pitch)可以取決於閘極70在晶粒(die)中形成的區域。在一些實施例中，相較於閘極70位於例如晶粒的邏輯區(例如，設置邏輯電路的地方)，當閘極70位於例如晶粒的輸入/輸出區(例如，設置輸入/輸出電路的地方)時，閘極70可以具有較大的尺寸和較大的節距。如在以下更詳細描述的，閘極70是犧牲閘極並隨後被取代閘極置換。因此，閘極70也可以被稱為犧牲閘極。
再參照第7A、7B和7C圖，可以在基底50中形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區75。與上述參照第2A圖的佈植製程相似，將適當的雜質佈植至鰭片56中，以形成輕摻雜源極/汲極區75。在一些形成的鰭式場效電晶體裝置是p型裝置的實施例中，將p型雜質佈植至鰭片56中，以形成p型輕摻雜源極/汲極區75。在一些形成的鰭式場效電晶體裝置是n型裝置的實施例中，將n型雜質佈植至鰭片56中，以形成n型輕摻雜源極/汲極區75。在輕摻雜源極/汲極區75的佈植期間，閘極70和圖案化遮罩72可以作為遮罩，以避免(或大致上減少)摻質被佈植至露出的鰭片56的通道區中。因此，輕摻雜源極/汲極區75可以大致上形成於露出的鰭片56之源極/汲極區中。這些n型雜質可以是先前討論的任何n型雜質，並且這些p型雜質可以是先前討論的任何p型雜質。輕摻雜源極/汲極區75可以具有在約1015cm-3和約1016cm-3之間的雜質濃度。在佈植製程之後，可以執行退火製程以活化佈植的雜質。
第8A-11C圖係根據一些實施例繪示在閘極70的側壁上形成間隔物82。先參照第8A、8B和8C圖，在犧牲閘極70、圖案化遮罩72和介電層58的露出表面上形成介電層80。在一些實施例中，介電層80可以包含例如氧化鋁(aluminum oxide，Al2O3)的氧化物或類似的材料，並且介電層80的毯覆(blanket)設置可以使用化學氣相沉積、原子層沉積或類似的製程。在一些介電層80包含氧化鋁(Al2O3)的實施例中，介電層80的形成可以使用包含三甲基鋁(trimethylaluminum，TMA)和H2O的混合物、三甲基鋁(TMA)和O3/O2的混合物或類似的材料的前驅物。在一些實施例中，介電層80的形成可以在約0.5托(Torr)和約10托之間的壓力下，並且在約25℃和約350℃之間的溫度下。在一些實施例中，介電層80的厚度可以在約1奈米和約6奈米之間。
參照第9A、9B和9C圖，對圖案化遮罩72和介電層58的露出部分執行氟添加(fluorine addition)製程(氟化(fluorination)製程)，以形成氟化的圖案化遮罩73和在介電層58中的氟化區59。在介電層58和圖案化遮罩72係由例如氧化矽的氧化物形成的一些實施例中，氟化製程可以包含電漿製程，例如SICONI製程。在一些實施例中，SICONI製程係使用製程氣體的混合物所執行的電漿製程，上述製程氣體包含NF3、NH3、前述之組合或類似的材料。在一些實施例中，可以在約90℃至約120℃之間的溫度下執行SICONI製程。在一些實施例中，介電層80保護介電層58和圖案化遮罩72免於在氟化製程期間被蝕刻。因此，在一些實施例中，介電層80可以 由在氟化過程期間大致上未被蝕刻的材料形成，在氟化製程期間，允許將氟原子轉移到底下的膜層(例如介電層58和圖案化遮罩72)，並且允許保護介電層58和圖案化遮罩72。在一些實施例中，氟化的圖案化遮罩73可以具有在約0.03和約0.05之間的氟的原子分數(atomic fraction)。在一些實施例中，介電層58的氟化區59可以具有在約0.03和約0.05之間的氟的原子分數。
參照第10A、10B和10C圖，在完成上述的氟化製程之後，移除介電層80。在一些實施例中，可以使用合適的蝕刻製程選擇性地移除介電層80。在介電層80包含氧化鋁(Al2O3)的一些實施例中，介電層80的移除可以使用乾式蝕刻製程，其利用包含Cl2和SiCl4的混合物、Cl2和BCl3的混合物、Cl2和HBr的混合物或類似的材料的製程氣體。
參照第11A、11B和11C圖，在閘極70的側壁上選擇性地形成間隔物82。在一些實施例中，間隔物82可以包含介電材料，例如氮化矽(silicon nitride，SiN)、氮氧化矽(silicon oxynitride，SiON)、碳氧化矽(silicon oxycarbide，SiOC)、氮碳化矽(silicon carbonitride，SiCN)、氮碳氧化矽(silicon carboxynitride，SiOCN)、前述之組合或類似的介電材料，並且間隔物82的形成可以使用化學氣相沉積、原子層沉積、前述之組合或類似的製程。在一些實施例中，在氟化的圖案化遮罩73和介電層58的氟化區59的露出表面上抑制間隔物82的材料的成長。因此，間隔物82係選擇性地形成於閘極70的側壁上。藉由選擇性地形成間隔物82，省略異向性蝕 刻製程，這允許避免來自異向性蝕刻製程的可能損傷，並為隨後形成的磊晶源極/汲極區提供明確界定的成核區。在一些實施例中，間隔物82的寬度W2可以在約1奈米和約6奈米之間。
第12A-15C圖係根據不同的實施例繪示在閘極70的側壁上形成間隔物82。先參照第12A、12B和12C圖，在圖案化遮罩72和介電層58的露出表面上選擇性地形成介電層80。在一些實施例中，介電層80可以包含例如氧化鋁(Al2O3)的氧化物或類似的材料，並且介電層80的形成可以使用化學氣相沉積、原子層沉積或類似的製程。在一些實施例中，可以藉由選擇對介電層80的材料之適當的前驅物，達到選擇性形成介電層80。在一些介電層80包含氧化鋁(Al2O3)的實施例中，介電層80的選擇性形成可以使用包含三異丁基鋁(triisobutylaluminium，TiBA)、三(二甲基醯胺基)鋁(tris(dimethylamido)aluminum)、三(2,2,6,6-四甲基-3,5-庚二酮酸)鋁(aluminum tris(2,2,6,6-tetramethyl-3,5-heptanedionate))或類似的材料。在一些實施例中，介電層80的形成可以在約0.5托和約10托之間的壓力下，並且在約25℃和約350℃之間的溫度下。在一些實施例中，介電層80的厚度可以在約1奈米和約6奈米之間。
參照第13A、13B和13C圖，對圖案化遮罩72和介電層58的露出部分執行氟添加製程(氟化製程)，以形成氟化的圖案化遮罩73和在介電層58中的氟化區59。在一些介電層58和圖案化遮罩72係由例如氧化矽的氧化物形成的實施例中， 氟化製程可以包含電漿製程，例如SICONI製程。在一些實施例中，SICONI製程係使用製程氣體的混合物所執行的電漿製程，上述製程氣體包含NF3、NH3、前述之組合或類似的材料。在一些實施例中，可以在約90℃至約120℃之間的溫度下執行SICONI製程。在一些實施例中，介電層80保護介電層58和圖案化遮罩72免於在氟化製程期間被蝕刻。因此，在一些實施例中，介電層80可以由在氟化過程期間大致上未被蝕刻的材料形成，在氟化製程期間，允許將氟原子轉移到底下的膜層(例如介電層58和圖案化遮罩72)，並且允許保護介電層58和圖案化遮罩72。在一些實施例中，氟化的圖案化遮罩73可以具有在約0.03和約0.05之間的氟的原子分數(atomic fraction)。在一些實施例中，介電層58的氟化區59可以具有在約0.03和約0.05之間的氟的原子分數。
參照第14A、14B和14C圖，在完成上述氟化製程之後，移除介電層80。在一些實施例中，可以使用合適的蝕刻製程選擇性地移除介電層80。在介電層80包含氧化鋁(Al2O3)的一些實施例中，介電層80的移除可以使用乾式蝕刻製程，其利用包含Cl2和SiCl4的混合物、Cl2和BCl3的混合物、Cl2和HBr的混合物或類似的材料的製程氣體。
參照第15A、15B和15C圖，在閘極70的側壁上選擇性地形成間隔物82。在一些實施例中，間隔物82可以包含介電材料，例如氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、前述之組合或類似的介電材料，並且間隔物82的形成可以使用化學氣相 沉積、原子層沉積、前述之組合或類似的製程。在一些實施例中，在氟化的圖案化遮罩73和介電層58的氟化區59的露出表面上抑制間隔物82的材料的成長。因此，間隔物82係選擇性地形成於閘極70的側壁上。藉由選擇性地形成間隔物82，省略異向性蝕刻製程，這允許避免來自異向性蝕刻製程的可能損傷，並為隨後形成的磊晶源極/汲極區提供明確界定的成核區。在一些實施例中，間隔物82的寬度W2可以在約1奈米和約6奈米之間。
參照第16A、16B和16C圖，在間隔物82選擇性地形成於閘極70的側壁上之後，對鰭片56執行圖案化製程，以在鰭片56的源極/汲極區中形成凹槽76。在一些實施例中，圖案化製程可以包含合適的異向性乾式蝕刻製程，而使用氟化的圖案化遮罩73、閘極70、間隔物82及/或隔離區54作為結合的遮罩。合適的異向性乾式蝕刻製程可以包含反應性離子蝕刻(RIE)、中子束蝕刻(NBE)、前述之組合或類似的製程。在一些實施例中，在圖案化製程期間，可以移除在隔離區54上方的介電層58的氟化區59。
參照第17A、17B和17C圖，在凹槽76(見第16A、16B和16C圖)中形成磊晶源極/汲極區84。在一些實施例中，磊晶源極/汲極區84在凹槽76中的磊晶成長使用金屬有機化學氣相沉積(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶成長(selective epitaxial growth，SEG)、前述之組合或 類似的製程。在一些形成的鰭式場效電晶體裝置是n型裝置且鰭片56係由矽所形成的範例中，磊晶源極/汲極區84可以包含矽、SiC、SiCP、SiP或類似的材料。在一些形成的鰭式場效電晶體裝置是p型裝置且鰭片56係由矽所形成的範例中，磊晶源極/汲極區84可以包含SiGe、SiGeB、Ge、GeSn或類似的材料。磊晶源極/汲極區84可以具有從鰭片56的各自的表面升起的表面，並且可以具有刻面(facet)。在一些實施例中，磊晶源極/汲極區84可以延伸超過鰭片56並且進入半導體條52。在一些實施例中，可以使用合適的摻質佈植至磊晶源極/汲極區84的材料中。在一些實施例中，佈植製程類似於前述參照第7A、7B和7C圖用於形成輕摻雜源極/汲極區75的製程，並且為了簡化的目的，不在此重複敘述。在其他的實施例中，可以在成長期間原位摻雜磊晶源極/汲極區84的材料。
繼續參照第17A、17B和17C圖，在繪示的實施例中，每一個磊晶源極/汲極區84與其他的磊晶源極/汲極區84物理性地分開。在其他的實施例中，可以將相鄰的磊晶源極/汲極區84合併。在第22A、22B和22C圖中描繪此類實施例，將相鄰的磊晶源極/汲極區84合併，以形成共同的磊晶源極/汲極區84。
參照第18A、18B和18C圖，在閘極70上方和在磊晶源極/汲極區84上方沉積蝕刻停止層87和層間介電質(interlayer dielectric，ILD)88。在一實施例中，層間介電質88是藉由可流動式化學氣相沉積(flowable CVD)形成的可流動的膜。在一些實施例中，層間介電質88由介電材料形成，例如 磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped Silicate Glass，USG)或類似的材料，並且可以藉由任何合適的方法沉積，例如化學氣相沉積、電漿增強化學氣相沉積、旋塗玻璃(spin-on-glass)製程、前述之組合或類似的方法。在一些實施例中，在將層間介電質88圖案化以形成用於後續形成接觸件(contacts)的開口時，使用蝕刻停止層87作為停止層。因此，可以選擇用於蝕刻停止層87的材料，使得蝕刻停止層87的材料的蝕刻速率低於層間介電質88的材料的蝕刻速率。在一些實施例中，可以執行平坦化製程，例如化學機械研磨，以將層間介電質88的頂表面和閘極70的頂表面齊平。在一些實施例中，平坦化製程也移除氟化的圖案化遮罩73。
參照第19A、19B和19C圖，移除閘極70(見第18A、18B和18C圖)，以在層間介電質88中形成凹槽90。在一些實施例中，可以使用一或多個合適的蝕刻製程移除閘極70。每一個凹槽90露出各自的鰭片56的通道區。在一些實施例中，當蝕刻閘極70時，可以使用介電層58作為蝕刻停止層。在一些實施例中，在移除閘極70的閘極電極層60之後，也可以移除介電層58的露出部分。在一些實施例中，可以在凹槽90中留下介電層58的露出部分。
參照第20A、20B和20C圖，在凹槽90(見第19A、19B和19C圖)中形成閘極介電層92和閘極電極層94。在一些實 施例中，在凹槽90中保形地沉積閘極介電層92。在一些實施例中，閘極介電層92包含氧化矽、氮化矽或前述之多層結構。在其他的實施例中，閘極介電層92包含高介電常數(high-k)的介電材料，並且在這些實施例中，閘極介電層92可以具有大於約7.0的介電常數值，以及可以包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)及前述之組合的金屬氧化物或矽酸鹽(silicate)。閘極介電層92的形成方法可以包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積、電漿增強化學氣相沉積、前述之組合或類似的方法。在一些實施例中，閘極介電層92的厚度可以在約0.5奈米和約4奈米之間。
繼續參照第20A、20B和20C圖，在一些在鰭片56的通道區上方不移除部分的介電層58的實施例中，在鰭片56的通道區上方之部分的介電層58作為鰭片56的通道區和閘極介電層92之間的界面層。在一些在鰭片56的通道區上方移除部分的介電層58的實施例中，在形成閘極介電層92之前，可以在鰭片56的通道區上方形成多個界面層，並且在這些界面層上方形成閘極介電層92。這些界面層有助於緩衝後續形成的高介電常數介電層與底下的半導體材料。在一些實施例中，界面層包含化學氧化矽，其可以由化學反應形成。舉例來說，可使用去離子水(deionized water)+臭氧(ozone，O3)、NH4OH+H2O2+H2O(ammonium peroxide mixture，APM)或其他的方法形成化學氧化物。其他的實施例可以對形成界面層使用不同的材料或製程(例如熱氧化或沉積製程)。在一些實施例 中，界面層的厚度可以在約0.5奈米和約2奈米之間。
接著，在閘極介電層92上方沉積閘極電極層94，並且填充凹槽90(見第19A、19B和19C圖)的剩餘部分。在一些實施例中，閘極電極層94可以包含合適的導電材料的一或多層膜層。閘極電極層94可以包含選自於由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、Zr和前述之組合所組成的群組的金屬。在一些實施例中，閘極電極層94可以包含選自於由TiN、WN、TaN、Ru和前述之組合所組成的群組的金屬。可以使用金屬合金，例如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta，及/或可以使用金屬氮化物，例如WNx、TiNx、MoNx、TaNx和TaSixNy。閘極電極層94的形成可以使用合適的製程，例如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍(plating)、前述之組合或類似的製程。在一些實施例中，閘極電極層94的厚度可以在約0.5奈米和約6奈米之間。在使用閘極電極層94填充凹槽90之後，可以執行平坦化製程，例如化學機械研磨，以移除閘極介電層92和閘極電極層94的多餘部分，這些多餘部分位於層間介電質88的頂表面上方。所產生的閘極電極層94和閘極介電層92的材料的剩餘部分因此形成所產生的鰭式場效電晶體的取代閘極96。在其他的實施例中，可以留下閘極70而不以取代閘極96置換之。
參照第21A、21B和21C圖，在層間介電質88上方沉積層間介電質102，穿過層間介電質102和層間介電質88形成接觸件104，以及穿過層間介電質102形成接觸件108。在一 實施例中，使用與層間介電質88相似的材料和方法形成層間介電質102，如上所述參照第18A、18B和18C圖，並且為了簡化的目的，在此不重複描述。在一些實施例中，層間介電質102和層間介電質88係由相同的材料形成。在其他的實施例中，層間介電質102和層間介電質88係由不同的材料形成。
繼續參照第21A、21B和21C圖，穿過層間介電質88和102及蝕刻停止層87形成用於接觸件104的開口，並且穿過層間介電質102和蝕刻停止層87形成用於接觸件108的開口。這些開口可以全部在相同的製程中同時形成，或在分開的製程中形成。這些開口的形成可以使用合適的光微影和蝕刻技術。在一些實施例中，在這些開口中形成襯層，例如擴散阻障(barrier)層、黏著層或類似的膜層，並且在這些開口中形成導電材料。上述襯層可以包含鈦(titanium)、氮化鈦(titanium nitride)、鉭(tantalum)、氮化鉭(tantalum nitride)、前述之組合或類似的材料。導電材料可以是銅、銅合金、銀、金、鎢、鋁、鎳、前述之組合或類似的材料。可以執行平坦化製程，例如化學機械研磨，以從層間介電質102的頂表面移除多餘材料。剩餘的襯層和導電材料形成接觸件104和108。可以執行退火製程，以在磊晶源極/汲極區84和各自的接觸件104之間的界面形成矽化物(未繪示)。接觸件104係物理性且電性地耦接至磊晶源極/汲極區84，以及接觸件108係物理性且電性地耦接至取代閘極96。雖然在第21B圖係以與接觸件108相同的剖面描繪接觸件104，但此描繪只是為了說明的目的，並且在一些實施例中，可以採用與接觸件108不同的剖 面設置接觸件104。
第22A、22B和22C圖繪示鰭式場效電晶體裝置的剖面示意圖，其類似於在第21A、21B和21C圖中繪示的鰭式場效電晶體裝置，具有以相似的參考數字標示的相似元件。在一些實施例中，第22A、22B和22C圖的鰭式場效電晶體裝置可以使用與第21A、21B和21C圖的鰭式場效電晶體裝置相似的材料和方法形成，如上所述參照第2A-21C圖，並且為了簡化的目的，在此不重複敘述。在繪示的實施例中，將相鄰的磊晶源極/汲極區84合併，以形成共同的磊晶源極/汲極區84。在一些實施例中，空隙(voids)(未繪示)可能形成於共同的磊晶源極/汲極區84之下，以及在共同的磊晶源極/汲極區84和隔離區54之間。在一些實施例中，使用層間介電質88的材料填充這些空隙。在繪示的實施例中，共同的磊晶源極/汲極區84具有平坦的頂表面。在其他的實施例中，共同的磊晶源極/汲極區84可以具有不平的頂表面。
第23圖係根據一些實施例說明形成鰭式場效電晶體裝置的方法230的流程圖。方法230從步驟231開始，於此將基底(如第2A圖所示的基底50)圖案化以形成鰭片(如第5A圖所示的鰭片56)，如上所述參照第2A-5A圖。在步驟232中，在鰭片上方形成犧牲閘極堆疊(如第7A和7B圖所示的閘極70)，如上所述參照第6A、6B和7A-7C圖。在步驟233中，在犧牲閘極堆疊的側壁上選擇性地形成間隔物(如第11B圖或第15B圖所示的間隔物82)，如上所述參照第8A-11C圖或第12A-15C圖。在步驟234中，使用犧牲閘極堆疊和間隔物作為結合的遮罩將鰭 片圖案化，以在鰭片中形成凹槽(如第16B和16C圖所示的凹槽76)，如上所述參照第16A-16C圖。在步驟235中，在凹槽中磊晶成長源極/汲極區(如第17B和17C圖所示的磊晶源極/汲極區84)，如上所述參照第17A-17C圖。在步驟236中，在鰭片上方形成取代閘極堆疊(如第20A和20B中所示的取代閘極96)，如上所述參照第18A-20C圖。
在此討論的各種實施例允許在閘極的側壁上選擇性地形成閘極間隔物、形成用於磊晶源極/汲極區的明確界定的成核區、形成均勻的磊晶源極/汲極區、擴大操作寬裕度、精確的製程控制以及簡易的製程整合。
根據一實施例，鰭式場效電晶體裝置的製造方法包含：形成鰭片，此鰭片延伸至高於隔離區；在鰭片上方形成犧牲閘極；在犧牲閘極的多個側壁上選擇性地沉積第一介電材料，以形成在犧牲閘極的這些側壁上的多個間隔物，其中第一介電材料未沉積於犧牲閘極的頂表面上方；使用犧牲閘極和這些間隔物作為結合的遮罩將鰭片圖案化，以在鰭片中形成凹槽；以及在凹槽中形成磊晶源極/汲極區。在一實施例中，犧牲閘極在鰭片上方的形成包含：在鰭片上方形成閘極電極層；在閘極電極層上方形成圖案化遮罩；以及將圖案化遮罩的圖案轉移至閘極電極層。在一實施例中，此方法更包含，在犧牲閘極的這些側壁上選擇性地沉積第一介電材料之前，對圖案化遮罩執行氟化製程。在一實施例中，此方法更包含，對圖案化遮罩執行氟化製程之前，在圖案化遮罩的多個側壁和頂表面上形成第二介電材料。在一實施例中，此 方法更包含，對圖案化遮罩執行氟化製程之後，移除第二介電材料。在一實施例中，第二介電材料在圖案化遮罩的這些側壁和頂表面上的形成更包含在犧牲閘極的這些側壁上形成第二介電材料。在一實施例中，第二介電材料在圖案化遮罩的這些側壁和頂表面上的形成包含在圖案化遮罩的這些側壁和頂表面上選擇性地沉積第二介電材料。
根據另一實施例，鰭式場效電晶體裝置的製造方法包含：將隔離區凹蝕，以露出半導體鰭片的多個側壁；在半導體鰭片上方形成閘極電極層；在閘極電極層上方形成圖案化遮罩；移除藉由圖案化遮罩露出的閘極電極層的多個部分，以在半導體鰭片上方形成犧牲閘極；對圖案化遮罩執行氟化製程，以形成氟化的圖案化遮罩；在犧牲閘極的多個側壁上選擇性地沉積第一介電材料，以在犧牲閘極的這些側壁上形成多個間隔物；使用氟化的圖案化遮罩、犧牲閘極和這些間隔物作為結合的遮罩來蝕刻半導體鰭片，以在半導體鰭片中形成凹槽；以及在凹槽中沉積半導體材料。在一實施例中，此方法更包含，對圖案化遮罩執行氟化製程之前，在圖案化遮罩的多個側壁和頂表面上形成第二介電材料。在一實施例中，第二介電材料包含氧化鋁。在一實施例中，此方法更包含，在半導體鰭片上方形成閘極電極層之前，在半導體鰭片上方形成第三介電材料。在一實施例中，此方法更包含：在半導體鰭片上方形成犧牲閘極之後，在第三介電材料的多個露出部分上方形成第二介電材料；以及對第三介電材料的這些露出部分執行氟化製程。在一實施例中，圖案化遮 罩包含氧化物材料。在一實施例中，氟化製程的執行包含執行電漿製程，此電漿製程使用包含NF3之製程氣體的混合物。
根據又另一些實施例，鰭式場效電晶體裝置的製造方法包含：蝕刻隔離區，以露出半導體鰭片的多個側壁；在半導體鰭片的這些側壁和頂表面上形成第一氧化物材料；在第一氧化物材料上方形成導電材料；在導電材料上方形成第二氧化物材料；蝕刻第二氧化物材料，以形成圖案化第二氧化物材料；使用圖案化第二氧化物材料作為遮罩蝕刻導電材料，以在半導體鰭片上方形成犧牲閘極；在圖案化第二氧化物材料的多個側壁和頂表面上，以及在第一氧化物材料的多個露出部分上方形成第一介電材料；對圖案化第二氧化物材料和第一氧化物材料的這些露出部分執行氟化製程，此氟化製程形成氟化的圖案化第二氧化物材料；移除第一介電材料；在犧牲閘極的多個側壁上選擇性地沉積第二介電材料；使用氟化的圖案化第二氧化物材料、犧牲閘極和第二介電材料作為結合的遮罩蝕刻半導體鰭片，以在半導體鰭片中形成凹槽；以及在凹槽中磊晶成長半導體材料。在一實施例中，此方法更包含，在執行氟化製程之前，在犧牲閘極的這些側壁上形成第一介電材料。在一實施例中，此方法更包含以取代閘極置換犧牲閘極。在一實施例中，氟化製程的執行包含執行電漿製程，此電漿製程使用包含NF3和NH3之製程氣體的混合物。在一實施例中，第一介電材料的移除包含蝕刻第一介電材料。在一實施例中，氟化製程大致上不蝕刻第一介電材料。
可以藉由任何合適的方法將鰭片圖案化。舉例來說，鰭片的圖案化可以使用一或多個微影製程，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程結合微影和自對準(self-aligned)製程，舉例來說，相較於使用單一、直接微影製程可獲得的節距，允許產生節距更小的圖案。舉例來說，在一實施例中，在基底上方形成犧牲層，並且使用微影製程將犧牲層圖案化。使用自對準製程沿著圖案化犧牲層形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物將鰭片圖案化。
以上概述數個實施例之部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。
230‧‧‧方法
231、232、233、234、235、236‧‧‧步驟

Claims (14)

  1. 一種鰭式場效電晶體裝置的製造方法，包括：形成一鰭片，該鰭片延伸至高於一隔離區；在該鰭片上方形成一犧牲閘極，其中一圖案化遮罩在該犧牲閘極之上；在該犧牲閘極的複數個側壁上選擇性地沉積一第一介電材料，以形成在該犧牲閘極的該些側壁上的複數個間隔物，其中該第一介電材料未沉積於該犧牲閘極的一頂表面上方且未沉積於該圖案化遮罩的複數個側壁上；對該圖案化遮罩執行一氟化製程；對該圖案化遮罩執行該氟化製程之前，在該圖案化遮罩的該些側壁和一頂表面上形成一第二介電材料；使用該犧牲閘極和該些間隔物作為一結合的遮罩將該鰭片圖案化，以在該鰭片中形成一凹槽；以及在該凹槽中形成一磊晶源極/汲極區。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體裝置的製造方法，其中該犧牲閘極在該鰭片上方的形成包括：在該鰭片上方形成一閘極電極層；在該閘極電極層上方形成該圖案化遮罩；以及將該圖案化遮罩的一圖案轉移至該閘極電極層。
  3. 如申請專利範圍第2項所述之鰭式場效電晶體裝置的製造方法，其中在該犧牲閘極的該些側壁上選擇性地沉積該第一介電材料之前，對該圖案化遮罩執行該氟化製程。
  4. 如申請專利範圍第3項所述之鰭式場效電晶體裝置的製造 方法，更包括：對該圖案化遮罩執行該氟化製程之後，移除該第二介電材料。
  5. 如申請專利範圍第3項所述之鰭式場效電晶體裝置的製造方法，其中該第二介電材料在該圖案化遮罩的該些側壁和該頂表面上的形成更包括在該犧牲閘極的該些側壁上形成該第二介電材料。
  6. 如申請專利範圍第3項所述之鰭式場效電晶體裝置的製造方法，其中該第二介電材料在該圖案化遮罩的該些側壁和該頂表面上的形成包括在該圖案化遮罩的該些側壁和該頂表面上選擇性地沉積該第二介電材料。
  7. 一種鰭式場效電晶體裝置的製造方法，包括：將一隔離區凹蝕，以露出一半導體鰭片的複數個側壁；在該半導體鰭片上方形成一閘極電極層；在該閘極電極層上方形成一圖案化遮罩；移除藉由該圖案化遮罩露出的該閘極電極層的複數個部分，以在該半導體鰭片上方形成一犧牲閘極；對該圖案化遮罩執行一氟化製程，以形成一氟化的圖案化遮罩；在該犧牲閘極的複數個側壁上選擇性地沉積一第一介電材料，以在該犧牲閘極的該些側壁上形成複數個間隔物；對該圖案化遮罩執行該氟化製程之前，在該圖案化遮罩的複數個側壁和一頂表面上形成一第二介電材料；使用該氟化的圖案化遮罩、該犧牲閘極和該些間隔物作為 一結合的遮罩來蝕刻該半導體鰭片，以在該半導體鰭片中形成一凹槽；以及在該凹槽中沉積一半導體材料。
  8. 如申請專利範圍第7項所述之鰭式場效電晶體裝置的製造方法，其中該第二介電材料包括氧化鋁，且該圖案化遮罩包括一氧化物材料。
  9. 如申請專利範圍第8項所述之鰭式場效電晶體裝置的製造方法，更包括：在該半導體鰭片上方形成該閘極電極層之前，在該半導體鰭片上方形成一第三介電材料；在該半導體鰭片上方形成該犧牲閘極之後，在該第三介電材料的複數個露出部分上方形成該第二介電材料；以及對該第三介電材料的該些露出部分執行該氟化製程。
  10. 一種鰭式場效電晶體裝置的製造方法，包括：蝕刻一隔離區，以露出一半導體鰭片的複數個側壁；在該半導體鰭片的該些側壁和一頂表面上形成一第一氧化物材料；在該第一氧化物材料上方形成一導電材料；在該導電材料上方形成一第二氧化物材料；蝕刻該第二氧化物材料，以形成一圖案化第二氧化物材料；使用該圖案化第二氧化物材料作為一遮罩蝕刻該導電材料，以在該半導體鰭片上方形成一犧牲閘極；在該圖案化第二氧化物材料的複數個側壁和一頂表面上， 以及在該第一氧化物材料的複數個露出部分上方形成一第一介電材料；對該圖案化第二氧化物材料和該第一氧化物材料的該些露出部分執行一氟化製程，該氟化製程形成一氟化的圖案化第二氧化物材料；移除該第一介電材料；在該犧牲閘極的複數個側壁上選擇性地沉積一第二介電材料；使用該氟化的圖案化第二氧化物材料、該犧牲閘極和該第二介電材料作為一結合的遮罩蝕刻該半導體鰭片，以在該半導體鰭片中形成一凹槽；以及在該凹槽中磊晶成長一半導體材料。
  11. 如申請專利範圍第10項所述之鰭式場效電晶體裝置的製造方法，更包括：在執行該氟化製程之前，在該犧牲閘極的該些側壁上形成該第一介電材料。
  12. 如申請專利範圍第10項所述之鰭式場效電晶體裝置的製造方法，其中該氟化製程的執行包括執行一電漿製程，該電漿製程使用包括NF3和NH3之製程氣體的混合物。
  13. 如申請專利範圍第10項所述之鰭式場效電晶體裝置的製造方法，其中該第一介電材料的移除包括蝕刻該第一介電材料。
  14. 如申請專利範圍第10項所述之鰭式場效電晶體裝置的製造方法，其中該氟化製程大致上不蝕刻該第一介電材料。
TW107129972A 2017-09-29 2018-08-28 鰭式場效電晶體裝置的製造方法 TWI707388B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762565794P 2017-09-29 2017-09-29
US62/565,794 2017-09-29
US15/907,633 US10505021B2 (en) 2017-09-29 2018-02-28 FinFet device and method of forming the same
US15/907,633 2018-02-28

Publications (2)

Publication Number Publication Date
TW201916120A TW201916120A (zh) 2019-04-16
TWI707388B true TWI707388B (zh) 2020-10-11

Family

ID=65898201

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107129972A TWI707388B (zh) 2017-09-29 2018-08-28 鰭式場效電晶體裝置的製造方法

Country Status (3)

Country Link
US (2) US10505021B2 (zh)
KR (1) KR102121452B1 (zh)
TW (1) TWI707388B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431492B1 (en) * 2018-05-28 2019-10-01 Nanya Technology Corporation Method of manufacturing a semiconductor structure
US11437273B2 (en) * 2019-03-01 2022-09-06 Micromaterials Llc Self-aligned contact and contact over active gate structures
US11600718B2 (en) * 2021-04-22 2023-03-07 Taiwan Semiconductor Manufacturing Company Limited Multi-layer dielectric refill for profile control in semiconductor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156171A1 (en) * 2003-12-30 2005-07-21 Brask Justin K. Nonplanar transistors with metal gate electrodes
US20140147999A1 (en) * 2012-11-28 2014-05-29 Shanghai Huali Microelectronics Corporation Method of forming gate structure
TW201712863A (zh) * 2015-09-16 2017-04-01 三星電子股份有限公司 具有第一及第二閘極電極的半導體元件
US20170221771A1 (en) * 2014-07-21 2017-08-03 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
TW201731107A (zh) * 2016-02-23 2017-09-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9502673B2 (en) * 2015-03-31 2016-11-22 International Business Machines Corporation Transistor devices with tapered suspended vertical arrays of carbon nanotubes
KR102328564B1 (ko) 2015-04-14 2021-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10074571B1 (en) * 2017-03-07 2018-09-11 Globalfoundries Inc. Device with decreased pitch contact to active regions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156171A1 (en) * 2003-12-30 2005-07-21 Brask Justin K. Nonplanar transistors with metal gate electrodes
US20140147999A1 (en) * 2012-11-28 2014-05-29 Shanghai Huali Microelectronics Corporation Method of forming gate structure
US20170221771A1 (en) * 2014-07-21 2017-08-03 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
TW201712863A (zh) * 2015-09-16 2017-04-01 三星電子股份有限公司 具有第一及第二閘極電極的半導體元件
TW201731107A (zh) * 2016-02-23 2017-09-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US20190103477A1 (en) 2019-04-04
US20200035814A1 (en) 2020-01-30
KR20190038272A (ko) 2019-04-08
TW201916120A (zh) 2019-04-16
US10505021B2 (en) 2019-12-10
US10840357B2 (en) 2020-11-17
KR102121452B1 (ko) 2020-06-11

Similar Documents

Publication Publication Date Title
TWI727071B (zh) 半導體裝置及其製造方法
US11018242B2 (en) Gate spacer structure of FinFET device
TWI696289B (zh) 半導體裝置及其形成方法
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
CN105428394B (zh) 鳍部件的结构及其制造方法
US10164066B2 (en) FinFET devices and methods of forming
TW202013741A (zh) 半導體裝置
TWI739147B (zh) 半導體裝置及其形成方法
US11195717B2 (en) Semiconductor device and method
US11251092B2 (en) Gate structure of a semiconductor device and method of forming same
US10840357B2 (en) FinFET device and method of forming same
CN109585294B (zh) Finfet器件、半导体器件及其形成方法
US10985053B2 (en) Contact plugs and methods of forming same
US11742387B2 (en) Hybrid channel semiconductor device and method
US20240021693A1 (en) Gate structure of semiconductor device and method of forming same
US20240222431A1 (en) Silicide layer of semiconductor device